JP3769094B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係わり、特に全てのメモリセルにストレスを印加させる試験を行うことが可能な装置に関する。
【０００２】
【従来の技術】
半導体記憶装置では、全てのメモリセルに同時にストレスを印加させるバーンインストレス（Burn-In Stress）試験が行われる。このような試験を行うことが可能な従来の半導体記憶装置の構成を図３に示す。２つのドライバトランジスタＤＴ１及びＤＴ２のドレインがそれぞれ抵抗Ｒ１及びＲ２を介して電源電圧Ｖcc端子に接続され、ソースが共通に接地されている。トランジスタＤＴ１及びＤＴ２のゲートとドレインはクロスカップル接続され、それぞれのドレインはビット線対ＢＬ１及び／ＢＬ１にトランスファゲートトランジスタＴＧ１及びＴＧ２を介して接続されている。トランスファゲートＴＧ１及びＴＧ２のゲートは、ワード線ＷＬ１に接続されている。このようなドライバトランジスタＤＴ１及びＤＴ２によりデータを保持するメモリセルがマトリクス状に配置され、行方向にワード線ＷＬ１、ＷＬ２、ＷＬ３、…が配線され、列方向にビット線対ＢＬ１及び／ＢＬ１、ＢＬ２及び／ＢＬ２、ＢＬ３及び／ＢＬ３、…が配線されている。
【０００３】
ワード線ＷＬ１、ＷＬ２、…は、ロウデコーダＲＤ３にロウアドレス信号が入力されていずれかが選択される。ロウデコーダＲＤ３は、１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、ＮＡ１３、…と、２列目のＮＡ２１、ＮＡ２２、ＮＡ２３、…とを有し、１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、ＮＡ１３、…はロウアドレス信号を入力されるロウアドレス線ＲＡＬ１〜ＲＡＬ４のいずれか２つの電位が入力されて出力する。２列目のＮＡＮＤ回路ＮＡ２１，ＮＡ２２、ＮＡ２３、…は、対応する１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、ＮＡ１３、…のそれぞれ出力と、外部から全ワード線選択端子ＷＬＴに入力され全ワード線選択線ＷＳＬを介して与えられる電位とに応じた信号を、対応するワード線ＷＬに出力する。
【０００４】
通常モードでは、全ワード線選択端子ＷＬＴにはハイレベルの信号が入力され、２列目のＮＡＮＤ回路ＮＡ２１、ＮＡ２２、ＮＡ２３、…は、１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、ＮＡ１３、…の出力に応じた信号を出力する。この信号はいずれか一つがハイレベルになり、一本のワード線ＷＬが選択される。試験モードでは、全ワード線選択端子にロウレベルの全ワード線選択信号が入力され、ＮＡＮＤ回路ＮＡ２１，ＮＡ２２、ＮＡ２３、…は全てハイレベルを出力し、全ワード線ＷＬが選択される。
【０００５】
ビット線対ＢＬ１及び／ＢＬ１、ＢＬ２及び／ＢＬ２、ＢＬ３及び／ＢＬ３はカラムデコーダＣＤ１により選択され、外部から入力されたデータをメモリセルに与え、あるいはメモリセルが保持しているデータを外部へ読み出す。通常モードにおいて、外部からカラムアドレス信号がカラムデコーダＣＤ１に与えられ、いずれか１組のビット線対ＢＬ及び／ＢＬが選択される。試験モードでは、カラムデコーダＣＤ１により全てのビット線対ＢＬ及び／ＢＬが選択される。
【０００６】
通常モードにおけるデータの書き込みは、カラムデコーダＣＤ１によりいずれか一組のビット線対ＢＬ及び／ＢＬが選択され、外部からデータ入力端子ＤＩＴにデータが入力され、ロウデコーダＲＤ３によりいずれか一つのワード線ＷＬが選択されて、選択されたメモリセルにデータが与えられることで行われる。データの読み出しは、選択すべきメモリセルが接続されたビット線対ＢＬ及び／ＢＬとワード線ＷＬとが選択され、メモリセルから読み出されたデータがセンスアンプＳ／Ａにより増幅されて、データ出力端子ＤＯＴより出力されることで行われる。
【０００７】
試験モードでは、上述したように全てのビット線対ＢＬ及び／ＢＬとワード線ＷＬとが選択され、データ入力端子ＤＩＴから入力されたデータが全メモリセルに書き込まれてストレスが印加された状態になる。
【０００８】
【発明が解決しようとする課題】
しかし、従来の半導体記憶装置には次のような問題があった。全ワード線選択端子ＷＬＴにロウレベルの全ワード線選択信号が入力されると、全てのワード線ＷＬが同時に選択され、全てのメモリセルのトランスファゲートＴＧ１及びＴＧ２がオンした状態となる。この結果、ワード線ＷＬに接続されたメモリセルにおいて、電源電圧Ｖcc端子から接地端子に向かって一度に貫通電流が流れることになる。
【０００９】
一般に、バーンイン試験は半導体記憶装置を構成するＩＣを基板上に多数実装した状態で、試験装置を用いて行う。このため、同時に全てのワード線が選択されると装置全体では過大な電流が流れ、試験装置のヒューズ切れや故障等の問題が起きていた。
【００１０】
本発明は上記事情に鑑みてなされたもので、バーンイン試験において過大な電流が流れることを防止することが可能な半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体記憶装置は、
メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルを第１の方向に接続する複数のワード線であって、前記第１の方向に直交する第２の方向に向かって順に、第１のワード線、第２のワード線、…、第ｎ（ｎは２以上の整数）のワード線、第１のワード線、第２のワード線、…、第ｎのワード線、…、第１のワード線、第２のワード線、…、第ｎのワード線というように配列され、それぞれ複数のワード線を有する第１、第２、…、第ｎのワード線群に分割された、前記ワード線と、
前記メモリセルを第２の方向に接続する複数のビット線と、
前記ワード線を選択するロウデコーダと、
前記ロウデコーダに前記ワード線の全てを選択させる全ワード線選択回路とを備え、
前記全ワード線選択回路は、
全ワード線選択信号が外部から入力される全ワード線選択端子と、
前記全ワード線選択端子と前記ロウデコーダとの間に接続された第１、第２、…、第ｎの全ワード線選択線と、
前記第２、…、第ｎの全ワード線選択線にそれぞれ直列に設けられ、遅延時間がそれぞれ異なる第２、…、第ｎの遅延回路とを有し、
前記ロウデコーダに対し、前記第１のワード線群に属する複数の前記第１のワード線を選択させ、所定時間経過後に前記第２のワード線群に属する複数の前記第２のワード線を選択させ、…、所定時間経過後に前記第ｎのワード線群に属する複数の前記第ｎのワード線を選択させるというように、それぞれ複数の前記第１、第２、…、第ｎのワード線を時間的に遅延させて選択させていくことを特徴とする。
【００１２】
このように、全ワード線を同時に選択することなく時間的にずらせて選択することにより、一度に過大な電流が流れることを防止することができる。
【００１４】
また、前記ロウデコーダは、一方の入力端子が前記第１の全ワード線選択線に接続され、他方の入力端子にアドレス信号に応じて複数のワード線を選択するワード線選択信号が入力され、出力側が前記第１のワード線群に属するそれぞれのワード線に接続された第１の論理回路群と、一方の入力端子が前記第２の全ワード線選択線に接続され、他方の入力端子に前記ワード線選択信号が入力され、出力側が前記第２のワード線群に属するそれぞれのワード線に接続された第２の論理回路群と、…、一方の入力端子が前記第ｎの全ワード線選択線に接続され、他方の入力端子に前記ワード線選択信号が入力され、出力側が前記第ｎのワード線群に属するそれぞれのワード線に接続された第ｎの論理回路群とを有し、前記第１の論理回路群は、前記第１の全ワード線選択線を介して前記全ワード線選択信号が入力されると前記第１のワード線群に属する複数の前記第１のワード線を選択し、前記第２の論理回路群は、前記第２の全ワード線選択線を介して前記第２の遅延回路により遅延されて前記全ワード線選択信号が入力されると前記第２のワード線群に属する複数の前記第２のワード線を選択し、…、前記第ｎの論理回路群は、前記第ｎの全ワード線選択線を介して前記第ｎの遅延回路により遅延されて前記全ワード線選択信号が入力されると前記第ｎのワード線群に属する複数の前記第ｎのワード線を選択するものであってもよい。
【００１５】
ここで、前記第２、…、第ｎの遅延回路は、それぞれ偶数のインバータが直列に接続されたインバータ列を有し、それぞれのインバータの数が異なるものであってもよい。
【００１８】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００１９】
本発明の第１の実施の形態による半導体記憶装置は、図１に示されるような構成を備えている。図３に示された装置と比較し、ロウデコーダＲＤ１の構成が相違し、さらに全ワード線選択端子ＷＬＴとロウデコーダＲＤ１とを接続する全ワード線選択線ＷＳＬが２本の選択線ＷＳＬ１及びＷＳＬ２に分割され、このうち選択線ＷＳＬ２には偶数の数のインバータＩＮ１、ＩＮ２、…が直列に接続されたインバータ列ＩＣ１が設けられている点が相違する。
【００２０】
ロウデコーダＲＤ１は、外部からロウアドレス信号が入力されて転送するロウアドレス線ＲＡＬ１〜ＲＡＬ４のいずれか２本が入力側に接続された１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、…と、対応する１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、…の出力と、全ワード線選択線ＷＳＬ１及びＷＳＬ２のいずれかとが入力側に接続され、出力側が対応するワード線ＷＬ１、ＷＬ２、…に接続された２列目のＮＡＮＤ回路ＮＡ２１、ＮＡ２２、…とを備えている。図３に示された要素と同一の要素に対しては同一の番号を付して説明を省略する。
【００２１】
通常モードでは、全ワード線選択端子ＷＬＴにハイレベルの電圧が印加される。ロウデコーダＲＤ１の２列目のＮＡＮＤ回路ＮＡ２１、ＮＡ２２、…の出力は、ロウアドレス信号が入力される１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、…の出力によって決定され、いずれか１本のワード線ＷＬが立ち上がる。
【００２２】
試験モードでは、全ワード線選択端子ＷＬＴにロウレベルの全ワード線選択信号が入力される。２列目のＮＡＮＤ回路ＮＡ２１、ＮＡ２２、…のうち、奇数ワード線ＷＬ１、ＷＬ３、…に接続されたものには、全ワード線選択線ＷＳＬ１を介して全ワード線選択信号が入力される。これにより、ロウアドレス信号のレベルにかかわらず、奇数ワード線ＷＬ１、ＷＬ３、…は選択状態になる。
【００２３】
これに対し、偶数ワード線ＷＬ２、ＷＬ４、…は全ワード線選択信号が全ワード線選択端子ＷＬＴに入力されても直ちには選択状態にならない。全ワード線選択端子ＷＬＴに入力された全ワード線選択信号は、インバータ列ＩＣ１により所定時間遅延された後、２列目のＮＡＮＤ回路ＮＡ２１、ＮＡ２２、…に入力される。これにより、偶数ワード線ＷＬ２、ＷＬ４、…が選択状態になる。
【００２４】
このように、本実施の形態によれば、試験モードにおいて全てのワード線ＷＬが同時に選択状態にならず、奇数ワード線ＷＬ１、ＷＬ３、…が選択状態になってから所定時間が経過した後、偶数ワード線ＷＬ２、ＷＬ４、…が選択状態になり、全メモリセルにストレスが印加される。このため、全てのワード線ＷＬを同時に選択した場合に電源電圧Ｖcc端子から接地端子へ流れる貫通電流のピーク値を分割することができ、試験装置のヒューズ切れや故障等を防ぐことが可能である。
【００２５】
本発明の第２の実施の形態による半導体記憶装置は、図２に示されるような構成を備えている。上記第１の実施の形態では、試験モードにおいて、ワード線ＷＬを奇数ワード線ＷＬ１、ＷＬ３、…と偶数ワード線ＷＬ２、ＷＬ４、…とに２分割し、時間的にずらせて選択状態にする。これに対し、本実施の形態ではワード線ＷＬを第１のワード線群ＷＬ１、ＷＬ４、ＷＬ７、…、第２のワード線群ＷＬ２、ＷＬ５、ＷＬ８、…、第３のワード線群ＷＬ３、ＷＬ６、ＷＬ９、…、に３分割し、時間的にそれぞれずらせて選択状態にしていく点に特徴がある。
【００２６】
ロウデコーダＲＤ２は、一列目のＮＡＮＤ回路ＮＡ３１、ＮＡ３２、ＮＡ３３、…と、２列目のＮＡＮＤ回路ＮＡ４１、ＮＡ４２、ＮＡ４３、…を有する。２列目のＮＡＮＤ回路ＮＡ４１、ＮＡ４２、ＮＡ４３、…は、対応する一列目のＮＡＮＤ回路ＮＡ３１、ＮＡ３２、ＮＡ３３、…の出力と、全ワード線選択端子ＷＬＴに接続された３本の全ワード線選択線ＷＳＬ１１〜ＷＳＬ１３のいずれかとに入力側が接続され、出力側は対応するワード線ＷＬに接続されている。全ワード線選択線ＷＳＬ１１〜ＷＳＬ１３のうち、全ワード線選択線ＷＳＬ１１は第１のワード線群ＷＬ１、ＷＬ４、ＷＬ７、…を選択するものであり、全ワード線選択線ＷＳＬ１２は第２のワード線群ＷＬ２、ＷＬ５、ＷＬ８、…を選択するためのものであって、４つのインバータから成るインバータ列ＩＣ１１が接続され、全ワード線選択線ＷＳＬ１３は第３のワード線群ＷＬ３、ＷＬ６、ＷＬ９、…を選択するためものであり、８つのインバータから成るインバータ列ＩＣ１２が接続されている。
【００２７】
試験モードにおいて、全ワード線選択端子ＷＬＴにロウレベルの全ワード線選択信号が入力されると、２列目のＮＡＮＤ回路ＮＡ４１、ＮＡ４２、…のうち、先ず、第１のワード線群ＷＬ１、ＷＬ４、…に接続されたものに全ワード線選択線ＷＳＬ１１を介して全ワード線選択信号が入力される。これにより、ロウアドレス信号のレベルにかかわらず、第１のワード線群ＷＬ１、ＷＬ４、…が選択状態になる。
【００２８】
次に、第２のワード線群ＷＬ２、ＷＬ５、…に接続されたものに、全ワード線選択線ＷＳＬ１２を介してインバータ列ＩＣ１１により第１の所定時間遅延された後、全ワード線選択信号が入力される。これにより、第２のワード線群ＷＬ２、ＷＬ５、…が選択状態になる。
【００２９】
最後に、第３のワード線群ＷＬ３、ＷＬ６、…に接続されたものに、全ワード線選択線ＷＳＬ１３を介してインバータ列ＩＣ１２により第２の所定時間遅延された後、全ワード線選択信号が入力される。これによって、第３のワード線群ＷＬ３、ＷＬ６、…が選択状態になる。
【００３０】
このように、第２の実施の形態によれば、試験モードにおいて全てのワード線ＷＬが同時に選択状態にならず、ワード線ＷＬが３つのワード線群に分割されて順に選択状態になっていく。これにより、全ワード線ＷＬを同時に選択したときの貫通電流のピーク値を分割し、試験装置の故障等の発生を防ぐことができる。上述した実施の形態はいずれも一例であって、本発明を限定するものではない。上記第１の実施の形態では、ワード線ＷＬを奇数ワード線ＷＬ１、ＷＬ３、…と偶数ワード線ＷＬ２、ＷＬ４、…とに２分割し、いずれか一方を先に選択状態にして所定時間経過した後、他方を選択する。第２の実施の形態では、ワード線ＷＬを第１のワード線群ＷＬ１、ＷＬ４、…、第２のワード線群ＷＬ２、ＷＬ５、…、第３のワード線群ＷＬ３、ＷＬ６、…に３分割し、所定時間の間隔を空けて順に選択していく。しかし、ワード線をさらに４分割、５分割、…、ｎ（ｎは２以上の整数）分割して時間的に遅延させて選択してもよい。さらには、上記実施の形態のようにワード線を規則的に複数のブロックに分割する必要は必ずしもない。規則性を持たせずに、全体のワード線を複数のブロックに分割してもよく、同時に全てのワード線が選択されないように分割するものであれば分割の態様はいかなるものであってもよい。
【００３１】
上記第１、第２の実施の形態におけるインバータ列ＩＣ１、ＩＣ１１及びＩＣ１２には複数のインバータが用いられているが、その具体的な回路は例えば図４に示されたようなＰチャネル形ＭＯＳトランジスタＰＴ１とＮチャネル形ＭＯＳトランジスタＮＴ１とを有するものであってもよい。あるいは、遅延作用を持つものであれば、他の構成を有するものをインバータとして用いてもよい。
【００３２】
また、全ワード線選択信号がロウデコーダに入力されるタイミングを遅延させる手段として、上記実施の形態ではインバータ列を用いているが、信号の伝達を遅延させるものであれば、インバータ列に限らず他の手段を用いてもよい。
【００３３】
さらには、上記実施の形態ではいずれもＳＲＡＭに対して本発明を適用している。しかし、全メモリセルにストレスを印加する試験を行う半導体記憶装置であれば、本発明を幅広く適用することができる。
【００３４】
【発明の効果】
以上説明したように、本発明の半導体記憶装置は全メモリセルにストレスを印加する試験において、全てのワード線を同時に選択することなく時間的に遅延させて選択していくため、一度に過大な貫通電流が流れることが防止され、試験装置のヒューズ切れや故障等を未然に防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体記憶装置の構成を示した回路図。
【図２】本発明の第２の実施の形態による半導体記憶装置の構成を示した回路図。
【図３】従来の半導体記憶装置の構成を示した回路図。
【図４】本発明の第１、第２の実施の形態による半導体記憶装置におけるインバータの具体的な構成を示した回路図。
【符号の説明】
ＲＤ１〜３ ロウデコーダ
ＷＬＴ 全ワード線選択端子
ＩＣ１、ＩＣ１１〜ＩＣ１２ インバータ列
ＷＳＬ１〜ＷＳＬ２、ＷＳＬ１１〜ＷＳＬ１３ ワード線選択線
ＲＡＬ１〜ＲＡＬ４ ロウアドレス線
ＣＤ１ カラムデコーダ
ＮＡ１１、ＮＡ１２、ＮＡ２１、ＮＡ２２、ＮＡ３１、ＮＡ３２ ＮＡＮＤ回路
Ｓ／Ａ１〜Ｓ／Ａ３ センスアンプ
ＤＩＴ データ入力端子
ＤＯＴ データ出力端子
ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２、ＢＬ３、／ＢＬ３ ビット線対
ＷＬ１〜ＷＬ３ ワード線
ＰＴ１ Ｐチャネル形ＭＯＳトランジスタ
ＮＴ１ Ｎチャネル形ＭＯＳトランジスタ
【発明の属する技術分野】
本発明は半導体記憶装置に係わり、特に全てのメモリセルにストレスを印加させる試験を行うことが可能な装置に関する。
【０００２】
【従来の技術】
半導体記憶装置では、全てのメモリセルに同時にストレスを印加させるバーンインストレス（Burn-In Stress）試験が行われる。このような試験を行うことが可能な従来の半導体記憶装置の構成を図３に示す。２つのドライバトランジスタＤＴ１及びＤＴ２のドレインがそれぞれ抵抗Ｒ１及びＲ２を介して電源電圧Ｖcc端子に接続され、ソースが共通に接地されている。トランジスタＤＴ１及びＤＴ２のゲートとドレインはクロスカップル接続され、それぞれのドレインはビット線対ＢＬ１及び／ＢＬ１にトランスファゲートトランジスタＴＧ１及びＴＧ２を介して接続されている。トランスファゲートＴＧ１及びＴＧ２のゲートは、ワード線ＷＬ１に接続されている。このようなドライバトランジスタＤＴ１及びＤＴ２によりデータを保持するメモリセルがマトリクス状に配置され、行方向にワード線ＷＬ１、ＷＬ２、ＷＬ３、…が配線され、列方向にビット線対ＢＬ１及び／ＢＬ１、ＢＬ２及び／ＢＬ２、ＢＬ３及び／ＢＬ３、…が配線されている。
【０００３】
ワード線ＷＬ１、ＷＬ２、…は、ロウデコーダＲＤ３にロウアドレス信号が入力されていずれかが選択される。ロウデコーダＲＤ３は、１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、ＮＡ１３、…と、２列目のＮＡ２１、ＮＡ２２、ＮＡ２３、…とを有し、１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、ＮＡ１３、…はロウアドレス信号を入力されるロウアドレス線ＲＡＬ１〜ＲＡＬ４のいずれか２つの電位が入力されて出力する。２列目のＮＡＮＤ回路ＮＡ２１，ＮＡ２２、ＮＡ２３、…は、対応する１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、ＮＡ１３、…のそれぞれ出力と、外部から全ワード線選択端子ＷＬＴに入力され全ワード線選択線ＷＳＬを介して与えられる電位とに応じた信号を、対応するワード線ＷＬに出力する。
【０００４】
通常モードでは、全ワード線選択端子ＷＬＴにはハイレベルの信号が入力され、２列目のＮＡＮＤ回路ＮＡ２１、ＮＡ２２、ＮＡ２３、…は、１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、ＮＡ１３、…の出力に応じた信号を出力する。この信号はいずれか一つがハイレベルになり、一本のワード線ＷＬが選択される。試験モードでは、全ワード線選択端子にロウレベルの全ワード線選択信号が入力され、ＮＡＮＤ回路ＮＡ２１，ＮＡ２２、ＮＡ２３、…は全てハイレベルを出力し、全ワード線ＷＬが選択される。
【０００５】
ビット線対ＢＬ１及び／ＢＬ１、ＢＬ２及び／ＢＬ２、ＢＬ３及び／ＢＬ３はカラムデコーダＣＤ１により選択され、外部から入力されたデータをメモリセルに与え、あるいはメモリセルが保持しているデータを外部へ読み出す。通常モードにおいて、外部からカラムアドレス信号がカラムデコーダＣＤ１に与えられ、いずれか１組のビット線対ＢＬ及び／ＢＬが選択される。試験モードでは、カラムデコーダＣＤ１により全てのビット線対ＢＬ及び／ＢＬが選択される。
【０００６】
通常モードにおけるデータの書き込みは、カラムデコーダＣＤ１によりいずれか一組のビット線対ＢＬ及び／ＢＬが選択され、外部からデータ入力端子ＤＩＴにデータが入力され、ロウデコーダＲＤ３によりいずれか一つのワード線ＷＬが選択されて、選択されたメモリセルにデータが与えられることで行われる。データの読み出しは、選択すべきメモリセルが接続されたビット線対ＢＬ及び／ＢＬとワード線ＷＬとが選択され、メモリセルから読み出されたデータがセンスアンプＳ／Ａにより増幅されて、データ出力端子ＤＯＴより出力されることで行われる。
【０００７】
試験モードでは、上述したように全てのビット線対ＢＬ及び／ＢＬとワード線ＷＬとが選択され、データ入力端子ＤＩＴから入力されたデータが全メモリセルに書き込まれてストレスが印加された状態になる。
【０００８】
【発明が解決しようとする課題】
しかし、従来の半導体記憶装置には次のような問題があった。全ワード線選択端子ＷＬＴにロウレベルの全ワード線選択信号が入力されると、全てのワード線ＷＬが同時に選択され、全てのメモリセルのトランスファゲートＴＧ１及びＴＧ２がオンした状態となる。この結果、ワード線ＷＬに接続されたメモリセルにおいて、電源電圧Ｖcc端子から接地端子に向かって一度に貫通電流が流れることになる。
【０００９】
一般に、バーンイン試験は半導体記憶装置を構成するＩＣを基板上に多数実装した状態で、試験装置を用いて行う。このため、同時に全てのワード線が選択されると装置全体では過大な電流が流れ、試験装置のヒューズ切れや故障等の問題が起きていた。
【００１０】
本発明は上記事情に鑑みてなされたもので、バーンイン試験において過大な電流が流れることを防止することが可能な半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体記憶装置は、
メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルを第１の方向に接続する複数のワード線であって、前記第１の方向に直交する第２の方向に向かって順に、第１のワード線、第２のワード線、…、第ｎ（ｎは２以上の整数）のワード線、第１のワード線、第２のワード線、…、第ｎのワード線、…、第１のワード線、第２のワード線、…、第ｎのワード線というように配列され、それぞれ複数のワード線を有する第１、第２、…、第ｎのワード線群に分割された、前記ワード線と、
前記メモリセルを第２の方向に接続する複数のビット線と、
前記ワード線を選択するロウデコーダと、
前記ロウデコーダに前記ワード線の全てを選択させる全ワード線選択回路とを備え、
前記全ワード線選択回路は、
全ワード線選択信号が外部から入力される全ワード線選択端子と、
前記全ワード線選択端子と前記ロウデコーダとの間に接続された第１、第２、…、第ｎの全ワード線選択線と、
前記第２、…、第ｎの全ワード線選択線にそれぞれ直列に設けられ、遅延時間がそれぞれ異なる第２、…、第ｎの遅延回路とを有し、
前記ロウデコーダに対し、前記第１のワード線群に属する複数の前記第１のワード線を選択させ、所定時間経過後に前記第２のワード線群に属する複数の前記第２のワード線を選択させ、…、所定時間経過後に前記第ｎのワード線群に属する複数の前記第ｎのワード線を選択させるというように、それぞれ複数の前記第１、第２、…、第ｎのワード線を時間的に遅延させて選択させていくことを特徴とする。
【００１２】
このように、全ワード線を同時に選択することなく時間的にずらせて選択することにより、一度に過大な電流が流れることを防止することができる。
【００１４】
また、前記ロウデコーダは、一方の入力端子が前記第１の全ワード線選択線に接続され、他方の入力端子にアドレス信号に応じて複数のワード線を選択するワード線選択信号が入力され、出力側が前記第１のワード線群に属するそれぞれのワード線に接続された第１の論理回路群と、一方の入力端子が前記第２の全ワード線選択線に接続され、他方の入力端子に前記ワード線選択信号が入力され、出力側が前記第２のワード線群に属するそれぞれのワード線に接続された第２の論理回路群と、…、一方の入力端子が前記第ｎの全ワード線選択線に接続され、他方の入力端子に前記ワード線選択信号が入力され、出力側が前記第ｎのワード線群に属するそれぞれのワード線に接続された第ｎの論理回路群とを有し、前記第１の論理回路群は、前記第１の全ワード線選択線を介して前記全ワード線選択信号が入力されると前記第１のワード線群に属する複数の前記第１のワード線を選択し、前記第２の論理回路群は、前記第２の全ワード線選択線を介して前記第２の遅延回路により遅延されて前記全ワード線選択信号が入力されると前記第２のワード線群に属する複数の前記第２のワード線を選択し、…、前記第ｎの論理回路群は、前記第ｎの全ワード線選択線を介して前記第ｎの遅延回路により遅延されて前記全ワード線選択信号が入力されると前記第ｎのワード線群に属する複数の前記第ｎのワード線を選択するものであってもよい。
【００１５】
ここで、前記第２、…、第ｎの遅延回路は、それぞれ偶数のインバータが直列に接続されたインバータ列を有し、それぞれのインバータの数が異なるものであってもよい。
【００１８】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００１９】
本発明の第１の実施の形態による半導体記憶装置は、図１に示されるような構成を備えている。図３に示された装置と比較し、ロウデコーダＲＤ１の構成が相違し、さらに全ワード線選択端子ＷＬＴとロウデコーダＲＤ１とを接続する全ワード線選択線ＷＳＬが２本の選択線ＷＳＬ１及びＷＳＬ２に分割され、このうち選択線ＷＳＬ２には偶数の数のインバータＩＮ１、ＩＮ２、…が直列に接続されたインバータ列ＩＣ１が設けられている点が相違する。
【００２０】
ロウデコーダＲＤ１は、外部からロウアドレス信号が入力されて転送するロウアドレス線ＲＡＬ１〜ＲＡＬ４のいずれか２本が入力側に接続された１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、…と、対応する１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、…の出力と、全ワード線選択線ＷＳＬ１及びＷＳＬ２のいずれかとが入力側に接続され、出力側が対応するワード線ＷＬ１、ＷＬ２、…に接続された２列目のＮＡＮＤ回路ＮＡ２１、ＮＡ２２、…とを備えている。図３に示された要素と同一の要素に対しては同一の番号を付して説明を省略する。
【００２１】
通常モードでは、全ワード線選択端子ＷＬＴにハイレベルの電圧が印加される。ロウデコーダＲＤ１の２列目のＮＡＮＤ回路ＮＡ２１、ＮＡ２２、…の出力は、ロウアドレス信号が入力される１列目のＮＡＮＤ回路ＮＡ１１、ＮＡ１２、…の出力によって決定され、いずれか１本のワード線ＷＬが立ち上がる。
【００２２】
試験モードでは、全ワード線選択端子ＷＬＴにロウレベルの全ワード線選択信号が入力される。２列目のＮＡＮＤ回路ＮＡ２１、ＮＡ２２、…のうち、奇数ワード線ＷＬ１、ＷＬ３、…に接続されたものには、全ワード線選択線ＷＳＬ１を介して全ワード線選択信号が入力される。これにより、ロウアドレス信号のレベルにかかわらず、奇数ワード線ＷＬ１、ＷＬ３、…は選択状態になる。
【００２３】
これに対し、偶数ワード線ＷＬ２、ＷＬ４、…は全ワード線選択信号が全ワード線選択端子ＷＬＴに入力されても直ちには選択状態にならない。全ワード線選択端子ＷＬＴに入力された全ワード線選択信号は、インバータ列ＩＣ１により所定時間遅延された後、２列目のＮＡＮＤ回路ＮＡ２１、ＮＡ２２、…に入力される。これにより、偶数ワード線ＷＬ２、ＷＬ４、…が選択状態になる。
【００２４】
このように、本実施の形態によれば、試験モードにおいて全てのワード線ＷＬが同時に選択状態にならず、奇数ワード線ＷＬ１、ＷＬ３、…が選択状態になってから所定時間が経過した後、偶数ワード線ＷＬ２、ＷＬ４、…が選択状態になり、全メモリセルにストレスが印加される。このため、全てのワード線ＷＬを同時に選択した場合に電源電圧Ｖcc端子から接地端子へ流れる貫通電流のピーク値を分割することができ、試験装置のヒューズ切れや故障等を防ぐことが可能である。
【００２５】
本発明の第２の実施の形態による半導体記憶装置は、図２に示されるような構成を備えている。上記第１の実施の形態では、試験モードにおいて、ワード線ＷＬを奇数ワード線ＷＬ１、ＷＬ３、…と偶数ワード線ＷＬ２、ＷＬ４、…とに２分割し、時間的にずらせて選択状態にする。これに対し、本実施の形態ではワード線ＷＬを第１のワード線群ＷＬ１、ＷＬ４、ＷＬ７、…、第２のワード線群ＷＬ２、ＷＬ５、ＷＬ８、…、第３のワード線群ＷＬ３、ＷＬ６、ＷＬ９、…、に３分割し、時間的にそれぞれずらせて選択状態にしていく点に特徴がある。
【００２６】
ロウデコーダＲＤ２は、一列目のＮＡＮＤ回路ＮＡ３１、ＮＡ３２、ＮＡ３３、…と、２列目のＮＡＮＤ回路ＮＡ４１、ＮＡ４２、ＮＡ４３、…を有する。２列目のＮＡＮＤ回路ＮＡ４１、ＮＡ４２、ＮＡ４３、…は、対応する一列目のＮＡＮＤ回路ＮＡ３１、ＮＡ３２、ＮＡ３３、…の出力と、全ワード線選択端子ＷＬＴに接続された３本の全ワード線選択線ＷＳＬ１１〜ＷＳＬ１３のいずれかとに入力側が接続され、出力側は対応するワード線ＷＬに接続されている。全ワード線選択線ＷＳＬ１１〜ＷＳＬ１３のうち、全ワード線選択線ＷＳＬ１１は第１のワード線群ＷＬ１、ＷＬ４、ＷＬ７、…を選択するものであり、全ワード線選択線ＷＳＬ１２は第２のワード線群ＷＬ２、ＷＬ５、ＷＬ８、…を選択するためのものであって、４つのインバータから成るインバータ列ＩＣ１１が接続され、全ワード線選択線ＷＳＬ１３は第３のワード線群ＷＬ３、ＷＬ６、ＷＬ９、…を選択するためものであり、８つのインバータから成るインバータ列ＩＣ１２が接続されている。
【００２７】
試験モードにおいて、全ワード線選択端子ＷＬＴにロウレベルの全ワード線選択信号が入力されると、２列目のＮＡＮＤ回路ＮＡ４１、ＮＡ４２、…のうち、先ず、第１のワード線群ＷＬ１、ＷＬ４、…に接続されたものに全ワード線選択線ＷＳＬ１１を介して全ワード線選択信号が入力される。これにより、ロウアドレス信号のレベルにかかわらず、第１のワード線群ＷＬ１、ＷＬ４、…が選択状態になる。
【００２８】
次に、第２のワード線群ＷＬ２、ＷＬ５、…に接続されたものに、全ワード線選択線ＷＳＬ１２を介してインバータ列ＩＣ１１により第１の所定時間遅延された後、全ワード線選択信号が入力される。これにより、第２のワード線群ＷＬ２、ＷＬ５、…が選択状態になる。
【００２９】
最後に、第３のワード線群ＷＬ３、ＷＬ６、…に接続されたものに、全ワード線選択線ＷＳＬ１３を介してインバータ列ＩＣ１２により第２の所定時間遅延された後、全ワード線選択信号が入力される。これによって、第３のワード線群ＷＬ３、ＷＬ６、…が選択状態になる。
【００３０】
このように、第２の実施の形態によれば、試験モードにおいて全てのワード線ＷＬが同時に選択状態にならず、ワード線ＷＬが３つのワード線群に分割されて順に選択状態になっていく。これにより、全ワード線ＷＬを同時に選択したときの貫通電流のピーク値を分割し、試験装置の故障等の発生を防ぐことができる。上述した実施の形態はいずれも一例であって、本発明を限定するものではない。上記第１の実施の形態では、ワード線ＷＬを奇数ワード線ＷＬ１、ＷＬ３、…と偶数ワード線ＷＬ２、ＷＬ４、…とに２分割し、いずれか一方を先に選択状態にして所定時間経過した後、他方を選択する。第２の実施の形態では、ワード線ＷＬを第１のワード線群ＷＬ１、ＷＬ４、…、第２のワード線群ＷＬ２、ＷＬ５、…、第３のワード線群ＷＬ３、ＷＬ６、…に３分割し、所定時間の間隔を空けて順に選択していく。しかし、ワード線をさらに４分割、５分割、…、ｎ（ｎは２以上の整数）分割して時間的に遅延させて選択してもよい。さらには、上記実施の形態のようにワード線を規則的に複数のブロックに分割する必要は必ずしもない。規則性を持たせずに、全体のワード線を複数のブロックに分割してもよく、同時に全てのワード線が選択されないように分割するものであれば分割の態様はいかなるものであってもよい。
【００３１】
上記第１、第２の実施の形態におけるインバータ列ＩＣ１、ＩＣ１１及びＩＣ１２には複数のインバータが用いられているが、その具体的な回路は例えば図４に示されたようなＰチャネル形ＭＯＳトランジスタＰＴ１とＮチャネル形ＭＯＳトランジスタＮＴ１とを有するものであってもよい。あるいは、遅延作用を持つものであれば、他の構成を有するものをインバータとして用いてもよい。
【００３２】
また、全ワード線選択信号がロウデコーダに入力されるタイミングを遅延させる手段として、上記実施の形態ではインバータ列を用いているが、信号の伝達を遅延させるものであれば、インバータ列に限らず他の手段を用いてもよい。
【００３３】
さらには、上記実施の形態ではいずれもＳＲＡＭに対して本発明を適用している。しかし、全メモリセルにストレスを印加する試験を行う半導体記憶装置であれば、本発明を幅広く適用することができる。
【００３４】
【発明の効果】
以上説明したように、本発明の半導体記憶装置は全メモリセルにストレスを印加する試験において、全てのワード線を同時に選択することなく時間的に遅延させて選択していくため、一度に過大な貫通電流が流れることが防止され、試験装置のヒューズ切れや故障等を未然に防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体記憶装置の構成を示した回路図。
【図２】本発明の第２の実施の形態による半導体記憶装置の構成を示した回路図。
【図３】従来の半導体記憶装置の構成を示した回路図。
【図４】本発明の第１、第２の実施の形態による半導体記憶装置におけるインバータの具体的な構成を示した回路図。
【符号の説明】
ＲＤ１〜３ ロウデコーダ
ＷＬＴ 全ワード線選択端子
ＩＣ１、ＩＣ１１〜ＩＣ１２ インバータ列
ＷＳＬ１〜ＷＳＬ２、ＷＳＬ１１〜ＷＳＬ１３ ワード線選択線
ＲＡＬ１〜ＲＡＬ４ ロウアドレス線
ＣＤ１ カラムデコーダ
ＮＡ１１、ＮＡ１２、ＮＡ２１、ＮＡ２２、ＮＡ３１、ＮＡ３２ ＮＡＮＤ回路
Ｓ／Ａ１〜Ｓ／Ａ３ センスアンプ
ＤＩＴ データ入力端子
ＤＯＴ データ出力端子
ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２、ＢＬ３、／ＢＬ３ ビット線対
ＷＬ１〜ＷＬ３ ワード線
ＰＴ１ Ｐチャネル形ＭＯＳトランジスタ
ＮＴ１ Ｎチャネル形ＭＯＳトランジスタ
Claims (3)
- メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルを第１の方向に接続する複数のワード線であって、前記第１の方向に直交する第２の方向に向かって順に、第１のワード線、第２のワード線、…、第ｎ（ｎは２以上の整数）のワード線、第１のワード線、第２のワード線、…、第ｎのワード線、…、第１のワード線、第２のワード線、…、第ｎのワード線というように配列され、それぞれ複数のワード線を有する第１、第２、…、第ｎのワード線群に分割された、前記ワード線と、
前記メモリセルを第２の方向に接続する複数のビット線と、
前記ワード線を選択するロウデコーダと、
前記ロウデコーダに前記ワード線の全てを選択させる全ワード線選択回路とを備え、
前記全ワード線選択回路は、
全ワード線選択信号が外部から入力される全ワード線選択端子と、
前記全ワード線選択端子と前記ロウデコーダとの間に接続された第１、第２、…、第ｎの全ワード線選択線と、
前記第２、…、第ｎの全ワード線選択線にそれぞれ直列に設けられ、遅延時間がそれぞれ異なる第２、…、第ｎの遅延回路とを有し、
前記ロウデコーダに対し、前記第１のワード線群に属する複数の前記第１のワード線を選択させ、所定時間経過後に前記第２のワード線群に属する複数の前記第２のワード線を選択させ、…、所定時間経過後に前記第ｎのワード線群に属する複数の前記第ｎのワード線を選択させるというように、それぞれ複数の前記第１、第２、…、第ｎのワード線を時間的に遅延させて選択させていくことを特徴とする半導体記憶装置。 - 前記ロウデコーダは、一方の入力端子が前記第１の全ワード線選択線に接続され、他方の入力端子にアドレス信号に応じて前記複数のワード線を選択するワード線選択信号が入力され、出力端子が前記第１のワード線群に属するそれぞれのワード線に接続された第１の論理回路群と、一方の入力端子が前記第２の全ワード線選択線に接続され、他方の入力端子に前記ワード線選択信号が入力され、出力側が前記第２のワード線群に属するそれぞれのワード線に接続された第２の論理回路群と、…、一方の入力端子が前記第ｎの全ワード線選択線に接続され、他方の入力端子に前記ワード線選択信号が入力され、出力側が前記第ｎのワード線群に属するそれぞれのワード線に接続された第ｎの論理回路群とを有し、
前記第１の論理回路群は、前記第１の全ワード線選択線を介して前記全ワード線選択信号が入力されると前記第１のワード線群に属する複数の前記第１のワード線を選択し、前記第２の論理回路群は、前記第２の全ワード線選択線を介して前記第２の遅延回路により遅延されて前記全ワード線選択信号が入力されると前記第２のワード線群に属する複数の前記第２のワード線を選択し、…、前記第ｎの論理回路群は、前記第ｎの全ワード線選択線を介して前記第ｎの遅延回路により遅延されて前記全ワード線選択信号が入力されると前記第ｎのワード線群に属する複数の前記第ｎのワード線を選択することを特徴とする請求項１記載の半導体記憶装置。 - 前記第２、…、第ｎの遅延回路は、それぞれ偶数のインバータが直列に接続されたインバータ列を有し、それぞれのインバータの数が異なることを特徴とする請求項１または請求項２記載の半導体記憶装置。
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