CN1842871A - Mram单元的加速寿命试验 - Google Patents

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Abstract

在MRAM(10)的加速寿命试验期间，电路(30)将应力电压提供给磁隧道结(MTJ)(34－48)，磁隧道结包括磁阻随机存储器(MRAM) (10)的存储元件。应力电压被选择来提供与正常工作相比的老化的预定加速。在寿命试验期间的指定时间点，应力电压施加于存储单元的子集。应力电压通过模拟受应力的存储器阵列(12)的部分的加载特性的电路(24)而维持在所希望的电压。结果是精密限定的电压被施加于MTJ(34－48)，所以对于所有存储单元(34－48)来说，加速量得到了很好限定。

Description

MRAM单元的加速寿命试验
技术领域
本发明涉及MRAM，更特别地，涉及MRAM单元的加速寿命试验。
背景技术
在半导体的制造中，可靠性通常是非常引人注意的特性，这对于磁阻性随机存储器(MRAM)来说是确切的。在试验包括MRAM的半导体方面的困难是，可能存在这样的缺陷，它会最终导致功能性故障却还没在任何功能性方面显露。因而，普通的功能试验不识别有时被称为潜在缺陷的所述缺陷。帮助识别这种潜在缺陷的一般方法是增大工作电压至超过普通工作电压，以对该缺陷产生足够的应力，导致该缺陷作为功能性问题显露。然后该功能性问题通过功能性试验被检测到，该设备被丢弃。这种类型的试验已应用于MRAM典型地含有的隧道结，但是比较少。然而，在比较大的存储器需要试验每一个存储单元的潜在缺陷的时候困难出现。
因而，存在对试验比较大的MRAM阵列的潜在缺陷的技术的需要。
附图说明
本发明是通过实例来举例说明的，并不受限于附图，其中相似的参照符号指示相似的元件，其中：
图1是根据该发明的实施例的存储器的组合电路和框图；
图2是图1的存储器的一部分的组合电路和框图；以及
图3是图2的存储器的一部分的电路图。
本领域的技术人员理解，出于简明和清楚的目的图中的元件是举例说明的，而不必按一定比例来画。例如，图中的一些元件的尺寸可以是相对于其它元件放大了的，以帮助理解本发明的实施例。
附图的详细说明
在一方面，一种电路在MRAM的加速寿命试验期间向磁隧道结(MTJ)提供应力电压，磁隧道结包括磁阻随机存储器(MRAM)的存储元件。应力电压被选择来提供与正常工作相比的老化的预定加速。在寿命试验期间的指定时间点，应力电压施加于存储单元的子集。应力电压通过模拟正受应力的存储器阵列的部分的加载特性的电路而维持在所希望的电压。这参考图和下面的说明更好理解些。
在图1中示出了存储器10的一部分，该部分具有MRAM单元的阵列12、字线WL1、字线WL2、与字线WL1和字线WL2耦合的行译码器、模拟(mock)电路24、应力译码器26、列读取电路14、列读取电路16、列读取电路18以及列读取电路20。阵列12具有分别与字线WL1以及位线50、52、54、56、58、60、62和64耦合的存储单元34、36、38、40、42、44、46和48。另一相似的存储单元组与字线WL2和相同的位线耦合。存储器10可以含有没有在图1的部分中示出的多得多的存储单元。而且存储器10也可以含有更多或更少的列读取电路，并且每一列读取电路可以含有没有在图1中示出的更多的位线。列读取电路14-20各自包括读出放大器、应力电路和列译码器。具体示出了列读取电路16包括应力电路30，应力电路30与模拟电路24、应力译码器26以及位线50、52、54和56及其它位线耦合，用于接收应力使能信号SE。相似地，示出了列读取电路18包括应力电路32，应力电路32与模拟电路24、应力译码器26以及位线58、60、62和64及未示出的其它位线，用于接收信号SE。模拟电路24接收信号SE并提供参考电压VR作为输出。应力译码器26接收信号SE和列地址，并具有与应力电路30和32及未示出的其它应力电路耦合的输出端。
在图2中示出了应力电路30的更详细的图，包括晶体管70、晶体管72、倒相器74、晶体管78、晶体管80、晶体管82、晶体管84以及局部列译码器76。晶体管70具有用于接收参考电压VR的栅极，以及源极。晶体管70被示为，且优选的也是厚栅极介质晶体管，但是它也可以是具有标准厚度的栅极介质的晶体管。VDD1用于接收高于施加到大部分其它晶体管的电压的电压，例如3.3伏特。晶体管72具有与晶体管70的源极耦合的漏极，与地耦合的源极，以及栅极。倒相器74具有用于接收信号SE的输入端和与晶体管72的栅极耦合的输出端。晶体管78具有与位线50耦合的源极、与晶体管70的源极耦合的漏极，以及用于接收信号SE1的栅极。晶体管80具有与位线52耦合的源极、与晶体管70的源极耦合的漏极，以及用于接收信号SE1的栅极。晶体管82具有与位线54耦合的源极、与晶体管70的源极耦合的漏极，以及用于接收信号SE2的栅极。晶体管84具有与位线56耦合的漏极、与晶体管70的源极耦合的源极，以及用于接收信号SE2的栅极。局部列译码器76接收列地址和信号SE并提供信号SE1和SE2作为输出。晶体管70的源极提供应力电压VS。
在图3中示出了模拟电路24和晶体管70的电路图。模拟电路24包括应力参考电路92、运算放大器94、晶体管90、96、102、98和104，以及MTJ 100和106。参考电路92提供应力参考电压VSR作为输出。运算放大器94具有用于接收应力参考电压VSR的非倒相的输入端，倒相输入端以及输出端。晶体管90具有与VDD1耦合的漏极、与运算放大器94的输出端耦合的栅极，以及源极。晶体管96具有与晶体管90的源极耦合的漏极、与正电源端子VDD2耦合的栅极，以及源极，VDD2用于提供比在VDD1提供的要低的电压。晶体管102具有与晶体管90的源极及未示出的其它晶体管的源极耦合的漏极、与正电源VDD2耦合的栅极，以及源极。晶体管98具有与晶体管96的源极耦合的漏极、与VDD2耦合的栅极，以及源极。晶体管104具有与晶体管102的源极耦合的漏极、与VDD2耦合的栅极，以及源极。MTJ 100具有与晶体管98的源极耦合的第一端子和与地耦合的第二端子。MTJ 106具有与晶体管98、104及未示出的其它晶体管的源极以及运算放大器94的输入端耦合的第一端子，以及与地耦合的第二端子。提供参考电压VR的运算放大器94的输出端与晶体管70的栅极以及诸如应力电路32的其它应力电路的源极跟随器式晶体管耦合。
在操作中，寿命试验通过顺序将应力电压施加于MRAM单元的子集，通过经由存储器10的存储单元的循环来加以执行。对于由存储单元34、36、42和44组成的子集，字线WL1被使能，且位线50、52、58和60被选中。外部地提供应力使能信号以使晶体管72无效，且使局部列译码器76提供处于逻辑高电平的信号SE1。由于信号SE1处在逻辑高电平，晶体管78和80被使能。信号SE也激活了运算放大器94，所以参考电压VR被施加于晶体管70的栅极。因为源极跟随器结构中的晶体管70，在晶体管70的源极有电压，应力电压VS大约在参考电压VR的电压以下一个阈电压。由于晶体管78和80导电，应力电压VS与位线50和52耦合。由于字线WL1被使能，应力电压VS被施加于存储单元34和36的MTJ。相似地，应力电路32将应力电压VS施加于存储单元42和44的MTJ。所示的是选择两个相邻存储单元同时受应力。实际上，不同数目的存储单元可以同时受应力。例如八被发现是一个有效的数目。
模拟电路24以导致所希望的应力电压被施加于存储单元的MTJ的电压提供参考电压VR。运算放大器94具有它的用于接收应力参考电压VSR的正输入端，应力参考电压被选择为在加速寿命试验期间希望施加于存储单元的MTJ的电压。确定在加速寿命试验中的加速量的是施加于MTJ的电压。加速量对施加于MTJ的应力电压的小变化非常敏感。已经发现，每增加100毫伏(mV)的电压，加速量在20和40之间。因此，10年以上的有效加速寿命试验可以通过自正常工作起的600mV的增量的使用来获得。在这样的情况下，应力电压被选择为超过MTJ正常工作电压600mV。
在操作中，模拟电路24的输出反馈到晶体管90，晶体管90被制造得与晶体管70相似，这迫使晶体管90的源极的电压大约为运算放大器94的输出电压以下一个阈电压。晶体管90的源极的电压被施加于晶体管96和102及未示出的其它晶体管的漏极。上述晶体管的总数与晶体管90与晶体管70的驱动强度比乘以正由晶体管70驱动的位线的数目匹配。例如，如果晶体管70的宽度是20微米，晶体管90的宽度是10微米且晶体管70驱动8位线，那么晶体管90就驱动4位线。晶体管96和102被制造得与晶体管78和80相同。晶体管98和MTJ 100以及晶体管104和MTJ 106，及未示出的其它晶体管/MTJ对，包括被构造得与阵列12的存储单元相同的存储单元。MTJ 100和106上的电压被施加于运算放大器94的负输入端，由于传统运算放大器反馈操作，具有迫使MTJ 100和106上的电压与应力参考电压VSR的电压相同的作用。因此，参考电压VR，即模拟电路24的输出，是会导致施加于阵列12的存储单元的MTJ的应力电压的电压，匹配应力参考电压VSR。
为了实现向整个阵列12的所有存储单元施加应力，存储单元组被顺序选择，直到整个阵列12已经接收过应力电压。在所说明的实例中，应力电路30和32各自提供应力给八个存储单元，对于应力电路30和32，八个之中的两个存储在图1中示出了。在那些存储单元被施加应力之后，其它存储单元组被选择来施加应力。一种方式是改变所选择的应力电路。另一方式是所选择的应力电路改变接收应力电压的位线。这被示为是通过从使能信号SE1变化到信号SE2而实现的。再另一备选方案是改变所选择的行。这被示为是通过在保持所选择的应力电路30和32不改变的同时行译码器22将所选择的字线从字线WL1到变化WL2而实现的。
VDD1到应力电路30和32的连接被示为具有分布电阻，这对所有线来说都是成立的，但是对VDD1线来说特别显著。在阵列12中，这VDD1线在拥挤的外围中，VDD1线具有比VSS线要大的电阻，VSS线实际上是其中有洞的平面。VDD1线的分布电阻是显著的，因为由经由应力电路30和32的电流流动所引起的潜在电压降。这个电流导致施加于应力电路30的VDD1电压电平与应力电路32相比的差异。因为应力电路30和32各自具有源极跟随器，诸如晶体管70，于是输出电压就不取决于VDD1的电压电平。此外，VDD1是显著高于VDD2的电压。这是可能的，因为晶体管70具有显著厚于其它常规晶体管的栅极介质86，其它常规晶体管是诸如用作存储单元的选择晶体管的晶体管此类的。示范的常规晶体管是与阵列12中的选择晶体管相同的晶体管98和104。在该情况下，晶体管70以及其它应力电路和模拟电路的其它源极跟随器的栅极介质，优选的是大约70埃，而常规晶体管是大约35埃。也可以使用其它厚度。源极跟随器的额外的厚度允许对VDD1使用比对VDD2所使用的更高的电压。这允许对于更大的应力电压也可以能够对所有正受应力MTJ比较恒定地保持。
在前述说明书中，该发明已经参考具体实施例加以说明了。但是，一个本领域的普通技术人员理解，可以在不偏离以下在权利要求中阐述的本发明的范围的情况下，进行各种各样的修改和改变。例如，。因此，该说明书和图要在说明性的意义上加以看待，而不是在约束的意义上，意味着所有这样的修改都包括在本发明的范围之内。
益处、其它优点，以及问题的解决方案已经在上面就具体实施例加以说明了。但是，益处、优点、问题的解决方案，以及可以导致任何益处、优点、或解决方案出现或变得更加明显的元件不要被看作任何或所有权利要求的临界的、要求的、或关键的特征或元件。正如在此所使用的，措辞“包括(comprises)”、“包括(comprising)”或它们的任何变体，用于覆盖非排他的包含，所以过程、方法、物品、或包括很多元件的设备不仅包括那些元件，还可以包括没有特别列出的或对于这样的过程、方法、物品或设备来说是固有的其它元件。

Claims (18)

1.一种存储器，包括：
行和列导线，在它们的每一个交叉点上都有存储单元；以及
用于多个存储单元的一部分的加速寿命试验的电压应力电路，其与在存储器预定行和所选列上的所选存储单元耦合，该电压应力电路包括控制在所述多个存储单元的所述部分中的一个或更多存储单元的两端施加的应力电压的源极跟随器电路部分，该源极跟随器电路部分接收参考电压，并将应力电压作为基本恒定的电压耦合到每一个所选存储单元。
2.如权利要求1所述的存储器，还包括：
模拟电路，其含有一个或更多的在与所述多个存储单元相同的集成电路上实现的模拟存储单元，该模拟电路还包括：
与所述一个或更多的模拟存储单元中的每一个耦合的源极跟随器式晶体管，该源极跟随器式晶体管由反馈控制信号进行偏压；以及
运算放大器，其含有用于接收应力参考电压的第一输入端，用于接收由所述源极跟随器式晶体管在所述一个或更多的模拟存储单元中的每一个的两端施加的模拟应力电压的第二输入端，以及与所述源极跟随器式晶体管耦合的输出端，该输出端提供也起参考电压的作用的反馈控制信号。
3.如权利要求2所述的存储器，还包括：
阻抗装置，其在所述源极跟随器式晶体管和所述一个或更多的模拟存储单元中的每一个之间耦合，该阻抗装置复制所述存储器的所选列的所选部分之内的阻抗通路。
4.如权利要求3所述的存储器，其中，所述阻抗装置还包括多个选择晶体管，它们在所述源极跟随器式晶体管和所述一个或更多的模拟存储单元中的每一个之间耦合。
5.如权利要求2所述的存储器，其中，所述应力参考电压包括施加于每一个所选存储单元的隧道结的所希望的电压。
6.如权利要求2所述的存储器，其中所述源极跟随器电路部分和源极跟随器式晶体管中的每一个还包括晶体管，该晶体管含有比在所述存储单元中实现的晶体管的栅氧化层要厚的晶体管栅氧化层以允许更高电压的工作。
7.如权利要求1所述的存储器，其中，所述多个存储单元是具有至少两个不同的电阻状态的磁阻随机存取存储单元，并且所述应力电压被施加于所述多个存储单元中的每一个的磁隧道结。
8.一种对具有行和列导线的存储器进行加速寿命试验的方法，该存储器含有多个存储单元，每一个存储单元是在导线的预定行和预定列的交叉点上形成的，包括：
使用第一源极跟随器电路从对电压变化敏感的电源电压生成恒定电压；
将该恒定电压施加于一个或更多的模拟存储器列，每一个模拟存储器列都含有模拟存储单元；
在所述一个或更多的模拟存储器列内纳入存在于每一导线列中的复制的阻抗；
用运算放大器电路将在一个或更多的模拟存储单元两端的电压与被确定为适合于寿命试验的应力参考电压相比较，以提供参考电压作为该运算放大器的输出；
耦合所述参考电压作为反馈以对第一源极跟随器电路进行偏压；
使用该反馈将在所述一个或更多的模拟单元两端的电压调节至所希望的值，该所希望的值补偿所述存储器中的寄生损失的部分；
将所述参考电压耦合到第二源极跟随器电路，以生成应力电压；以及
将该应力电压耦合到供加速寿命试验之用的存储器的一部分。
9.如权利要求8所述的方法，还包括：
将所述多个存储单元实现为具有至少两种电阻状态的磁阻随机存取存储单元。
10.如权利要求8所述的方法，还包括：
将所述应力电压耦合到有待于加速寿命试验的存储器的所述部分的每一个存储单元的隧道结。
11.如权利要求8所述的方法，还包括：
用含有比在存储器单元中实现的晶体管的栅氧化物要厚的晶体管栅氧化物以允许更高电压的工作的晶体管来实现第一源极跟随器电路和第二源极跟随器电路中的每一个。
12.如权利要求8所述的方法，其中，在所述一个或更多的模拟存储器列内纳入复制的阻抗的步骤还包括：
在第一源极跟随器电路和所述一个或更多的模拟存储器列中的每一个模拟存储单元之间耦合一个或更多的晶体管，所述一个或多个晶体管复制在第二源极跟随器和所述多个存储单元的所选存储单元之间的存储器中设置的一个或更多的选择晶体管，所述一个或更多的晶体管补偿所述存储器中的寄生效应。
13.一种对具有行和列导线的存储器进行加速寿命试验的方法，该存储器含有多个存储单元，每一个存储单元是在导线的预定行和预定列的交叉点上形成的，包括：
将参考电压耦合到第一源极跟随器电路，以生成具有基本恒定的值的应力电压，该基本恒定的值补偿存在于每一个导线列内的寄生阻抗的部分；以及
将所述应力电压耦合到供加速寿命试验之用的存储器的部分。
14.如权利要求13所述的方法，还包括
将模拟电路耦合到所述存储器以生成所述参考电压；
在所述模拟电路中提供第二源极跟随器电路以生成恒定电压；
将该恒定电压施加于一个或更多的模拟存储器列，每一个存储器列都含有模拟存储单元；
在所述一个或更多模拟存储器列中纳入存在于每一导线列中的复制的阻抗；
用运算放大器电路将在一个或更多的模拟存储单元两端的电压与被确定为适合于寿命试验的应力参考电压相比较，以提供参考电压作为运算放大器的输出；
耦合该参考电压作为反馈以对第二源极跟随电路偏压；以及
使用该反馈来将在所述一个或更多的模拟存储器单元两端的电压调节至所希望的值，该所希望的值补偿所述存储器中的寄生损失的一部分；
15.如权利要求14所述的方法，还包括：
用含有比所述存储器中所述多个存储单元内的晶体管的栅氧化物要厚的栅氧化物的晶体管来实现第一源极跟随器和第二源极跟随器中的每一个。
16.如权利要求14所述的方法，其中在所述一个或更多的模拟存储器列内纳入复制的阻抗的步骤还包括：
在第二源极跟随器电路和所述一个或更多的模拟存储器列中的每一个模拟存储单元之间耦合一个或更多的晶体管，所述一个或多个晶体管对设置在第一源极跟随器和所述多个存储单元的所选存储单元之间的存储器中的一个或更多的选择晶体管进行复制，所述一个或更多的晶体管补偿所述存储器中的寄生效应。
17.如权利要求13所述的方法，还包括：
将所述多个存储单元实现为具有至少两种电阻状态的磁阻随机存取存储单元。
18.如权利要求13所述的方法，还包括：
将所述应力电压耦合到有待于加速寿命试验的存储器的所述部分的每一个存储单元的隧道结。
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