CN1679111A - 同时向存储矩阵中的多个行进行写入的装置 - Google Patents

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Abstract

字线驱动电路(10)与存储矩阵的字线(18)耦合，所述存储矩阵是例如内容可寻址单元(12)的矩阵。字线驱动电路能够同时选择多个字线以允许经由相同位线同时写入多个行中的存储单元。单元强度控制电路(17)至少在把数据写入到多个行存储单元中的存储单元期间，相对于位线驱动电路(15)的驱动能力，降低把数据写入到单元中所要求的驱动强度。优选地是，所述驱动强度控制电路(17)在一列的存储单元的电源线中包含阻性元件，从而当同时写入更多单元期间提取更大电流时，大大降低所述列中单元的电源电压。

Description

同时向存储矩阵中的多个行进行写入的装置
本发明涉及一种具有存储器的装置。
通常使用排列成行和列的存储单元矩阵来构造半导体存储器。分别为行和列提供字线电路和位线电路。用于行的字线电路包括在所述行中单元的选择输入端共同与其耦合的字线。用于列的位线电路包括在所述列中单元的数据输入/输出端与其并联耦合的位线。在操作期间，经由字线一次选择一行，这使经由所述位线从在所选行中的单元读取数据或向其写入数据成为可能。
在一些存储器中希望同时选择多个行，以便向该多个行中的单元并行地写入相同的数据。这是对于例如内容可寻址存储器(CAM；还称作关联存储器)的情况。在这种存储器中可以提供模式数据(patterndata)并且检测在哪一行的存储单元中包含与所述模式数据匹配的数据。希望能够并行地写入所有被检测行中的单元。为此，所述字线电路包括字线驱动器装置，其能够选择已经被检测到包含匹配数据的行的字线。优选地是，同时选择具有匹配数据的所有行。这可以导致并行地选择许多字线。类似地，在其它类型存储器中也许希望通过使字线驱动器同时选择一行以上，来同时复位、预置或初始化几个行中中单元的内容。
然而，当同时选择多个行时，在写期间驱动位线会产生问题。位线电路包含位线驱动电路，其提供了那些必须写入到所选择行的存储单元中的数据。所述位线驱动电路可以同时驱动来自不同选择行的许多存储单元。如果所述存储器矩阵具有(假定)64行，那么同时把多达64个单元驱动为新的逻辑状态可能是必需的。这就要求一个过分强大的位线驱动电路，这会使制造这种存储器复杂并且昂贵。此外，这种强有力的驱动电路往往导致过分的功率消耗。
其中，本发明的目标是提供具有存储器矩阵的装置，其中可在不要求强有力的位线驱动电路的情况下，经由相同位线同时向多个行中的单元进行写入。
在权利要求1中阐述了依照本发明的所述装置。依照本发明，至少对于必须向其中同时写入数据的列中的所有单元以及至少当必须把该数据写入到所述单元中时，暂时降低了在单个存储单元中存储信息所需要的要求驱动强度(strength)。
在一个实施例中，通过在写入期间降低在列中单元的电源输入端提供的电源电压来降低所要求的驱动强度。这是简单而有效的技术，其不要求重新设计存储单元。
在另一个实施例中，通过在外部电源线和用于连接单元的电源输入端的电源线之间提供阻性元件来降低所述电源电压。这确保当必须在更多单元中重写数据时能把电源电压自动降低得更多，以使所要求的驱动强度适于必须重写的单元的数目。
优选地是，分别为各列提供独立的电源降低电路。因而，每一列中的电源降低自动适合于该列中的其中数据必须改变的单元的数目。这避免了不必要地增加改变未选择单元中数据的风险。
优选地是，以与存储单元电源电压同样的方式降低位线驱动器的电源电压。这排除了在写入期间损害单元的风险。
参照下图将要更详细地描述依照本发明装置的这些及其它目标和有益方面。
图1示出了具有存储单元矩阵的装置；
图1a更详细地示出了矩阵；
图2示出了存储单元；
图3示出了驱动电路；
图4示出了电源降低电路。
图1示出了具有静态存储单元矩阵1、字线驱动电路2、写入电路3、读取电路4和处理电路5的装置。写入电路3和读取电路4经由位线6a和匹配模式线6b与矩阵1耦合。字线驱动电路2经由行选择线7a和标志线7b与矩阵1耦合。
图1a更详细地示出了供内容可寻址存储器使用的矩阵1的实施例。矩阵1包含按照行和列(为了清楚起见只示出了两个行和列，但实际上可以使用许多行和列)安排的静态存储单元12。对于每一列而言，给出了包括一对位线14a、b的位线电路，以及一对匹配模式(matchpattern)线13。在所述列中的单元与该列的位线14a、b和匹配模式线13耦合。写入数据输入16经由位线驱动器15与位线14a、b耦合。对于每一行而言，给出了包括字线18的字线电路，以及标志线19。在所述行中的单元与该行的字线18和标志线19耦合。所有行的标志线19和字线18与字线驱动电路10耦合。
电源线(Vdd)提供了矩阵1的电源的一极。对于每一列，给出了电源降低电路17，其一端耦合到电源线(Vdd)且另一端耦合到单元12的电源输入。每一列的位线驱动器15的电源输入端与在单元12那侧的该列的电源降低电路耦合。通常，单元12和位线驱动器15还会与其它电源连接耦合(为了清楚起见未示出)，以通过不同电源连接之间的电压差来启动操作它们。
在操作中，处理电路5执行涉及从单元12读取数据和/或向单元12写入数据的处理功能。
例举基于内容的寻址说明本发明。尽管基于内容寻址的原理本身是公知的并且对理解本发明来说不是关键的，但是还是简要地解释一下。为了基于内容寻址，处理电路5经由匹配模式线6b向存储单元12提供信息模式。所述信息模式由许多不同的位组成，每个位应用于不同的匹配模式线6b。所述信息模式表明应该访问单元12的哪些行：当在一行中存储单元12的内容与所述信息模式匹配时应该访问该行。响应于信息模式，由所述行中的存储单元12在标志线7b上产生标志信号。存储单元内容与所述信息模式匹配的行的标志信号呈现一个逻辑电平，并且其它行的标志信号呈现另一逻辑电平。在写入操作情况下，处理电路5用写入数据补充该信息模式并且写入电路3把该写入数据施加到位线6a上。字线驱动器2选择标志信号显示与其匹配的行。结果，所述写入数据存储在那些包含匹配数据的行的存储单元12中。根据存储单元的内容和信息模式，可能必须把所述写入数据写入到一行以上的存储单元中。
对于本发明重要的是：基于内容寻址举例说明了这样的应用，其中在操作期间的某些阶段处理电路5提供可能必须被拷贝到一个以上行中的单元12的数据。事先可能不知道其中必须拷贝数据的行的数目(对于基于内容寻址通常是这样的情况)。
现在参照图1a，在写入期间字线驱动电路10例如根据从标志线19接收的标志信号，同时向相关行的单元提供选择信号。位线驱动器15驱动位线14a、b以重写由字线18选择的行中的单元12中的数据。电源降低电路17至少在写入期间暂时降低存储器矩阵1中单元12上的电源电压。因此，降低了改变所选择行中存储单元12的内容所需的电流量。因而，与当单元12上的电源电压不降低时所需要的相比，可以使用相对不强大的驱动器来把数据写入到单元12中。
在降低单元12的电源电压同时降低施加于位线驱动器15的电源电压，以确保位线驱动器15的输出电压不超过单元12的电源电压。这防止损害单元12。当然，当没有损害风险时，可以直接向位线驱动器15供电，即不经由在矩阵1中单元12的电源降低电路17。
优选地是，把电源降低电路17实现为阻性元件(例如电阻器或起电阻器作用的晶体管)。
图4示出了电源降低电路17的实施例。所述电路包含PMOS晶体管40，其沟道耦合在外部电源Vdd和内部电源线42之间，内部电源线42与单元(未示出)的电源输入端和位线驱动器(未示出)耦合。晶体管40的栅极与具有控制电势Vc的源耦合，Vc通常等于两个电势Vdd、Vss中的第二电源电势Vss，其中在Vdd、Vss之间该电路被供电。
结果，当由列中的位线驱动器15和/或单元12抽取更大电流时，单元12上的电源电压的降低将会增加。因而，电源电压的降低自动地适合于其中数据必须被改变的列中的单元12的数目。因为为每一列提供了独立的电源降低电路17，所以根据其内容必须被改变的列中的单元12的数目，分别调整每一列。当然，矩阵1作为一个整体可以使用单个电源降低电路，或者可以每次对于一个以上列的各自组分别使用各自的电源降低电路。在这种情况下也可降低电源电压，这使重写数据成为可能，但这种降低往往必须大于其所必需的，这会增加干扰未选择的单元12中数据的风险。通过对列的不同组并且优选地对不同的列使用独立的电源降低电路17，可以降低这种风险。
与诸如晶体管40之类的阻性元件并联，可以包括短路开关(未示出，例如另一个晶体管)。在这种情况下，可以依赖访问模式来控制该开关：在读取期间该电路使所述开关导通，以使该阻性元件上的电压降短路，而在写入期间以及在基于内容的写入期间的任何情况下，当可能选择多于一行时，所述电路使该开关不导通以便当消耗电流来改变存储单元内容时形成电压降。
也可以用其它电路代替阻性元件来实现电源降低电路17。例如可以使用可选电压降低电路，当必须把数据写入到矩阵1的单元12中时所述电路接收选择信号并且通过增加公共电源线Vdd和单元12的电源线之间的电压降来响应该选择信号。(可选电压降低电路的一个例子是跟踪选择信号的源跟踪器电路)。优选地是，在这种情况下根据所选择行的数目，例如通过向可选电压降低电路提供来自标志线的信息，来调整电压降低量。用这种方法降低了改变未选择单元内容的风险。然而应当理解的是，为此目的使用阻性元件要更简单一些，此外，可能适合于实际上必须被重写数据的单元12的数目而不是所选择的单元12的行的数目。此外，简单的阻性元件更容易适合由存储单元在矩阵1的列方向的横向大小定义的列间距。
图2示出了存储单元。所述单元包含静态存储部分22和匹配部分20。存储部分包含一对交叉耦合反相器，每一个都包括在所述单元电源连接24、26之间的沟道串联的PMOS晶体管220、224和NMOS晶体管。在每个反相器中PMOS晶体管和NMOS晶体管的栅极耦合在一起并且耦合到在另一个反相器中连接PMOS晶体管和NMOS晶体管的沟道的输出节点221、225。所述输出节点221、225经由通道晶体管(passtransistor)228、229的沟道与该单元所属的列的位线14a，b耦合。通道晶体管228、229的栅极与该单元所属的列的字线18耦合。
匹配部分20包含两个支路，每一个都具有串联沟道的第一NMOS晶体管200、206和第二NMOS晶体管202、204，所述串联连接并联连接在该单元所属的矩阵的行的标志线19和一个电源连接26之间。在每个支路中第一晶体管200、206的栅极分别与存储部分的输出节点225、221相耦合，并且第二晶体管202、204的栅极连接以分别匹配该单元所属列的匹配模式线13。
操作中，静态存储部分22以常规方式存储信息，保持由反相器驱动的数据。当存储在存储部分20中的数据对应于在匹配模式线13上提供的位模式时，匹配部分把标志线19的电势拉向电源线26的电势。
更详细地，处理电路5中的信息模式决定了施加于匹配模式线13的电压。根据被搜索的该单元的内容，把高电位(足以使第二晶体管202、204中的一个沟道导通)施加于第一个或第二个匹配模式线13上。把另一个匹配模式线保持在低电位(足够低以使得第二晶体管202、204中的另一个的沟道不导通)。如果处理电路5表明在匹配期间不应该考虑所述单元的内容，那么把两个匹配模式线13的电势都保持在低电位。
当两个匹配模式线13都在低电势时，两个支路中的任一个都不导通并且标志线19上的任何电压都不受影响。当把匹配位施加于匹配模式线13时，匹配模式线13之一的电压(所需要的模式确定升高哪个匹配模式线的电压)升高。结果一个支路中的第二晶体管202、204的沟道变为导通。根据存储在存储部分22中的数据，同一支路中的第一晶体管200、206的沟道也可以变为导通。如果这样的话，该支路总体上变为导通并把所述标志线电压拉向电源端26的电势。
例如可以把标志线19预先充电并且随后字线驱动器10检测标志线是否放电。这是在两个匹配模式线上都不接收低电势的行中任何单元包含偏离所需位值的数据的情况。字线驱动器10使用所述检测结果来确定字线18的电势是否升高。因而例如，没有使标志线19放电的所有行的字线18上的电势可以升高。(这可以例如通过为各个行提供具有开关(未示出)的预充电电路以及为字线驱动器中各个行提供存储元件(未示出)来实现，所述字线驱动器是时钟控制的以在第一时钟相位所述开关把标志线耦合到预充电电压源，在第二时钟相位中标志线受单元的控制保持浮动，在第二时钟相位末尾存储元件从标志线拷贝标志信号，该存储元件在第三时钟相位向字线提供所述标志信号的拷贝)。在写入期间通过字线驱动器10可以同时升高所有这种行的字线18的电势。
当字线18的电势升高时，通道晶体管228、229的沟道变为导通。在写入期间，驱动到位线14a，b上的数据因而到达反相器的输出节点221、225。这迫使存储部分呈现由驱动到位线14a、b上的数据所决定的状态。当所述数据必须改变时，位线驱动器15逆着由晶体管220、222、224、226组成的反相器驱动输出节点221、225的电势。
本发明利用这样的事实：随着存储部分22的电源端24、26上的电源电压降低，反相器(晶体管220、222、224、226)用来驱动输出端221、225的强度降低。极端地是所述电源电压下降到接近晶体管220、222、224、226的晶体管阈值电压的电平。在这种情况下，所述晶体管220、222、224、226几乎不导通并且所述输出节点变得与容性存储器节点几乎没有区别。而且当一些电流可以流过所述晶体管220、222、224、226时，降低的栅-源电压降低了晶体管220、222、224、226的驱动强度。这意味着驱动电路15需要提供相对小的电流来改变(overturn)存储部分22中的数据。这反过来意味着相同的驱动电路可以同时改变更多单元的存储部分22中的数据。
随着由不同行的存储单元和位线驱动电路抽取的电流增加，电源降低电路17上的电压降增加。极端地是其将增加到这样的程度：在存储单元的电源输入端上仅保留几乎阈值电压，以致通过存储单元的电源电流几乎为零。只要其大得足以至少在大量存储单元的内容必须同时改变时暂时引起接近阈值电压的电压降，电源降低电路17中的阻性元件的精确电阻值就不影响该效果。至于其它类型电压降低，降低到接近所述阈值电压是绰绰有余的。
尽管已经使用一种类型的静态存储单元说明了本发明，也可以使用其它类型的静态存储单元，例如使用其中在存储部分22的每个反相器中的一个晶体管被阻性元件所代替的单元，或使用具有包含串联的两个以上晶体管沟道的反相器的单元。
图3示出了供所述装置使用的位线驱动电路15。所述驱动电路15连接在电源Vdd、26之间，与所述电源降低电路17串联。在位线驱动电路15和电源降低电路17之间的内部电源节点34向列的单元(未示出)以及所述列的另一驱动电路(未示出)供电。所述位线驱动电路15包含在内部电源节点34和电源连接26之间沟道串联的PMOS上拉晶体管30和NMOS下拉晶体管32。PMOS晶体管30和NMOS晶体管32的栅极分别与由写入电路3(未示出)激励的输入端Wa和输入端Wb耦合。在PMOS晶体管30和NMOS晶体管32的沟道之间的输出节点与位线14a、b耦合。该输出节点上的输出电压由提供到所述存储单元的电源输入端24的电压限制。因而，防止了单元受损害。
操作中，在写入期间写入电路驱动使用相反的逻辑电平激励输入端Wa、Wb，以使PMOS晶体管30和NMOS晶体管32中的一个变为导通。写入电路3从Vdd导出这些电平中最高的那个，该最高电平不受电源降低电路17上的电压降的影响。驱动相同列的位线14a、b的位线驱动器15在它们的输入端Wa、Wb接收相反的输入信号，从而一个位线驱动器15使其位线14a、b为逻辑高而另一个使其位线为逻辑低。当不需要写入时，该电路控制输入端Wa、Wb的电压，以使PMOS晶体管30和NMOS晶体管32保持不导通。
通常，当使用两个位线14a、b通过NMOS通道晶体管228、229来写入存储单元时，是位线14a、b传送使所述单元内容改变的最低电压。在另一位线14a，b处的电压不使其相应的通道晶体管228、229导通。因此，是具有最低电压的位线14a、b的位线驱动器15的下拉晶体管32将所述单元12驱动到不同的状态。该下拉晶体管32的栅极电压不受电源降低电路17上的电压降的影响。因此，位线驱动器15的相关驱动强度不受所述电压降的影响，而存储单元的相关驱动强度会被影响。同样的位线驱动器15的强度能够同时驱动一个以上单元中数据改变，这是因为在同时写入期间，通过电源降低电路17上的电压降降低了这些存储单元的电流供给强度。当然只要所述驱动强度的降低小于每个存储单元12所需的要求驱动强度，即使在同时写入期间位线驱动器的驱动强度降低，也有相同的效果。
已经就内容可寻址存储器描述了本发明，其中可以同时向在多个行中的单元写入数据，由于这种行的数目通常依赖于数据所以本发明对于这种存储器格外有用。然而应当理解的是，本发明同样适用于在其中希望同时向多个行中的单元写入数据的其它类型存储器。例如适用于那些允许复位或预置整个存储器中或在包括一行以上的组中的数据的存储器。
尽管已经就电源降低电路17说明了本发明，所述电源降低电路17降低了改变存储在存储单元12中数据所需的驱动强度，但是应当理解也可以使用用于降低改变所述单元中数据所需的驱动强度的其它装置。例如，可以在存储部分20中包括额外的晶体管(未示出)来降低所要求的驱动强度。所述晶体管可以例如在写入期间使存储部分22中的反相器处于阻抗相对较高的输出状态，或可以在写入期间增加晶体管220、222、224、226的栅极和输出节点221、225之间的阻抗，所述通道晶体管与晶体管220、222、224、226的栅极耦合。在这种情况下，写选择输出端应该与所述的这种额外晶体管耦合，例如耦合到它们的栅极，以至少在用所述字线选择的行的单元中在写入期间增加所述阻抗。然而，这要求更复杂的存储单元，这使存储器矩阵规模更大，这可能是个问题。利用单元的电源电压的降低可以避免这一问题。

Claims (10)

1.一种具有存储器的装置，所述装置包括：
功能性地排列成行和列的静态存储单元矩阵；
位线电路，每一个均用于把数据写入到在一个相应列的存储单元中；
字线电路，被构造成以使该字线电路能够同时选择多个行中的存储单元来接收来自位线驱动电路的写入数据；
单元强度控制电路，与所述单元耦合并且安排成至少在同时把数据写入到多个行中的存储单元期间，相对于位线电路的驱动强度，降低把数据写入到个别存储单元中所要求的驱动强度。
2.根据权利要求1所述的装置，其中所述单元强度控制电路包括耦合在公共电源和内部电源线之间的电源降低电路，至少一列的存储单元的电源输入端与所述内部电源线耦合，所述电源降低电路配置成至少在把数据写入存储单元期间按照时间选择性地提供电源电压降。
3.根据权利要求2所述的装置，其中所述电源降低电路包括耦合在所述公共电源和内部电源线之间的阻性元件。
4.根据权利要求2所述的装置，其中所述阻性元件包括晶体管，其主电流沟道耦合在所述公共电源和内部电源线之间。
5.根据权利要求2所述的装置，其中用于至少一列的位线电路包括电源输入端耦合到内部电源线的位线驱动电路。
6.根据权利要求5所述的装置，其中所述位线驱动电路具有控制输入端，该控制输入端耦合成接收来源于所述公共电源线的控制电压，基本上不受所述电压降影响。
7.根据权利要求1所述的装置，其中所述单元强度控制电路包括多个电源降低电路，每一个均耦合在公共电源和一相应的内部电源线之间，各个列中的存储单元的电源输入端都耦合到所述内部电源线中一条相应的内部电源线，每个电源降低电路都被安排成有选择地至少在把数据写入到存储单元期间在与所述电源降低电路相耦合的、在所述内部电源线中一条相应的内部电源线上提供电源电压降。
8.根据权利要求7所述的装置，其中每个电源降低电路包括：耦合在公共电源和所述内部电源线中一条相应的内部电源线之间的阻性元件。
9.根据权利要求7所述的装置，其中用于每一个相应列的位线电路包括：一个相应的位线驱动电路，其电源输入端与所述那一相应列的内部电源线相耦合。
10.根据权利要求9所述的装置，其中每个位线驱动电路具有控制输入端，该控制输入端耦合成接收来源于公共电源线的控制电压，基本上不受所述电压降影响。
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