KR100558188B1 - 비휘발성 반도체 기억장치 및 행라인 단락 불량 검출방법 - Google Patents

Abstract

메모리 어레이(1)의 복수의 행라인의 일부를 선택하고, 선택된 행라인에 기타 행라인에 대한 전압 레벨과 다른 전압 레벨을 선택적으로 제공하는 행 디코더 회로(2)에 전류 경로 분리 회로가 설치된다. 통상의 동작 모드와 다른 테스트 모드시에, 전류 경로 분리 회로는 전류 경로를 선택된 행라인을 통해 흐르는 전류에 대한 제1 전류 경로와 행라인을 통해 흐르지 않고 행 디코더 회로를 통해 흐르는 전류에 대한 제2 전류 경로로 장치내에서 분리한다. 분리된 전류 경로는 테스트용 전압원으로부터 선택된 행라인으로 테스트용 전압을 공급하기 위해 형성된다. 테스트용 전압원으로부터 공급된 테스트용 전압을 각각 받기 위한 외부 접속용 패드(7a, 7b)로서 두개의 패드가 설치되며, 여기서, 두개의 패드 중 하나(7a)는 제1 전류 경로에 대응하고, 두개의 패드 중 다른 하나(7b)는 제2 전류 경로에 대응한다. 따라서, 이는 테스트 시간을 단축하면서도 불량품을 정확하게 선별할 수 있는 누설 행 측정 기능을 제공할 수 있다.

Description

비휘발성 반도체 기억장치 및 행라인 단락 불량 검출방법{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND ROW-LINE SHORT DEFECT DETECTION METHOD}

도 1은 본 발명에 따른 비휘발성 반도체 기억장치의 실시형태를 나타내는 회로 블록도;

도 2는 테스트 모드시에 비휘발성 반도체 기억장치의 메모리 어레이의 행라인의 선택 상태를 나타내는 설명도;

도 3은 테스트 모드시에 비휘발성 반도체 기억장치의 메모리 어레이의 행라인의 선택 상태를 나타내는 다른 설명도;

도 4는 종래의 비휘발성 반도체 기억장치의 실시형태를 나타내는 회로 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 어레이 2 : 행 디코더

3 : 열 디코더 4 : 공통 소스 라인 드라이버

5 : 모드 스위치 회로 6 : 승압 회로

7a, 7b : 외부 접속용 패드 9a, 9b, 9c : 입력 선택 회로

10 : 비휘발성 반도체 기억장치 A, B : 노드

CS : 공통 소스 라인

SW1, SW2, SW3, SW4, SW5, SW6 : 스위칭 소자

본 발명은 일반적으로 1비트 정보 또는 다비트 정보를 기억할 수 있는 복수의 비휘발성 반도체 메모리 셀이 각각 행방향 및 열방향으로 배열되도록 구성된 메모리 어레이를 갖는 비휘발성 반도체 기억장치에 관한 것이다. 메모리 어레이는 복수의 메모리 셀로부터 소정 메모리 셀 또는 메모리 셀군의 선택이 가능하도록 배열되어 있는 복수의 행라인 및 복수의 열라인을 가진다. 더욱 구체적으로는, 본 발명은 행라인 단락 검출 기능을 갖는 비휘발성 반도체 기억장치, 및 비휘발성 반도체 기억장치에서 행라인 단락 불량을 검출하는 행라인 단락 불량 검출방법에 관한 것이다.

최근, 반도체 집적회로 기술의 발달의 급속한 진보에 의해, 비휘발성 반도체 기억장치 분야에 있어서도, 메모리 셀의 소형화 및 집적화에 의해 그 기억용량이 증가되고 있다. 기술진보에 의해 라인에 있어서, 기억장치에 사용되는 트랜지스터 및 와이어 등의 구성요소의 설계 규칙도 그에 대응하여 미세화되고 있다. 종래, 비휘발성 반도체 기억장치 분야에 있어서, 메모리 셀 결함의 일종인 행라인 단락 불량을 테스트하기 위해 측정이 수행되고 있다. 이러한 측정의 종류에는 "누설 행(leaky-row) 측정"(인접한 행라인 사이의 누설(leakage)의 유무를 테스트하기 위해 수행된다)이 있다.

이하, 누설 행 측정에 대하여 도 4에 나타낸 종래예를 참조하여 설명한다. 도 4는 행라인 단락 불량 검출 기능을 갖는 비활성 반도체 기억장치의 종래예를 나타낸다.

도 4를 참조하면, 비휘발성 반도체 기억장치는 메모리 어레이(1), 행 디코더(2), 열 디코더(3), 공통 소스 라인 드라이버(4), 모드 스위치 회로(5), 승압 회로(6; booster circuit), 및 테스트용 전압원으로부터 공급되는 테스트용 전압을 받기 위한 외부 접속패드(7)를 구비한다. 또한, 일반적인 목적의 반도체 메모리와 유사하게, 비휘발성 반도체 기억장치는 어드레스 입력 회로, 데이터 입출력 회로, 및 제어신호 입력 회로 등의 주변회로를 가진다. 그러나, 주변회로는 누설 행 측정의 설명에 직접 관련되지 않기 때문에, 그 회로는 도면에 나타내지 않는다.

이하, 메모리 셀 어레이(1)의 구성에 대하여 설명한다. 각각 단일의 부동 게이트 MOSFET로 이루어진 메모리 셀은, 예컨대, 어레이의 형태로 수직 및 수평 방향으로 배열된다. 어레이에 있어서, 전체 메모리 셀로부터 소정 메모리 셀 또는 메모리 셀군의 선택에 사용하기 위해 수평방향(행방향) 및 수직방향(열방향)으로 복수의 행라인(WL) 및 복수의 열라인(BL)이 각각 배열된다. 도 4를 참조하면, 복수의 행라인(WL)은 n+1 행라인(WL0∼WLn)("n"은 음이 아닌 정수를 나타냄)으로 이루어지고, 수평방향(행방향)으로 각 메모리 셀 트랜지스터의 제어 게이트에 접속됨으로써, 소정 전압을 인가할 수 있다. 또한, 도 4에 나타낸 구성에 있어서, 복수의 열라인(BL)은 m+1 열라인(BL0∼BLm)("m"은 음이 아닌 정수를 나타냄)으로 이루어지고, 각 메모리 셀 트랜지스터의 드레인에 접속됨으로써, 각 메모리 셀로부터 또는 각 메모리 셀로의 데이터 전송(데이터의 판독 또는 프로그래밍 등)을 가능하게 한다. 각 메모리 셀 트랜지스터의 소스는 공통으로 사용되고, 따라서, 소스는 공통 소스 라인(CS)에 접속된다.

행 디코더(2)는 복수의 행라인(WL0∼WLn) 중 적어도 하나를 선택하여, 그 선택된 라인을 그외의 선택되지 않은 행라인에 설정된 전압 레벨과 다른 전압 레벨로 선택적으로 설정 가능하게 형성된다. 행 드라이버(0∼n)는 각 행라인(WL0∼WLn)에 접속되어 각 행라인(WL0∼WLn)에 구동전압을 공급하는 행라인 선택회로로서 각각 기능한다. 각 행 드라이버(0∼n)에 있어서, 어드레스 신호(도시하지 않음)에 따라서 입력신호를 선택/비선택 신호로 각각 복호화하는 행 프리디코더(row predecoder)가 설치된다. 행 드라이버(0∼n) 및 행 프리디코더는 각각 통합적으로 후단부(2a) 및 전단부(2b)를 형성한다.

대표적인 비활성 반도체 기억장치인 플래시 메모리에 있어서, 프로그래밍 등의 동작(프로그래밍 동작)을 위해 행라인 선택 모드에서 거기에, 예컨대, 9V의 고전압이 인가된다. 종래예의 경우에 있어서, 기억장치의 전원전압(예컨대, 3V 또는 5V)을 디바이스 내부에서 전하 펌프하기 위해 비휘발성 반도체 기억장치에 승압 회로(6)(전하 펌프 회로; charge pump circuit)가 내장되어 있다. 행 드라이버i (i = 0∼n 중 어느 하나)는 드라이버단(트랜지스터(MPi2, MNi2)로 이루어짐)과 전드라이버단(predriver stage)(트랜지스터(MPi1, MNi1)로 이루어짐)의 이단 구성을 가진다. 전자의 드라이버단은 선택 모드에서 행라인(WLi)에 9V를 인가하고, 비선택 상태에서 행라인(WLi)에 0V를 인가하는 드라이버 회로로서 사용된다. 후자의 전드라 이버단은 드라이버단을 구동하여 액세스를 가속시킨다(선택/비선택 스위칭 속도를 증가시킨다).

열 디코더(3)는 각 열라인(BL0∼BLm)에 접속된다. 열 디코더(3)는, 예컨대, 드라이버 및 감지 증폭기를 포함한다. 드라이버는 각 프로그래밍 및 소거 모드에서 각 열라인(BL0∼BLm)에 소정 전압을 인가하는데 사용된다. 감지 증폭기는 판독 모드에서 전체 또는 선택된 개수의 열라인의 전위를 검출하는데 사용된다. 공통 소스 라인 드라이버(4)는 각 프로그래밍, 소거, 및 판독 모드에서 공통 소스 라인(CS)에 소정 전압을 인가하는 드라이버로 구성된다.

모드 스위치 회로(5)는 대응하는 행 프리디코더에 의해 선택되는 행 드라이버에 전압을 인가하는 2개의 모드 사이를 스위칭할 수 있다. 통상의 동작 모드시에 승압 회로(6)로부터 출력되는 전압을 선택된 행 드라이버에 인가하는 하나의 모드가 있다. 테스트 모드시에 외부 접속용 패드(7)로부터 출력되는 테스트용 전압(Vpp)을 선택된 행 드라이버에 인가하는 다른 모드가 있다. 도 4에 나타낸 구성예에 있어서, 모드 스위치 회로(5)는 3종류의 2입력/1출력 형태의 입력 선택 회로(8a∼8c)로 구성된다. 입력 선택 회로(8a∼8c)는 각각 1쌍의 스위칭 소자로 구성된다. 이러한 구성에 있어서, 모드 스위치 신호에 의해 2개의 입력단자 중 하나에 인가된 전압이 출력단자에 공급된다. 또한, 이 구성에 있어서, 두개의 입력단자에 인가되는 전압을 분할하여 그 중간전압을 출력단자에 인가하는 것도 가능하다.

제1 입력 선택 회로(8a)는 통상의 동작 모드와 테스트 모드 사이에서 전압(Vpix)(행 드라이버의 트랜지스터(MPi2)의 웰(백게이트) 전압, 및 트랜지스터(MPi1)의 웰(백게이트) 전압)의 공급원을 스위칭할 수 있다. 제2 입력 선택 회로(8b)는 통상의 동작 모드와 테스트 모드 사이에서 전압(Vpx)(행 드라이버의 트랜지스터(MPi2)의 소스 전압)의 공급원을 스위칭할 수 있다. 제3 입력 선택 회로(8c)는 통상의 동작 모드와 테스트 모드 사이에서 전압(Vpg)(트랜지스터(MPi1)의 게이트 전압)의 공급원을 스위칭할 수 있다. 그러나, 제3 입력 선택 회로(8c)는 통상의 동작 모드와 테스트 모드 사이에서 전압 공급원을 스위칭하는 단순한 동작만을 수행하지 않고, 다음 동작도 수행한다. 통상의 동작 모드시에, 회로(8c)는 양 스위칭 소자를 도통 상태로 설정하여 트랜지스터(MPi1)를 인에이블시키고, 동시에 풀업저항 성분으로서 사용된다. 한편, 전압(Vpx) 보다 낮은 전압(Vpg)을 저항형 전위 분할(resistance-type potential division)에 의해 생성하고, 트랜지스터(MPi1)를 On 상태로 구동하여 풀업저항 성분을 통해 전드라이버단의 출력노드(DGi)를 9V의 고전압으로 승압시킨다. 테스트 모드시에, 회로(8c)는 전압(Vpg)를 접지전위로 고정시킨다.

각 입력 선택 회로(8a∼8c)의 각 스위칭 소자는 이하에 설명하는 바와 같이 동작한다. 통상의 동작 모드시에, 스위칭 소자(SW1, SW3, SW5, SW6)는 도통 상태로 설정되고, 스위칭 소자(SW2, SW4)는 비도통 상태로 설정된다. 테스트 모드시에, 스위칭 소자(SW2, SW4, SW6)는 도통 상태로 설정되고, 스위칭 소자(SW1, SW3, SW5)는 비도통 상태로 설정된다.

이하, 인접하는 행라인 사이의 누설전류의 유무에 대한 검출방법을 설명한다. 이 방법에 있어서, 인접하는 행라인 사이에 검출되는 누설전류는 단락 불량의 발생을 나타낸다. 테스트 모드시에, 공통 소스 라인(CS) 및 각 열라인(BL0∼BLm)은 접지된다. 그후, 상술한 바와 같이, 모드 스위치 회로(5)는 스위칭 소자(SW2, SW4, SW6)를 도통 상태로 설정하고, 스위칭 소자(SW1, SW3, SW5)를 비도통 상태로 설정한다. 도 2는 메모리 어레이(1)의 모든 행라인(WL0∼WLn)으로부터 하나의 행라인(WL0)을 선택하여, 외부 접속용 패드(7)로부터 테스트용 전압(Vpp)(예컨대, 9V)을 인가하는 경우를 나타낸다. 이 경우, 패드(7)를 통해 흐르는 전류(Ipp)를 측정한다. 그후, 순차적으로, 행라인을 선택하고, 외부 접속용 패드(7)를 통해 흐르는 각 전류(Ipp)를 측정한다. 측정시, 도 4에 나타낸, 행라인(WL0)상의 노드(A)와 행라인(WL1)상의 노드(B) 사이의 부분에서 행라인간의 단락 불량이 검출된다고 가정한다. 이 경우, 외부 접속용 패드(7)로부터 스위칭 소자(SW4), 트랜지스터(MP02), 행라인(WL0, WL1), 및 트랜지스터(MN12)를 통해 Vss(접지전위)까지 전류 경로가 형성되고, 그 전류 경로를 통해 누설전류가 흐른다. 이와 같이, 전류(Ipp)의 검출에 의해 행라인간의 단락 불량의 부분을 검출할 수 있다.

그러나, 선택된 행라인에 대응하는 행 드라이버에 있어서 전드라이버단의 각 트랜지스터(MP01, MN01)는 관통 전류가 계속해서 흐르는 ON 상태에 있기 때문에, 측정된 전류(Ipp)는 관통 전류의 성분을 바이어스전류로서 항상 함유한다. 즉, 행라인간의 단락 불량의 유무에 관계없이 전류(Ipp)가 검출되기 때문에, 전류값을 측정함으로써 단락 불량의 유무를 검출할 필요가 있다. 또한, 관통 전류는 제조조건 및 측정온도 등의 요인에 따라서 변화한다. 이러한 이유 때문에, 판정 임계값의 설정 레벨이 매우 높은 경우, 작은 단락 불량은 검출할 수 없다. 한편, 판정 임계값 의 설정 레벨이 매우 낮은 경우, 원래 양품 조차도 불량으로 판정하는 오판정 가능성을 증가시킨다. 이는 측정 정확도에 있어서 문제가 된다.

도 3은 테스트시간을 단축시키기 위해 채용되는 누설 행 측정 방법을 설명하기 위한 메모리 어레이 구성을 나타낸다. 이 측정방법에 따라서, 행라인을 비선택 행라인 또는 선택 행 라인이 되도록 교대로 선택함으로써, 한번에 복수의 행라인을 선택하여 측정을 실행한다. 그러나, 상술한 바와 같이, 관통 전류는 선택 행라인에 대응하는 복수의 행 드라이버에서 발생하고, 그리하여 관통 전류는 대폭적으로 증가된다. 이는 측정 정확도를 더욱 악화시키므로, 측정 정확도를 유지하면서 테스트 시간을 단축시키는 것은 매우 어렵게 된다.

예컨대, 일본 특허공개 평7-192500호 공보에 다른 종래기술이 개시되어 있다. 이 공보에는, 서로 평행하게 배열된 행라인을 테스트할 경우, 행라인을 부동 상태로 유지하여, 기준전위로 설정하고; 나머지 행라인에 테스트전압을 인가함으로써; 테스트 시간을 단축시키는 측정방법이 개시되어 있다. 그러나, 이 방법에서도, 고속 액세스 가능성을 고려하여 설계된 행 드라이버에 대해서는 상기에 설명한 종래기술에서와 유사한 문제점이 미해결인 채로 남아 있다.

최근, 비휘발성 반도체 기억장치 분야에 있어서, 소형화 기술에 있어서의 진보에 따라서, 반도체 제조단계에서 발생하는 결함을 제거하는 것이 더욱 요구된다. 동시에, 한번에 대량 생산하기 위해 테스트 시간의 단축이 더욱 요구된다. 그러나, 상술한 바와 같이 종래기술에 따르면, 측정시 측정 오차가 증가되어, 불량품을 정확하게 선별할 수 없다는 해결되지 않은 문제가 여전히 남아 있다. 또한, 테스트 시간에 있어서의 충분한 단축도 충족시킬 수 없다.

본 발명은 상기 문제점을 감안하여 된 것이다. 따라서, 본 발명의 목적은 상기 문제점을 해결할 수 있고, 테스트 시간을 단축하여도 불량품을 정확하게 선별할 수 있는 누설 행 측정 기능을 가진 비휘발성 반도체 기억장치를 제공하는 것이다. 본 발명의 다른 목적은 비휘발성 반도체 기억장치에서 행라인 단락 불량을 검출하는 행라인 단락 불량 검출방법을 제공하는 것이다.

상기 목적을 달성하기 위해, 비휘발성 반도체 기억장치는, 1비트 정보 또는 다비트 정보를 기억할 수 있는 복수의 비휘발성 반도체 메모리 셀이 각각 행방향 및 열방향으로 배열되며, 상기 복수의 메모리 셀로부터 소정 메모리 셀 또는 메모리 셀군을 선택하기 위해 복수의 행라인 및 복수의 열라인이 배열되도록 구성된 메모리 어레이; 상기 복수의 행라인의 일부를 선택하고, 상기 선택된 행라인에 기타 행라인에 대한 전압 레벨과 다른 전압 레벨을 선택적으로 제공하는 행 디코더 회로; 및 통상의 동작 모드와 다른 테스트 모드시에, 테스트용 전압원으로부터 선택된 행라인에 테스트용 전압을 공급하기 위해 형성되는 전류 경로를, 상기 선택된 행라인을 통해 흐르는 전류에 대한 제1 전류 경로와, 상기 행라인을 통해 흐르지 않고 상기 행 디코더 회로를 통해 흐르는 전류에 대한 제2 전류 경로로 상기 장치내에서 분리하는 전류 경로 분리 회로를 포함한다.

그리하여, 상기 특징 구성에 따르면, 행 디코더에 의해 선택된 하나 또는 복 수의 행라인에 테스트용 전압을 공급할 때, 전류 경로 분리 회로는 선택된 행라인을 통해 흐르는 단락 전류(예컨대, 인접하는 행라인과 단락 또는 열라인과 단락에 의해 발생되는 누설전류)가 제1 전류 경로를 통과하도록 기능한다. 동시에, 행라인을 통해 흐르지 않고, 예컨대, 행 디코더의 동작을 위해 행 디코더를 통해 흐르는 DC전류 성분은 제2 전류 경로를 통과한다. 즉, 행라인 단락 전류 및 행 디코더 회로를 통해 흐르는 DC전류 성분은 서로 완전히 분리된다. 그리하여, 제1 전류 경로에 전류계를 설치하면, 제2 전류 경로를 통해 흐르는 분리된 전류 성분에 독립적으로 행라인 단락 전류만을 정확하게 측정할 수 있다.

따라서, 선택된 행라인의 개수를 증가시킴으로써 테스트 시간을 단축시키고자 하면, 제2 전류 경로를 통해 흐르는 전류 성분이 측정되지 않으므로, 높은 측정 정확도를 유지하면서 테스트 시간을 단축시킬 수 있다.

바람직하게는, 상기 특징 구성에 추가하여, 비휘발성 반도체 기억장치는 테스트용 전압원으로부터 공급되는 테스트용 전압을 각각 받기 위한 두개의 외부 접속용 패드를 더 포함하며, 두개의 외부 접속용 패드 중 하나는 제1 전류 경로에 대응하고, 두개의 외부 접속용 패드 중 다른 하나는 제2 전류 경로에 대응한다.

상기 특징 구성에 따르면, 테스트용 전압원으로부터 두개의 패드를 통해 서로 독립적으로 테스트용 전압을 공급할 수 있으므로, 테스트 정확도를 향상시킬 수 있다. 또한, 테스트 시간을 단축시키기 위해 한번에 선택되는 행라인의 개수를 증가시킬 경우, 행 드라이버 회로를 통해 흐르는 전류 성분이 그것에 비례하여 증가되더라도, 증가된 전류를 외부 테스트용 전압원을 사용하여 공급할 수 있다. 따라 서, 이는 안정한 행라인 단락 전류의 측정을 가능하게 한다.

바람직하게는, 행 디코더 회로의 후단부는 행라인의 선택/비선택 상태에 대응하여 행라인 단위로 소정 전압을 각각 인가하는 복수의 행 선택 회로를 포함하며, 상기 복수의 행 선택 회로는 각각 드라이버단과, 상기 드라이버단을 구동하는 전드라이버단으로 이루어지며; 제1 전류 경로는 통상의 동작 모드와 테스트 모드 사이를 스위칭하는 모드 스위치 회로를 구성하는 복수의 스위칭 소자 중 하나 이상과 드라이버단의 풀업 소자를 통해 행라인을 흐르는 전류에 대해 형성되고; 제2 전류 경로는 복수의 스위칭 소자 중 다른 하나 이상을 통해 상기 전드라이버단을 흐르는 전류에 대해 형성된다.

상기 특징 구성에 따르면, 선택된 행라인에 대응하는 행 선택 회로에 있어서, 전드라이버단에 회로동작에 의존하는 전류 성분이 존재하더라도, 그 전류 성분은 행라인을 통해 흐르는 전류에 대한 제1 전류 경로로부터 분리되기 때문에, 매우 정확하게 행라인 단락 전류만을 검출할 수 있다. 또한, 테스트 시간을 단축시키기 위해 한번에 선택되는 행라인의 개수를 증가시킬 경우, 행 드라이버 회로를 통해 흐르는 전류 성분이 그것에 비례하여 증가되더라도, 증가된 전류에 의해 영향을 받지 않고 매우 정확하게 단락 전류만을 검출할 수 있다. 따라서, 측정 정확도를 유지하면서 테스트 시간을 단축시킬 수 있다.

상기 각 특징 구성에 추가하여, 비휘발성 반도체 메모리 셀은 각각 MOSFET 구조를 가지는 동시에, 상기 MOSFET 구조에 정보를 전기적으로 프로그래밍 및 소거할 수 있는 정보 기억 구조를 가지는 것이 바람직하다. 이 경우, 본 발명은 대용량 비휘발성 반도체 기억장치로서 일반적으로 사용되는 플래시 메모리 등의, 단일 트랜지스터형태의 소형 메모리 소자에도 효과적으로 적용될 수 있다. 즉, 대용량 비휘발성 반도체 기억장치에 대해서도, 행라인 단락 불량을 단시간내에 매우 정확하게 테스트할 수 있다.

본 발명의 목적을 달성하기 위해, 1비트 정보 또는 다비트 정보를 기억할 수 있는 복수의 비휘발성 반도체 메모리 셀이 각각 행방향 및 열방향으로 배열되며, 상기 복수의 메모리 셀로부터 소정 메모리 셀 또는 메모리 셀군을 선택하기 위해 복수의 행라인 및 복수의 열라인이 배열되도록 구성된 메모리 어레이; 및 상기 복수의 행라인의 일부를 선택하고, 상기 선택된 행라인에 기타 행라인에 대한 전압 레벨과 다른 전압 레벨을 선택적으로 제공하는 행 디코더 회로를 포함하는 비휘발성 반도체 기억장치에서 행라인 단락 불량을 검출하는 행라인 단락 불량 검출방법이 제공된다. 행라인 단락 불량 검출방법은, 통상의 동작 모드와 다른 테스트 모드시에, 테스트용 전압원으로부터 선택된 행라인에 테스트용 전압을 공급하기 위해 형성되는 전류 경로를, 상기 선택된 행라인을 통해 흐르는 전류에 대한 제1 전류 경로와, 상기 행라인을 통해 흐르지 않고 상기 행 디코더 회로를 통해 흐르는 전류에 대한 제2 전류 경로로 상기 장치내에서 분리하는 단계를 포함한다.

그리하여, 상술한 특징에 따르면, 테스트 모드시에, 행 디코더에 의해 선택된 하나 또는 복수의 행라인에 테스트용 전압을 공급할 때, 전류 경로 분리 회로는 선택된 행라인을 통해 흐르는 단락 전류(예컨대, 인접하는 행라인과 단락 또는 열라인과 단락에 의해 발생되는 누설전류)가 제1 전류 경로를 통과하도록 기능한다. 동시에, 행라인을 통해 흐르지 않고, 예컨대, 행 디코더의 동작을 위해 행 디코더를 통해 흐르는 DC전류 성분은 제2 전류 경로를 통과한다. 즉, 행라인 단락 전류 및 DC전류 성분은 서로 완전히 분리되어, 전류계에 의해 측정 가능하다. 그리하여, 제1 전류 경로에 전류계를 설치하면, 제2 전류 경로를 통해 흐르는 분리된 전류 성분에 독립적으로 행라인 단락 전류만을 정확하게 측정할 수 있다.

따라서, 선택된 행라인의 개수를 증가시킴으로써 테스트 시간을 단축시키고자 하면, 제2 전류 경로를 통해 흐르는 전류 성분이 측정되지 않으므로, 높은 측정 정확도를 유지하면서 테스트 시간을 단축시킬 수 있다.

(실시형태)

이하, 본 발명의 비휘발성 반도체 기억장치의 실시형태 및 비휘발성 반도체 기억장치의 행라인에서의 단락 불량을 검출하는 행라인 단락 불량 검출방법의 실시형태에 관해 첨부도면을 참조하여 설명한다. 종래의 비휘발성 반도체 기억장치에 사용된 것과 유사한 부분을 식별하기 위해 동일 참조 심볼/번호를 사용한 도면을 참조하여 설명한다.

도 1을 참조하면, 본 발명에 따른 비휘발성 반도체 기억장치(10)는 메모리 어레이(1), 행 디코더(2), 열 디코더(3), 공통 소스 라인 드라이버(4), 모드 스위치 회로(5), 승압 회로(6), 및 테스트용 전압원으로부터 공급되는 테스트용 전압을 각각 받기 위한 두개의 외부 접속용 패드(7a, 7b)를 구비한다. 또한, 일반적인 목적의 반도체 메모리와 유사하게, 본 발명의 비휘발성 반도체 기억장치(10)는 어드레스 입력 회로, 데이터 입출력 회로, 및 제어신호 입력 회로 등의 주변회로를 가 진다. 그러나, 주변회로는 행라인 단락 불량(및 누설 행 측정)의 설명에 직접 관련되지 않기 때문에, 그 회로는 도면에 나타내지 않는다.

이하, 메모리 셀 어레이(1)의 구성에 대하여 설명한다. 각각 부동 게이트 MOSFET로 이루어진 메모리 셀(Mij(i=0∼n; j=0∼m))은, 어레이의 형태로 수직 및 수평 방향으로 배열된다. 어레이에 있어서, 전체 메모리 셀로부터 소정 메모리 셀 또는 메모리 셀군의 선택에 사용하기 위해 수평방향(행방향) 및 수직방향(열방향)으로 각각 복수의 행라인(WL) 및 복수의 열라인(BL)이 배열된다. 도 1을 참조하면, 복수의 행라인(WL)은 n+1 행라인(WL0∼WLn)으로 이루어지고, 수평방향(행방향)으로 각 메모리 셀 트랜지스터의 제어 게이트에 접속됨으로써, 소정 전압을 인가할 수 있다. 또한, 도 1에 있어서, 복수의 열라인(BL)은 m+1 열라인(BL0∼BLm)으로 이루어지고, 각 메모리 셀 트랜지스터의 드레인에 접속됨으로써, 각 메모리 셀로부터 또는 각 메모리 셀로의 데이터 전송(데이터의 판독 또는 프로그래밍 등)을 가능하게 한다. 각 메모리 셀 트랜지스터의 소스는 공통으로 사용되고, 따라서, 소스는 공통 소스 라인(CS)에 접속된다.

상술한 메모리 셀 구조로부터, 본 실시형태의 비휘발성 반도체 기억장치(10)로서 플래시 메모리 또는 전기적으로 프로그래밍할 수 있고 소거할 수 있는 EEPROM이 상정(想定)된다. 한편, 일반적으로, 메모리 어레이(1)는 하나의 소자내에 복수의 분할된 블록의 형태로 설치되고; 도 1은 하나의 블록을 나타낸다.

행 디코더(2)는 복수의 행라인(WL0∼WLn) 중 적어도 하나를 선택하여, 그 선택된 라인을 그외의 선택되지 않은 행라인에 설정된 전압 레벨과 다른 전압 레벨로 선택적으로 설정 가능하게 형성된다. 행 드라이버(0∼n)는 각 행라인(WL0∼WLn)에 접속되어 각 행라인(WL0∼WLn)에 구동전압을 공급하는 행라인 선택회로로서 각각 기능한다. 각 행 드라이버(0∼n)에 있어서, 어드레스 신호(도시하지 않음)에 따라서 입력신호를 선택/비선택 신호로 각각 복호화하는 행 프리디코더가 설치된다. 행 드라이버(0∼n) 및 행 프리디코더는 각각 통합적으로 후단부(2a) 및 전단부(2b)를 형성한다.

대표적인 비활성 반도체 기억장치인 플래시 메모리에 있어서, 프로그래밍 등의 동작(프로그래밍 동작)을 위해 행라인 선택 모드에서 거기에, 예컨대, 9V의 고전압이 인가된다. 비활성 반도체 기억장치(10)의 경우, 기억장치의 전원전압(예컨대, 3V 또는 5V)을 디바이스 내부에서 전하 펌프하기 위해 승압 회로(6)(전하 펌프 회로)가 내장되어 있다. 승압 회로(6)는 각각의 판독, 프로그래밍, 및 소거 동작을 위한 통상의 동작 모드와 테스트 모드 사이에서 그 출력전압을 스위칭 가능하게 구성된다.

행 드라이버i (i = 0∼n 중 어느 하나)는 드라이버단(트랜지스터(MPi2, MNi2)로 이루어짐)과 전드라이버단(트랜지스터(MPi1, MNi1)로 이루어짐)의 이단 구성을 가진다. 전자의 드라이버단은 선택 모드에서 행라인(WLi)에 9V를 인가하고, 비선택 상태에서 행라인(WLi)에 0V를 인가하는 드라이버 회로로서 사용된다. 후자의 전드라이버단은 드라이버단을 구동하여 액세스를 가속시킨다(선택/비선택 스위칭 속도를 증가시킨다). 각각의 트랜지스터(MPi1, MPi2)는 p형 MOSFET이고, 각각의 트랜지스터(MNi1, MNi2)는 n형 MOSFET이다.

열 디코더(3)는 각 열라인(BL0∼BLm)에 접속된다. 열 디코더(3)는, 예컨대, 드라이버 및 감지 증폭기를 포함한다. 드라이버는 각 프로그래밍 및 소거 모드에서 각 열라인(BL0∼BLm)에 소정 전압을 인가하는데 사용된다. 감지 증폭기는 판독 모드에서 전체 또는 선택된 개수의 열라인의 전위를 검출하는데 사용된다. 공통 소스 라인 드라이버(4)는 각 프로그래밍, 소거, 및 판독 모드에서 공통 소스 라인(CS)에 소정 전압을 인가하는 드라이버로 구성된다.

그리하여, 메모리 어레이(1), 행 디코더(2), 열 디코더(3), 공통 소스 라인 드라이버(4), 및 승압 회로(6)는 종래기술 부분에서 설명된 구성과 유사하다.

통상의 동작 모드와 테스트 모드 사이를 스위칭하는 모드 스위치 회로(5)는, 대응하는 행 프리디코더(2b)에 의해 선택되는 행 드라이버(2a)에 전압을 인가하는 2개의 모드 사이를 스위칭할 수 있다. 통상의 동작 모드시에 승압 회로(6)로부터 출력되는 전압을 선택된 행 드라이버(2a)에 인가하는 하나의 모드가 있다. 테스트 모드시에 외부 접속용 패드(7a, 7b)로부터 출력되는 테스트용 전압(Vpp, Vpb)을 선택된 행 드라이버(2a)에 인가하는 다른 모드가 있다. 실시형태에 있어서, 모드 스위치 회로(5)는 3종류의 2입력/1출력 형태의 입력 선택 회로(9a∼9c)로 구성된다. 입력 선택 회로(9a∼9c)는 각각 1쌍의 스위칭 소자로 구성된다. 이러한 구성에 있어서, 모드 스위치 신호에 의해 2개의 입력단자 중 하나에 인가된 전압이 출력단자에 공급된다. 또한, 이 구성에 있어서, 두개의 입력단자에 인가되는 전압을 분할하여 그 중간전압을 출력단자에 제공하는 것도 가능하다.

제1 입력 선택 회로(9a)는 통상의 동작 모드와 테스트 모드 사이에서 전압(Vpix)(드라이버단의 트랜지스터(MPi2)의 웰(백게이트) 전압, 및 전드라이버단의 트랜지스터(MPi1)의 웰(백게이트) 전압)의 공급원을 스위칭할 수 있다. 제2 입력 선택 회로(9b)는 통상의 동작 모드와 테스트 모드 사이에서 전압(Vpx)(트랜지스터(MPi2)의 소스 전압)의 공급원을 스위칭할 수 있다. 제3 입력 선택 회로(9c)는 통상의 동작 모드와 테스트 모드 사이에서 전압(Vpg)(전드라이버단의 트랜지스터(MPi1)의 게이트 전압)의 공급원을 스위칭할 수 있다.

더욱 상세하게는, 도 1에 나타낸 바와 같이, 제1 입력 선택회로(9a)에 있어서, 두개의 입력단자는 제2 입력 선택회로(9b)의 출력단자(전압(Vpx)) 및 외부 접속용 패드(7a)의 테스트용 전압(Vpp)에 각각 접속되어, 두개의 전압 중 하나를 전압(Vpix)으로 선택한다. 제2 입력 선택회로(9b)에 있어서, 두개의 입력단자는 승압 회로(6)의 출력단자 및 외부 접속용 패드(7b)의 테스트용 전압(Vpb)에 각각 접속되어, 두개의 전압 중 하나를 전압(Vpx)으로 선택한다. 제3 입력 선택회로(9c)에 있어서, 두개의 입력단자는 제2 입력 선택회로(9b)의 출력단자(전압(Vpx)) 및 접지 전압(Vss)에 각각 접속된다. 그러나, 제3 입력 선택 회로(9c)는 통상의 동작 모드와 테스트 모드 사이에서 전압 공급원을 스위칭하는 단순한 동작만을 수행하지 않고, 다음 동작도 수행한다. 통상의 동작 모드시에, 회로(9c)는 두 스위칭 소자를 도통 상태로 설정하여 트랜지스터(MPi1)를 인에이블시키고, 동시에 풀업저항 성분으로서 사용된다. 한편, 전압(Vpx) 보다 낮은 전압(Vpg)을 저항형 전위 분할에 의해 생성하고, 풀업저항 성분을 통해 전드라이버단의 출력노드(DGi)를 9V의 고전압으로 승압시킨다. 테스트 모드시에, 회로(9c)는 전압(Vpg)를 접지전위로 고정시킨 다.

각 입력 선택 회로(9a∼9c)의 각 스위칭 소자(SW1∼SW6)는 이하에 설명하는 바와 같이 동작한다. 통상의 동작 모드시에, 스위칭 소자(SW1, SW4, SW5, SW6)는 도통 상태로 설정되고, 스위칭 소자(SW2, SW3)는 비도통 상태로 설정된다. 테스트 모드시에, 스위칭 소자(SW2, SW3, SW6)는 도통 상태로 설정되고, 스위칭 소자(SW1, SW4, SW5)는 비도통 상태로 설정된다. 이들 스위칭 동작에 의하면, 통상의 동작 모드시에, 전압(Vpix) 및 전압(Vpx)에는 판독 모드, 프로그래밍 모드, 및 소거 모드에 대응하여, 승압 회로(6)에 의해 발생되는 소정 전압이 공급된다. 테스트 모드시에, 전압(Vpix)로서 외부 접속용 패드(7a)로부터 테스트용 전압(Vpp)이 공급되고, 전압(Vpx)로서 외부 접속용 패드(7b)로부터 테스트용 전압(Vpb)이 공급되며, 테스트용 전압(Vpg)은 접지 전압(Vss)에 고정된다. 테스트 모드시에, 스위칭 소자(SW5)는 비도통 상태로 설정됨으로써, 전압(Vpx)으로부터 접지전위까지의 제3 입력 선택 회로(9c)를 통해 형성되는 DC전류 경로는 차단된다. 그리하여, 그 전압으로부터 접지 전위까지 형성된 DC전류 경로는 열라인을 통한 전류 경로(제1 전류 경로)로서 사용된다.

이하, 인접하는 행라인 사이의 누설전류의 유무에 대한 검출방법을 설명한다. 이 방법에 있어서, 인접하는 행라인 사이에 검출되는 누설전류는 단락 불량의 발생을 나타낸다. 테스트 모드시에, 공통 소스 라인(CS) 및 각 열라인(BL0∼BLm)은 접지된다. 그후, 상술한 바와 같이, 모드 스위치 회로(5)는 스위칭 소자(SW2, SW3, SW6)을 도통 상태로 설정하고, 스위칭 소자(SW1, SW4, SW5)를 비도통 상태로 설정 한다.

도 2에 나타낸 바와 같이, 메모리 어레이(1)의 모든 행라인(WL0∼WLn)으로부터 하나의 행라인(WL0)을 선택하여, 외부 접속용 패드(7a, 7b)로부터 고전압(Vpp)(예컨대, 9V) 및 테스트용 전압(Vpb)(예컨대, 9V)을 각각 인가한다. 이 경우, 전압(Vpix)으로서 테스트용 전압(Vpp)이 공급되고, 전압(Vpx)으로서 테스트용 전압(Vpb)이 공급된다.

이하, 행라인(WL0)이 선택된 경우(도 2에 나타낸 경우에 상당함)를 가정하여 설명한다. 선택된 행라인의 행 디코더(0)에 대하여, 행 프리디코더(2b)로부터의 선택 신호는 전드라이버단의 트랜지스터(MN01)로 되돌아온다. 그것에 의해, 드라이버단의 게이트 전압(DG0)은 Vss 레벨로 설정되고, 전압(Vpx)(9V)이 행라인(WL0)에 공급된다.

행라인(WL0) 이외의 행라인은 비선택 상태로 있으므로, 행 프리디코더(2b)로부터 선택 신호가 출력되지 않으며(즉, 전압이 Vss레벨에 유지되며), 따라서, 각 행 디코더의 각 트랜지스터(MN11∼MNn1)는 "on"으로 바뀌지 않는다. 그리하여, 전압(Vpix)(9V)이 전드라이버단의 트랜지스터(MP11∼MPn1)를 통해 각 드라이버단의 드라이버단 게이트(DG1∼DGn)에 인가됨으로써, 각 행라인(WL1∼WLn)을 Vss 레벨로 설정한다. 이 경우, 모든 전드라이버단의 p형 트랜지스터(MP01∼MPn1)의 게이트에 인가되는 전압은 전압(Vpg(Vss 레벨))으로 유지된다.

이하, 도 1에 나타낸 바와 같이, 선택된 행라인(WL0)상의 노드(A)와 인접하는 행라인(WL1)상의 노드(B) 사이에서 행라인간의 단락 불량이 발생되었다고 가정 하여 설명한다.

외부 접속용 패드(7b)로부터 행라인(WL0)으로 공급되는 전압(Vpx)(=테스트용 전압(Vpb))은 전류 경로(외부 접속용 패드(7b) - 스위칭 소자(SW3) - 트랜지스터(MP02))를 통해 행라인(WL0)에 인가된 후, 행라인간의 단락 부분(A, B)을 통해 행라인(WL1)에 인가된다. 이때, 행라인(WL1)은 비선택 상태로 있기 때문에, 거기에 Vss(접지 전위)가 인가된다. 그리하여, 인접하는 행라인에 단락 부분이 존재할 경우, 외부 접속용 패드(7b)로부터 Vss으로 단락 전류(Ipb)가 흐른다. 행라인 사이에 단락이 발생(존재)하지 않을 경우, 단락 전류(Ibp)는 흐르지 않는다. 그리하여, 단락 전류(Ipb)를 모니터링함으로써 행라인 단락 불량을 테스트할 수 있다.

한편, 선택된 행라인(WL0)의 행 디코더(0)의 전드라이버단에 있어서, 트랜지스터(MP01, MN01)가 모두 on 상태로 있기 때문에, 거기에 DC 관통 전류가 계속해서 흐른다.

그러나, 트랜지스터(MP01)의 소스 전압인 전압(Vpix)은, 행라인에 전압(Vpx)(=테스트용 전압(Vpb))을 공급하는 외부 접속용 패드(7b)와 별개의 외부 접속용 패드(7a)로부터 공급되는 테스트용 전압(Vpp)이다. 관통 전류에 대한 전류 경로는 전류 경로(제1 전류 경로)로부터 분리된 전류 경로(제2 전류 경로)이다. 이는 행라인간의 단락 부분을 통해 흐르는 순(純) 누설전류를, 관통 전류 성분이 제1 전류 경로에서 검출된 전류 성분으로부터 분리된 상태로 정확하게 측정할 수 있게 한다. 따라서, 예컨대, 제조조건 및 테스트 단계에서의 주변온도 등의 요인에 의해 야기되는 관통 전류 변동에 의해 영향을 받지 않고, 행라인간의 누설전류를 매우 정확하게 검출할 수 있다.

테스트 모드시에, 행라인 단락 불량에 의해 형성되는 누설전류 경로인 제1 전류 경로, 및 행라인을 통해 흐르지 않고 행 디코더 회로(본 실시형태에서, 그 후단부의 행라인 선택 회로에 대응한다.)를 통해 흐르는 전류에 대한 제2 전류 경로는, 모드 스위치 회로(5)를 구성하는 입력 선택 회로(9a, 9b)에 의해 외부 접속용 패드(7a, 7b)로부터 완전히 분리된다. 그리하여, 모드 스위치 회로(5)는 특히 거기에 포함된 제1 입력 선택 회로(9a, 9b)에 의해 제1 전류 경로 및 제2 전류 경로를 서로 분리하는 전류 경로 분리 회로로서 기능한다.

또한, 도 3에 나타낸 바와 같이, 복수의 행라인을 선택함으로써 누설 행 테스트가 수행된다. 측정 성질을 고려하여, 서로 인접하지 않는 행라인이 선택되고, 나머지 행라인은 Vss레벨로 설정되는 방식으로 측정을 수행한다. 더욱 상세하게는, 도 3에 나타낸 바와 같이, 예컨대, 기수 행라인이 선택되고, 우수 행라인이 선택되지 않는다. 이 경우, 기수 행라인에 단락 불량(누설전류)이 존재하지 않을 경우, 기수/우수 상태를 반전시켜서, 나머지 우수 행라인을 선택함으로써 유사한 측정을 수행한다. 행라인간의 단락 불량이 검출되면, 기수/우수 상태를 반전할 필요가 없다. 그러나, 행라인 단락 불량, 및 열라인에 대한 부분 등의 행라인간 부분 이외의 부분에서 단락 불량을 동시에 검출하고자 하면, 측정 완료전에 모든 행라인을 한번 선택한다.

상술한 측정에 있어서, 전체 디바이스에 흐르는 전류는 하나의 열라인만을 선택할 경우의 전류 보다 크기 때문에, 비교적 매우 정확한 측정이 요구된다. 그러나, 본 발명에 따르면, 행라인 선택 회로의 전드라이버단의 트랜지스터가 on 상태로 구동되고, 그로 인해 관통 전류가 발생하더라도, 그 전류는 분리된 전류 경로(제2 전류 경로)를 통해 흐른다. 그것에 의해, 누설전류의 유무를 정확하게 검출할 수 있다. 따라서, 복수의 행라인을 선택하는 실시형태의 테스트 방법을 실행함으로써 테스트 시간을 단축시킬 수 있다.

그리하여, 본 발명에 따르면, 행 디코더(2)에 의해 선택되는 하나 또는 복수의 행라인에 테스트용 전압을 공급할 때, 전류 경로 분리 회로는 선택된 행라인을 통해 흐르는 단락 전류(예컨대, 인접하는 행라인과 단락 또는 열라인과 단락에 의해 발생되는 누설전류)가 제1 전류 경로를 통과하도록 기능한다. 동시에, 행라인을 통해 흐르지 않고, 예컨대, 행 디코더(2)의 동작을 위해 행 디코더를 통해 흐르는 DC 전류 성분은 제2 전류 경로를 통과한다. 즉, 행라인 단락 전류 및 DC 전류 성분은 서로 완전히 분리된다. 그리하여, 제2 전류 경로를 통해 흐르는 분리된 전류 성분에 독립적으로 행라인 단락 전류만을 정확하게 측정할 수 있다. 따라서, 선택된 행라인의 개수를 증가시킴으로써 테스트 시간을 단축시키고자 할 때, 제2 전류 경로를 통해 흐르는 전류 성분이 측정되지 않으므로, 높은 측정 정확도를 유지하면서 테스트 시간을 단축시킬 수 있다.

이상으로, 비휘발성 반도체 기억장치로서 플래시 메모리 또는 전기적으로 프로그래밍할 수 있고 소거할 수 있는 EEPROM을 상정(想定)하여 실시형태를 설명하였다. 그러나, 비휘발성 반도체 기억장치는 거기에 한정되지 않으며, 어떤 형태의 비 휘발성 반도체 기억장치에도 본 발명을 적용할 수 있다.

본 발명은 비휘발성 반도체 기억장치 뿐만 아니라, 어떤 형태의 반도체 기억장치에도 효과적으로 적용할 수 있다. 특히, 본 발명은 각 행라인에 구동 전압을 인가하기 위해 설치된 행 선택 회로에서 테스트 모드시 회로동작에 의존하는 DC 전류 경로가 발생할 경우와, 행 선택 회로가 복수의 전압 레벨을 취급할 경우에 효과적으로 이용할 수 있다.

또한, 도 1에 나타낸 행 선택 회로에서 테스트 모드시 회로동작에 의존하는 DC 전류 경로(제2 전류 경로)가 발생하는 경우를 참조하여 실시형태에 대하여 설명하였다. 그러나, 상기 설명한 형태의 제2 전류 경로가 행 선택 회로와 별개의 회로로 형성되는 경우, 또는 상기 설명한 형태의 제2 전류 경로가 행 선택 회로와 별개의 회로 뿐만 아니라 행 선택 회로로 형성되는 경우라도, 상기에 설명한 것과 유사한 방식으로 취급할 수 있다. 한편, 행 선택 회로는 도 1에 나타낸 것에 한정되지 않는다.

전류 경로 분리 회로로서 기능하는 모드 스위치 회로(5)의 회로 구성은 본 실시형태의 회로 구성에 한정되는 것은 아니다.

본 실시형태는 통상의 동작 모드시에 모든 판독, 프로그래밍, 및 소거 동작에 대해 승압 회로(6)로부터 전압을 공급하는 경우를 상정하여 이루어진 구성을 가진다. 그러나, 승압 회로(6)가 판독, 프로그래밍, 소거 동작의 일부 동작에만 사용되고; 그외 동작시에 전원단자로부터 직접 전원이 공급되거나 또는 다른 승압 회로를 통해 공급되도록 구성되어도 좋다.

본 실시형태는 테스트 모드시에 테스트용 패드로서 사용되는 외부 접속용 패드(7a, 7b)를 사용한다. 그러나, 본 실시형태는 패드가 예컨대, 통상의 동작 모드시에 입력 패드 또는 입출력 패드에 공통으로 사용되도록 하여도 좋다.

본 발명의 행라인 단락 불량을 검출하는 행라인 단락 불량 검출방법은 조립 전의 웨이퍼 단계에서의 테스트를 위한 용도인지 또는 조립 후의 패키지 단계에서의 테스트를 위한 용도인지에 특별히 한정되지 않는다. 본 방법은 어느 제조 단계에서의 테스트를 위해 사용되어도 좋다.

본 발명에 의하면, 테스트 시간을 단축하여도 불량품을 정확하게 선별할 수 있는 누설 행 측정 기능을 가진 비휘발성 반도체 기억장치를 제공할 수 있다.

또한, 본 발명에 의하면, 비휘발성 반도체 기억장치에서 행라인 단락 불량을 검출하는 행라인 단락 불량 검출방법을 제공할 수 있다.

본 발명을 바람직한 실시형태에 의해 설명하였지만, 본 발명의 사상 및 범위로부터 벗어나지 않게 당업자에 의해 각종 수정 및 변형이 가해질 수 있다.

Claims (8)

1비트 정보 또는 다비트 정보를 기억할 수 있는 복수의 비휘발성 반도체 메모리 셀이 각각 행방향 및 열방향으로 배열되며, 상기 복수의 메모리 셀로부터 소정 메모리 셀 또는 메모리 셀군을 선택하기 위해 복수의 행라인 및 복수의 열라인이 배열되도록 구성된 메모리 어레이;

상기 복수의 행라인의 일부를 선택하고, 상기 선택된 행라인에 기타 행라인에 대한 전압 레벨과 다른 전압 레벨을 선택적으로 제공하는 행 디코더 회로;

통상의 동작 모드와 다른 테스트 모드시에, 테스트용 전압원으로부터 선택된 행라인에 테스트용 전압을 공급하기 위해 형성되는 전류 경로를, 상기 선택된 행라인을 통해 흐르는 전류에 대한 제1 전류 경로와, 상기 행라인을 통해 흐르지 않고 상기 행 디코더 회로를 통해 흐르는 전류에 대한 제2 전류 경로로 장치내에서 분리하는 전류 경로 분리 회로; 및

상기 테스트용 전압원으로부터 공급되는 테스트용 전압을 각각 받기 위한 두개의 외부 접속용 패드를 더 포함하며, 상기 두개의 외부 접속용 패드 중 하나는 상기 제1 전류 경로에 대응하고, 상기 두개의 외부 접속용 패드 중 다른 하나는 상기 제2 전류 경로에 대응하는 것을 특징으로 하는 비휘발성 반도체 기억장치.

삭제

제1항에 있어서,

상기 행 디코더 회로의 후단부는 상기 행라인의 선택/비선택 상태에 대응하여 행라인 단위로 소정 전압을 각각 인가하는 복수의 행 선택 회로를 포함하며, 상기 복수의 행 선택 회로는 각각 드라이버단과 상기 드라이버단을 구동하는 전드라이버단으로 이루어지며;

상기 제1 전류 경로는 상기 통상의 동작 모드와 상기 테스트 모드 사이를 스위칭하는 모드 스위치 회로를 구성하는 복수의 스위칭 소자 중 하나 이상과 상기 드라이버단의 풀업 소자를 통해, 행라인을 흐르는 전류에 대해 형성되고;

상기 제2 전류 경로는 상기 복수의 스위칭 소자 중 다른 하나 이상을 통해 상기 전드라이버단을 통해 흐르는 전류에 대해 형성되는 것을 특징으로 하는 비휘발성 반도체 기억장치.

제1항에 있어서, 상기 비휘발성 반도체 메모리 셀은 각각 MOSFET 구조를 가지는 동시에, 상기 MOSFET 구조에 정보를 전기적으로 프로그래밍 및 소거할 수 있는 정보 기억 구조를 가지는 것을 특징으로 하는 비휘발성 반도체 기억장치.

1비트 정보 또는 다비트 정보를 기억할 수 있는 복수의 비휘발성 반도체 메모리 셀이 각각 행방향 및 열방향으로 배열되며, 상기 복수의 메모리 셀로부터 소정 메모리 셀 또는 메모리 셀군을 선택하기 위해 복수의 행라인 및 복수의 열라인 이 배열되도록 구성된 메모리 어레이; 및

상기 복수의 행라인의 일부를 선택하고, 상기 선택된 행라인에 기타 행라인에 대한 전압 레벨과 다른 전압 레벨을 선택적으로 제공하는 행 디코더 회로를 포함하는 비휘발성 반도체 기억장치에서 행라인 단락 불량을 검출하는 행라인 단락 불량 검출방법으로서:

통상의 동작 모드와 다른 테스트 모드시에, 테스트용 전압원으로부터 선택된 행라인에 테스트용 전압을 공급하기 위해 형성되는 전류 경로를, 상기 선택된 행라인을 통해 흐르는 전류에 대한 제1 전류 경로와, 상기 행라인을 통해 흐르지 않고 상기 행 디코더 회로를 통해 흐르는 전류에 대한 제2 전류 경로로 상기 장치내에서 분리하는 단계를 포함하는 것을 특징으로 하는 행라인 단락 불량 검출방법.

제5항에 있어서, 상기 분리 단계에 있어서, 상기 테스트용 전압은 상기 테스트용 전압원으로부터 두개의 외부 접속용 패드로 공급되는 두개의 테스트용 전압으로 분리되어, 상기 테스트용 전압원으로부터 공급되고,

상기 두개의 외부 접속용 패드 중 하나는 상기 제1 전류 경로에 대응하고, 상기 두개의 외부 접속용 패드 중 다른 하나는 상기 제2 전류 경로에 대응하는 것을 특징으로 하는 행라인 단락 불량 검출방법.

제5항에 있어서,

상기 행 디코더 회로의 후단부는 상기 행라인의 선택/비선택 상태에 대응하 여 행라인 단위로 소정 전압을 각각 인가하는 복수의 행 선택 회로를 포함하며, 상기 복수의 행 선택 회로는 각각 드라이버단과 상기 드라이버단을 구동하는 전드라이버단으로 이루어지며;

상기 분리 단계에 있어서, 상기 제1 전류 경로는 통상의 동작 모드와 테스트 모드 사이를 스위칭하는 모드 스위치 회로를 구성하는 복수의 스위칭 소자 중 하나 이상과 드라이버단의 풀업 소자를 통해, 행라인을 흐르는 전류에 대해 형성되고;

상기 제2 전류 경로는 상기 복수의 스위칭 소자 중 다른 하나 이상을 통해 상기 전드라이버단을 흐르는 전류에 대해 형성되는 것을 특징으로 하는 행라인 단락 불량 검출방법.

제5항에 있어서, 상기 비휘발성 반도체 메모리 셀은 각각 MOSFET 구조를 가지는 동시에, 상기 MOSFET 구조에 전기적으로 정보를 프로그래밍 및 소거할 수 있는 정보 기억 구조를 가지는 것을 특징으로 하는 행라인 단락 불량 검출방법.

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