JP5908803B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、不揮発性半導体記憶装置に関し、例えば行列状に配置された複数のメモリセルトランジスタ（以下、単にメモリセルと呼ぶ）のうち、所定のメモリセルにデータを書き込み可能な不揮発性半導体記憶装置に適用して好適なものである。
従来、不揮発性半導体記憶装置としては、例えば量子トンネル効果により、メモリセルの電荷蓄積層内に電荷を蓄積させることで、データを書き込む不揮発性半導体記憶装置が知られている（例えば、特許文献１及び非特許文献１参照）。ここで、図１８は、従来の不揮発性半導体記憶装置501を示し、例えば行方向（左右方向）に並んだ複数のＰ型メモリウェルW503a,W503b,W503c,W503dを備え、各Ｐ型メモリウェルW503a〜W503dにそれぞれ複数のメモリセルCが行列状に形成された構成を有する。また、この不揮発性半導体記憶装置501には、行方向に延びる複数の共通ワード線502a,502b,502c,502d,502e,502fが、列方向（上下方向）に等間隔で配置されており、各共通ワード線502a〜502fと、各Ｐ型メモリウェルW503a〜W503dとが交差するように配置されている。
各共通ワード線502a〜502fには、複数のＰ型メモリウェルW503a〜W503dに亘って同一行に並んだ複数のメモリセルCが接続されており、これら同一行に並んだ全てのメモリセルCの各制御ゲートに、所定のゲート電圧を一律に印加し得るようになされている。また、各Ｐ型メモリウェルW503a〜W503dには、列方向に延びる複数の第１ビット線L1と、同じく列方向に延びる複数の第２ビット線L2とが設けられている。
各Ｐ型メモリウェルW503a〜W503dは、一の第１ビット線L1と、当該第１ビット線L1に隣接した第２ビット線L2とを一対とし、並走するこれら第１ビット線L1及び第２ビット線L2間に複数のメモリセルCが並列に配置された構成を有している。実際上、各メモリセルCには、一端に第１ビット線L1が接続されているとともに、他端に第２ビット線L2が接続されており、これら第１ビット線L1及び第２ビット線L2から一端及び他端に、例えば書き込み電圧又は書き込み禁止電圧が印加され得るようになされている。
因みに、メモリセルCは、全て同一構成を有しており、半導体基板がＰ型メモリウェルW503a〜W503dでなるＮチャネル型からなる。また、各メモリセルCは、例えば半導体基板（Ｐ型メモリウェルW503a）に所定の間隔を設けて形成された一端及び他端間にチャネル領域を備え、このチャネル領域上にトンネル絶縁層を介して電荷蓄積層、層間絶縁層及び制御ゲートが順に積層された構造を有する。かかる構成を有するメモリセルCには、一端及び他端間に印加される電圧と、制御ゲートに印加される電圧との電圧差により、電荷蓄積層内に電荷が注入されて、データが書き込まれたり、或いは電荷蓄積層に蓄積した電荷が引き抜かれて、データが消去されたりし得る。
かくして、このようなメモリセルCを有した不揮発性半導体記憶装置501では、第１ビット線L1や第２ビット線L2、共通ワード線502a〜502f、Ｐ型メモリウェルW503a〜W503dにそれぞれ印加する電圧値を調整することで、所定のメモリセルCに対するデータの書き込みや、所定のメモリセルCからのデータの読み出し、或いはメモリセルCに書き込まれたデータの消去を実行し得るようになされている。
ここで、図１８は、複数あるメモリセルCのうち、第１列目のＰ型メモリウェルW503aの第１行第１列目に配置されたメモリセルCにだけデータを書き込み、その他全てのメモリセルCにデータを書き込まないときの各箇所の電圧値を示している。因みに、ここでは説明の便宜上、データが書き込まれるメモリセルCを選択メモリセルC1と呼び、データが書き込まれないメモリセルCを非選択メモリセルC2と呼ぶこととする。また、選択メモリセルC1が接続されている共通ワード線502aを選択共通ワード線515、同じく選択メモリセルC1が接続されている第１ビット線L1及び第２ビット線L2を選択第１ビット線L1a及び選択第２ビット線L2aと呼び、一方、非選択メモリセルC2だけが接続されている共通ワード線502b,502c,502d,502e,502fを非選択共通ワード線516、同じく非選択メモリセルC2だけが接続されている第１ビット線L1及び第２ビット線L2を非選択第１ビット線L1b,L1c及び非選択第２ビット線L2b,L2cと呼ぶこととする。
この場合、各Ｐ型メモリウェルW503a〜W503dにはそれぞれ0[V]が印加されている。ここでは、先ず初めに、選択メモリセルC1が配置されたＰ型メモリウェルW503a（以下、単に選択バイトと呼ぶ）について着目して説明し、次いで、非選択メモリセルC2だけが配置されたＰ型メモリウェルW503b〜W503d（以下、単に非選択バイトと呼ぶ）に着目して説明する。実際上、選択共通ワード線515が配置された選択行では、12［V］の書き込みゲート電圧が選択共通ワード線515に印加され、0［V］の書き込み電圧が選択第１ビット線L1a及び選択第２ビット線L2aにそれぞれ印加されている。これにより、選択メモリセルC1には、選択共通ワード線515から制御ゲートに12[V]の書き込みゲート電圧が印加されるとともに、選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加され得る。これにより選択メモリセルC1は、制御ゲート及びチャネル領域間の電圧差が大きくなって、量子トンネル効果が発生し、電荷蓄積層中に電荷が注入され、データが書き込まれた状態となり得る。
また、この際、選択バイトでは、非選択第１ビット線L1b及び非選択第２ビット線L2bに、6[V]の書き込み禁止電圧が中間電圧として印加されている。これにより、選択バイトにおいて非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2には、選択共通ワード線515から制御ゲートに12[V]の書き込みゲート電圧が印加されるものの、非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せずに、電荷蓄積層中に電荷が注入されることなくデータが書き込まれない状態となり得る。かくして、選択バイトと選択行とが交わる第１領域AR501では、選択メモリセルC1にだけデータが書き込まれ、その他の非選択メモリセルC2にデータが書き込まれない状態となり得る。
一方、非選択行では、0［V］の書き込み禁止ゲート電圧が非選択共通ワード線516に印加されている。これにより、選択バイトと非選択行とが交わる第２領域AR502において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された非選択メモリセルC2では、選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加されているものの、非選択共通ワード線516から制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生せずに、電荷蓄積層中に電荷が注入されることなくデータが書き込まれない状態となり得る。
また、この第２領域AR502において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2では、非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつ非選択共通ワード線516から制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せずに、電荷蓄積層中に電荷が注入されることなくデータが書き込まれない状態となり得る。
次に、非選択バイトについて着目する。この場合、非選択バイトには、非選択第１ビット線L1c及び非選択第２ビット線L2cに12[V]の書き込み禁止電圧が印加されている。これにより、非選択バイトと選択行とが交わる第３領域AR503における各非選択メモリセルC2には、選択共通ワード線515から制御ゲートに12[V]の書き込みゲート電圧が印加されるものの、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に12[V]の書き込み禁止電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生せずに、電荷蓄積層中に電荷が注入されることなくデータが書き込まれない状態となり得る。
また、非選択行と非選択バイトとが交わる第４領域AR504における各非選択メモリセルC2には、非選択共通ワード線516から制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されるとともに、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に12[V]の書き込み禁止電圧が印加されることで、制御ゲート側の電圧値がチャネル領域側の電圧値より小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層中に電荷が注入されることなくデータが書き込まれない状態となり得る。
かくして、この不揮発性半導体記憶装置501では、共通ワード線502a〜502f、第１ビット線L1及び第２ビット線L2に印加する各電圧値を調整することにより、行列状に配置された複数のメモリセルCのうち、所定の選択メモリセルC1にだけデータを書き込めるようになされている。
特開昭６０-９５７９４号公報
IEICE TRANS. ELECTRON.,VOL.E84-C,NO.6 2001（Fig13）
ところで、かかる構成でなる不揮発性半導体記憶装置501では、選択バイト及び非選択バイトで共通した共通ワード線502a〜502fを用いていることから、選択共通ワード線515に印加された12[V]の書き込みゲート電圧が、非選択バイトの第３領域AR503に配置した同一行の各非選択メモリセルC2にも印加されてしまう。そのため、この不揮発性半導体記憶装置501では、上述したように、第３領域AR503の非選択第１ビット線L1c及び非選択第２ビット線L2cにも、12[V]の書き換え禁止電圧を印加することで、第３領域AR503中の非選択メモリセルC2において電荷蓄積層へ電荷が注入されないようにしている。
しかしながら、非選択バイトの第３領域AR503では、選択共通ワード線515に合わせて、非選択第１ビット線L1c及び非選択第２ビット線L2cに12[V]の書き換え禁止電圧を印加しても、各Ｐ型メモリウェルW503b〜W503dに0[V]が印加されていることから、Ｐ型メモリウェルW503b〜W503dの電圧値が、これら選択共通ワード線515、非選択第１ビット線L1c及び非選択第２ビット線L2cの電圧値よりも低くなってしまう。そのため、この第３領域AR503では、第１領域AR501にて選択メモリセルC1に対するデータの書き込み動作が繰り返されると、結局、Ｐ型メモリウェルW503b〜W503dとの間に生じている電圧差によって、非選択メモリセルC2の電荷蓄積層に意図しない電荷が注入され、電荷蓄積層の電荷蓄積状態が変動してしまう現象（以下、これをディスターブと呼ぶ）が発生する虞があるという問題があった。
また、この不揮発性半導体記憶装置501では、非選択バイトに配置された非選択第１ビット線L1c及び非選択第２ビット線L2cに、12[V]の書き込み禁止電圧が印加されていることから、非選択行にて0[V]の書き込み禁止ゲート電圧が印加される非選択共通ワード線516と、これら12[V]の書き込み禁止電圧が印加される非選択第１ビット線L1c及び非選択第１ビット線L2cとが交わる第４領域AR504にて電圧差が大きくなり、その結果、第４領域AR504の各非選択メモリセルC2でもディスターブが発生してしまうという問題があった。
このように不揮発性半導体記憶装置501では、第３領域AR503だけでなく、第４領域AR504の各非選択メモリセルC2でもディスターブが発生しており、共通ワード線502a〜502fの本数が多くなり、選択バイトにてデータの書き込み可能なメモリセルCの数が増えると、それに伴い、選択バイトにて選択メモリセルC1へのデータ書き込み回数が増えることから、その分だけ、非選択バイトでデータの書き換えが行われない非選択メモリセルでディスターブが多発してしまう。
この不揮発性半導体記憶装置501では、このようなディスターブが非選択バイトにて繰り返し発生すると、弱い書き込み動作や弱い消去動作が起こってしまい、その結果、非選択バイトにおいて各非選択メモリセルの閾値電圧が変動し、最終的にデータが消失してしまうこともある。そのため、特に、書き換え単位が１バイトのような小さなEEPROMとして動作させる不揮発性半導体記憶装置501では、データ書き込み時における非選択メモリセルC2でのディスターブの発生を抑止し得ることが望まれている。
ところで、このようなディスターブの問題を解決する不揮発性半導体記憶装置としては、例えばワード線にゲート電圧を印加する行方向アドレスデコーダを選択バイト及び非選択バイト毎にそれぞれ個別に設け、各行方向アドレスデコータを独立に動作させて、各バイト毎にそれぞれ最適なゲート電圧を印加するようにし、行方向アドレスデコータによってこれら選択バイト及び非選択バイトを完全に隔離させてしまうことも考えられる。
このような不揮発性半導体記憶装置であれば、選択バイトにて選択ワード線に12[V]の書き込みゲート電圧を印加する行方向アドレスデコーダに拘束されることなく、これとは別の行方向アドレスデコーダにより、非選択バイトの各非選択ワード線に対しそれぞれ低電圧の書き込み禁止ゲート電圧を印加し得る。そして、この不揮発性半導体記憶装置では、非選択第１ビット線及び非選択第２ビット線の書き込み禁止電圧の電圧値や、Ｐ型メモリウェルの電圧値も、低電圧の書き込み禁止ゲート電圧と同じ電圧値に選定することができるので、非選択バイトの非選択メモリセルにおけるディスターブを抑制し得る。
しかしながら、このような不揮発性半導体記憶装置では、それぞれ独立した行方向アドレスデコーダを選択バイト及び非選択バイト毎に設ける必要があることから、その分だけ回路構成が複雑化してしまい、小型化が図り難いという問題がある。
そこで、本発明は以上の点を考慮してなされたもので、小型化を図りつつ、ディスターブの発生を従来よりも抑止し得る不揮発性半導体記憶装置を提案することを目的とする。
かかる課題を解決するため本発明の請求項１は、電荷蓄積ゲート電圧又は電荷蓄積禁止ゲート電圧のいずれか一方が印加される行列状に形成された複数のワード線と、前記各ワード線に連結された複数のメモリセルと、前記複数のメモリセルに選択的な電圧を印加するビット線とを備え、前記ワード線に印加された前記電荷蓄積ゲート電圧と、前記ビット線に印加された電圧との電圧差により、前記複数のメモリセルのうち選択メモリセルに電荷を蓄積させる不揮発性半導体記憶装置であって、ワード線列毎に設けられた電源ユニットと、ワード線行毎に設けられた共通配線とを備え、各前記共通配線は、所定の共通電圧を前記ワード線行単位で各前記電源ユニットに印加し、各前記電源ユニットには、前記ワード線毎に設けられ、前記ワード線を前記共通配線に接続する切替機構と、前記ワード線列に前記選択メモリセルがあるか否かに応じて、異なるユニット電圧を前記電源ユニット内の各前記切替機構に一律に印加するユニット配線とが設けられており、各前記電源ユニット毎に印加される前記ユニット電圧と、前記共通電圧との電圧差を基に、各前記電源ユニットの前記切替機構をオンオフ動作させることで、前記電源ユニットを介して各前記ワード線に前記電荷蓄積ゲート電圧又は前記電荷蓄積禁止ゲート電圧を個別に印加することを特徴とする不揮発性半導体記憶装置である。
本発明によれば、ワード線列に選択メモリセルがあるか否かに応じて、各電源ユニット毎に異なるユニット電圧を印加し、当該ユニット電圧と共通電圧との電圧差を基に、各電源ユニットの切替機構をワード線単位でオンオフ動作させることで、電源ユニットを介してワード線毎に電荷蓄積ゲート電圧又は電荷蓄積禁止ゲート電圧を個別に印加でき、かくして、一のワード線列に印加される電圧に拘束されることなく他のワード線列にて、電荷蓄積禁止ゲート電圧の電圧値や、ビット線の電圧値を、例えばディスターブの発生を抑制し得る電圧値にそれぞれ自由に設定できる。
また、本発明によれば、複数の電源ユニットが共通配線により接続されており、共通配線に印加される共通電圧を調整することで、各電源ユニットの切替機構をオンオフ動作させ、全てのワード線の中から選択ワード線を選択的に決定できることから、ワード線列毎にそれぞれ独立した行方向アドレスデコーダを設ける必要がなく、従来同様に小型化を図ることができる。このように、本発明では、小型化を図りつつ、ディスターブの発生を従来よりも抑止し得る不揮発性半導体記憶装置を実現できる。
第１の実施の形態による不揮発性半導体記憶装置の回路構成と、データの書き込み時における各箇所の電圧値とを示す回路図である。 第２の実施の形態による不揮発性半導体記憶装置の回路構成と、データの書き込み時における各箇所の電圧値とを示す回路図である。 第２の実施の形態による不揮発性半導体記憶装置の回路構成と、データの消去動作時における各箇所の電圧値とを示す回路図である。 第３の実施の形態による不揮発性半導体記憶装置の回路構成と、データの書き込み時における各箇所の電圧値とを示す回路図である。 第３の実施の形態による不揮発性半導体記憶装置の回路構成と、データの消去動作時における各箇所の電圧値とを示す回路図である。 第３の実施の形態による不揮発性半導体記憶装置の回路構成と、データの消去動作時に負電圧を用いたときの各箇所の電圧値とを示す回路図である。 第４の実施の形態による不揮発性半導体記憶装置の回路構成と、データの書き込み時における各箇所の電圧値とを示す回路図である。 第５の実施の形態による不揮発性半導体記憶装置の回路構成と、データの書き込み時における各箇所の電圧値とを示す回路図である。 第６の実施の形態による不揮発性半導体記憶装置の回路構成と、データの書き込み時における各箇所の電圧値とを示す回路図である。 第７の実施の形態による不揮発性半導体記憶装置の回路構成と、データの書き込み時における各箇所の電圧値とを示す回路図である。 第８の実施の形態による不揮発性半導体記憶装置の回路構成と、データの書き込み時における各箇所の電圧値とを示す回路図である。 第９の実施の形態による不揮発性半導体記憶装置の回路構成と、データの書き込み時における各箇所の電圧値とを示す回路図である。 第１０の実施の形態による不揮発性半導体記憶装置の回路構成と、データの書き込み時における各箇所の電圧値とを示す回路図である。 第１０の実施の形態による不揮発性半導体記憶装置の回路構成と、データの消去動作時における各箇所の電圧値とを示す回路図である。 周辺回路とＮＭＯＳスイッチの耐圧構造を示す側断面図である。 ＮＭＯＳスイッチの他の耐圧構造を示す側断面図である。 従来の混載チップと、本発明の不揮発性半導体記憶装置を用いた混載チップとの構成を示す概略図である。 従来の不揮発性半導体記憶装置の回路構成と、データの書き込み時における各箇所の電圧値とを示す回路図である。
以下図面に基づいて本発明の実施の形態を詳述する。
（１）第１の実施の形態
（１−１）不揮発性半導体記憶装置の全体構成
図１８との対応部分に同一符号を付して示す図１において、1は本発明による不揮発性半導体記憶装置を示し、同一構成でなる複数のユニット列2が行方向（左右方向）に並んで配置された構成を有する。ここで、複数のユニット列2は全て同一構成でなることから、以下、第１列目のユニット列2に着目して説明する。この場合、ユニット列2には、Ｎ型ウェルNW1、Ｐ型ウェルPW1及びＰ型メモリウェルPW2が順に配置されており、Ｎ型ウェルNW1及びＰ型ウェルPW1に電源ユニット4が形成され、メモリウェルとしてのＰ型メモリウェルPW2に複数のメモリセルCが行列状に形成されている。
この電源ユニット4には、列方向（上下方向）に延びた第１電源線5aがＮ型ウェルNW1に形成されており、列方向に所定間隔を空けて複数のＰＭＯＳスイッチ8a,8c,…が第１電源線5aに沿って設けられている。ＰＭＯＳスイッチ8a,8c,…は、ソースが第１電源線5aに接続され、ドレインが後述するワード線15に接続されており、オン動作することにより、第１電源線5aからソースに印加された書き込みゲート電圧や書き込み禁止ゲート電圧等を、ドレインからワード線15に印加し得るようになされている。
また、この電源ユニット4には、同じく列方向に延びた第２電源線6aがＰ型ウェルPW1に形成されており、ＰＭＯＳスイッチ8a,8c,…と対をなすＮＭＯＳスイッチ9a,9c,…が、列方向に所定間隔を空けて第２電源線6aに沿って設けられている。ＮＭＯＳスイッチ9a,9c,…は、ソースが第２電源線6aに接続され、ドレインが後述するワード線15に接続されており、オン動作することにより、第２電源線6aからソースに印加された書き込み禁止ゲート電圧等を、ドレインからワード線15に印加し得るようになされている。
ユニット列2のＰ型メモリウェルPW2には、ＰＭＯＳスイッチ8a,8c,…及びＮＭＯＳスイッチ9a,9c,…の対に対応させて複数のワード線15が設けられており、各ワード線15に沿ってそれぞれ複数（この場合、２つ）のメモリセルCが形成されている。実際上、このＰ型メモリウェルPW2には、行方向（左右方向）に延びる複数のワード線15が、列方向に所定間隔を空けて配置されている。ワード線15には、電源ユニット4に設けられた同一行のＰＭＯＳスイッチ8a（8c,…）及びＮＭＯＳスイッチ9a（9c,…）のドレインと、このＰ型メモリウェルに配置された同一行のメモリセルCの制御ゲートとが接続されている。これにより、各ワード線15は、ＰＭＯＳスイッチ8a,8c,…又はＮＭＯＳスイッチ9a,9c,…のいずれか一方から印加される所定のゲート電圧（書き込みゲート電圧又は書き込み禁止ゲート電圧）を、ユニット列2内にて同一行に並ぶ複数のメモリセルC全てに一律に印加し得るようになされている。
また、Ｐ型メモリウェルPW2には、列方向に延びる複数の第１ビット線L1と、同じく列方向に延びる複数の第２ビット線L2とが設けられている。実際上、Ｐ型メモリウェルPW2は、一の第１ビット線L1と、当該第１ビット線L1に隣接した第２ビット線L2とを一対とし、並走する第１ビット線L1及び第２ビット線L2間に複数のメモリセルCが並列に配置された構成を有している。各メモリセルCには、一端に第１ビット線L1が接続されているとともに、他端に第２ビット線L2が接続されており、これら第１ビット線L1及び第２ビット線L2から一端及び他端に、例えば書き込み電圧又は書き込み禁止電圧が印加され得るようになされている。
なお、各メモリセルCは、全て同一構成を有しており、半導体基板がＰ型メモリウェルPW2でなるＮチャネル型であり、Ｐ型メモリウェルPW2（半導体基板）に所定の間隔を設けて形成された一端及び他端間のチャネル領域上に、トンネル絶縁層を介して電荷蓄積層、層間絶縁層及び制御ゲートが順次積層された構造を有している。かくして、メモリセルCは、一端及び他端間に印加される電圧と、制御ゲートに印加される電圧との電圧差により、電荷蓄積層内に電荷が注入されて、データが書き込まれたり、或いは電荷蓄積層に蓄積した電荷が引き抜かれて、データが消去されたりし得る。
これに加えて、この不揮発性半導体記憶装置1には、第１ＭＯＳ電源線VL1及び第２ＭＯＳ電源線VL2が列方向に向けて並走して設けられており、第１ＭＯＳ電源線VL1に12[V]の第１制御電圧が印加されているとともに、第２ＭＯＳ電源線VL2に0[V]の第２制御電圧が印加されている。ここで、これら第１ＭＯＳ電源線VL1及び第２ＭＯＳ電源線VL2には、列方向に所定間隔を空けて複数のインバータ回路11が設けられており、行方向に延びる共通ＰＭＯＳ制御線PGa（PGb,PGc,PGd）と、この共通ＰＭＯＳ制御線PGa（PGb,PGc,PGd）と対をなし、同じく行方向に延びる共通ＮＭＯＳ制御線NGa（NGb,NGc,NGd）とが各インバータ回路11の出力部に接続されている。
共通ＰＭＯＳ制御線PGa（PGb,PGc,PGd）は、全てのユニット列2と交差するように延設されており、各ユニット列2の同一行に配置されたＰＭＯＳスイッチ8a,8b（8c,8d,…）の各ゲートに接続され、インバータ回路11からの出力を同一行に配置された全てのＰＭＯＳスイッチ8a,8b（8c,8d,…）のゲートに一律に印加し得るようになされている。これにより、例えば、共通ＰＭＯＳ制御線PGaに接続された各ＰＭＯＳスイッチ8a,8bは、共通ＰＭＯＳ制御線PGaと第１電源線5a,5bとの電圧差によりオンオフ動作し、オン動作時に第１電源線5a,5bとワード線15aとを電気的に接続し得るようになされている。
一方、共通ＮＭＯＳ制御線NGa（NGb,NGc,NGd）も、全てのユニット列2と交差するように延設されており、各ユニット列2の同一行に配置されたＮＭＯＳスイッチ9a,9b（9c,9d,…）の各ゲートに接続され、インバータ回路11からの出力を同一行に配置された全てのＮＭＯＳスイッチ9a,9b（9c,9d,…）のゲートに一律に印加し得るようになされている。これにより、例えば、共通ＮＭＯＳ制御線NGaに接続された各ＮＭＯＳスイッチ9a,9bは、共通ＮＭＯＳ制御線NGaと第２電源線6a,6bとの電圧差によりオンオフ動作し、オン動作時に第２電源線6a,6bとワード線15とを電気的に接続し得るようになされている。
すなわち、不揮発性半導体記憶装置1では、ＰＭＯＳスイッチ8a,8b,8c,8d及びＮＭＯＳスイッチ9a,9b,9c,9dをオンオフ動作させることで、第１電源線5a,5b及び第２電源線6a,6bの出力を所定のワード線15に印加してメモリセルCの電圧値を調整し得る。このような調整によって不揮発性半導体記憶装置1では、各Ｐ型メモリウェルPW2に行列状に配置された複数のメモリセルCのうち、例えば第１列目のＰ型メモリウェルPW2にある選択メモリセルC1の電荷蓄積層にだけ電荷を蓄積させてデータを書き込むことができる。
なお、本発明における実施の形態においては、選択メモリセルC1の電荷蓄積層に電荷が蓄積された状態を、データが書き込まれた状態とし、当該電荷蓄積層に電荷が蓄積されていない状態を、データが消去された状態とするが、本発明はこれに限らず、選択メモリセルC1の電荷蓄積層に電荷が蓄積されていない状態を、データが書き込まれた状態とし、当該電荷蓄積層に電荷が蓄積された状態を、データが消去された状態としてもよい。
（１−２）データの書き込み動作
ここで、図１は、不揮発性半導体記憶装置1において、複数のユニット列2のうち、第１列目のユニット列2の第１行１列目に配置したメモリセルCをデータが書き込まれる選択メモリセルC1とし、その他全てのユニット列2のメモリセルCを非選択メモリセルC2としたときの各箇所の電圧値を示している。なお、ここでは、説明の便宜上、選択メモリセルC1が配置されたユニット列2を選択ユニット列2aと呼び、非選択メモリセルC2だけが配置されたユニット列2を非選択ユニット列2bと呼ぶ。また、選択ユニット列2aの電源ユニット4を選択電源ユニット4aと呼び、非選択ユニット列2bの電源ユニット4を非選択電源ユニット4bと呼ぶ。
さらに、共通配線として一対の共通ＰＭＯＳ制御線PGa（PGb,PGc,PGd）及び共通ＮＭＯＳ制御線NGa（NGb,NGc,NGd）が配置された行について、行中に選択メモリセルC1が配置された行を選択行3aと呼び、一方、行中に非選択メモリセルC2だけが配置された行を非選択行3bと呼ぶ。また、以下、選択ユニット列2aと選択行3aとが交差する第１領域AR1に着目して説明した後、選択ユニット列2aと非選択行3bとが交差する第２領域AR2、非選択ユニット列2bと選択行3a及び非選択行3bとが交差する第３領域AR3の順に着目して説明する。
（１−２−１）第１領域について
この場合、選択行3aでは、インバータ回路11によって、共通ＰＭＯＳ制御線PGa及び共通ＮＭＯＳ制御線NGaに、共通電圧として第２ＭＯＳ電源線VL2における0[V]の第２制御電圧が印加されている。また、選択電源ユニット4aには、第１電源線5aにユニット電圧として12[V]の書き込みゲート電圧（電荷蓄積ゲート電圧）が印加され、一方、第２電源線6aにユニット電圧として0[V]の書き込み禁止ゲート電圧（電荷蓄積禁止ゲート電圧）が印加されている。なお、この選択ユニット列2aでは、第１電源線5aが形成されたＮ型ウェルNW1に、第１電源線5aの電圧値と同じ12[V]が印加され、一方、第２電源線6aが形成されたＰ型ウェルPW1に第２電源線6aの電圧値と同じ0[V]が印加されている。
これにより、選択ユニット列2aの選択行3aに配置されたＰＭＯＳスイッチ8aは、共通ＰＭＯＳ制御線PGaからゲートに0[V]の第２制御電圧が印加され、かつ第１電源線5aからソースに12[V]の書き込みゲート電圧が印加されてオン状態となり、当該12[V]の書き込みゲート電圧をドレインから選択ワード線（選択メモリセルC1が接続されたワード線15）15aに印加し得るようになされている。
これに対して、選択ユニット列2aの選択行3aにて、このＰＭＯＳスイッチ8aと対をなすＮＭＯＳスイッチ9aは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第２制御電圧が印加され、第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該0[V]の書き込み禁止ゲート電圧を遮断し得るようになされている。かくして、この第１領域AR1の選択ワード線15aには、ＰＭＯＳスイッチ8aを介して12[V]の書き込みゲート電圧が印加され得るようになされている。
ここで、選択ユニット列2aのＰ型メモリウェルPW2には、0[V]が印加され、また、選択第１ビット線L1a及び選択第２ビット線L2aに0[V]の書き込み電圧が印加されている。これにより、選択第１ビット線L1a及び選択第２ビット線L2aに接続された選択メモリセルC1には、ＰＭＯＳスイッチ8aから選択ワード線15aを介して制御ゲートに12[V]の書き込みゲート電圧が印加され、かつ選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加され得る。かくして、選択メモリセルC1は、制御ゲートの電圧値がチャネル領域の電圧値に比して極めて大きくなり、その結果、量子トンネル効果が発生して、チャネル領域から電荷蓄積層に電荷が注入され得るようになされている。
これに対して、第１領域AR1の非選択メモリセルC2は、ＰＭＯＳスイッチ8aから選択ワード線15aを介して制御ゲートに12[V]の書き込みゲート電圧が印加されるものの、非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加されていることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。このように、第１領域AR1では、ＰＭＯＳスイッチ8aをオン動作させて、高電圧の書き込みゲート電圧を選択ワード線15aに印加し、当該選択ワード線15aに接続された選択メモリセルC1にて電荷蓄積層に電荷を注入され得るようになされている。
（１−２−２）第２領域について
次に、選択ユニット列2aと非選択行3bとが交わる第２領域AR2に着目して以下説明する。ここで非選択メモリセルC2だけが配置された非選択行3bでは、インバータ回路11によって、共通電圧として第１ＭＯＳ電源線VL1における12[V]の第１制御電圧が、共通ＰＭＯＳ制御線PGb（PGc,PGd）及び共通ＮＭＯＳ制御線NGb（NGc,NGd）に印加されている。これにより、例えば、選択ユニット列2aの非選択行3bに配置されたＰＭＯＳスイッチ8cは、共通ＰＭＯＳ制御線PGbからゲートに12[V]の第１制御電圧が印加され、かつ第１電源線5aからソースに12[V]の書き込みゲート電圧が印加されてオフ状態となり、当該12[V]の書き込みゲート電圧を遮断し得るようになされている。
一方、選択ユニット列2aの非選択行3bにてＰＭＯＳスイッチ8cと対をなすＮＭＯＳスイッチ9cは、共通ＮＭＯＳ制御線NGbからゲートに12[V]の第１制御電圧が印加され、第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該0[V]の書き込み禁止ゲート電圧を第２領域AR2の非選択ワード線（非選択メモリセルC2だけが接続されたワード線15）15cに印加し得るようになされている。かくして、この第２領域AR2の非選択ワード線15cには、ＮＭＯＳスイッチ9cを介して0[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
これにより、第２領域AR2において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された非選択メモリセルC2では、選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加されるものの、ＮＭＯＳスイッチ9cを介して非選択ワード線15cから制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生せずに、チャネル領域から電荷蓄積層に電荷が注入され得ない。
また、第２領域AR2において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2でも、ＮＭＯＳスイッチ9cを介して非選択ワード線15cから制御ゲートに0[V]の書き込み禁止ゲート電圧が印加され、非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せずに、チャネル領域から電荷蓄積層に電荷が注入され得ない。このように、第２領域AR2では、ＮＭＯＳスイッチ9cがオン動作することにより、低電圧の書き込み禁止ゲート電圧を非選択ワード線15cに印加し、当該非選択ワード線15cに接続された非選択メモリセルC2にて電荷蓄積層に電荷が注入されないようになされている。
（１−２−３）第３領域について
次に、非選択ユニット列2bの第３領域AR3に着目して以下説明する。この場合、非選択電源ユニット4bには、第１電源線5b及び第２電源線6bに6[V]の書き込み禁止ゲート電圧（電荷蓄積禁止ゲート電圧）が印加されている。また、この非選択ユニット列2bでは、第１電源線5bが形成されたＮ型ウェルNW1に12[V]が印加され、一方、第２電源線6bが形成されたＰ型ウェルPW1に0[V]が印加されている。ここで、非選択ユニット列2bの選択行3aでは、インバータ回路11によって、第２ＭＯＳ電源線VL2における0[V]の第２制御電圧が、共通ＰＭＯＳ制御線PGaと共通ＮＭＯＳ制御線NGaとに印加されている。
これにより、非選択ユニット列2bの選択行3aのＰＭＯＳスイッチ8bは、共通ＰＭＯＳ制御線PGaからゲートに0[V]の第２制御電圧が印加され、かつ第１電源線5bからソースに6[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該6[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。
一方、非選択ユニット列2bの選択行3aにて、このＰＭＯＳスイッチ8bと対をなすＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲート線に0[V]の第２制御電圧が印加され、かつ第２電源線6bからソースに6[V]の書き込み禁止ゲート電圧が印加されてオフ状態なり、当該6[V]の書き込み禁止ゲート電圧を遮断し得るようになされている。かくして、この第３領域AR3の選択行3aに配置された非選択ワード線15bには、ＰＭＯＳスイッチ8bを介して6[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
ここで、この非選択ユニット列2bでは、非選択第１ビット線L1c及び非選択第２ビット線L2cに6[V]の書き込み禁止電圧が印加されている。これにより、第３領域AR3の選択行3aに配置された非選択メモリセルC2では、ＰＭＯＳスイッチ8bを介して非選択ワード線15bから制御ゲートに6[V]の書き込み禁止ゲート電圧が印加され、かつ非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端にも6[V]の書き込み禁止電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
次に、第３領域AR3の非選択行3bについて着目する。この場合、非選択行3bでは、インバータ回路11によって、第１ＭＯＳ電源線VL1における12[V]の第１制御電圧が、共通ＰＭＯＳ制御線PGbと共通ＮＭＯＳ制御線NGbとに印加されている。これにより、非選択ユニット列2bの非選択行3bのＰＭＯＳスイッチ8dは、共通ＰＭＯＳ制御線PGbからゲートに12[V]の第１制御電圧が印加され、かつ第１電源線5bからソースに6[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該6[V]の書き込み禁止ゲート電圧を遮断し得るようになされている。
これに対して、非選択ユニット列2bの非選択行3bにて、このＰＭＯＳスイッチ8dと対をなすＮＭＯＳスイッチ9dは、共通ＮＭＯＳ制御線NGbからゲート線に12[V]の第１制御電圧が印加され、かつ第２電源線6bからソースに6[V]の書き込み禁止ゲート電圧が印加されてオン状態なり、当該6[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。かくして、この第３領域AR3の非選択行3bに配置された非選択ワード線15dには、ＮＭＯＳスイッチ9dを介して6[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
かくして、第３領域AR3の非選択行3bに配置された非選択メモリセルC2では、ＮＭＯＳスイッチ9dから非選択ワード線15dを介して制御ゲートに6[V]の書き込み禁止ゲート電圧が印加され、かつ非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に6[V]の書き込み禁止電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなくチャネル領域から電荷蓄積層に電荷が注入され得ない。
このように、非選択電源ユニット4bには、選択電源ユニット4aに設けられた第１電源線5a及び第２電源線6aとは別に、独立した第１電源線5b及び第２電源線6bが設けられており、隣接する第１領域AR1に印加される12[V]の書き込みゲート電圧とは別に、第３領域AR3における選択行3a及び非選択行3bの各非選択ワード線15b,15dに対して6[V]の書き込み禁止ゲート電圧を印加し得る。かくして、第３領域AR3は、選択ユニット列2aに拘束されることなく、非選択ワード線15b,15dに印加される書き込み禁止ゲート電圧と、非選択第１ビット線L1c及び非選択第２ビット線L2cに印加される書き込み禁止電圧と、Ｐ型メモリウェルPW2に印加される電圧とを全て6[V]の同電圧に設置し得る。
（１−３）動作及び効果
以上の構成において、不揮発性半導体記憶装置1では、行列状に形成された複数のワード線15と、各ワード線15に連結された複数のメモリセルCと、複数のメモリセルCに選択的な電圧を印加し得る第１ビット線L1及び第２ビット線L2と、各ワード線列にそれぞれ対応して設けられた複数の電源ユニット4とを備え、ワード線15毎に一対のＰＭＯＳスイッチ8a（8b,8c,8d,…）及びＮＭＯＳスイッチ9a（9b,9c,9d,…）がそれぞれ各電源ユニット4に設けられている。
また、この不揮発性半導体記憶装置1では、ワード線行単位で共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdが設けられており、共通ＰＭＯＳ制御線PGa（PGb）によって同一行のＰＭＯＳスイッチ8a,8b（8c,8d）に第１ＰＭＯＳ制御電圧又は第２ＰＭＯＳ制御電圧を印加し、共通ＮＭＯＳ制御線NGa（NGb）によって同一行のＮＭＯＳスイッチ9a,9b（9c,9d）に第１ＮＭＯＳ制御電圧又は第２ＮＭＯＳ制御電圧を印加する。
さらに、この不揮発性半導体記憶装置1では、書き込みゲート電圧又は書き込み禁止ゲート電圧が印加される第１電源線5a,5bと、書き込み禁止ゲート電圧が印加される第２電源線6a,6bとが各電源ユニット4毎に設けられており、第１電源線5a,5bが各ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）を介してワード線15に接続され、第２電源線6a,6bが各ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）を介してワード線15に接続されている。
そして、この不揮発性半導体記憶装置1では、データ書き込み時、各電源ユニット4毎に、共通ＰＭＯＳ制御線PGa〜PGd及び第１電源線5a（5b）の電圧差により各ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）をオンオフ動作させるとともに、共通ＮＭＯＳ制御線NGa〜NGd及び第２電源線6a（6b）の電圧差により各ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）もオンオフ動作させることにより、各Ｐ型メモリウェルPW2毎に書き込みゲート電圧又は書き込み禁止ゲート電圧を個別に印加する。かくして、不揮発性半導体記憶装置1では、一のワード線列に印加される電圧に拘束されることなく、他のワード線列にて、書き込み禁止ゲート電圧の電圧値や、そのときのＰ型メモリウェルPW2に印加される電圧値、非選択第１ビット線L1c及び非選択第２ビット線L2cの電圧値を、例えば非選択メモリセルC2にてディスターブの発生を抑制し得る電圧値にそれぞれ自由に設定できる。
この実施の形態の場合、非選択電源ユニット4bでは、例えば選択ユニット列2aの選択ワード線15aに印加される12[V]の書き込みゲート電圧に拘束されることなく、非選択ユニット列2bにおける各非選択ワード線15b,15dに印加する書き込み禁止ゲート電圧を6[V]の低電圧に設定し得、さらにＰ型メモリウェルPW2の電圧値や、非選択第１ビット線L1c、非選択第２ビット線L2cの電圧値を全て同電圧の6[V]に設定できるので、仮に選択ユニット列2aにて選択メモリセルC1に対するデータの書き込み動作が繰り返されたとしても、非選択ユニット列2bの各非選択メモリセルC2に影響がなくディスターブの発生を抑制し得る。
また、不揮発性半導体記憶装置1では、ユニット配線として第１電源線5a,5b及び第２電源線6a,6bが電源ユニット4毎にそれぞれ個別に設けられているものの、各電源ユニット4間が共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdにより接続されており、これら共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdに印加する電圧値を調整することで、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）及びＮＭＯＳスイッチ9a,9c,…（9b,9d,…）をオンオフ動作させ、全てのワード線15の中から選択ワード線15aを選択的に決定できる。かくして、この不揮発性半導体記憶装置1では、ワード線列毎（Ｐ型メモリウェルPW2毎）にそれぞれ独立した行方向アドレスデコーダを設ける必要がなく、従来同様に小型化を図ることができる。
（２）第２の実施の形態
（２−１）データの書き込み動作
図１との対応部分に同一符号を付して示す図２において、21は第２の実施の形態による不揮発性半導体記憶装置を示し、図１に示した第１ＭＯＳ電源線VL1及び第２ＭＯＳ電源線VL2に替えて、第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4と、第１ＮＭＯＳ電源線VL5及び第２ＮＭＯＳ電源線VL6とを設けた点で、上述した第１の実施の形態による不揮発性半導体記憶装置1とは相違している。実際上、この不揮発性半導体記憶装置21は、第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4が列方向に延設されており、これら第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4と並走するようにして第１ＮＭＯＳ電源線VL5及び第２ＮＭＯＳ電源線VL6も列方向に延設された構成を有する。
第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4には、複数の第１インバータ回路24が接続されており、各第１インバータ回路24の出力部にそれぞれ共通ＰＭＯＳ制御線PGa,PGb,PGc,PGdだけが接続されている。各第１インバータ回路24は、第１ＰＭＯＳ電源線VL3に印加されている第１ＰＭＯＳ制御電圧と、第２ＰＭＯＳ電源線VL4に印加されている第２ＰＭＯＳ制御電圧のいずれか一方を行毎に選択し、これを共通ＰＭＯＳ制御線PGa,PGb,PGc,PGdに印加し得るようになされている。
また、第１ＮＭＯＳ電源線VL5及び第２ＮＭＯＳ電源線VL6にも、複数の第２インバータ回路25が接続されており、各第２インバータ回路25の出力部に共通ＮＭＯＳ制御線NGa,NGb,NGc,NGdだけが接続されている。各第２インバータ回路25は、第１ＮＭＯＳ電源線VL5に印加されている第１ＮＭＯＳ制御電圧と、第２ＮＭＯＳ電源線VL6に印加されている第２ＮＭＯＳ制御電圧のいずれか一方を行毎に選択し、これを共通ＮＭＯＳ制御線NGa,NGb,NGc,NGdに印加し得るようになされている。
ここで図２は、上述した第１実施の形態と同様に、複数のメモリセルCのうち、第１列目のユニット列2における第１行１列目のメモリセルCを、データが書き込まれる選択メモリセルC1とし、その他全てのユニット列2のメモリセルCを非選択メモリセルC2としたときの各箇所の電圧値を示している。この場合、第１ＰＭＯＳ電源線VL3には12[V]の第１ＰＭＯＳ制御電圧が印加されているとともに、第２ＰＭＯＳ電源線VL4には4[V]の第２ＰＭＯＳ制御電圧が印加されている。また、第１ＮＭＯＳ電源線VL5には8[V]の第１ＮＭＯＳ制御電圧が印加されているとともに、第２ＮＭＯＳ電源線VL6には0[V]の第２ＮＭＯＳ制御電圧が印加されている。
（２−１−１）第１領域について
ここでは、先ず初めに第１領域AR1に着目して説明した後、第２領域AR2、第３領域AR3の順に説明する。この場合、選択ユニット列2aの選択電源ユニット4aには、第１電源線5aにユニット電圧として12[V]の書き込みゲート電圧が印加され、他方の第２電源線6aにユニット電圧として0[V]の書き込み禁止ゲート電圧が印加されている。この際、選択メモリセルC1が配置された選択行3aでは、第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4に接続された第１インバータ回路24によって、共通電圧として第２ＰＭＯＳ電源線VL4における4[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。
これにより、選択ユニット列2aの選択行3aに配置されたＰＭＯＳスイッチ8aは、共通ＰＭＯＳ制御線PGaからゲートに4[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに12[V]の書き込みゲート電圧が印加されてオン状態となり、ドレインから選択ワード線15aへ当該12[V]の書き込みゲート電圧を印加し得るようになされている。
ここで、選択ユニット列2aでは、選択メモリセルC1に接続された選択第１ビット線L1a及び選択第２ビット線L2aに0[V]の書き込み電圧が印加され、非選択メモリセルC2が接続された非選択第１ビット線L1b及び非選択第２ビット線L2bに6[V]の書き込み禁止電圧が印加されている。これにより、第１領域AR1において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された選択メモリセルC1では、選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加され、かつＰＭＯＳスイッチ8aを介して選択ワード線15aから制御ゲートに12[V]の書き込みゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生して、チャネル領域から電荷蓄積層に電荷が注入され得る。
一方、第１領域AR1において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2では、ＰＭＯＳスイッチ8aを介して選択ワード線15aから制御ゲートに12[V]の書き込みゲート電圧が印加されるものの、非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
因みに、この際、選択行3aでは、第１ＮＭＯＳ電源線VL5及び第２ＮＭＯＳ電源線VL6に接続された第２インバータ回路25によって、共通電圧として第２ＮＭＯＳ電源線VL6における0[V]の第２ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGaに印加されている。これにより、選択ユニット列2aの選択行3aに配置されたＮＭＯＳスイッチ9aは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aから一端に0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。かくして、上述したように第１領域AR1の選択ワード線15aには、ＰＭＯＳスイッチ8aを介して12[V]の書き込みゲート電圧が印加され得るようになされている。
このように、第２の実施の形態による不揮発性半導体記憶装置21は、選択ユニット列2aの選択行3aにて、ＰＭＯＳスイッチ8aをオン動作させる際、当該ＰＭＯＳスイッチ8aにおいて、ゲートに印加される第２ＰＭＯＳ制御電圧（4[V]）と、ソースに印加される書き込みゲート電圧（12[V]）との電圧差を、第１の実施の形態よりも低い8[V]以下に設定し得るようになされている。
（２−１−２）第２領域について
次に、選択ユニット列2aにおける非選択行3bの第２領域AR2について着目する。この場合、非選択メモリセルC2だけが配置された非選択行3bでは、第１インバータ回路24によって、共通電圧として第１ＰＭＯＳ電源線VL3における12[V]の第１ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、選択ユニット列2aの非選択行3bに配置されたＰＭＯＳスイッチ8cは、共通ＰＭＯＳ制御線PGbからゲートに12[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに12[V]の書き込みゲート電圧が印加されてオフ状態となり、この書き込みゲート電圧を遮断し得るようになされている。
この際、非選択行3bでは、第２インバータ回路25によって、共通電圧として第１ＮＭＯＳ電源線VL5における8[V]の第１ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、選択ユニット列2aの非選択行3bに配置されたＮＭＯＳスイッチ9cでは、共通ＮＭＯＳ制御線NGbからゲートに8[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該0[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15cへ印加し得るようになされている。
かくして、第２の実施の形態による不揮発性半導体記憶装置21は、選択ユニット列2aの非選択行3bにて、ＮＭＯＳスイッチ9cをオン動作させる際、当該ＮＭＯＳスイッチ9cにおいて、ゲートに印加される第１ＮＭＯＳ制御電圧（8[V]）と、ソースに印加される書き込み禁止ゲート電圧（0[V]）との電圧差を、第１の実施の形態よりも低い8[V]以下に設定し得るようになされている。
ここで、第２領域AR2において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された非選択メモリセルC2は、これら選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加されるものの、ＮＭＯＳスイッチ9cを介して非選択ワード線15cから制御ゲートに同じく0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
また、第２領域AR2において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2でも、これら非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつＮＭＯＳスイッチ9cを介して非選択ワード線15cから制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
（２−１−３）第３領域について
次に、非選択ユニット列2bにおける第３領域AR3について着目する。この場合、非選択ユニット列2bの非選択電源ユニット4bには、第１電源線5b及び第２電源線6bにそれぞれ6[V]の書き込み禁止ゲート電圧が印加されている。また、選択行3aでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における4[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。これにより、非選択ユニット列2bの選択行3aに配置されたＰＭＯＳスイッチ8bは、共通ＰＭＯＳ制御線PGaからゲートに4[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに6[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15bへ印加し得るようになされている。
ここで、非選択ユニット列2bでは、非選択第１ビット線L1c及び非選択第２ビット線L2cに6[V]の書き込み禁止電圧が印加されている。これにより、第３領域AR3の選択行3aに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に6[V]の書き込み電圧が印加され、かつＰＭＯＳスイッチ8bを介して非選択ワード線15bから制御ゲートに6[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生せずに、チャネル領域から電荷蓄積層に電荷が注入され得ない。
なお、非選択ユニット列2bの選択行3aに配置されたＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに6[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。かくして、第３領域AR3の選択行3aに配置された非選択ワード線15bには、ＰＭＯＳスイッチ8bを介して6[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
一方、非選択行3bでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における12[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、非選択ユニット列2bの非選択行3bに配置されたＰＭＯＳスイッチ8dは、共通ＰＭＯＳ制御線PGb,PGc,PGdからゲートに12[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに6[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
この際、非選択行3bでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における8[V]の第１ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、非選択ユニット列2bの非選択行3bに配置されたＮＭＯＳスイッチ9dでは、共通ＮＭＯＳ制御線NGb（NGc,NGd）からゲートに8[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに6[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該書き込み禁止ゲート電圧を非選択ワード線15dへ印加し得るようになされている。かくして、第３領域AR3の非選択行3bに配置された非選択ワード線15dには、ＮＭＯＳスイッチ9dを介して6[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつＮＭＯＳスイッチ9dを介して非選択ワード線15dから制御ゲートに6[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
このようにして、第２の実施の形態による不揮発性半導体記憶装置21では、複数のメモリセルCのうち、第１列目の選択ユニット列2aの選択メモリセルC1だけにデータが書き込まれ、それ以外の非選択ユニット列2bの全ての非選択メモリセルC2にはデータが書き込まれない状態となり得る。
（２−２）データの消去動作
次に、この不揮発性半導体記憶装置21において、メモリセルCのデータを消去する際の電圧印加について以下説明する。図２との対応部分に同一符号を付して示す図３は、データの消去動作を行う第２の実施の形態による不揮発性半導体記憶装置27を示し、複数のメモリセルCのうち、第１領域AR1にある全てのメモリセルCのデータを消去し、それ以外の全てのメモリセルCについてはデータを消去しないときの各箇所の電圧値を示している。この場合、第１ＰＭＯＳ電源線VL3には、データ書き込み時と異なる10[V]の第１ＰＭＯＳ制御電圧が印加されているとともに、第２ＰＭＯＳ電源線VL4には、データ書き込み時と同じ4[V]の第２ＰＭＯＳ制御電圧が印加されている。また、第１ＮＭＯＳ電源線VL5には、データ書き込み時と同じ8[V]の第１ＮＭＯＳ制御電圧が印加されているとともに、第２ＮＭＯＳ電源線VL6にも、データ書き込み時と同じ0[V]の第２ＮＭＯＳ制御電圧が印加されている。
（２−２−１）第１領域について
ここでは、先ず初めに第１領域AR1に着目して説明した後、第２領域AR2、第３領域AR3の順に説明する。この場合、データを消去するメモリセル（以下、これを消去メモリセルと呼ぶ）C3が配置された選択ユニット列2aの選択電源ユニット4aには、第１電源線5aに10[V]の非消去ゲート電圧が印加され、他方の第２電源線6aに0[V]の消去ゲート電圧が印加されている。この際、選択行3aでは、第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4に接続された第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における10[V]の第１ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGaに印加されている。これにより、選択ユニット列2aの選択行3aに配置されたＰＭＯＳスイッチ8aは、共通ＰＭＯＳ制御線PGaからゲートに10[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに10[V]の非消去ゲート電圧が印加されてオフ状態となり、当該非消去ゲート電圧を遮断し得るようになされている。
また、選択行3aでは、第１ＮＭＯＳ電源線VL5及び第２ＮＭ電源線VL6に接続された第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における8[V]の第１ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGaに印加されている。これにより、選択ユニット列2aの選択行3aに配置されたＮＭＯＳスイッチ9aは、共通ＮＭＯＳ制御線NGaからゲートに8[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに0[V]の消去ゲート電圧が印加されてオン状態となり、当該消去ゲート電圧をドレインから選択ワード線15aに印加し得るようになされている。かくして、データの消去時、第１領域AR1の選択ワード線15aには、ＮＭＯＳスイッチ9aを介して0[V]の消去ゲート電圧が印加され得るようになされている。
ここで、選択ユニット列2aには、複数のメモリセルCが形成されたＰ型メモリウェルPW2に10[V]が印加されているとともに、選択第１ビット線L1d及び選択第２ビット線L2dに10[V]の消去電圧が印加されている。これにより、第１領域AR1における各消去メモリセルC3には、選択ワード線15aから制御ゲートに0[V]の消去ゲート電圧が印加され、かつ選択第１ビット線L1d及び選択第２ビット線L2dから一端及び他端に10[V]の消去電圧が印加され得る。かくして、各消去メモリセルC3は、チャネル領域側の電圧値が制御ゲート側の電圧値よりも極めて大きくなり、電荷蓄積層内に蓄積された電荷が電圧の高いチャネル領域に引き込まれて、当該電荷蓄積層から電荷が引き抜かれることで、データを消去し得るようになされている。
（２−２−２）第２領域について
次に、選択ユニット列2aにおける非選択行3bの第２領域AR2について着目する。この場合、データが消去されないメモリセル（以下、これを非消去メモリセルと呼ぶ）C4が配置された非選択行3bでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における4[V]の第２ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、選択ユニット列2aの非選択行3bに配置されたＰＭＯＳスイッチ8cは、共通ＰＭＯＳ制御線PGbからゲートに4[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに10[V]の非消去ゲート電圧が印加されてオン状態となり、この非消去ゲート電圧をドレインから非選択ワード線15cに印加し得るようになされている。
これにより、第２領域AR2に配置された非消去メモリセルC4では、選択第１ビット線L1d及び選択第２ビット線L2dから10[V]の消去電圧が印加されているものの、ＰＭＯＳスイッチ8cを介して非選択ワード線15cから制御ゲートに10[V]の非消去ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、電荷蓄積層内から電荷が引き抜かれることもなく、電荷蓄積層内の電荷状態を維持し得るようになされている。
因みに、この際、非選択行3bでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における0[V]の第２ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、選択ユニット列2aの非選択行3bに配置された各ＮＭＯＳスイッチ9cは、共通ＮＭＯＳ制御線NGbからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに0[V]の消去ゲート電圧が印加されてオフ状態となり、当該0[V]の消去ゲート電圧を遮断し得るようになされている。かくして、データの消去時、第２領域AR2の非選択ワード線15cには、ＰＭＯＳスイッチ8cを介して10[V]の非消去ゲート電圧が印加され得るようになされている。
（２−２−３）第３領域について
次に、非選択ユニット列2bにおける第３領域AR3について着目する。この場合、非選択ユニット列2bの非選択電源ユニット4bには、第１電源線5b及び第２電源線6bにそれぞれ6[V]の非消去ゲート電圧が印加されている。ここで、この選択行3aでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における10[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。これにより、非選択ユニット列2bの選択行3aに配置されたＰＭＯＳスイッチ8bは、共通ＰＭＯＳ制御線PGaからゲートに10[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに6[V]の非消去ゲート電圧が印加されてオフ状態となり、当該非消去ゲート電圧を遮断し得るようになされている。
このとき、選択行3aでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における8[V]の第１ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NG1に印加されている。これにより、非選択ユニット列2bの選択行3aに配置されたＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲートに8[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに6[V]の非消去ゲート電圧が印加されてオン状態となり、当該非消去ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。かくして、データの消去時、第３領域AR3のうち選択行3aに配置された非選択ワード線15bには、ＮＭＯＳスイッチ9bを介して6[V]の非消去ゲート電圧が印加され得るようになされている。
ここで、非選択ユニット列2bには、非選択第１ビット線L1e及び非選択第２ビット線L2eにそれぞれ6[V]の非消去電圧が印加されている。これにより、第３領域AR3の選択行3aに配置された非消去メモリセルC4には、非選択第１ビット線L1e及び非選択第２ビット線L2eから6[V]の非消去電圧が一端及び他端に印加され、かつＮＭＯＳスイッチ9bを介して非選択ワード線15bから制御ゲートに6[V]の非消去ゲート電圧が印加され得る。かくして、第３領域AR3の選択行3aに配置された非消去メモリセルC4は、制御ゲート及びチャネル領域間が同電圧となり、その結果、電荷蓄積層内から電荷が引き抜かれることもなく、電荷蓄積層内の電荷状態を維持し得る。
また、この際、非選択行3bでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における4[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、非選択ユニット列2bの非選択行3bに配置されたＰＭＯＳスイッチ8dは、共通ＰＭＯＳ制御線PGbからゲートに4[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに6[V]の非消去ゲート電圧が印加されてオン状態となり、当該非消去ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非消去メモリセルC4には、非選択第１ビット線L1e及び非選択第２ビット線L2eから一端及び他端に6[V]の非消去電圧が印加され、かつＰＭＯＳスイッチ8dを介して非選択ワード線15dから制御ゲートに6[V]の非消去ゲート電圧が印加され得る。かくして、第３領域AR3における非選択行3bの非消去メモリセルC4は、制御ゲート及びチャネル領域間が同電圧となり、その結果、電荷蓄積層内から電荷が引き抜かれることもなく、電荷蓄積層内の電荷状態を維持し得る。
因みに、この際、非選択行3bでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における0[V]の第２ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、非選択ユニット列2bの非選択行3bに配置された各ＮＭＯＳスイッチ9dは、共通ＮＭＯＳ制御線NGbからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに6[V]の消去ゲート電圧が印加されてオフ状態となり、当該消去ゲート電圧を遮断し得るようになされている。かくして、データの消去時、第３領域AR3の非選択行3bに配置された非選択ワード線15dには、ＰＭＯＳスイッチ8dを介して6[V]の非消去ゲート電圧が印加され得るようになされている。このようにして不揮発性半導体記憶装置27は、各箇所の電圧値を調整することにより、選択ユニット列2aの選択行3aに配置された消去メモリセルC3のデータだけを一括して消去し得るようになされている。
（２−３）動作及び効果
以上の構成において、この不揮発性半導体記憶装置21でも、上述した第１の実施の形態と同様の効果を得ることができる。すなわち、不揮発性半導体記憶装置21でも、例えば選択ユニット列2aの選択ワード線15aに印加される12[V]の書き込みゲート電圧に拘束されることなく、非選択ユニット列2bの非選択ワード線15b,15dに印加される書き込み禁止ゲート電圧を6[V]に設定し得、さらにＰ型メモリウェルPW2の電圧値や、非選択第１ビット線L1c、非選択第２ビット線L2cの電圧値を全て同電圧に設定できることから、仮に選択ユニット列2aにて選択メモリセルC1に対するデータの書き込み動作が繰り返されたとしても、非選択ユニット列2bの各非選択メモリセルC2におけるディスターブの発生を抑制し得る。
また、不揮発性半導体記憶装置21では、第１電源線5a,5b及び第２電源線6a,6bが電源ユニット4毎にそれぞれ個別に設けられているものの、各電源ユニット4間が共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdにより接続されており、これら共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdに印加される電圧値を調整することで、各電源ユニット4のＰＭＯＳスイッチ8a,8b,8c,8d,…及びＮＭＯＳスイッチ9a,9b,9c,9d,…をオンオフ動作させ、複数のワード線15の中から選択ワード線15aを選択的に決定できる。かくして、この不揮発性半導体記憶装置21でも、ワード線列（Ｐ型メモリウェルPW2）毎にそれぞれ独立した行方向アドレスデコーダを設ける必要がなく、従来同様に小型化を図ることができる。
これに加えて、この第２の実施の形態による不揮発性半導体記憶装置21では、第１ＰＭＯＳ電源線VL3又は第２ＰＭＯＳ電源線VL4のいずれか一方の制御電圧（第１ＰＭＯＳ制御電圧又は第２ＰＭＯＳ制御電圧）を、共通ＰＭＯＳ制御線PGa〜PGdを介して各ＰＭＯＳスイッチ8a,8b,8c,8d,…に印加し、これとは別に、第１ＮＭＯＳ電源線VL5又は第２ＮＭＯＳ電源線VL6のいずれか一方の制御電圧（第１ＮＭＯＳ制御電圧又は第２ＮＭＯＳ制御電圧）を、共通ＮＭＯＳ制御線NGa〜NGdを介して各ＮＭＯＳスイッチ9a,9b,9c,9d,…に印加している。
このように不揮発性半導体記憶装置21では、これらＰＭＯＳスイッチ8a,8b,8c,8d,…及びＮＭＯＳスイッチ9a,9b,9c,9d,…に印加する電源系を分離したことで、データ書き込み時、ＰＭＯＳスイッチ8a,8b,8c,8d,…をオンオフ動作させるのに必要となる制御電圧に拘束されることなく、ＮＭＯＳスイッチ9a,9b,9c,9d,…をオンオフ動作させる制御電圧を自由に設定できるようになり、これらＰＭＯＳスイッチ8a,8b,8c,8d,…とＮＭＯＳスイッチ9a,9b,9c,9d,…とをそれぞれオンオフ動作させるのに必要となる制御電圧の最大電圧差を、第１の実施の形態よりも低い8[V]以下に設定できる。
因みに、図１に示すような第１の実施の形態による不揮発性半導体記憶装置1では、例えばデータ書き込み時やデータ消去時、共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdにフル振幅で12[V]（12[V]/0[V])の電圧差があることから、ＰＭＯＳスイッチ8a,8b,8c,8d,…やＮＭＯＳスイッチ9a,9b,9c,9d,…でも、この12[V]の電圧差に対する耐圧構造が必要となる。具体的には、例えばゲート絶縁膜の許容電界を7[MV/cm]とすると、ゲート絶縁膜の膜厚を18[nm]以上としたＰＭＯＳスイッチ8a,8b,8c,8d,…やＮＭＯＳスイッチ9a,9b,9c,9d,…をも用いる必要があった。
これに対して、図２に示す不揮発性半導体記憶装置21では、データ書き込み時やデータ消去時、ＰＭＯＳスイッチ8a,8b,8c,8d,…及びＮＭＯＳスイッチ9a,9b,9c,9d,…がオンオフ動作する際の最大電圧差を8[V]以下に設定できることから、ゲート絶縁膜の膜厚を12[nm]まで薄膜化させたＰＭＯＳスイッチ8a,8b,8c,8d,…及びＮＭＯＳスイッチ9a,9b,9c,9d,…を用いることができる。
また、これと同時に、この不揮発性半導体記憶装置21では、第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4の駆動回路や、第１ＮＭＯＳ電源線VL5及び第２ＮＭＯＳ電源線VL6の駆動回路にかかる電圧の電圧差も8[V]以下となり、ＰＭＯＳスイッチ8a,8b,8c,8d,…やＮＭＯＳスイッチ9a,9b,9c,9d,…と同様に、周辺回路についてもゲート絶縁膜の膜厚を薄くしたトランジスタ構造とすることができる。
なお、その一方で、ＮＭＯＳスイッチ9a,9b,9c,9d,…において、制御ゲートとチャネル領域間の電界が抑えられるものの、最大電圧振幅が12[V]（書き込みゲート電圧12[V] - 最小の書き込み禁止ゲート電圧0[V]=最大電圧振幅12[V]）であるワード線15と接続されたドレインでは、12[V]の耐圧構造が必要となる。このため、ＮＭＯＳスイッチ9a,9b,9c,9d,…では、薄膜のトランジスタを採用し得るものの、ワード線15が接続されるドレインに高耐圧構造を設けたトランジスタが用いられる（これについては、後段の「（１１）ＮＭＯＳスイッチの耐圧構造について」において説明する）。
また、この非選択電源ユニット4bでは、データ書き込み時、ＰＭＯＳスイッチ8b,8d,…が形成されるＮ型ウェルNW1に12[V]が印加されているものの、このＰＭＯＳスイッチ8b,8d,…のドレインに接続される各非選択ワード線15b,15d,…に僅かに電圧値が高い6[V]の書き込み禁止ゲート電圧を印加して、これらＰＭＯＳスイッチ8b,8d,…のドレインと、Ｎ型ウェルNW1との間の電圧差を6[V]と比較的小さくするようにしたことから、その分、ＰＭＯＳスイッチ8b,8d,…に対する電圧負担が軽減され、ＰＭＯＳスイッチ8b,8d,…の信頼性を向上できる。
（３）第３の実施の形態
（３−１）データの書き込み動作
図２との対応部分に同一符号を付して示す図４において、31は第３の実施の形態による不揮発性半導体記憶装置を示し、この不揮発性半導体記憶装置31は、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）及びＮＭＯＳスイッチ9a,9c,…（9b,9d,…）に加えて、各行毎に補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）を各電源ユニット34に設け、データの書き込み時、非選択ユニット列32bにて各非選択ワード線15b,15d,…に0[V]の書き込み禁止ゲート電圧を、補助ＮＭＯＳスイッチ36b,36d,…により印加させるようにした点で、上述した第２の実施の形態による不揮発性半導体記憶装置21と相違している。
そして、第３の実施の形態による不揮発性半導体記憶装置31では、このような構成を有していることにより、これらＰＭＯＳスイッチ8a,8c,…（8b,8d,…）とＮＭＯＳスイッチ9a,9c,…（9b,9d,…）とをそれぞれオンオフ動作させるのに必要となる制御電圧の最大電圧差を、第２の実施の形態よりも一段と低い6[V]以下に設定し得るようになされている。
ここで、図４は、上述した第２の実施の形態による不揮発性半導体記憶装置21と同様に、複数のメモリセルCのうち、第１列目のユニット列32における第１行１列目のメモリセルCを、データが書き込まれる選択メモリセルC1とし、その他全てのユニット列32のメモリセルCを、非選択メモリセルC2としたときの各箇所の電圧値を示している。この場合、第１ＰＭＯＳ電源線VL3には、上述した第２の実施の形態と同じ、12[V]の第１ＰＭＯＳ制御電圧が印加されるものの、第２ＰＭＯＳ電源線VL4には、上述した第２の実施の形態よりも高い6[V]の第２ＰＭＯＳ制御電圧が印加されており、これら第１ＰＭＯＳ制御電圧と第２ＮＭＯＳ制御電圧との電圧差は、上述した第２の実施の形態よりも小さい6[V]となっている。
これにより、これら第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4に第１インバータ回路24を介して接続された共通ＰＭＯＳ制御線PGa〜PGdには、当該第１インバータ回路24によって、非選択行3bのとき12[V]の第１ＰＭＯＳ制御電圧が印加され、一方、選択行3aのとき6[V]の第２ＰＭＯＳ制御電圧が印加され得る。このように共通ＰＭＯＳ制御線PGa〜PGdは、選択行3aのときと、非選択行3bのときとの電圧振幅が6[V]（すなわち、12[V]-6[V]）に設定され、当該電圧振幅の小振幅化が図られている。これにより、共通ＰＭＯＳ制御線PGa〜PGdに接続されたＰＭＯＳスイッチ8a,8c,…（8b,8d,…）では、選択行3a及び非選択行3bでのゲートにおける電圧振幅の小振幅化が図られ、その分、ゲート絶縁膜を薄膜化し得る。
これに対して、第２ＮＭＯＳ電源線VL6には、上述した第２の実施の形態と同様に0[V]の第２ＮＭＯＳ制御電圧が印加されているものの、第１ＮＭＯＳ電源線VL5には、上述した第２の実施の形態よりも低い6[V]の第１ＮＭＯＳ制御電圧が印加されており、これら第１ＮＭＯＳ制御電圧と第２ＮＭＯＳ制御電圧との電圧差は、上述した第２の実施の形態よりも小さい6[V]になっている。
これにより、これら第１ＮＭＯＳ電源線VL5及び第２ＮＭＯＳ電源線VL6に第２インバータ回路25を介して接続された共通ＮＭＯＳ制御線NGa〜NGdには、当該第２インバータ回路25によって、非選択行3bのとき6[V]の第１ＮＭＯＳ制御電圧が印加され、一方、選択行3aのとき0[V]の第２ＮＭＯＳ制御電圧が印加され得る。このように共通ＮＭＯＳ制御線NGa〜NGdは、選択行3aのときと、非選択行3bのときとの電圧振幅が6[V]（すなわち、6[V]-0[V]）に設定し得ることから、当該電圧振幅の小振幅化が図られている。これにより、共通ＮＭＯＳ制御線NGa〜NGdに接続されたＮＭＯＳスイッチ9a,9c,…（9b,9d,…）では、選択行3a及び非選択行3bでのゲートにおける電圧振幅の小振幅化が図られ、その分、ゲート絶縁膜を薄膜化し得る。
かかる構成に加えて、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）が形成されたＰ型ウェルPW1には、当該ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）と対応させてトランジスタ構成の補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）が形成されている。また、このＰ型ウェルPW1には、列方向に延びる第２電源線6a（6b）に加えて、当該第２電源線6a（6b）と並走するようにして同じく列方向に延びる補助ＭＯＳ電源線7a（7b）が設けられている。補助ＭＯＳ電源線7a（7b）は、電源ユニット34内に配置された各補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）の制御ゲートに接続され、これら電源ユニット34内の補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）に所定の補助制御電圧を一律に印加し得るようになされている。
実際上、選択ユニット列32aに配置された補助ＮＭＯＳスイッチ36a,36c,…には、0[V]の補助制御電圧が補助ＭＯＳ電源線7aからゲートに印加され、一方、非選択ユニット列32bに配置された補助ＮＭＯＳスイッチ36b,36d,…には、6[V]の補助制御電圧が補助ＭＯＳ電源線7bからゲートに印加され得る。また、各補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）には、ソースに第２電源線6a（6b）が接続されているとともに、ドレインにワード線15が接続されており、第２電源線6a（6b）からソースに書き込み電圧又は書き込み禁止電圧が印加され得る。
（３−１−１）第１領域について
ここで、先ず初めに第１領域AR1に着目すると、選択ユニット列32aの選択電源ユニット34aには、第１電源線5aに12[V]の書き込みゲート電圧が印加され、他方の第２電源線6aに0[V]の書き込み禁止ゲート電圧が印加されている。この際、選択行3aでは、１インバータ回路24によって、共通電圧として第２ＰＭＯＳ電源線VL4における6[V]の第２ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGaに印加されている。
これにより、選択ユニット列32aの選択行3aに配置されたＰＭＯＳスイッチ8aは、共通ＰＭＯＳ制御線PGaからゲートに6[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに12[V]の書き込みゲート電圧が印加されてオン状態となり、当該12[V]の書き込みゲート電圧をドレインから選択ワード線15aに印加し得るようになされている。かくして、第１領域AR1において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された選択メモリセルC1では、選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加され、選択ワード線15aから制御ゲートに12[V]の書き込みゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。
このように、第３の実施の形態による不揮発性半導体記憶装置31は、選択ユニット列32aの選択行3aにてＰＭＯＳスイッチ8aをオン動作させる際、当該ＰＭＯＳスイッチ8aにおいて、ゲートに印加される第２ＰＭＯＳ制御電圧（6[V]）と、ソースに印加される書き込みゲート電圧（12[V]）との電圧差を、第２の実施の形態よりも一段と低い6[V]以下に設定し得るようになされている。
なお、第１領域AR1における他の非選択メモリセルC2では、上述した第１の実施の形態と同様に、非選択第１ビット線L1b及び非選択第２ビット線L2bから6[V]の書き込み禁止電圧が一端及び他端に印加されることから、選択ワード線15aから制御ゲートに12[V]の書き込みゲート電圧が印加されても、制御ゲート及びチャネル領域間の電圧差が小さく、その結果、量子トンネル効果が発生せずに、チャネル領域から電荷蓄積層に電荷が注入され得ない。
因みに、この際、選択行3aでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における0[V]の第２ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGaに印加されている。これにより、選択ユニット列32aの選択行3aに配置されたＮＭＯＳスイッチ9aは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
また、この際、選択ユニット列32aでは、補助ＭＯＳ電源線7aに0[V]の補助制御電圧が印加されている。これにより、選択ユニット列32aの選択行3aに配置された補助ＮＭＯＳスイッチ36aは、補助ＭＯＳ電源線7aからゲートに0[V]の補助制御電圧が印加され、かつ第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。かくして、第１領域AR1の選択ワード線15aには、ＰＭＯＳスイッチ8aを介して12[V]の書き込みゲート電圧が印加され得るようになされている。
（３−１−２）第２領域について
次に、選択ユニット列32aにおける非選択行3bの第２領域AR2について着目する。この場合、非選択行3bでは、第１ＰＭＯＳ電源線VL3に印加されている12[V]の第１ＰＭＯＳ制御電圧を第１インバータ回路24によって選択し、当該第１ＰＭＯＳ制御電圧を共通ＰＭＯＳ制御線PGb,PGc,PGdに印加している。これにより、選択ユニット列32aの非選択行3bに配置されたＰＭＯＳスイッチ8cは、共通ＰＭＯＳ制御線PGbからゲートに12[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに12[V]の書き込みゲート電圧が印加されてオフ状態となり、当該書き込みゲート電圧を遮断し得るようになされている。
この際、非選択行3bでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における6[V]の第１ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、選択ユニット列32aの非選択行3bに配置されたＮＭＯＳスイッチ9cは、共通ＮＭＯＳ制御線NGbからゲートに6[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該0[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15cへ印加し得る。
これにより、第２領域AR2において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された非選択メモリセルC2は、これら選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加されるものの、非選択ワード線15cから制御ゲートに同じく0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
また、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2では、これら非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつ非選択ワード線15cから制御ゲートに同じく0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入されず、データが書き込まれない状態となり得る。
そして、この第３の実施の形態による不揮発性半導体記憶装置31は、選択ユニット列32aの非選択行3bにてＮＭＯＳスイッチ9cをオン動作させる際、当該ＮＭＯＳスイッチ9cにおいて、ゲートに印加される第１ＮＭＯＳ制御電圧（6[V]）と、ソースに印加される書き込み禁止ゲート電圧（0[V]）との電圧差を、第２の実施の形態よりも一段と低い6[V]に設定し得るようになされている。
なお、選択ユニット列32aの非選択行3bに配置された補助ＮＭＯＳスイッチ36cは、補助ＭＯＳ電源線7aからゲートに0[V]の補助制御電圧が印加され、かつ第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、この書き込み禁止ゲート電圧を遮断し得るようになされている。かくして、第２領域AR2の非選択ワード線15cには、ＮＭＯＳスイッチ9cを介して0[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
（３−１−３）第３領域について
次に、非選択ユニット列32bにおける第３領域AR3について着目する。この場合、非選択ユニット列32bの非選択電源ユニット34bには、第１電源線5bに6[V]のオフ電圧が印加され、他方の第２電源線6bに0[V]の書き込み禁止ゲート電圧が印加されている。この際、選択行3aでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における6[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。これにより、非選択ユニット列32bの選択行3aに配置されたＰＭＯＳスイッチ8bは、共通ＰＭＯＳ制御線PGaからゲートに6[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに6[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。
また、この際、選択行3aでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における0[V]の第２ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGaに印加されている。これにより、非選択ユニット列32bの選択行3aに配置されたＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
ここで、非選択ユニット列32bでは、補助ＭＯＳ電源線7bに6[V]の補助制御電圧が印加されている。これにより、非選択ユニット列32bの選択行3aに配置された補助ＮＭＯＳスイッチ36bは、補助ＭＯＳ電源線7bからゲートに6[V]の補助制御電圧が印加され、かつ第２電源線6bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。かくして、第３領域AR3の選択行3aにおける非選択ワード線15bには、補助ＮＭＯＳスイッチ36bを介して0[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
この際、この実施の形態の場合、非選択ユニット列32bには、非選択第１ビット線L1c及び非選択第２ビット線L2cに0[V]の書き込み禁止電圧が印加されており、これに合わせてＰ型メモリウェルPW2にも0[V]が印加されている。これにより、第３領域AR3の選択行3aに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に0[V]の書き込み禁止電圧が印加され、かつ非選択ワード線15bから制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
一方、非選択行3bでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における12[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、非選択ユニット列32bの非選択行3bに配置されたＰＭＯＳスイッチ8dは、共通ＰＭＯＳ制御線PGbからゲートに12[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに6[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。
また、この際、非選択行3bでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における6[V]の第１ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、非選択ユニット列32bの非選択行3bに配置されたＮＭＯＳスイッチ9dは、共通ＮＭＯＳ制御線NGbからゲートに6[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。
さらに、非選択ユニット列32bの非選択行3bに配置された補助ＮＭＯＳスイッチ36dは、補助ＭＯＳ電源線7bからゲートに6[V]の補助制御電圧が印加され、かつ第２電源線6bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。かくして、第３領域AR3における非選択行3bの非選択ワード線15dには、ＮＭＯＳスイッチ9dと補助ＮＭＯＳスイッチ36dとを介して0[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に0[V]の書き込み禁止電圧が印加され、かつＮＭＯＳスイッチ9d及び補助ＮＭＯＳスイッチ36dを介して非選択ワード線15dから制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
このように、第３の実施の形態による不揮発性半導体記憶装置31は、非選択ユニット列32bの非選択行3bにてＮＭＯＳスイッチ9d,…をオン動作させる際、当該ＮＭＯＳスイッチ9d,…において、ゲートに印加される第１ＮＭＯＳ制御電圧（6[V]）と、ソースに印加される書き込み禁止ゲート電圧（0[V]）との電圧差を、第２の実施の形態よりも一段と低い6[V]に設定し得るようになされている。また、この不揮発性半導体記憶装置31は、非選択ユニット列32bにて、補助ＮＭＯＳスイッチ36b,36d,…をオン動作させる際、当該補助ＮＭＯＳスイッチ36b,36d,…において、ゲートに印加される補助制御電圧（6[V]）と、ソースに印加される書き込み禁止ゲート電圧（0[V]）との電圧差を6[V]に設定し得るようになされている。
（３−２）データの消去動作
次に、この不揮発性半導体記憶装置31において、メモリセルCのデータを消去する場合について以下説明する。図４との対応部分に同一符号を付して示す図５は、データの消去動作を行うときの第３の実施の形態による不揮発性半導体記憶装置38を示し、複数のメモリセルCのうち、第１領域AR1にある全てのメモリセルCのデータを消去し、それ以外の全てのメモリセルCについてはデータを消去しないときの各箇所の電圧値を示している。この場合、第１ＰＭＯＳ電源線VL3には10[V]の第１ＰＭＯＳ制御電圧が印加され、第２ＰＭＯＳ電源線VL4には8[V]の第２ＰＭＯＳ制御電圧が印加されている。また、第１ＮＭＯＳ電源線VL5には4[V]の第１ＮＭＯＳ制御電圧が印加され、第２ＮＭＯＳ電源線VL6には0[V]の第２ＮＭＯＳ制御電圧が印加されている。
（３−２−１）第１領域について
ここでは、先ず初めに第１領域AR1に着目して説明した後、第２領域AR2、第３領域AR3の順に説明する。この場合、消去メモリセルC3が配置された選択ユニット列32aの選択電源ユニット34aには、第１電源線5aに10[V]の非消去ゲート電圧が印加され、他方の第２電源線6aに0[V]の消去ゲート電圧が印加されている。この際、選択行3aでは、第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4に接続された第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における10[V]の第１ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGaに印加されている。
これにより、選択ユニット列32aの選択行3aに配置されたＰＭＯＳスイッチ8aは、共通ＰＭＯＳ制御線PGaからゲートに10[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに10[V]の非消去ゲート電圧が印加されてオフ状態となり、当該非消去ゲート電圧を遮断し得るようになされている。
また、この際、選択行3aでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における4[V]の第１ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGaに印加されている。これにより、選択ユニット列32aの選択行3aに配置されたＮＭＯＳスイッチ9aは、共通ＮＭＯＳ制御線NGaからゲートに4[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに0[V]の消去ゲート電圧が印加されてオン状態となり、ドレインから選択ワード線15aに当該0[V]の消去ゲート電圧を印加し得る。
ここで、選択ユニット列32aには、複数のメモリセルCが形成されたＰ型メモリウェルPW2に10[V]が印加されているとともに、選択第１ビット線L1d及び選択第２ビット線L2dに消去電圧として10[V]が印加されている。これにより、第１領域AR1における各消去メモリセルC3には、選択ワード線15aから制御ゲートに0[V]の消去ゲート電圧が印加され、かつ選択第１ビット線L1d及び選択第２ビット線L2dから一端及び他端に10[V]の消去電圧が印加され得る。かくして、各消去メモリセルC3は、チャネル領域側の電圧値が制御ゲート側の電圧値よりも高くなり、電荷蓄積層内に蓄積された電荷が電圧の高いチャネル領域に引き込まれて、当該電荷蓄積層から電荷が引き抜かれることで、データを消去し得るようになされている。
因みに、この際、選択ユニット列32aでは、補助ＭＯＳ電源線7aに0[V]の補助制御電圧が印加されている。これにより、選択ユニット列32aの選択行3aに配置された補助ＮＭＯＳスイッチ36aは、補助ＭＯＳ電源線7aからゲートに0[V]の補助制御電圧が印加され、かつ第２電源線6aからソースに0[V]の消去ゲート電圧が印加されてオフ状態となり、当該消去ゲート電圧を遮断し得るようになされている。かくして、第１領域AR1の選択ワード線15aには、ＮＭＯＳスイッチ9aを介して0[V]の消去ゲート電圧が印加され得るようになされている。
（３−２−２）第２領域について
次に、選択ユニット列32aにおける非選択行3bの第２領域AR2について着目する。この場合、非選択行3bでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における8[V]の第２ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、選択ユニット列32aの非選択行3bに配置されたＰＭＯＳスイッチ8cは、共通ＰＭＯＳ制御線PGbからゲートに8[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに10[V]の非消去ゲート電圧が印加されてオン状態となり、この非消去ゲート電圧をドレインから非選択ワード線15cに印加し得るようになされている。
これにより、選択ユニット列32aの非選択行3bに配置された非消去メモリセルC4は、選択第１ビット線L1d及び選択第２ビット線L2dから10[V]の消去電圧が印加されているものの、10[V]の非消去ゲート電圧が、ＰＭＯＳスイッチ8cを介して非選択ワード線15cから制御ゲートに印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、電荷蓄積層内から電荷が引き抜かれることもなく、電荷蓄積層内の電荷状態を維持し得るようになされている。
因みに、この際、非選択行3bでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における0[V]の第２ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、選択ユニット列32aの非選択行3bに配置されたＮＭＯＳスイッチ9cは、共通ＮＭＯＳ制御線NGbからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに0[V]の消去ゲート電圧が印加されてオフ状態となり、当該消去ゲート電圧を遮断し得るようになされている。
また、選択ユニット列32aの非選択行3bに配置された補助ＮＭＯＳスイッチ36cは、上述したように補助ＭＯＳ電源線7aからゲートに0[V]の補助制御電圧が印加され、かつ第２電源線6aからソースに0[V]の消去ゲート電圧が印加されてオフ状態となり、当該消去ゲート電圧を遮断し得るようになされている。かくして、第２領域AR2の非選択ワード線15cには、ＰＭＯＳスイッチ8cを介して10[V]の非消去ゲート電圧が印加され得るようになされている。
（３−２−３）第３領域について
次に、非選択ユニット列32bにおける第３領域AR3について着目する。この場合、非選択ユニット列32bの非選択電源ユニット34bには、第１電源線5bに8[V]のオフ電圧が印加され、第２電源線6bに4[V]の非消去ゲート電圧が印加されている。ここで、選択行3aでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における10[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。これにより、非選択ユニット列32bの選択行3aに配置されたＰＭＯＳスイッチ8bは、共通ＰＭＯＳ制御線PGaからゲートに10[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに8[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。
この際、選択行3aでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における4[V]の第１ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGaに印加されている。これにより、非選択ユニット列32bの選択行3aに配置されたＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲートに4[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに4[V]の非消去ゲート電圧が印加されてオフ状態となり、当該非消去ゲート電圧を遮断し得るようになされている。
これに加えて、この際、非選択ユニット列32bでは、補助ＭＯＳ電源線7bに6[V]の補助制御電圧が印加されている。これにより、非選択ユニット列32bの選択行3aに配置された補助ＮＭＯＳスイッチ36bは、補助ＭＯＳ電源線7bからゲートに6[V]の補助制御電圧が印加され、かつ第２電源線6bからソースに4[V]の非消去ゲート電圧が印加されてオン状態となり、ドレインから非選択ワード線15bに当該非消去ゲート電圧を印加し得るようになされている。かくして、第３領域AR3の選択行3aに配置された非選択ワード線15bには、補助ＮＭＯＳスイッチ36bを介して4[V]の非消去ゲート電圧が印加され得るようになされている。
ここで、非選択ユニット列32bには、Ｐ型メモリウェルPW2に4[V]が印加されているとともに、非選択第１ビット線L1e及び非選択第２ビット線L2eに6[V]の非消去電圧が印加されている。これにより、第３領域AR3の選択行3aに配置された非消去メモリセルC4には、非選択第１ビット線L1e及び非選択第２ビット線L2eから一端及び他端に6[V]の非消去電圧が印加され、かつ補助ＮＭＯＳスイッチ36bを介して非選択ワード線15bから制御ゲートに4[V]の非消去ゲート電圧が印加され得る。かくして、第３領域AR3の選択行3aに配置された非消去メモリセルC4は、制御ゲート及びチャネル領域間の電圧差が小さいことから、電荷蓄積層内から電荷が引き抜かれることもなく、電荷蓄積層内の電荷状態を維持し得る。
一方、非選択行3bでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における8[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、非選択ユニット列32bの非選択行3bに配置されたＰＭＯＳスイッチ8dは、共通ＰＭＯＳ制御線PGbからゲートに8[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに8[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。
また、この際、非選択ユニット列32bにおける非選択行3bでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における0[V]の第２ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、非選択ユニット列32bの非選択行3bに配置されたＮＭＯＳスイッチ9dは、共通ＮＭＯＳ制御線NGbからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに4[V]の非消去ゲート電圧が印加されてオフ状態となり、当該非消去ゲート電圧を遮断し得るようになされている。
これに対して、非選択ユニット列32bの非選択行3bに配置された補助ＮＭＯＳスイッチ36dは、補助ＭＯＳ電源線7bからゲートに6[V]の補助制御電圧が印加され、かつ第２電源線6bからソースに4[V]の非消去ゲート電圧が印加されてオン状態となり、当該非消去ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。かくして、第３領域AR3の非選択行3bに配置された非選択ワード線15dには、補助ＮＭＯＳスイッチ36dを介して4[V]の非消去ゲート電圧が印加され得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非消去メモリセルC4には、非選択第１ビット線L1e及び非選択第２ビット線L2eから一端及び他端に6[V]の非消去電圧が印加され、かつ補助ＮＭＯＳスイッチ36dを介して非選択ワード線15dから制御ゲートに4[V]の非消去ゲート電圧が印加され得る。かくして、第３領域AR3の非選択行3bに配置された非消去メモリセルC4は、制御ゲート及びチャネル領域間の電圧差が小さいことから、電荷蓄積層内から電荷が引き抜かれることもなく、電荷蓄積層内の電荷状態を維持し得る。
このようにして不揮発性半導体記憶装置38は、第１ＰＭＯＳ電源線VL3や、第２ＰＭＯＳ電源線VL4、第１ＮＭＯＳ電源線VL5、第２ＮＭＯＳ電源線VL6、第１電源線5a,5b、第２電源線6a,6b、補助ＭＯＳ電源線7a,7b、第１ビット線L1、第２ビット線L2等の各箇所の電圧値を調整することにより、例えば選択ユニット列32aの選択行3aに配置した消去メモリセルC3だけデータの消去を行えるようになされている。
（３−３）他の実施の形態によるデータの消去動作
図５との対応部分に同一符号を付して示す図６は、上述した「（３−２）データの消去動作」とは異なり、負電圧を併用して消去メモリセルC3のデータを消去する不揮発性半導体記憶装置40を示し、複数のメモリセルCのうち、第１領域AR1にある全てのメモリセルCのデータを消去し、それ以外の全てのメモリセルCについてはデータを消去しないときの各箇所の電圧値を示している。この場合、第１ＰＭＯＳ電源線VL3には6[V]の第１ＰＭＯＳ制御電圧が印加され、他方の第２ＰＭＯＳ電源線VL4には4[V]の第２ＰＭＯＳ制御電圧が印加されている。また、第１ＮＭＯＳ電源線VL5には0[V]の第１ＮＭＯＳ制御電圧が印加され、他方の第２ＮＭＯＳ電源線VL6には-4[V]の第２ＮＭＯＳ制御電圧が印加されている。
（３−３−１）第１領域について
ここでは、先ず初めに第１領域AR1に着目して説明した後、第２領域AR2、第３領域AR3の順に説明する。この場合、消去メモリセルC3が配置された選択ユニット列32aの選択電源ユニット34aには、第１電源線5aに6[V]の非消去ゲート電圧が印加され、他方の第２電源線6aに-4[V]の消去ゲート電圧が印加されている。また、第１電源線5aが形成されたＮ型ウェルNW1には6［V］が印加され、第２電源線6aが形成されたＰ型ウェルPW1には-4［V］が印加されている。さらに、この選択ユニット列32aには、消去メモリセルC3が接続された選択第１ビット線L1d及び選択第２ビット線L2dに6[V]の消去電圧が印加されているとともに、Ｐ型メモリウェルPW2に同じく6[V]が印加されている。
選択行3aでは、第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4に接続された第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における6[V]の第１ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGaに印加されている。これにより、選択ユニット列32aの選択行3aに配置されたＰＭＯＳスイッチ8aは、共通ＰＭＯＳ制御線PGaからゲートに6[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに6[V]の非消去ゲート電圧が印加されてオフ状態となり、当該非消去ゲート電圧を遮断し得るようになされている。
また、この際、選択行3aでは、第１ＮＭＯＳ電源線VL5及び第２ＮＭＯＳ電源線VL6に接続された第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における0[V]の第１ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGaに印加されている。これにより、選択ユニット列32aの選択行3aに配置されたＮＭＯＳスイッチ9aは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに-4[V]の消去ゲート電圧が印加されてオン状態となり、ドレインから選択ワード線15aに当該消去ゲート電圧を印加し得るようになされている。
これにより、第１領域AR1の各消去メモリセルC3には、ＮＭＯＳスイッチ9aを介して選択ワード線15aから制御ゲートに-4[V]の消去ゲート電圧が印加され、かつ選択第１ビット線L1d及び選択第２ビット線L2dから一端及び他端に6[V]の消去電圧が印加され得る。かくして、各消去メモリセルC3は、チャネル領域側の電圧値が制御ゲート側の電圧値よりも高くなり、電荷蓄積層内に蓄積された電荷が電圧の高いチャネル領域に引き込まれて、当該電荷蓄積層から電荷が引き抜かれることで、データを消去し得るようになされている。
なお、この際、選択ユニット列32aでは、補助ＭＯＳ電源線7aに-4[V]の補助制御電圧が印加されている。これにより、選択ユニット列32aの選択行3aに配置された補助ＮＭＯＳスイッチ36aは、補助ＭＯＳ電源線7aからゲートに-4[V]の補助制御電圧が印加され、かつ第２電源線6aからソースに-4[V]の消去ゲート電圧が印加されてオフ状態となり、当該消去ゲート電圧を遮断し得るようになされている。かくして、第１領域AR1の選択行3aに配置された選択ワード線15aには、ＮＭＯＳスイッチ9aを介して-4[V]の消去ゲート電圧が印加され得るようになされている。
（３−３−２）第２領域について
次に、選択ユニット列32aにおける非選択行3bの第２領域AR2について着目する。この場合、非選択行3bでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における4[V]の第２ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、選択ユニット列32aの非選択行3bに配置されたＰＭＯＳスイッチ8cは、共通ＰＭＯＳ制御線PGbからゲートに4[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに6[V]の非消去ゲート電圧が印加されてオン状態となり、この非消去ゲート電圧をドレインから非選択ワード線15cへ印加し得るようになされている。
これにより、選択ユニット列32aの第２領域AR2に配置された非消去メモリセルC4は、選択第１ビット線L1d及び選択第２ビット線L2dから6[V]の消去電圧が印加されているものの、ＰＭＯＳスイッチ8cを介して非選択ワード線15cから制御ゲートに6[V]の非消去ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、電荷蓄積層内から電荷が引き抜かれることもなく、電荷蓄積層内の電荷状態を維持し得るようになされている。
因みに、この際、非選択行3bでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における-4[V]の第２ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、選択ユニット列32aの非選択行3bに配置されたＮＭＯＳスイッチ9cは、共通ＮＭＯＳ制御線NGbからゲートに-4[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに-4[V]の消去ゲート電圧が印加されてオフ状態となり、当該消去ゲート電圧を遮断し得るようになされている。
また、選択ユニット列32aの非選択行3bに配置された補助ＮＭＯＳスイッチ36cは、上述したように補助ＭＯＳ電源線7aからゲートに-4[V]の補助制御電圧が印加され、かつ第２電源線6aからソースに-4[V]の消去ゲート電圧が印加されてオフ状態となっていることから、当該消去ゲート電圧を遮断し得るようになされている。かくして、第２領域AR2の非選択ワード線15cには、ＰＭＯＳスイッチ8cを介して6[V]の非消去ゲート電圧が印加され得るようになされている。
（３−３−３）第３領域について
次に、非選択ユニット列32bにおける第３領域AR3について着目する。この場合、非選択ユニット列32bの非選択電源ユニット34bには、第１電源線5bに4[V]のオフ電圧が印加され、第２電源線6bに0[V]の非消去ゲート電圧が印加されている。また、非選択ユニット列32bでは、第１電源線5bが形成されたＮ型ウェルNW1に6[V]が印加され、第２電源線6bが形成されたＰ型ウェルPW1に0[V]が印加されている。ここで、選択行3aでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における6[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。これにより、非選択ユニット列32bの選択行3aに配置されたＰＭＯＳスイッチ8bは、共通ＰＭＯＳ制御線PGaからゲートに6[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに4[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。
この際、選択行3aでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における0[V]の第１ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGaに印加されている。これにより、非選択ユニット列32bの選択行3aに配置されたＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに0[V]の非消去ゲート電圧が印加されてオフ状態となり、当該非消去ゲート電圧を遮断し得るようになされている。
また、この際、非選択ユニット列32bでは、補助ＭＯＳ電源線7bに2[V]の補助制御電圧が印加されている。これにより、非選択ユニット列32bの選択行3aに配置された補助ＮＭＯＳスイッチ36bは、補助ＭＯＳ電源線7bからゲートに2[V]の補助制御電圧が印加され、かつ第２電源線6bからソースに0[V]の非消去ゲート電圧が印加されてオン状態となり、当該非消去ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。かくして、第３領域AR3の選択行3aに配置された非選択ワード線15bには、補助ＮＭＯＳスイッチ36bを介して0[V]の非消去ゲート電圧が印加され得るようになされている。
ここで、非選択ユニット列32bには、Ｐ型メモリウェルPW2に0[V]が印加されているとともに、非選択第１ビット線L1e及び非選択第２ビット線L2eにそれぞれ2[V]の非消去電圧が印加されている。これにより、非選択ユニット列32bの選択行3aに配置された非消去メモリセルC4には、非選択第１ビット線L1e及び非選択第２ビット線L2eから一端及び他端に2[V]の非消去電圧が印加され、かつ補助ＮＭＯＳスイッチ36bを介して非選択ワード線15bから制御ゲートに0[V]の非消去ゲート電圧が印加され得る。かくして、第３領域AR3の選択行3aに配置された非消去メモリセルC4は、制御ゲート及びチャネル領域間の電圧差が小さいことから、電荷蓄積層内から電荷が引き抜かれることもなく、電荷蓄積層内の電荷状態を維持し得る。
一方、非選択行3bでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における4[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、非選択ユニット列32bの非選択行3bに配置されたＰＭＯＳスイッチ8dは、共通ＰＭＯＳ制御線PGbからゲートに4[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに4[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。
また、この際、非選択行3bでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における-4[V]の第２ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、非選択ユニット列32bの非選択行3bに配置された各ＮＭＯＳスイッチ9dは、共通ＮＭＯＳ制御線NGbからゲートに-4[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに0[V]の非消去ゲート電圧が印加されてオフ状態となり、当該非消去ゲート電圧を遮断し得るようになされている。
これに対して、非選択ユニット列32bの非選択行3bに配置された補助ＮＭＯＳスイッチ36dは、補助ＭＯＳ電源線7bからゲートに2[V]の補助制御電圧が印加され、かつ第２電源線6bからソースに0[V]の非消去ゲート電圧が印加されてオン状態となり、当該非消去ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。かくして、第３領域AR3の非選択行3bに配置された非選択ワード線15dも、補助ＮＭＯＳスイッチ36dを介して0[V]の非消去ゲート電圧が印加され得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非消去メモリセルC4には、非選択第１ビット線L1e及び非選択第２ビット線L2eから一端及び他端に2[V]の非消去電圧が印加され、かつ補助ＮＭＯＳスイッチ36dを介して非選択ワード線15dから制御ゲートに0[V]の非消去ゲート電圧が印加され得る。かくして、第３領域AR3の非選択行3bに配置された非消去メモリセルC4は、制御ゲート及びチャネル領域間の電位差が小さいことから、電荷蓄積層内から電荷が引き抜かれることもなく、電荷蓄積層内の電荷状態を維持し得る。
このようにして不揮発性半導体記憶装置40は、第１ＰＭＯＳ電源線VL3や、第２ＰＭＯＳ電源線VL4、第１ＮＭＯＳ電源線VL5、第２ＮＭＯＳ電源線VL6、第１電源線5a,5b、第２電源線6a,6b、補助ＭＯＳ電源線7a,7b、第１ビット線L1、第２ビット線L2等の各電圧値を、負電圧を用いて選定しても、例えば第１領域AR1にある全ての消去メモリセルC3のデータを消去し得るようになされている。
（３−４）動作及び効果
以上の構成において、不揮発性半導体記憶装置31でも、上述した第２の実施の形態と同様の効果を得ることができる。また、この第３の実施の形態による不揮発性半導体記憶装置31では、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）及びＮＭＯＳスイッチ9a,9c,…（9b,9d,…）をオンオフ動作させるのに必要となる制御電圧に拘束されることなく、電源ユニット34毎に設けた補助ＭＯＳ電源線7a（7b）からの補助制御電圧に応じてオンオフ動作する補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）を設けるようにした。
これにより、不揮発性半導体記憶装置31では、データ書き込み時、例えば非選択電源ユニット34bにて補助ＮＭＯＳスイッチ36b,36d,…をオン動作させて非選択ワード線15b,15d,…に書き込み禁止ゲート電圧を印加することで、ＰＭＯＳスイッチ8b,8d,…及びＮＭＯＳスイッチ9b,9d,…を非選択電源ユニット34bにてオン動作させることを不要にできる。
従って、不揮発性半導体記憶装置31では、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）及びＮＭＯＳスイッチ9a,9c,…（9b,9d,…）をオンオフ動作させるため、共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdに印加される制御電圧の電圧差を、選択電源ユニット34aにてＰＭＯＳスイッチ8a,8c,…及びＮＭＯＳスイッチ9a,9c,…が適宜オン動作し得る範囲で自由に設定できる。
この実施の形態の場合、この不揮発性半導体記憶装置31では、選択行3a及び非選択行3bのときＰＭＯＳスイッチ8a,8c,…（8b,8d,…）のゲートに印加される制御電圧の電圧差が6[V]に選定され、選択行3a及び非選択行3bのときＮＭＯＳスイッチ9a,9c,…（9b,9d,…）のゲートに印加される制御電圧の電圧差も6[V]に選定されており、ＰＭＯＳスイッチ8a,8c,…及びＮＭＯＳスイッチ9a,9c,…をオンオフ動作させる際にゲートにおける電圧差を、第２の実施の形態よりも一段と低い6[V]に設定でき、さらには補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）のオンオフ動作させる際にゲートにかかる制御電圧の最大電圧値をも6[V]以下に設定できる。
このように、この不揮発性半導体記憶装置31では、データ書き込み時やデータ消去時、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）や、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）、補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）がそれぞれオンオフ動作する際のゲートにおける最大電圧差を6[V]以下に設定できることから、その分、ゲート絶縁膜の膜厚を12[nm]以下にまで薄膜化させたＰＭＯＳスイッチ8a,8c,…（8b,8d,…）、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）、さらには補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）を用いることができる。
（４）第４の実施の形態
（４−１）データの書き込み動作
図４との対応部分に同一符号を付して示す図７において、41は第４の実施の形態による不揮発性半導体記憶装置を示し、この不揮発性半導体記憶装置41は、上述した補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）（図４）に替えて補助ＰＭＯＳスイッチ46a,46c,…（46b,46d,…）を設け、データの書き込み時、非選択ユニット列42bにて、この補助ＰＭＯＳスイッチ46b,46d,…により各非選択ワード線15b,15d,…に12[V]の書き込み禁止ゲート電圧を印加するようにした点で、上述した第３の実施の形態による不揮発性半導体記憶装置31と相違している。ここで、図７は、上述した実施の形態と同様に、複数のメモリセルCのうち、第１列目のユニット列42における第１行１列目のメモリセルC、をデータが書き込まれる選択メモリセルC1とし、それ以外の全てのメモリセルCを非選択メモリセルC2としたときの各箇所の電圧値を示している。
この場合、電源ユニット44のＮ型ウェルNW1には、当該ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）と対応させて、トランジスタ構成の補助ＰＭＯＳスイッチ46a,46c,…（46b,46d,…）が形成されている。また、このＮ型ウェルNW1には、列方向に延びる第１電源線5a（5b）に加えて、当該第１電源線5a（5b）と並走するようにして同じく列方向に延びる補助ＭＯＳ電源線45a（45b）が設けられている。各補助ＭＯＳ電源線45a（45b）には、電源ユニット44内における複数の補助ＰＭＯＳスイッチ46a,46c,…（46b,46d,…）の各ゲートが接続されており、選択ユニット列42aのとき、12[V]の補助制御電圧が印加され、一方、非選択ユニット列42bのとき、6[V]の補助制御電圧が印加され得る。
各補助ＰＭＯＳスイッチ46a,46c,…（46b,46d,…）は、ソースが第１電源線5a（5b）に接続され、ドレインがワード線15に接続されており、補助ＭＯＳ電源線45a（45b）からゲートに印加された補助制御電圧と、第１電源線5a（5b）からソースに印加された書き込み電圧又は書き込み禁止電圧との電圧差によりオンオフ動作し得るようになされている。
（４−１−１）第１領域について
ここで、先ず初めに第１領域AR1に着目すると、選択ユニット列42aの選択電源ユニット44aには、第１電源線5aに12[V]の書き込みゲート電圧が印加され、他方の第２電源線6aに0[V]の書き込み禁止ゲート電圧が印加されている。この際、選択メモリセルC1が配置された選択行3aでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における6[V]の第２ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGaに印加されている。
これにより、選択ユニット列42aの選択行3aに配置されたＰＭＯＳスイッチ8aは、共通ＰＭＯＳ制御線PGaからゲートに6[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに12[V]の書き込みゲート電圧が印加されてオン状態となり、当該12[V]の書き込みゲート電圧をドレインから選択ワード線15aへ印加し得るようになされている。かくして、第１領域AR1において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された選択メモリセルC1では、選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加され、ＰＭＯＳスイッチ8aを介して選択ワード線15aから制御ゲートに12[V]の書き込みゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生して、チャネル領域から電荷蓄積層に電荷が注入され得る。
ここで、第４の実施の形態による不揮発性半導体記憶装置41でも、選択ユニット列42aの選択行3aにてＰＭＯＳスイッチ8aをオン動作させる際、当該ＰＭＯＳスイッチ8aにおいて、ゲートに印加される第２ＰＭＯＳ制御電圧（6[V]）と、ソースに印加される書き込みゲート電圧（12[V]）との電圧差を、第２の実施の形態よりも一段と低い6[V]以下に設定し得るようになされている。
なお、第１領域AR1において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2では、上述した第１の実施の形態と同様に、選択ワード線15aから制御ゲートに12[V]の書き込みゲート電圧が印加されるものの、非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
因みに、この際、選択行3aでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における0[V]の第２ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGaに印加されている。これにより、選択ユニット列42aの選択行3aに配置されたＮＭＯＳスイッチ9aは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
さらに、この際、選択ユニット列42aでは、補助ＭＯＳ電源線45aに12[V]の補助制御電圧が印加されている。これにより、選択ユニット列42aの選択行3aに配置された補助ＰＭＯＳスイッチ46aは、補助ＭＯＳ電源線45aからゲートに12[V]の補助制御電圧が印加され、かつ第１電源線5ａからソースに12[V]の書き込みゲート電圧が印加されてオフ状態となり、当該書き込みゲート電圧を遮断し得るようになされている。かくして、第１領域AR1の選択ワード線15aには、ＰＭＯＳスイッチ8aを介して12[V]の書き込みゲート電圧が印加され得るようになされている。
（４−１−２）第２領域について
次に、選択ユニット列42aにおける非選択行3bの第２領域AR2について着目する。この場合、非選択メモリセルC2だけが配置された非選択行3bでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における12[V]の第１ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、選択ユニット列42aの非選択行3bに配置されたＰＭＯＳスイッチ8cは、共通ＰＭＯＳ制御線PGbからゲートに12[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに12[V]の書き込みゲート電圧が印加されてオフ状態となり、この書き込みゲート電圧を遮断し得るようになされている。
また、この際、非選択行3bでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における6[V]の第１ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、選択ユニット列42aの非選択行3bに配置されたＮＭＯＳスイッチ9cは、共通ＮＭＯＳ制御線NGbからゲートに6[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該0[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15cへ印加し得るようになされている。
この場合、この第４の実施の形態による不揮発性半導体記憶装置41も、選択ユニット列42aの非選択行3bにてＮＭＯＳスイッチ9cをオン動作させる際、当該ＮＭＯＳスイッチ9cにおいて、ゲートに印加される第１ＮＭＯＳ制御電圧（6[V]）と、ソースに印加される書き込み禁止ゲート電圧（0[V]）との電圧差を、第２の実施の形態よりも一段と低い6[V]に設定し得るようになされている。
かくして、第２領域AR2において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された非選択メモリセルC2は、これら選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加されるものの、ＮＭＯＳスイッチ9cを介して非選択ワード線15cから制御ゲートに同じく0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
また、第２領域AR2において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2でも、これら非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつＮＭＯＳスイッチ9cを介して非選択ワード線15cから制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されることから、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
なお、選択ユニット列42aの非選択行3bに配置された補助ＰＭＯＳスイッチ46cは、補助ＭＯＳ電源線45aからゲートに12[V]の補助制御電圧が印加され、かつ第１電源線5aからソースに12[V]の書き込みゲート電圧が印加されてオフ状態となり、この書き込みゲート電圧を遮断し得るようになされている。かくして、第２領域AR2の非選択ワード線15cには、ＮＭＯＳスイッチ9cを介して0[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
（４−１−３）第３領域について
次に、非選択ユニット列42bにおける第３領域AR3について着目する。この場合、非選択ユニット列42bの非選択電源ユニット44bには、第１電源線5bに12[V]の書き込み禁止ゲート電圧が印加され、他方の第２電源線6bに6[V]のオフ電圧が印加されている。この際、選択行3aでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における6[V]の第２ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGaに印加されている。これにより、非選択ユニット列42bの選択行3aに配置されたＰＭＯＳスイッチ8bは、共通ＰＭＯＳ制御線PGaからゲートに6[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに12[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該12[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。
ここで、この際、非選択ユニット列42bでは、補助ＭＯＳ電源線45bに6[V]の補助制御電圧が印加されている。これにより、非選択ユニット列42bの選択行3aに配置された補助ＰＭＯＳスイッチ46bは、補助ＭＯＳ電源線45bからゲートに6[V]の補助制御電圧が印加され、かつ第１電源線5bからソースに12[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該12[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。
なお、この際、選択行3aでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における0[V]の第２ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGaに印加されている。これにより、非選択ユニット列42bの選択行3aに配置されたＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに6[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。かくして、第３領域AR3の選択行3aにおける非選択ワード線15bには、補助ＰＭＯＳスイッチ46bとＰＭＯＳスイッチ8bを介して12[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
ここで、この実施の形態の場合、非選択ユニット列42bには、非選択第１ビット線L1c及び非選択第２ビット線L2cに12[V]の書き込み禁止電圧が印加されており、Ｐ型メモリウェルPW2に12[V]が印加されている。これにより、第３領域AR3の選択行3aに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に12[V]の書き込み禁止電圧が印加され、非選択ワード線15bから制御ゲートに12[V]の書き込み禁止ゲート電圧が印加され、さらにはＰ型メモリウェルPW2が12[V]の高電圧に設定されていることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
一方、非選択行3bでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における12[V]の第１ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、非選択ユニット列42bの非選択行3bに配置されたＰＭＯＳスイッチ8dは、共通ＰＭＯＳ制御線PGbからゲートに12[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに12[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
また、この際、非選択行3bでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における6[V]の第１ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、非選択ユニット列42bの非選択行3bに配置されたＮＭＯＳスイッチ9dは、共通ＮＭＯＳ制御線NGbからゲートに6[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに6[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。
これに対して、非選択ユニット列42bの非選択行3bに配置された補助ＰＭＯＳスイッチ46dは、補助ＭＯＳ電源線45bからゲートに6[V]の補助制御電圧が印加され、かつ第１電源線5bからソースに12[V]の書き込み禁止ゲート電圧が印加されていることからオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。かくして、第３領域AR3の非選択行3bに配置された非選択ワード線15dには、補助ＰＭＯＳスイッチ46dを介して12[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非選択メモリセルC2も、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に12[V]の書き込み禁止電圧が印加され、かつ補助ＰＭＯＳスイッチ46dを介して非選択ワード線15dから制御ゲートに12[V]の書き込み禁止ゲート電圧が印加され、さらにはＰ型メモリウェルPW2が12[V]と高電圧に設定されていることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
（４−２）動作及び効果
以上の構成において、不揮発性半導体記憶装置41でも、上述した第２の実施の形態と同様の効果を得ることができる。また、この第４の実施の形態による不揮発性半導体記憶装置41では、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）及びＮＭＯＳスイッチ9a,9c,…（9b,9d,…）をオンオフ動作させるのに必要となる制御電圧に拘束されることなく、電源ユニット44毎に設けた補助ＭＯＳ電源線45a（45b）からの補助制御電圧に応じてオンオフ動作する補助ＰＭＯＳスイッチ46a,46c,…（46b,46d,…）を設けるようにした。
これにより、不揮発性半導体記憶装置41では、データ書き込み時、例えば非選択電源ユニット44bにて補助ＰＭＯＳスイッチ46b,46d,…をオン動作させて非選択ワード線15b,15d,…に書き込み禁止ゲート電圧を印加することで、ＰＭＯＳスイッチ8b,8d,…及びＮＭＯＳスイッチ9b,9d,…を非選択電源ユニット44bにてオン動作させることを不要にできる。不揮発性半導体記憶装置41では、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）及びＮＭＯＳスイッチ9a,9c,…（9b,9d,…）がオンオフ動作する制御電圧の最大電圧差を、選択電源ユニット44aにてＰＭＯＳスイッチ8a,8c,…及びＮＭＯＳスイッチ9a,9c,…が適宜オン動作し得る範囲で自由に設定できる。
かくして、この不揮発性半導体記憶装置41では、ＰＭＯＳスイッチ8a,8c,…及びＮＭＯＳスイッチ9a,9c,…をオンオフ動作させる制御電圧の最大電圧差を例えば第２の実施の形態よりも一段と低い6[V]以下に設定でき、さらに補助ＰＭＯＳスイッチ46a,46c,…（46b,46d,…）のオンオフ動作させる制御電圧の最大電圧値も6[V]以下に設定できる。
このように、この不揮発性半導体記憶装置41では、データ書き込み時やデータ消去時、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）や、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）、補助ＰＭＯＳスイッチ46a,46c,…（46b,46d,…）がそれぞれオンオフ動作する際の最大電圧差を6[V]以下に設定できることから、その分、ゲート絶縁膜の膜厚を一段と薄膜化させたＰＭＯＳスイッチ8a,8c,…（8b,8d,…）、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）、さらには補助ＰＭＯＳスイッチ46a,46c,…（46b,46d,…）を用いることができる。
（５）第５の実施の形態
（５−１）データの書き込み動作
図４との対応部分に同一符号を付して示す図８において、51は第５の実施の形態による不揮発性半導体記憶装置を示し、この不揮発性半導体記憶装置51は、補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）を設けた構成を有している点で上述した第３の実施の形態と同じであるが、データの書き込み時、非選択ユニット列32bにおいて、Ｐ型メモリウェルPW2に4[V]を印加し、さらに各非選択ワード線15b,15dに補助ＮＭＯＳスイッチ36b,36d,…を介して4[V]の書き込み禁止ゲート電圧を印加するようにした点で、上述した第３の実施の形態とは相違している。
ここで、図８は、上述した第３の実施の形態と同様に、複数のメモリセルCのうち、第１列目のユニット列32における第１行１列目のメモリセルCを、データが書き込まれる選択メモリセルC1とし、それ以外の全てのメモリセルCを非選択メモリセルC2としたときの各箇所の電圧値を示している。なお、選択ユニット列32aでは、各電圧値や、ＰＭＯＳスイッチ8a,8c,…やＮＭＯＳスイッチ9a,9c,…、補助ＮＭＯＳスイッチ36a,36c,…のオンオフ動作等が、上述した第３の実施の形態による不揮発性半導体記憶装置31と同様であるためその説明は省略し、以下、非選択ユニット列32bにだけ着目して説明する。
この場合、非選択ユニット列32bの選択行3aのＰＭＯＳスイッチ8bは、上述した第３の実施の形態と同様に、共通ＰＭＯＳ制御線PGaからゲートに6[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに6[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。その一方、この第５の実施の形態による非選択ユニット列32bでは、第２電源線6bに共通電圧として4[V]の書き込み禁止ゲート電圧が印加されている。これにより、非選択ユニット列32bの選択行3aに配置されたＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに4[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
これに対して、非選択ユニット列32bの選択行3aに配置された補助ＮＭＯＳスイッチ36bは、補助ＭＯＳ電源線7bからゲートに6[V]の補助制御電圧が印加され、第２電源線6bからソースに4[V]の書き込み禁止ゲート電圧が印加されていることからオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15bへ印加し得るようになされている。かくして、第３領域AR3の選択行3aにおける非選択ワード線15bには、補助ＮＭＯＳスイッチ36bを介して4[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
ここで、この第５の実施の形態の場合、非選択ユニット列32bには、非選択第１ビット線L1c及び非選択第２ビット線L2cに6[V]の書き込み禁止電圧が印加され、Ｐ型メモリウェルPW2に4[V]が印加されている。これにより、第３領域AR3の選択行3aに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつ補助ＮＭＯＳスイッチ36bを介して非選択ワード線15bから制御ゲートに4[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
一方、非選択ユニット列32bの下段にある非選択行3bに配置されたＰＭＯＳスイッチ8dは、上述した第３の実施の形態と同様に、共通ＰＭＯＳ制御線PGbからゲートに12[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに6[V]のオフ電圧が印加されていることからオフ状態となり、当該オフ電圧を遮断し得るようになされている。これに対して、非選択ユニット列32bの非選択行3bに配置されたＮＭＯＳスイッチ9dは、共通ＮＭＯＳ制御線NGbからゲートに6[V]の第１ＮＭＯＳ制御電圧が印加され、第２電源線6bからソースに4[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。
また、この際、非選択ユニット列32bの非選択行3bに配置された補助ＮＭＯＳスイッチ36dは、補助ＭＯＳ電源線7bからゲートに6[V]の補助制御電圧が印加され、かつ第２電源線6bからソースに4[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。かくして、第３領域AR3の非選択行3bに配置された非選択ワード線15dには、ＮＭＯＳスイッチ9dと補助ＮＭＯＳスイッチ36dとを介して4[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非選択メモリセルC2でも、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に6[V]の書き込み禁止電圧が印加され、ＮＭＯＳスイッチ9d及び補助ＮＭＯＳスイッチ36dを介して非選択ワード線15dから制御ゲートに4[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
（５−２）動作及び効果
以上の構成において、不揮発性半導体記憶装置51でも、上述した第３の実施の形態と同様の効果を得ることができる。また、この不揮発性半導体記憶装置51では、データ書き込み時、非選択ユニット列32bのＰ型メモリウェルPW1に0[V]を印加し、補助ＮＭＯＳスイッチ36b,36d,…をオン動作させて、非選択ユニット列32bの各非選択ワード線15b,15d,…に4[V]の書き込み禁止ゲート電圧を印加するようにした。
そして、この非選択ユニット列32bでは、データ書き込み時、ＰＭＯＳスイッチ8b,8d,…が形成されるＮ型ウェルNW1に12[V]が印加されているものの、このＰＭＯＳスイッチ8b,8d,…のドレインに接続される各非選択ワード線15b,15d,…に僅かに電圧値が高い4[V]の書き込み禁止ゲート電圧を印加して、これらＰＭＯＳスイッチ8b,8d,…のドレインと、Ｎ型ウェルNW1との間の電圧差を8[V]と比較的小さくするようにしたことから、その分、ＰＭＯＳスイッチ8b,8d,…に対する電圧負担が軽減され、ＰＭＯＳスイッチ8b,8d,…の信頼性を向上できる。
（６）第６の実施の形態
（６−１）データの書き込み動作
図８との対応部分に同一符号を付して示す図９において、55は第６の実施の形態による不揮発性半導体記憶装置を示し、この不揮発性半導体記憶装置55は、上述した第５の実施の形態と同じ回路構成を有しているが、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）及びＮＭＯＳスイッチ9a,9c,…（9b,9d,…）の各ゲートにおける電圧値と、データ書き込み時における非選択ユニット列32bにおける各電圧値とが、上述した第５の実施の形態による不揮発性半導体記憶装置51とは相違している。
ここで、図９は、上述した第５の実施の形態と同様に、複数のメモリセルCのうち、第１列目のユニット列32における第１行１列目のメモリセルCを、データが書き込まれる選択メモリセルC1とし、それ以外の全てのメモリセルCを非選択メモリセルC2としたときの各箇所の電圧値を示している。この場合、第１ＰＭＯＳ電源線VL3には、上述した第５の実施の形態と同じ、12[V]の第１ＰＭＯＳ制御電圧が印加されるものの、第２ＰＭＯＳ電源線VL4には、上述した第５の実施の形態よりも高い8[V]の第２ＰＭＯＳ制御電圧が印加されており、これら第１ＰＭＯＳ制御電圧と第２ＰＭＯＳ制御電圧との電圧差が、上述した第５の実施の形態よりも小さい4[V]に設定されている。
これにより、これら第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4に第１インバータ回路24を介して接続された共通ＰＭＯＳ制御線PGa〜PGdには、当該第１インバータ回路24によって、非選択行3bのとき12[V]の第１ＰＭＯＳ制御電圧が印加され、選択行3aのとき8[V]の第２ＰＭＯＳ制御電圧が印加され得る。このように共通ＰＭＯＳ制御線PGa〜PGdは、選択行3aのときの電圧値と、非選択行3bのときの電圧値との電圧振幅を4[V]（すなわち、12[V]-8[V]）とし、当該電圧振幅の小振幅化が図られている。これにより、共通ＰＭＯＳ制御線PGa〜PGdに接続されたＰＭＯＳスイッチ8a,8c,…（8b,8d,…）では、選択行3a及び非選択行3bでのゲートにおける電圧振幅の小振幅化が図られ、その分、ゲート絶縁膜を一段と薄膜化し得るようになされている。
一方、第２ＮＭＯＳ電源線VL6には、上述した第５の実施の形態と同様に、0[V]の第２ＮＭＯＳ制御電圧が印加されているものの、第１ＮＭＯＳ電源線VL5には、上述した第５の実施の形態よりも低い4[V]の第１ＮＭＯＳ制御電圧が印加されており、これら第１ＮＭＯＳ制御電圧と第２ＮＭＯＳ制御電圧との電圧差が、上述した第５の実施の形態よりも小さい4[V]に設定されている。
これにより、これら第１ＮＭＯＳ電源線VL5及び第２ＮＭＯＳ電源線VL6に第２インバータ回路25を介して接続された共通ＮＭＯＳ制御線NGa〜NGdには、当該第２インバータ回路25によって、非選択行3bのとき4[V]の第１ＮＭＯＳ制御電圧が印加され、選択行3aのとき0[V]の第２ＮＭＯＳ制御電圧が印加され得る。このように共通ＮＭＯＳ制御線NGa〜NGdは、選択行3aのときの電圧値と、非選択行3bのときの電圧値との電圧振幅を4[V]（すなわち、4[V]-0[V]）とし、当該電圧振幅の小振幅化が図られている。これにより、共通ＮＭＯＳ制御線NGa〜NGdに接続されたＮＭＯＳスイッチ9a,9c（9b,9d）では、選択行3a及び非選択行3bでのゲートにおける電圧振幅の小振幅化が図られ、その分、ゲート絶縁膜を一段と薄膜化し得るようになされている。
（６−１−１）第１領域について
ここで、先ず初めに第１領域AR1に着目すると、選択ユニット列32aの選択電源ユニット34aには、上述した第５の実施の形態と同様に、第１電源線5aに12[V]の書き込みゲート電圧が印加され、他方の第２電源線6aに0[V]の書き込み禁止ゲート電圧が印加されている。この際、選択メモリセルC1が配置された選択行3aでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における8[V]の第２ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGaに印加されている。
これにより、選択ユニット列32aの選択行3aに配置されたＰＭＯＳスイッチ8aは、共通ＰＭＯＳ制御線PGaからゲートに8[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに12[V]の書き込みゲート電圧が印加されてオン状態となり、当該12[V]の書き込みゲート電圧をドレインから選択ワード線15aへ印加し得るようになされている。かくして、第１領域AR1において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された選択メモリセルC1は、これら選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加され、かつＰＭＯＳスイッチ8aを介して選択ワード線15aから制御ゲートに12[V]の書き込みゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。
このように、第６の実施の形態による不揮発性半導体記憶装置55では、選択ユニット列32aの選択行3aにてＰＭＯＳスイッチ8aをオン動作させる際、当該ＰＭＯＳスイッチ8aにおいて、ゲートに印加される第２ＰＭＯＳ制御電圧（8[V]）と、ソースに印加される書き込みゲート電圧（12[V]）との電圧差を、第５の実施の形態よりも一段と低い4[V]に設定し得るようになされている。
なお、第１領域AR1において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2では、上述した第５の実施の形態と同様に、非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加されることから、選択ワード線15aから制御ゲートに12[V]の書き込みゲート電圧が印加されても、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
なお、この際、選択行3aでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における0[V]の第２ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGaに印加されている。これにより、選択ユニット列32aの選択行3aに配置されたＮＭＯＳスイッチ9aは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
また、選択ユニット列32aの選択行3aに配置された補助ＮＭＯＳスイッチ36aは、上述した第５の実施の形態と同様に、補助ＭＯＳ電源線7aからゲートに0[V]の補助制御電圧が印加され、かつ第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されることからオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。かくして、第１領域AR1の選択ワード線15aには、ＰＭＯＳスイッチ8aを介して12[V]の書き込みゲート電圧が印加され得るようになされている。
（６−１−２）第２領域について
次に、選択ユニット列32aにおける非選択行3bの第２領域AR2について着目する。この場合、非選択メモリセルC2だけが配置された非選択行3bでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における12[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、選択ユニット列32aの非選択行3bに配置されたＰＭＯＳスイッチ8cは、共通ＰＭＯＳ制御線PGbからゲートに12[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに12[V]の書き込みゲート電圧が印加されてオフ状態となり、この書き込みゲート電圧を遮断し得るようになされている。
また、この際、非選択行3bでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における4[V]の第１ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、選択ユニット列32aの非選択行3bに配置されたＮＭＯＳスイッチ9cは、共通ＮＭＯＳ制御線NGbからゲートに4[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該0[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15cへ印加し得るようになされている。
このように、第６の実施の形態による不揮発性半導体記憶装置55は、選択ユニット列32aの非選択行3bにてＮＭＯＳスイッチ9cをオン動作させる際、当該ＮＭＯＳスイッチ9cにおいて、ゲートに印加される第１ＮＭＯＳ制御電圧（4[V]）と、ソースに印加される書き込み禁止ゲート電圧（0[V]）との電圧差を、第５の実施の形態より一段と低い4[V]に設定し得るようになされている。
かくして、第２領域AR2において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された非選択メモリセルC2は、これら選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加されるものの、ＮＭＯＳスイッチ9cを介して非選択ワード線15cから制御ゲートに同じく0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
また、この第２領域AR2において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2も、これら非選択第１ビット線L1b及び非選択第２ビット線L1bから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつ非選択ワード線15cから制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されることから、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
因みに、選択ユニット列32aの非選択行3bに配置された補助ＮＭＯＳスイッチ36cは、補助ＭＯＳ電源線7aからゲートに0[V]の補助制御電圧が印加され、かつ第２電源線6aからソースに0[V]の書き込みゲート電圧が印加されていることからオフ状態となり、この書き込み電圧を遮断し得るようになされている。かくして、第２領域AR2の非選択ワード線15cには、ＮＭＯＳスイッチ9cを介して0[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
（６−１−３）第３領域について
次に、非選択ユニット列32bにおける第３領域AR3について着目する。この場合、非選択ユニット列32bの非選択電源ユニット34bには、第１電源線5bに8[V]のオフ電圧が印加され、他方の第２電源線6bに4[V]の書き込み禁止ゲート電圧が印加されている。この際、選択行3aでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における8[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。これにより、非選択ユニット列32bの選択行3aに配置されたＰＭＯＳスイッチ8bは、共通ＰＭＯＳ制御線PGaからゲートに8[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに8[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。
また、この際、選択行3aでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における0[V]の第２ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGaに印加されている。これにより、非選択ユニット列32bの選択行3aに配置されたＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに4[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
ここで、このような非選択ユニット列32bでは、Ｐ型ウェルPW1に4[V]が印加され、補助ＭＯＳ電源線7bに6[V]の補助制御電圧が印加されている。これにより、非選択ユニット列32bの選択行3aに配置された補助ＮＭＯＳスイッチ36bは、補助ＭＯＳ電源線7bからゲートに6[V]の補助制御電圧が印加され、かつ第２電源線6bからソースに4[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。かくして、第３領域AR3の選択行3aに配置された非選択ワード線15bには、補助ＮＭＯＳスイッチ36bを介して4[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
ここで、この実施の形態の場合、非選択ユニット列32bには、非選択第１ビット線L1c及び非選択第２ビット線L2cに6[V]の書き込み禁止電圧が印加され、Ｐ型メモリウェルPW2に4[V]が印加されている。これにより、第３領域AR3の選択行3aに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつ補助ＮＭＯＳスイッチ36bから非選択ワード線15bを介して制御ゲートに4[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
一方、非選択行3bでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における12[V]の第１ＰＭＯＳ制御電圧が、共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、非選択ユニット列32bの非選択行3bに配置されたＰＭＯＳスイッチ8dは、共通ＰＭＯＳ制御線PGbからゲートに12[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに8[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。
また、この際、非選択行3bでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における4[V]の第１ＮＭＯＳ制御電圧が、共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、非選択ユニット列32bの非選択行3bに配置されたＮＭＯＳスイッチ9dは、共通ＮＭＯＳ制御線NGbからゲートに4[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに4[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
これに対して、非選択ユニット列32bの非選択行3bに配置された補助ＮＭＯＳスイッチ36dは、補助ＭＯＳ電源線7bからゲートに6[V]の補助制御電圧が印加され、かつ第２電源線6bからソースに4[V]の書き込み禁止ゲート電圧が印加されていることからオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。かくして、第３領域AR3の非選択行3bに配置された非選択ワード線15dには、補助ＮＭＯＳスイッチ36dを介して4[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
これにより、第３領域AR3の非選択行3bにおいて、非選択第１ビット線L1c及び非選択第２ビット線L2cに接続された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に6[V]の書き込み禁止電圧が印加され、補助ＮＭＯＳスイッチ36dから非選択ワード線15dを介して制御ゲートに4[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
そして、このように、第６の実施の形態による不揮発性半導体記憶装置55は、非選択ユニット列32bの選択行3a及び非選択行3bにて補助ＮＭＯＳスイッチ36b,36dをオン動作させる際、当該補助ＮＭＯＳスイッチ36b,36dにおいて、ゲートに印加される補助制御電圧（6[V]）と、ソースに印加される書き込み禁止ゲート電圧（4[V]）との電圧差を、第５の実施の形態より一段と低い4[V]以下に設定し得るようになされている。
（６−２）動作及び効果
以上の構成において、この不揮発性半導体記憶装置55でも、上述した第３の実施の形態と同様の効果を得ることができる。また、この第６の実施の形態による不揮発性半導体記憶装置55では、非選択ユニット列32bにて、ＰＭＯＳスイッチ8b,8d,…及びＮＭＯＳスイッチ9b,9d,…を必ずしもオン動作させる必要がないため、選択ユニット列32aにて、ＰＭＯＳスイッチ8a,8c,…及びＮＭＯＳスイッチ9a,9c,…をオンオフ動作させる制御電圧値を自由に設定することができ、かくして、ＰＭＯＳスイッチ8a,8c,…や、ＮＭＯＳスイッチ9a,9c,…、さらには補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）をオンオフ動作させる最大電圧差を、例えば第３の実施の形態よりも一段と低い4[V]以下に設定できる。
このように、不揮発性半導体記憶装置55では、データ書き込み時、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）や、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）、補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）がオンオフ動作する際の電圧差を4[V]以下に設定できることから、その分、ゲート絶縁膜の膜厚を8[nm]に薄膜化させたＰＭＯＳスイッチ8a,8c,…（8b,8d,…）や、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）、補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）を用いることができる。
また、この非選択ユニット列32bでも、データ書き込み時、ＰＭＯＳスイッチ8b,8d,…が形成されるＮ型ウェルNW1に12[V]が印加されているものの、このＰＭＯＳスイッチ8b,8d,…のドレインに接続される各非選択ワード線15b,15d,…に僅かに電圧値が高い4[V]の書き込み禁止ゲート電圧を印加して、これらＰＭＯＳスイッチ8b,8d,…のドレインと、Ｎ型ウェルNW1との間の電圧差を8[V]と比較的小さくするようにしたことから、その分、ＰＭＯＳスイッチ8b,8d,…に対する電圧負担が軽減され、ＰＭＯＳスイッチ8b,8d,…の信頼性を向上できる。
（７）第７の実施の形態
（７−１）データの書き込み動作
図４との対応部分に同一符号を付して示す図１０において、61は第７の実施の形態による不揮発性半導体記憶装置を示し、この不揮発性半導体記憶装置61は、ＰＭＯＳスイッチ69a,69c,…（69b,69d,…）及びＮＭＯＳスイッチ70a,70c,…（70b,70d,…）に加えて、補助ＮＭＯＳスイッチ71,71c,…（71b,71d,…）が設けられている他、列方向に延びるＰＭＯＳ電源線VPa（VPb）及びＮＭＯＳ電源線VNa（VNb）がユニット配線としてユニット列62毎に設けられている点と、行方向に延びる複数の共通電源線67a,67b,67c,67dが共通配線として設けられ、各電源ユニット64間が共通電源線67a〜67dにより接続されている点とに特徴がある。ここで、図１０は、上述した第３の実施の形態と同様に、複数のメモリセルCのうち、第１列目のユニット列62における第１行１列目のメモリセルCを、データが書き込まれる選択メモリセルC1とし、それ以外の全てのメモリセルCを非選択メモリセルC2としたときの各箇所の電圧値を示している。
この不揮発性半導体記憶装置61は、第１電源線65及び第２電源線66が列方向に並走するように配置されており、第１電源線65及び第２電源線66を複数の電源ユニット64にて共通するように構成されている。実際上、これら第１電源線65及び第２電源線66には、複数のインバータ回路63が共通接続されており、各インバータ回路63の出力部にそれぞれ共通電源線67a〜67dが接続されている。各インバータ回路63は、第１電源線65に印加されている12[V]の書き込みゲート電圧と、第２電源線66に印加されている0[V]の書き込み禁止ゲート電圧のうちいずれか一方を各行毎に選択し、これを共通電源線67a〜67dにそれぞれ印加し得るようになされている。
電源ユニット64のＮ型ウェルNW1には、列方向に延びるＰＭＯＳ電源線VPa（VPb）が形成されており、当該ＰＭＯＳ電源線VPa（VPb）に沿って複数のＰＭＯＳスイッチ69a,69c,…（69b,69d,…）が形成されている。実際上、ＰＭＯＳスイッチ69aは、ゲートがＰＭＯＳ電源線VPaに接続され、ソースが共通電源線67aに接続されている。また、例えばＰＭＯＳスイッチ69aは、ドレインがワード線15に接続されており、オン動作することにより、共通電源線67aに印加された書き込みゲート電圧をドレインからワード線15に印加し得るようになされている。
一方、電源ユニット64のＰ型ウェルPW1には、列方向に延びるＮＭＯＳ電源線VNa（VNb）が形成されており、当該ＮＭＯＳ電源線VNa（VNb）に沿って複数のＮＭＯＳスイッチ70a,70c,…（70b,70d,…）が形成されている。実際上、ＮＭＯＳスイッチ70aは、ゲートがＮＭＯＳ電源線VNaに接続されているとともに、ソースが共通電源線67aに接続されている。また、例えばＮＭＯＳスイッチ70cは、ドレインがワード線15に接続されており、オン動作することにより、共通電源線67bに印加された書き込み禁止ゲート電圧をドレインから非選択ワード線15cに印加し得るようになされている。なお、データ書き込み時には、選択ユニット列62a及び非選択ユニット列62bともに、このＮ型ウェルNW1に12[V]が印加され得る。
また、電源ユニット64のＰ型ウェルPW1には、ＮＭＯＳ電源線VNa（VNb）と並走するように第３電源線68a（68b）及び補助ＭＯＳ電源線7a（7b）が形成されており、これら第３電源線68a（68b）及び補助ＭＯＳ電源線7a（7b）に沿って複数の補助ＮＭＯＳスイッチ71a,71c,…（71b,71d,…）が形成されている。ここで、補助ＮＭＯＳスイッチ71a,71c,…（71b,71d,…）は、ゲートが補助ＭＯＳ電源線7a（7b）に接続され、ソースが第３電源線68a（68b）に接続されている。また、各補助ＮＭＯＳスイッチ71a,71c,…（71b,71d,…）は、ドレインがワード線15に接続されており、例えば、補助ＮＭＯＳスイッチ71b,71dは、オン動作することにより、第３電源線68bに印加された書き込み禁止ゲート電圧をドレインから非選択ワード線15b,15dに印加し得るようになされている。なお、データ書き込み時には、選択ユニット列62a及び非選択ユニット列62bともに、このＰ型ウェルPW1に0[V]が印加され得る。
因みに、Ｐ型メモリウェルPW2には、上述したように、行方向に延設された複数のワード線15が列方向に所定間隔を空けて配置され、同一行のメモリセルCの制御ゲートが、各ワード線15に接続されている。また、Ｐ型メモリウェルPW2は、列方向に延びる第１ビット線L1と第２ビット線L2とを備えており、一の第１ビット線L1と、当該第１ビット線L1に隣接した第２ビット線L2とを一対とし、並走するこれら第１ビット線L1及び第２ビット線L2間に複数のメモリセルCが並列に配置された構成を有している。各メモリセルCには、一端に第１ビット線L1が接続されているとともに、他端に第２ビット線L2が接続されており、これら第１ビット線L1及び第２ビット線L2から一端及び他端に、例えば書き込み電圧又は書き込み禁止電圧が印加され得るようになされている。
（７−１−１）第１領域について
ここでは、先ず初めに第１領域AR1に着目して説明した後、第２領域AR2、第３領域AR3の順に説明する。この場合、選択メモリセルC1が配置された選択行3aでは、第１電源線65及び第２電源線66に接続されたインバータ回路63によって、第１電源線65における12[V]の書き込みゲート電圧が、共通電圧として共通電源線67aに印加されている。この際、選択ユニット列62aでは、ＰＭＯＳ電源線VPaに6[V]の第１ＰＭＯＳ制御電圧がユニット電圧として印加されており、各ＰＭＯＳスイッチ69a,69c,…のゲートに、当該第１ＰＭＯＳ制御電圧をそれぞれ印加し得るようになされている。
これにより、選択ユニット列62aの選択行3aに配置されたＰＭＯＳスイッチ69aは、ＰＭＯＳ電源線VPaからゲートに6[V]の第１ＰＭＯＳ制御電圧が印加され、かつ共通電源線67aからソースに12[V]の書き込みゲート電圧が印加されてオン状態となり、当該12[V]の書き込みゲート電圧をドレインから選択ワード線15aへ印加し得るようになされている。
ここで、選択ユニット列62aでは、選択第１ビット線L1a及び選択第２ビット線L2aに0[V]の書き込み電圧が印加されている。これにより、第１領域AR1において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された選択メモリセルC1では、選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加され、かつＰＭＯＳスイッチ69aから選択ワード線15aを介して制御ゲートに12[V]の書き込みゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。
なお、第１領域AR1において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2では、非選択第１ビット線L1b及び非選択第２ビット線L2bから6[V]の書き込み禁止電圧が印加されることから、選択ワード線15aから制御ゲートに12[V]の書き込みゲート電圧が印加されても、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生するとなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
因みに、この際、選択ユニット列62aでは、ＮＭＯＳ電源線VNaに6[V]の第１ＮＭＯＳ制御電圧がユニット電圧として印加されている。これにより選択ユニット列62aの選択行3aに配置されたＮＭＯＳスイッチ70aは、ＮＭＯＳ電源線VNaからゲートに6[V]の第１ＮＭＯＳ制御電圧が印加され、かつ共通電源線67aからソースに12[V]の書き込みゲート電圧が印加されてオフ状態となり、当該書き込みゲート電圧を遮断し得るようになされている。
また、この際、選択ユニット列62aでは、補助電源線7aに0[V]の補助制御電圧がユニット電圧として印加されている。これにより、選択ユニット列62aの選択行3aに配置された補助ＮＭＯＳスイッチ71aは、補助ＭＯＳ電源線7aからゲートに0[V]の補助制御電圧が印加され、かつ第３電源線68aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。かくして、第１領域AR1の選択ワード線15aには、ＰＭＯＳスイッチ69aを介して12[V]の書き込みゲート電圧が印加され得るようになされている。
（７−１−２）第２領域について
次に、選択ユニット列62aにおける非選択行3bの第２領域AR2について着目する。この場合、非選択メモリセルC2だけが配置された非選択行3bでは、インバータ回路63によって、第２電源線66における0[V]の書き込み禁止ゲート電圧が、共通電圧として共通電源線67b,67c,67dに印加されている。これにより、選択ユニット列62aの非選択行3bに配置されたＰＭＯＳスイッチ69cは、ＰＭＯＳ電源線VPaからゲートに6[V]の第１ＰＭＯＳ制御電圧が印加され、かつ共通電源線67bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、この書き込み禁止ゲート電圧を遮断し得るようになされている。
一方、選択ユニット列62aの非選択行3bに配置されたＮＭＯＳスイッチ70cは、ＮＭＯＳ電源線VNaからゲートに6[V]の第１ＮＭＯＳ制御電圧が印加され、かつ共通電源線67bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該0[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15cへ印加し得る。
これにより、第２領域AR2において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された非選択メモリセルC2は、これら選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加されるものの、ＮＭＯＳスイッチ70cから非選択ワード線15cを介して制御ゲートに同じく0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
また、同じく第２領域AR2において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2は、これら非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつＮＭＯＳスイッチ70cから非選択ワード線15cを介して制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されていることから、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
なお、選択ユニット列62aの非選択行3bに配置された補助ＮＭＯＳスイッチ71cは、補助ＭＯＳ電源線7aからゲートに0[V]の補助制御電圧が印加され、かつ第３電源線68aからソースに0[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。かくして、第２領域AR2の非選択ワード線15cには、ＮＭＯＳスイッチ70cを介して0[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
（７−１−３）第３領域について
次に、非選択ユニット列62bにおける第３領域AR3について着目する。この場合、非選択ユニット列62bの非選択電源ユニット64bには、ＰＭＯＳ電源線VPbに12[V]の第２ＰＭＯＳ制御電圧が印加されている。また、この際、選択行3aでは、インバータ回路63によって、第１電源線65における12[V]の書き込みゲート電圧が共通電源線67aに印加されている。これにより、非選択ユニット列62bの選択行3aに配置されたＰＭＯＳスイッチ69bは、共通電源線67aからソースに12[V]の書き込みゲート電圧が印加されるものの、ＰＭＯＳ電源線VPbからゲートに12[V]の第２ＰＭＯＳ制御電圧が印加されてオフ状態となり、当該書き込みゲート電圧を遮断し得るようになされている。
また、この際、非選択ユニット列62bでは、ＮＭＯＳ電源線VNbに0[V]の第２ＮＭＯＳ制御電圧が印加されている。これにより、非選択ユニット列62bの選択行3aに配置されたＮＭＯＳスイッチ70bは、共通電源線67aから一端に12[V]の書き込みゲート電圧が印加されるものの、ＮＭＯＳ電源線VNbからゲートに0[V]の第２ＰＭＯＳ制御電圧が印加されてオフ状態となり、当該書き込みゲート電圧を遮断し得るようになされている。
ここで、非選択ユニット列62bでは、補助ＭＯＳ電源線7bに8[V]の補助制御電圧が印加され、第３電源線68bに6[V]の書き込み禁止ゲート電圧が印加されている。これにより非選択ユニット列62bの選択行3aに配置された補助ＮＭＯＳスイッチ71bは、補助ＭＯＳ電源線7bからゲートに8[V]の補助制御電圧が印加され、かつ第３電源線68bからソースに6[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。かくして、第３領域AR3の選択行3aに配置された非選択ワード線15bには、補助ＮＭＯＳスイッチ71bを介して6[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
ここで、この実施の形態の場合、非選択ユニット列62bには、非選択第１ビット線L1c及び非選択第２ビット線L2cに6[V]の書き込み禁止電圧が印加され、これに合わせてＰ型メモリウェルPW2にも6[V]が印加されている。これにより、第３領域AR3の選択行3aに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつ補助ＮＭＯＳスイッチ71bから非選択ワード線15bを介して制御ゲートに6[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
一方、非選択ユニット列62bの下段にある非選択行3bに配置されたＰＭＯＳスイッチ69dでは、ＰＭＯＳ電源線VPbからゲートに12[V]の第２ＰＭＯＳ制御電圧が印加され、かつ共通電源線67bからソースに0[V]の書き込み禁止ゲート電圧が印加されることからオフ状態となり、当該0[V]の書き込み禁止ゲート電圧を遮断し得るようになされている。
また、この際、非選択ユニット列62bの非選択行3bに配置されたＮＭＯＳスイッチ70dでは、ＮＭＯＳ電源線VNbからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ共通電源線67bからソースに0[V]の書き込み禁止ゲート電圧が印加されることからオフ状態となり、当該0[V]の書き込み禁止ゲート電圧を遮断し得るようになされている。
これに対して、非選択ユニット列62bの非選択行3bに配置された補助ＮＭＯＳスイッチ71dは、補助ＭＯＳ電源線7bからゲートに8[V]の補助制御電圧が印加され、かつ第３電源線68bからソースに6[V]の書き込み禁止ゲート電圧が印加されることからオン状態となり、当該6[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。かくして、第３領域AR3の非選択行3bに配置された非選択ワード線15dにも、補助ＮＭＯＳスイッチ71dを介して6[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつ補助ＮＭＯＳスイッチ71dから非選択ワード線15dを介して制御ゲートに6[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
（７−２）動作及び効果
以上の構成において、この不揮発性半導体記憶装置61では、行列状に形成された複数のワード線15と、各ワード線15に連結された複数のメモリセルCと、複数のメモリセルCに選択的な電圧を印加し得る第１ビット線L1及び第２ビット線L2と、ワード線列にそれぞれ対応して設けられた複数の電源ユニット64とを備え、各ワード線15に対応させてＰＭＯＳスイッチ69a,69c,…（69b,69d,…）とＮＭＯＳスイッチ70a,70c,…（70b,70d,…）と補助ＮＭＯＳスイッチ71a,71c,…（71b,71d,…）とを各電源ユニット64に設け、電源ユニット64の同一行のＰＭＯＳスイッチ69a,69c,…（69b,69d,…）及びＮＭＯＳスイッチ70a,70c,…（70b,70d,…）の各ソース間を共通電源線67a〜67dにて接続するようにした。
また、電源ユニット64では、同一列のＰＭＯＳスイッチ69a,69c,…（69b,69d,…）の各ゲートに接続させたＰＭＯＳ電源線VPa（VPb）と、同一列のＮＭＯＳスイッチ70a,70c,…（70b,70d,…）の各ゲートに接続させたＮＭＯＳ電源線VNa（VNb）とを備え、ＰＭＯＳスイッチ69a,69c,…（69b,69d,…）とＮＭＯＳスイッチ70a,70c,…（70b,70d,…）の各ドレインをワード線15に接続させるようにした。さらに、各電源ユニット64は、列方向に延びた補助ＭＯＳ電源線7a（7b）及び第３電源線68a（68b）を備えており、第３電源線68a（68b）が補助ＮＭＯＳスイッチ71a,71c,…（71b,71d,…）を介してワード線15に接続されている。
そして、データ書き込み時、選択電源ユニット64aでは、選択行3aにてＰＭＯＳ電源線VPa及び共通電源線67aの電圧差によりＰＭＯＳスイッチ69aをオン動作させることにより、選択ワード線15aに書き込みゲート電圧を印加し、一方、非選択行3bにてＮＭＯＳ電源線VNa及び共通電源線67aの電圧差によりＮＭＯＳスイッチ70cをオン動作せることにより、非選択ワード線15cに書き込み禁止ゲート電圧を印加する。これに対して、データ書き込み時、非選択電源ユニット64bでは、選択行3a及び非選択行3bにて、補助ＭＯＳ電源線7b及び第３電源線68bの電圧差により各補助ＮＭＯＳスイッチ71b,71d,…をオン動作せることにより、全ての非選択ワード線15b,15d,…に書き込み禁止ゲート電圧を印加する。
これにより、非選択電源ユニット64bでは、選択電源ユニット64aに拘束されることなく、独立して補助ＮＭＯＳスイッチ71b,71d,…をオン動作させ、選択電源ユニット64aとは別に、第３電源線68bの書き込み禁止ゲート電圧を非選択ワード線15b,15d,…全てに印加できる。かくして、不揮発性半導体記憶装置61では、一のワード線列の選択電源ユニット64aに拘束されることなく、他のワード線列の非選択電源ユニット64bにて、書き込み禁止ゲート電圧の電圧値や、そのときのＰ型メモリウェルPW2に印加される電圧値、非選択第１ビット線L1c及び非選択第２ビット線L2cの電圧値を、例えば非選択メモリセルC2にてディスターブの発生を抑制し得る電圧値にそれぞれ自由に設定できる。
この実施の形態の場合、非選択電源ユニット64bでは、非選択ワード線15b,15d,…に印加する書き込み禁止ゲート電圧を6[V]の低電圧に設定し得、さらにＰ型メモリウェルPW2の電圧値や、非選択第１ビット線L1c、非選択第２ビット線L2cの電圧値を全て同電圧の6[V]に設定できるので、仮に選択ユニット列62aにて選択メモリセルC1に対するデータの書き込み動作が繰り返されたとしても、非選択ユニット列62bの各非選択メモリセルC2に影響がなくディスターブの発生を抑制し得る。
また、この不揮発性半導体記憶装置61では、ＰＭＯＳ電源線VPa（VPb）及びＮＭＯＳ電源線VNa（VNb）に印加する制御電圧を、選択電源ユニット64aにてＰＭＯＳスイッチ69a,69c,…及びＮＭＯＳスイッチ70a,70c,…が適宜オン動作し得る範囲で自由に設定できる。かくして、この不揮発性半導体記憶装置61では、選択電源ユニット64a及び非選択電源ユニット64bのときにＰＭＯＳ電源線VPa（VPb）及びＮＭＯＳ電源線VNa（VNb）に印加する制御電圧の電圧差を、比較的低い6[V]に設定できることから、ＰＭＯＳスイッチ69a,69c,…及びＮＭＯＳスイッチ70a,70c,…の各ゲートに加わる電圧負担を軽減し、その分、ゲート酸化膜の薄膜化を図ることができる。
また、不揮発性半導体記憶装置61では、ＰＭＯＳ電源線VPa（VPb）及びＮＭＯＳ電源線VNa（VNb）が電源ユニット64毎にそれぞれ個別に設けられているものの、各電源ユニット64間が複数の共通電源線67a〜67dにより接続されており、行毎に共通電源線67a〜67dに印加する電圧値を調整することで、ＰＭＯＳスイッチ69a,69c,…（69b,69d,…）、ＮＭＯＳスイッチ70a,70c,…（70b,70d,…）及び補助ＮＭＯＳスイッチ71a,71c,…（71b,71d,…）を適宜オンオフ動作させ、全てのワード線15の中から選択ワード線15aを選択的に決定できる。かくして、この不揮発性半導体記憶装置61でも、ワード線列（Ｐ型メモリウェルPW2）毎にそれぞれ独立した行方向アドレスデコーダを設ける必要がなく、従来同様に小型化を図ることができる。
（８）第８の実施の形態
（８−１）データの書き込み動作
図１０との対応部分に同一符号を付して示す図１１において、75は第８の実施の形態による不揮発性半導体記憶装置を示し、上述した第７の実施の形態の補助ＮＭＯＳスイッチ71a,71c,…（71b,71d,…）（図１０）に替えて補助ＰＭＯＳスイッチ81a,81c,…（81b,81d,…）を設けた点で相違している。ここで、図１１は、上述した第７の実施の形態と同様に、複数のメモリセルCのうち、第１列目のユニット列76における第１行１列目のメモリセルCを、データが書き込まれる選択メモリセルC1とし、それ以外の全てのメモリセルCを非選択メモリセルC2としたときの各箇所の電圧値を示している。
この場合、ＰＭＯＳスイッチ69a,69c,…（69b,69d,…）が形成されたＮ型ウェルNW1には、当該ＰＭＯＳスイッチ69a,69c,…（69b,69d,…）と対応させてトランジスタ構成の補助ＰＭＯＳスイッチ81a,81c,…（81b,81d,…）が各行に形成されている。実際上、このＮ型ウェルNW1には、列方向に延びるＰＭＯＳ電源線VPa（VPb）に加え、同じく列方向に延びる補助ＭＯＳ電源線83a（83b）と、当該補助ＭＯＳ電源線83a（83b）と並走して列方向に延びる第３電源線84a（84b）とが形成されており、これら補助ＭＯＳ電源線83a（83b）及び第３電源線84a（84b）に沿って複数の補助ＰＭＯＳスイッチ81a,81c,…（81b,81d,…）が形成されている。なお、データ書き込み時には、選択ユニット列76a及び非選択ユニット列76bともに、このＮ型ウェルNW1に12[V]が印加され得る。
実際上、補助ＰＭＯＳスイッチ81a,81c,…（81b,81d,…）は、ゲートが補助ＭＯＳ電源線83a（83b）に接続され、ソースが第３電源線84a（84b）に接続されている。また、各補助ＰＭＯＳスイッチ81a,81c,…（81b,81d,…）は、ドレインがワード線15に接続されており、非選択ユニット列76bのとき、ゲート及びソース間の電圧差によりオン動作し、第３電源線84bに印加された書き込み禁止ゲート電圧をドレインから非選択ワード線15b,15d,…に印加し得るようになされている。
なお、この第８の実施の形態では、補助ＰＭＯＳスイッチ81a,81c,…（81b,81d,…）がＮ型ウェルNW1に形成されていることから、隣接するＰ型ウェルPW1にＮＭＯＳスイッチ70a,70c,…（70b,70d,…）のみが形成されている。このＮＭＯＳスイッチ70a,70c,…（70b,70d,…）は、上述した第７の実施の形態と同様に、列方向に延びるＮＭＯＳ電源線VNa（VNb）にゲートが接続され、行方向に延びる共通電源線67a〜67dにソースが接続されている。また、各ＮＭＯＳスイッチ70a,70c,…（70b,70d,…）は、ドレインがワード線15に接続され、ゲート及びソース間の電圧差によりオン動作し、共通電源線67a〜67dにおける書き込みゲート電圧又は書き込み禁止ゲート電圧をドレインからワード線15に印加し得るようになされている。なお、データ書き込み時には、選択ユニット列76a及び非選択ユニット列76bともに、このＰ型ウェルPW1に0[V]が印加され得る。
（８−１−１）第１領域について
ここで、先ず初めに第１領域AR1に着目すると、選択メモリセルC1が配置された選択行3aでは、第１電源線65及び第２電源線66に接続されたインバータ回路63によって、第１電源線65における12[V]の書き込みゲート電圧が共通電源線67aに印加されている。これにより、選択ユニット列76aの選択行3aに配置されたＰＭＯＳスイッチ69aは、ＰＭＯＳ電源線VPaからゲートに6[V]の第１ＰＭＯＳ制御電圧が印加され、かつ共通電源線67aからソースに12[V]の書き込みゲート電圧が印加されてオン状態となり、当該12[V]の書き込みゲート電圧をドレインから選択ワード線15aへ印加し得るようになされている。
ここで、選択ユニット列76aでは、選択第１ビット線L1a及び選択第２ビット線L2aに0[V]の書き込み電圧が印加され、非選択第１ビット線L1b及び非選択第２ビット線L2bに6[V]の書き込み禁止電圧が印加されている。これにより、第１領域AR1において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された選択メモリセルC1では、選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加され、かつＰＭＯＳスイッチ69aから選択ワード線15aを介して制御ゲートに12[V]の書き込みゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。
なお、第１領域AR1において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2では、ＰＭＯＳスイッチ69aから選択ワード線15aを介して制御ゲートに12[V]の書き込みゲート電圧が印加されるものの、非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加されていることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
因みに、この際、選択ユニット列76aでは、ＮＭＯＳ電源線VNaに6[V]の第１ＮＭＯＳ制御電圧が印加されている。これにより、選択ユニット列76aの選択行3aに配置されたＮＭＯＳスイッチ70aは、ＮＭＯＳ電源線VNaからゲートに6[V]の第１ＮＭＯＳ制御電圧が印加され、かつ共通電源線67aからソースに12[V]の書き込みゲート電圧が印加されてオフ状態となり、当該書き込みゲート電圧を遮断し得るようになされている。
また、この際、選択ユニット列76aでは、補助ＭＯＳ電源線83aに12[V]の補助ＭＯＳ電圧が印加され、第３電源線84aに6[V]のオフ電圧が印加されている。これにより、選択ユニット列76aの選択行3aに配置された補助ＰＭＯＳスイッチ81aは、補助ＭＯＳ電源線83aからゲートに12[V]の補助制御電圧が印加され、かつ第３電源線84aからソースに6[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。かくして、第１領域AR1の選択ワード線15aには、ＰＭＯＳスイッチ69aを介して12[V]の書き込みゲート電圧が印加され得るようになされている。
（８−１−２）第２領域について
次に、選択ユニット列76aにおける非選択行3bの第２領域AR2について着目する。この場合、非選択メモリセルC2だけが配置された非選択行3bでは、インバータ回路63によって、第２電源線66における0[V]の書き込み禁止ゲート電圧が共通電源線67b,67c,67dに印加されている。これにより、選択ユニット列76aの非選択行3bに配置されたＰＭＯＳスイッチ69cは、ＰＭＯＳ電源線VPaからゲートに6[V]の第１ＰＭＯＳ制御電圧が印加され、かつ共通電源線67bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該0[V]の書き込み禁止ゲート電圧を遮断し得るようになされている。また、この際、選択ユニット列76aの非選択行3bに配置された補助ＰＭＯＳスイッチ81cも、補助ＭＯＳ電源線83aからゲートに12[V]の補助制御電圧が印加され、かつ第３電源線84aからソースに6[V]のオフ電圧が印加されることからオフ状態となり、当該オフ電圧を遮断し得るようになされている。
これに対して、選択ユニット列76aの非選択行3bに配置されたＮＭＯＳスイッチ70cは、ＮＭＯＳ電源線VNaからゲートに6[V]の第１ＮＭＯＳ制御電圧が印加され、かつ共通電源線67bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該0[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15cに印加し得るようになされている。かくして、第２領域AR2の非選択ワード線15cには、ＮＭＯＳスイッチ70cを介して0[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
これにより、第２領域AR2において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された非選択メモリセルC2は、これら選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加されるものの、非選択ワード線15cから制御ゲートに同じく0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
また、第２領域AR2において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2も、これら非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつ非選択ワード線15cから制御ゲートに同じく0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
（８−１−３）第３領域について
次に、非選択ユニット列76bにおける第３領域AR3について着目する。この場合、非選択ユニット列76bの非選択電源ユニット78bには、ＰＭＯＳ電源線VPbに12[V]の第２ＰＭＯＳ制御電圧が印加されている。これにより、非選択ユニット列76bの選択行3aに配置されたＰＭＯＳスイッチ69bは、共通電源線67aからソースに12[V]の書き込みゲート電圧が印加されるものの、ＰＭＯＳ電源線VPbからゲートに12[V]の第２ＰＭＯＳ制御電圧が印加されてオフ状態となり、当該書き込みゲート電圧を遮断し得るようになされている。
また、この際、非選択ユニット列76bでは、ＮＭＯＳ電源線VNbに0[V]の第２ＮＭＯＳ制御電圧が印加されている。これにより、非選択ユニット列76bの選択行3aに配置されたＮＭＯＳスイッチ70bは、同じく共通電源線67aからソースに12[V]の書き込みゲート電圧が印加されるものの、ＮＭＯＳ電源線VNbからゲートに0[V]の第２ＰＭＯＳ制御電圧が印加されてオフ状態となり、当該書き込みゲート電圧を遮断し得るようになされている。
ここで、非選択ユニット列76bでは、補助ＭＯＳ電源線83bに4[V]の補助ＭＯＳ電源が印加され、第３電源線84bに6[V]の書き込み禁止ゲート電圧が印加されている。これにより、非選択ユニット列76bの選択行3aに配置された補助ＰＭＯＳスイッチ81bは、補助ＭＯＳ電源線83bからゲートに4[V]の補助制御電圧が印加され、かつ第３電源線84bからソースに6[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該6[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。かくして、第３領域AR3の選択行3aに配置された非選択ワード線15bには、補助ＰＭＯＳスイッチ81bを介して6[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
ここで、この実施の形態の場合、非選択ユニット列76bには、非選択第１ビット線L1c及び非選択第２ビット線L2cに6[V]の書き込み禁止電圧が印加されており、これに合わせてＰ型メモリウェルPW2にも6[V]が印加されている。これにより、第３領域AR3の選択行3aに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつ非選択ワード線15bから制御ゲートに同じく6[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
一方、非選択ユニット列76bの非選択行3bに配置されたＰＭＯＳスイッチ69dは、ＰＭＯＳ電源線VPbからゲートに12[V]の第２ＰＭＯＳ制御電圧が印加され、かつ非選択行3bの共通電源線67bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該0[V]の書き込み禁止ゲート電圧を遮断し得るようになされている。また、この際、非選択ユニット列76bの非選択行3bに配置されたＮＭＯＳスイッチ70dも、ＮＭＯＳ電源線VNbからゲートに0[V]の第２ＮＭＯＳ制御電圧が印加され、かつ非選択行3bの共通電源線67bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該0[V]の書き込み禁止ゲート電圧を遮断し得るようになされている。
これに対して、非選択ユニット列76bの非選択行3bに配置された補助ＰＭＯＳスイッチ81dは、補助ＭＯＳ電源線83bからゲートに4[V]の補助制御電圧が印加され、かつ第３電源線84bからソースに6[V]の書き込み禁止ゲート電圧が印加されることからオン状態となり、当該6[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。かくして、第３領域AR3における非選択行3bの非選択ワード線15dでも、補助ＰＭＯＳスイッチ81dを介して6[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非選択メモリセルC2は、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に6[V]の書き込み禁止電圧が印加され、かつ補助ＰＭＯＳスイッチ81dから非選択ワード線15dを介して制御ゲートに6[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
（８−２）動作及び効果
以上の構成において、この不揮発性半導体記憶装置75では、データ書き込み時、選択電源ユニット78aの選択行3aにて、ＰＭＯＳ電源線VPa及び共通電源線67aの電圧差によりＰＭＯＳスイッチ69aをオン動作させることにより、選択ワード線15aに書き込みゲート電圧を印加し、一方、選択電源ユニット78aの非選択行3bにて、ＮＭＯＳ電源線VNa及び共通電源線67bの電圧差により各ＮＭＯＳスイッチ70cをオン動作せることにより、非選択ワード線15cに書き込み禁止ゲート電圧を印加する。また、データ書き込み時、非選択電源ユニット78bでは、選択行3a及び非選択行3bともに、補助ＭＯＳ電源線83b及び第３電源線84bの電圧差により補助ＰＭＯＳスイッチ81b,81d,…をオン動作せることにより、非選択ワード線15b,15d,…に書き込み禁止ゲート電圧を印加する。
これにより、非選択電源ユニット78bでは、選択電源ユニット78aに拘束されることなく、独立して補助ＰＭＯＳスイッチ81b,81d,…をオン動作させて非選択ワード線15b,15d,…全てに6[V]の書き込み禁止ゲート電圧を印加でき、さらに、これに合わせてＰ型メモリウェルPW2の電圧値や、非選択第１ビット線L1c、非選択第２ビット線L2cの電圧値全てを同電圧に設定できるので、仮に選択ユニット列76aにて選択メモリセルC1に対するデータの書き込み動作が繰り返されたとしても、非選択ユニット列76bの各非選択メモリセルC2におけるディスターブの発生を抑制し得る。さらに、この不揮発性半導体記憶装置75では、上述した実施の形態と同様に、ワード線列（Ｐ型メモリウェルPW2）毎にそれぞれ独立した行方向アドレスデコーダを設ける必要もなく、従来同様に小型化を図ることができる。
（９）第９の実施の形態
（９−１）データの書き込み動作
図４との対応部分に同一符号を付して示す図１２において、86は第９の実施の形態による不揮発性半導体記憶装置を示し、上述した第３の実施の形態による不揮発性半導体記憶装置31と回路構成が同一であるものの、データ書き込み時に負電圧を用いる点で相違している。ここで、図１２は、上述した第３の実施の形態と同様に、複数のメモリセルCのうち、第１列目のユニット列32における第１行１列目のメモリセルCを、データが書き込まれる選択メモリセルC1とし、それ以外の全てのメモリセルCを非選択メモリセルC2としたときの各箇所の電圧値を示している。
この場合、第１ＰＭＯＳ電源線VL3には8[V]の第１ＰＭＯＳ制御電圧が印加され、一方、第２ＰＭＯＳ電源線VL4には4[V]の第２ＰＭＯＳ制御電圧が印加され、これら第１ＰＭＯＳ制御電圧と第２ＰＭＯＳ制御電圧との電圧差が4[V]に設定されている。これにより、これら第１ＰＭＯＳ電源線VL3及び第２ＰＭＯＳ電源線VL4に第１インバータ回路24を介して接続された共通ＰＭＯＳ制御線PGa〜PGdには、当該第１インバータ回路24によって、非選択行3bのとき、8[V]の第１ＰＭＯＳ制御電圧が印加され、選択行3aのとき、4[V]の第２ＰＭＯＳ制御電圧が印加され得る。
このように共通ＰＭＯＳ制御線PGa〜PGdでは、選択行3aのときの電圧値と、非選択行3bのときの電圧との電圧振幅が4[V]（すなわち、8[V]-4[V]）に選定し得ることから、当該電圧振幅の小振幅化が図られている。これにより、共通ＰＭＯＳ制御線PGa〜PGdに接続されたＰＭＯＳスイッチ8a,8c,…（8b,8d,…）では、選択行3a及び非選択行3dでのゲートにおける電圧振幅の小振幅化が図られている分、ゲート絶縁膜を薄膜化し得る。
一方、第１ＮＭＯＳ電源線VL5には0[V]の第１ＮＭＯＳ制御電圧が印加され、第２ＮＭＯＳ電源線VL6には-4[V]の第２ＮＭＯＳ制御電圧が印加されており、これら第１ＮＭＯＳ制御電圧と第２ＮＭＯＳ制御電圧との電圧差も4[V]に設定されている。これにより、これら第１ＮＭＯＳ電源線VL5及び第２ＮＭＯＳ電源線VL6に第２インバータ回路25を介して接続された共通ＮＭＯＳ制御線NGa〜NGdには、当該第２インバータ回路25によって、非選択行3bのとき、0[V]の第１ＮＭＯＳ制御電圧が印加され、選択行3aのとき、-4[V]の第２ＮＭＯＳ制御電圧が印加され得る。
このように共通ＮＭＯＳ制御線NGa〜NGdは、選択行3aのときの電圧値と、非選択行3bのときの電圧値との電圧振幅が4[V]（すなわち、0[V]-4[V]）以下に設定し得ることから、当該電圧振幅の小振幅化が図られている。これにより、共通ＮＭＯＳ制御線NGa〜NGdに接続されたＮＭＯＳスイッチ9a,9c,…（9b,9d,…）では、選択行3a及び非選択行3bでのゲートにおける電圧振幅の小振幅化が図られている分、ゲート絶縁膜を薄膜化し得る。これに加えて、ユニット列32毎に設けられた各補助ＭＯＳ電源線7a（7b）には、選択ユニット列32aのとき、-4[V]の補助制御電圧が印加され、一方、非選択ユニット列32bのとき、2[V]の補助制御電圧が印加され得る。
（９−１−１）第１領域について
ここで、先ず初めに第１領域AR1に着目すると、選択ユニット列32aの選択電源ユニット34aには、第１電源線5aに8[V]の書き込みゲート電圧が印加され、他方の第２電源線6aに-4[V]の書き込み禁止ゲート電圧が印加されている。この際、選択メモリセルC1が配置された選択行3aでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における4[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。
これにより、選択ユニット列32aの選択行3aに配置されたＰＭＯＳスイッチ8aは、共通ＰＭＯＳ制御線PGaからゲートに4[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに8[V]の書き込みゲート電圧が印加されてオン状態となり、当該8[V]の書き込みゲート電圧をドレインから選択ワード線15aへ印加し得るようになされている。 このように、この不揮発性半導体記憶装置86は、選択ユニット列32aの選択行3aにてＰＭＯＳスイッチ8aをオン動作させる際、当該ＰＭＯＳスイッチ8aにおいて、ゲートに印加される第２ＰＭＯＳ制御電圧（4[V]）と、ソースに印加される書き込みゲート電圧（8[V]）との電圧差を、第３の実施の形態よりも一段と低い4[V]に設定し得るようになされている。
ここで、選択ユニット列32aでは、選択第１ビット線L1a及び選択第２ビット線L2aに-4[V]の書き込み電圧が印加され、非選択第１ビット線L1b及び非選択第２ビット線L2bに2[V]の書き込み禁止電圧が印加されている。これにより、第１領域AR1において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された選択メモリセルC1は、選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に-4[V]の書き込み電圧が印加され、かつ選択ワード線15aから制御ゲートに8[V]の書き込みゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から電荷蓄積層に電荷が注入され得る。
なお、第１領域AR1において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルでC2は、選択ワード線15aから制御ゲートに8[V]の書き込みゲート電圧が印加されるものの、非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に2[V]の書き込み禁止電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
因みに、この際、選択行3aでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における-4[V]の第２ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGaに印加されている。これにより、選択ユニット列32aの選択行3aに配置されたＮＭＯＳスイッチ9aは、共通ＮＭＯＳ制御線NGaからゲートに-4[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに-4[V]の書き込み禁止ゲート電圧が印加されることからオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
また、この際、選択ユニット列32aでは、補助ＭＯＳ電源線7aに-4[V]の補助制御電圧が印加されている。これにより、選択ユニット列32aの選択行3aに配置された補助ＮＭＯＳスイッチ36aは、補助ＭＯＳ電源線7aからゲートに-4[V]の補助制御電圧が印加され、かつ第２電源線6aからソースに-4[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。かくして、第１領域AR1の選択ワード線15aには、ＰＭＯＳスイッチ8aを介して8[V]の書き込みゲート電圧が印加され得るようになされている。
（９−１−２）第２領域について
次に、選択ユニット列32aにおける非選択行3bの第２領域AR2について着目する。この場合、非選択メモリセルC2だけが配置された非選択行3bでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における8[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、選択ユニット列32aの非選択行3bに配置されたＰＭＯＳスイッチ8cは、共通ＰＭＯＳ制御線PGbからゲートに8[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに8[V]の書き込みゲート電圧が印加されてオフ状態となり、この書き込みゲート電圧を遮断し得るようになされている。
また、選択ユニット列32aの非選択行3bでは、第２インバータ回路25は、第１ＮＭＯＳ電源線VL5における0[V]の第１ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、選択ユニット列32aの非選択行3bに配置されたＮＭＯＳスイッチ9cは、共通ＮＭＯＳ制御線NGbからゲートに0[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに-4[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該-4[V]の書き込み禁止ゲート電圧を非選択ワード線15cへ印加し得るようになされている。
このように、この不揮発性半導体記憶装置86は、選択ユニット列32aの非選択行3bにてＮＭＯＳスイッチ9cをオン動作させる際、当該ＮＭＯＳスイッチ9cにおいて、ゲートに印加される第１ＮＭＯＳ制御電圧（0[V]）と、ソースに印加される書き込み禁止ゲート電圧（-4[V]）との電圧差を、第３の実施の形態より一段と低い4[V]に設定し得るようになされている。
そして、この第２領域AR2において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された非選択メモリセルC2は、これら選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に-4[V]の書き込み電圧が印加されるものの、ＮＭＯＳスイッチ9cから非選択ワード線15cを介して制御ゲートに-4[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電位となり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
また、第２領域AR2において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2は、これら非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に2[V]の書き込み禁止電圧が印加され、かつＮＭＯＳスイッチ9cから非選択ワード線15cを介して制御ゲートに-4[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生することなく、チャネル領域から電荷蓄積層に電荷が注入され得ない。
なお、選択ユニット列32aの非選択行3bに配置された補助ＮＭＯＳスイッチ36cは、補助ＭＯＳ電源線7aからゲートに-4[V]の補助制御電圧が印加され、かつ第２電源線6aからソースに-4[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、この書き込み禁止ゲート電圧を遮断し得るようになされている。かくして、第２領域AR2の非選択ワード線15cには、ＮＭＯＳスイッチ9cを介して-4[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
（９−１−３）第３領域について
次に、非選択ユニット列32bにおける第３領域AR3について着目する。この場合、非選択ユニット列32bの非選択電源ユニット34bには、第１電源線5bに4[V]のオフ電圧が印加されているとともに、他方の第２電源線6bに0[V]の書き込み禁止ゲート電圧が印加されている。この際、選択行3aでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における4[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。これにより、非選択ユニット列32bの選択行3aに配置されたＰＭＯＳスイッチ8bは、共通ＰＭＯＳ制御線PGaからゲートに4[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに4[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。
また、この際、選択行3aでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における-4[V]の第２ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGaに印加されている。これにより、非選択ユニット列32bの選択行3aに配置されたＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲートに-4[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
ここで、この際、非選択ユニット列32bには、補助ＭＯＳ電源線7bに2[V]の補助制御電圧が印加されている。これにより、非選択ユニット列32bの選択行3aに配置された補助ＮＭＯＳスイッチ36bは、補助ＭＯＳ電源線7bからゲートに2[V]の補助制御電圧が印加され、かつ第２電源線6bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該0[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。かくして、第３領域AR3の選択行3aにおける非選択ワード線15bには、補助ＮＭＯＳスイッチ36bを介して0[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
ここで、この実施の形態の場合、非選択ユニット列32bには、非選択第１ビット線L1c及び非選択第２ビット線L2cに2[V]の書き込み禁止電圧が印加されており、これに合わせてＰ型メモリウェルPW2にも0[V]が印加されている。これにより、第３領域AR3の選択行3aに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に0[V]の書き込み禁止電圧が印加され、かつ補助ＮＭＯＳスイッチ36bを介して非選択ワード線15bから制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
一方、非選択行3bでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における8[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、非選択ユニット列32bの非選択行3bに配置されたＰＭＯＳスイッチ8dは、共通ＰＭＯＳ制御線PGbからゲートに8[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに4[V]のオフ電圧が印加されてオフ状態となり、当該オフ電圧を遮断し得るようになされている。
また、この際、非選択行3bでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における0[V]の第１ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGbに印加されている。これにより、非選択ユニット列32bの非選択行3bに配置されたＮＭＯＳスイッチ9dは、共通ＮＭＯＳ制御線NGbからゲートに0[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
これに対して、非選択ユニット列32bの非選択行3bに配置された補助ＮＭＯＳスイッチ36dは、補助ＭＯＳ電源線7bからゲートに2[V]の補助制御電圧が印加され、かつ第２電源線6bからソースに0[V]の書き込み禁止ゲート電圧が印加されることからオン状態となり、当該0[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。かくして、第３領域AR3における非選択行3bの非選択ワード線15dには、補助ＮＭＯＳスイッチ36dを介して0[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に2[V]の書き込み禁止電圧が印加され、かつ補助ＮＭＯＳスイッチ36dを介して非選択ワード線15dから制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されていることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せず、チャネル領域から電荷蓄積層に電荷が注入され得ない。
（９−２）動作及び効果
以上の構成において、この不揮発性半導体記憶装置86では、データ書き込み時に、負電圧を用いても、上述した実施の形態と同様の効果を得ることができる。また、この不揮発性半導体記憶装置86では、データ書き込み時、負電圧を用いることにより、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）及び補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）をそれぞれオンオフ動作させる制御電圧の最大電圧差を、例えば第３の実施の形態よりも一段と低い4[V]以下に設定できることから、その分、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）及び補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）の耐圧性を弱めることができ、ゲート絶縁膜の膜厚を8[nm]にまで薄膜化させたトランジスタ構成のＰＭＯＳスイッチ8a,8c,…（8b,8d,…）、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）及び補助ＮＭＯＳスイッチ36a,36c,…（36b,36d,…）を用いることができる。
（１０）第１０の実施の形態
因みに、上述した第１〜第９の実施の形態においては、不揮発性半導体記憶装置1,21,27,31,38,40,41,51,55,61,75,86に用いるメモリセルCとして、Ｐ型メモリウェルPW2に形成したＮチャネル型のメモリセルCを適用した場合について述べたが、本発明はこれに限らず、Ｎ型メモリウェルに形成したＰチャネル型のメモリセルを適用してもよい。ここでは、その一例として、図２に示した第２の実施の形態による不揮発性半導体記憶装置21の回路構成をそのままに、Ｐチャネル型のメモリセルを適用した場合について以下説明する。
図２との対応部分に同一符号を付して示す図１３は、上述した第２の実施の形態による不揮発性半導体記憶装置21のＮチャネル型のメモリセルCに替えて、Ｐチャネル型のメモリセルCPに替えた第１０の実施の形態による不揮発性半導体記憶装置91を示す。この場合、不揮発性半導体記憶装置91は、ユニット列92にそれぞれＮ型メモリウェルNW2を備え、各Ｎ型メモリウェルNW2にＰチャネル型のメモリセルCPが行列状に形成された構成を有している。なお、その他の回路構成については、上述した第２の実施の形態による不揮発性半導体記憶装置21と同じであるため、その説明は省略する。そして、このようなＰチャネル型のメモリセルCPを用いた不揮発性半導体記憶装置91は以下のようにして所定のメモリセルCPにデータを書き込むことができる。
（１０−１）データの書き込み動作
ここで、図１３は、複数のメモリセルCPのうち、第１列目のユニット列92における第１行１列目のメモリセルCPを、データが書き込まれる選択メモリセルC1とし、それ以外の全てのメモリセルCPを非選択メモリセルC2としたときの各箇所の電圧値を示している。この場合、第１ＰＭＯＳ電源線VL3には0[V]の第１ＰＭＯＳ制御電圧が印加され、第２ＰＭＯＳ電源線VL4には-8[V]の第２ＰＭＯＳ制御電圧が印加されている。また、第１ＮＭＯＳ電源線VP5には-4[V]の第１ＮＭＯＳ制御電圧が印加され、第２ＮＭＯＳ電源線VL6には-12[V]の第２ＮＭＯＳ制御電圧が印加されている。
（１０−１−１）第１領域について
ここで、先ず初めに第１領域AR1に着目すると、選択ユニット列92aの選択電源ユニット4aには、第１電源線5aに0[V]の書き込み禁止ゲート電圧が印加され、他方の第２電源線6aに-12[V]の書き込みゲート電圧が印加されている。この際、選択メモリセルC1が配置された選択行3aでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における0[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。これにより、選択ユニット列92aの選択行3aに配置されたＰＭＯＳスイッチ8aは、共通ＰＭＯＳ制御線PGaからゲートに0[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該0[V]の書き込み禁止ゲート電圧を遮断し得るようになされている。
また、この際、この選択行3aでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における-4[V]の第１ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGaに印加されている。これにより、選択ユニット列92aの選択行3aに配置されたＮＭＯＳスイッチ9aは、共通ＮＭＯＳ制御線NGaからゲートに-4[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに-12[V]の書き込みゲート電圧が印加されてオン状態となり、当該-12[V]の書き込みゲート電圧をドレインから選択ワード線15aに印加し得るようになされている。かくして、第１領域AR1の選択ワード線15aには、ＮＭＯＳスイッチ9aを介して-12[V]の書き込みゲート電圧が印加され得るようになされている。
ここで、選択ユニット列92aでは、選択第１ビット線L1a及び選択第２ビット線L2aに0[V]の書き込み電圧が印加され、非選択第１ビット線L1b及び非選択第２ビット線L2bに-6[V]の書き込み禁止電圧が印加されている。これにより、第１領域AR1において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された選択メモリセルC1は、選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加され、かつＮＭＯＳスイッチ9aを介して選択ワード線15aから制御ゲートに-12[V]の書き込みゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が大きくなり、その結果、量子トンネル効果が発生し、チャネル領域から正孔蓄積層に正孔が注入され得る。
一方、第１領域AR1において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2では、選択ワード線15aから制御ゲートに-12[V]の書き込みゲート電圧が印加されるものの、非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に-6[V]の書き込み禁止電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生せず、チャネル領域から正孔蓄積層に正孔が注入され得ない。
（１０−１−２）第２領域について
次に、選択ユニット列92aにおける非選択行3bの第２領域AR2について着目する。この場合、非選択メモリセルC2だけが配置された非選択行3bでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における-8[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、選択ユニット列92aの非選択行3bに配置されたＰＭＯＳスイッチ8cは、共通ＰＭＯＳ制御線PGbからゲートに-8[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに0[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、この0[V]の書き込み禁止ゲート電圧をドレインから非選択ワード線15cに印加し得るようになされている。
因みに、この際、非選択行3bでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における-12[V]の第２ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、選択ユニット列92aの非選択行3bに配置されたＮＭＯＳスイッチ9cは、共通ＮＭＯＳ制御線NGbからゲートに-12[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに-12[V]の書き込みゲート電圧が印加されてオフ状態となり、当該-12[V]の書き込みゲート電圧を遮断し得るようになされている。かくして、第２領域AR2の非選択ワード線15cには、ＰＭＯＳスイッチ8cを介して0[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
これにより、第２領域AR2において、選択第１ビット線L1a及び選択第２ビット線L2aに接続された非選択メモリセルC2は、これら選択第１ビット線L1a及び選択第２ビット線L2aから一端及び他端に0[V]の書き込み電圧が印加されるものの、非選択ワード線15cから制御ゲートに同じく0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生することなく、チャネル領域から正孔蓄積層に正孔が注入され得ない。
また、この第２領域AR2において、非選択第１ビット線L1b及び非選択第２ビット線L2bに接続された非選択メモリセルC2は、これら非選択第１ビット線L1b及び非選択第２ビット線L2bから一端及び他端に-6[V]の書き込み禁止電圧が印加され、かつ非選択ワード線15cから制御ゲートに0[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間の電圧差が小さくなり、その結果、量子トンネル効果が発生することなく、チャネル領域から正孔蓄積層に正孔が注入され得ない。
（１０−１−３）第３領域について
次に、非選択ユニット列92bにおける第３領域AR3について着目する。この場合、非選択ユニット列92bの非選択電源ユニット4bには、第１電源線5bに-6[V]の書き込み禁止ゲート電圧が印加され、他方の第２電源線6bにも-6[V]の書き込み禁止ゲート電圧が印加されている。この際、選択行3aでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における0[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。これにより、非選択ユニット列92bの選択行3aに配置されたＰＭＯＳスイッチ8bは、共通ＰＭＯＳ制御線PGaからゲートに0[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに-6[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。
また、この際、選択行3aでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における-4[V]の第１ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGaに印加されている。これにより、非選択ユニット列92bの選択行3aに配置されたＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲートに-4[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに-6[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。かくして、第３領域AR3の選択行3aに配置された非選択ワード線15bには、ＮＭＯＳスイッチ9bを介して-6[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
ここで、この実施の形態の場合、非選択ユニット列92bには、非選択第１ビット線L1c及び非選択第２ビット線L2cに-6[V]の書き込み禁止電圧が印加されており、これに合わせてＮ型メモリウェルNW2にも-6[V]が印加されている。これにより、第３領域AR3の選択行3aに配置された非選択メモリセルC2では、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に-6[V]の書き込み禁止電圧が印加され、かつ非選択ワード線15bから制御ゲートに-6[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生せず、チャネル領域から正孔蓄積層に正孔が注入され得ない。
一方、非選択行3bでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における-8[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、非選択ユニット列92bの非選択行3bに配置されたＰＭＯＳスイッチ8dは、共通ＰＭＯＳ制御線PGbからゲートに-8[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに-6[V]の書き込み禁止ゲート電圧が印加されてオン状態となり、当該書き込み禁止ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非選択メモリセルC2でも、非選択第１ビット線L1c及び非選択第２ビット線L2cから一端及び他端に-6[V]の書き込み禁止電圧が印加され、ＰＭＯＳスイッチ8dを介して非選択ワード線15dから制御ゲートに-6[V]の書き込み禁止ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、その結果、量子トンネル効果が発生せず、チャネル領域から正孔蓄積層に正孔が注入され得ない。
因みに、非選択行3bでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における-12[V]の第２ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、非選択ユニット列92bの非選択行3bに配置されたＮＭＯＳスイッチ9dは、共通ＮＭＯＳ制御線NGbからゲートに-12[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに-6[V]の書き込み禁止ゲート電圧が印加されてオフ状態となり、当該書き込み禁止ゲート電圧を遮断し得るようになされている。かくして、第３領域AR3の非選択行3bに配置された非選択ワード線15dには、ＰＭＯＳスイッチ8dを介して-6[V]の書き込み禁止ゲート電圧が印加され得るようになされている。
（１０−２）データの消去動作
次に、この第１０の実施の形態による不揮発性半導体記憶装置91における所定のメモリセルCPのデータを消去する際の電圧印加について以下説明する。図１３との対応部分に同一符号を付して示す図１４は、複数のメモリセルCPのうち、第１領域AR1にある全てのメモリセルCPのデータを消去し、それ以外の全てのメモリセルCPについてはデータを消去しないときの各箇所の電圧値を付した第１０の実施の形態による不揮発性半導体記憶装置95を示している。
この場合、第１ＰＭＯＳ電源線VL3には、データ書き込み時と同じ0[V]の第１ＰＭＯＳ制御電圧が印加され、第２ＰＭＯＳ電源線VL4には、データ書き込み時と同じ-8[V]の第２ＰＭＯＳ制御電圧が印加されている。一方、第１ＮＭＯＳ電源線VL5には、データ書き込み時と同じ-4[V]の第１ＮＭＯＳ制御電圧が印加されているものの、第２ＮＭＯＳ電源線VL6には、データ書き込み時と異なる-10[V]の第２ＮＭＯＳ制御電圧が印加されている。
（１０−２−１）第１領域について
ここでは、先ず初めに第１領域AR1に着目して説明した後、第２領域AR2、第３領域AR3の順に説明する。この場合、消去メモリセルC3が配置された選択ユニット列92aの選択電源ユニット4aには、第１電源線5aに0[V]の消去ゲート電圧が印加され、他方の第２電源線6aに-10[V]の非消去ゲート電圧が印加されている。この際、消去メモリセルC3が配置された選択行3aでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における-8[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。これにより、選択ユニット列92aの選択行3aに配置されたＰＭＯＳスイッチ8aは、共通ＰＭＯＳ制御線PGaからゲートに-8[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに0[V]の消去ゲート電圧が印加されてオン状態となり、当該0[V]の消去ゲート電圧をドレインから選択ワード線15aに印加し得るようになされている。
因みに、この際、選択行3aでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における-10[V]の第２ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGaに印加されている。これにより、選択ユニット列92aの選択行3aに配置されたＮＭＯＳスイッチ9aは、共通ＮＭＯＳ制御線NGaからゲートに-10[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに-10[V]の非消去ゲート電圧が印加されてオフ状態となり、当該非消去ゲート電圧を遮断し得るようになされている。かくして、第１領域AR1の選択ワード線15aには、ＰＭＯＳスイッチ8aを介して0[V]の消去ゲート電圧が印加され得るようになされている。
ここで、選択ユニット列92aには、Ｎ型メモリウェルNW2に-10[V]が印加され、選択第１ビット線L1d及び選択第２ビット線L2dに-10[V]の消去電圧が印加されている。これにより、第１領域AR1において、選択第１ビット線L1d及び選択第２ビット線L2dに接続された消去メモリセルC3では、選択第１ビット線L1d及び選択第２ビット線L2dから一端及び他端に-10[V]の消去電圧が印加され、かつＰＭＯＳスイッチ8aを介して選択ワード線15aから制御ゲートに0[V]の消去ゲート電圧が印加されることから、チャネル領域側の電圧値が制御ゲート側の電圧値よりも低くなり、正孔蓄積層内に蓄積された正孔が電圧の低いチャネル領域に引き込まれて、当該正孔蓄積層から正孔が引き抜かれ、データを消去し得るようになされている。
（１０−２−２）第２領域について
次に、選択ユニット列92aにおける非選択行3bの第２領域AR2について着目する。この場合、非消去メモリセルC4だけが配置された非選択行3bでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における0[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、選択ユニット列92aの非選択行3bに配置されたＰＭＯＳスイッチ8cは、共通ＰＭＯＳ制御線PGbからゲートに0[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5aからソースに0[V]の消去ゲート電圧が印加されてオフ状態となり、この消去ゲート電圧を遮断し得るようになされている。
この際、非選択行3bでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における-4[V]の第１ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、選択ユニット列92aの非選択行3bに配置されたＮＭＯＳスイッチ9cは、共通ＮＭＯＳ制御線NGbからゲートに-4[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6aからソースに-10[V]の非消去ゲート電圧が印加されてオン状態となり、当該-10[V]の非消去ゲート電圧をドレインから非選択ワード線15cに印加し得るようになされている。かくして、第２領域AR2の非選択ワード線15cには、ＮＭＯＳスイッチ9cを介して-10[V]の非消去ゲート電圧が印加され得るようになされている。
これにより、第２領域AR2において、選択第１ビット線L1d及び選択第２ビット線L2dに接続された非消去メモリセルC4は、選択第１ビット線L1d及び選択第２ビット線L2dから-10[V]の消去電圧が印加されているものの、ＮＭＯＳスイッチ9cを介して非選択ワード線15cから制御ゲートに-10[V]の非消去ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、正孔蓄積層内から正孔が引き抜かれることもなく、正孔蓄積層内の正孔状態を維持し得る。
（１０−２−３）第３領域について
次に、非選択ユニット列92bにおける第３領域AR3について着目する。この場合、非選択ユニット列92bの非選択電源ユニット4bには、第１電源線5b及び第２電源線6bに-6[V]の非消去ゲート電圧が印加されている。この際、選択行3aでは、第１インバータ回路24によって、第２ＰＭＯＳ電源線VL4における-8[V]の第２ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGaに印加されている。これにより、非選択ユニット列92bの選択行3aに配置されたＰＭＯＳスイッチ8bは、共通ＰＭＯＳ制御線PGaからゲートに-8[V]の第２ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに-6[V]の非消去ゲート電圧が印加されてオン状態となり、当該非消去ゲート電圧をドレインから非選択ワード線15bに印加し得るようになされている。
ここで、非選択ユニット列92bでは、非選択第１ビット線L1e及び非選択第２ビット線L2eにそれぞれ-6[V]の非消去電圧が印加されている。これにより、第３領域AR3の選択行3aに配置された非消去メモリセルC4には、非選択第１ビット線L1e及び非選択第２ビット線L2eから一端及び他端に-6[V]の非消去電圧が印加され、かつＰＭＯＳスイッチ8bを介して非選択ワード線15bから制御ゲートに-6[V]の非消去ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、正孔蓄積層内から正孔が引き抜かれることもなく、正孔蓄積層内の正孔状態を維持し得る。
因みに、この選択行3aでは、第２インバータ回路25によって、第２ＮＭＯＳ電源線VL6における-10[V]の第２ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGaに印加されている。これにより、非選択ユニット列92bの選択行3aに配置されたＮＭＯＳスイッチ9bは、共通ＮＭＯＳ制御線NGaからゲートに-10[V]の第２ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに-6[V]の非消去ゲート電圧が印加されてオフ状態となり、当該非消去ゲート電圧を遮断し得るようになされている。かくして、第３領域AR3における選択行3aの非選択ワード線15bには、ＰＭＯＳスイッチ8bを介して-6[V]の非消去ゲート電圧が印加され得るようになされている。
一方、非選択行3bでは、第１インバータ回路24によって、第１ＰＭＯＳ電源線VL3における0[V]の第１ＰＭＯＳ制御電圧が共通ＰＭＯＳ制御線PGb,PGc,PGdに印加されている。これにより、非選択ユニット列92bの非選択行3bに配置されたＰＭＯＳスイッチ8dは、共通ＰＭＯＳ制御線PGbからゲートに0[V]の第１ＰＭＯＳ制御電圧が印加され、かつ第１電源線5bからソースに-6[V]の非消去ゲート電圧が印加されてオフ状態となり、当該非消去ゲート電圧を遮断し得るようになされている。
この際、非選択行3bでは、第２インバータ回路25によって、第１ＮＭＯＳ電源線VL5における-4[V]の第１ＮＭＯＳ制御電圧が共通ＮＭＯＳ制御線NGb,NGc,NGdに印加されている。これにより、非選択ユニット列92bの非選択行3bに配置されたＮＭＯＳスイッチ9dは、共通ＮＭＯＳ制御線NGbからゲートに-4[V]の第１ＮＭＯＳ制御電圧が印加され、かつ第２電源線6bからソースに-6[V]の非消去ゲート電圧が印加されてオン状態となり、当該非消去ゲート電圧をドレインから非選択ワード線15dに印加し得るようになされている。かくして、この第３領域AR3における非選択行3bの非選択ワード線15dには、ＮＭＯＳスイッチ9dを介して-6[V]の非消去ゲート電圧が印加され得るようになされている。
これにより、第３領域AR3の非選択行3bに配置された非消去メモリセルC4には、非選択第１ビット線L1e及び非選択第２ビット線L2eから一端及び他端に-6[V]の非消去電圧が印加され、かつＮＭＯＳスイッチ9dを介して非選択ワード線15dから制御ゲートに-6[V]の非消去ゲート電圧が印加されることから、制御ゲート及びチャネル領域間が同電圧となり、正孔蓄積層内から正孔が引き抜かれることもなく、正孔蓄積層内の正孔状態を維持し得る。
（１０−３）動作及び効果
以上の構成において、この不揮発性半導体記憶装置91では、Ｎ型メモリウェルNW2に形成したＰチャネル型のメモリセルCPを適用した場合であっても、上述した実施の形態と同様に、一のワード線列の選択電源ユニット4aに拘束されることなく、他のワード線列の非選択電源ユニット4bにて、書き込み禁止ゲート電圧の電圧値や、そのときのＰ型メモリウェルに印加される電圧値、第１ビット線及び第２ビット線の電圧値を、例えばディスターブの発生を抑制し得る電圧値にそれぞれ自由に設定できる。
従って、非選択電源ユニット4bでは、例えば選択ワード線15aに印加している-12[V]の書き込みゲート電圧に拘束されることなく、非選択ワード線15b,15d,…に印加される書き込み禁止ゲート電圧を-6[V]に設定し得、さらに、これに合わせてＮ型メモリウェルNW2の電圧値や、非選択第１ビット線L1c、非選択第２ビット線L2cの電圧値全てを同電圧に設定できるので、仮に選択ユニット列92aにて選択メモリセルC1に対するデータの書き込み動作が繰り返されたとしても、非選択ユニット列92bの各非選択メモリセルC2に影響がなくディスターブの発生を抑制し得る。
また、この不揮発性半導体記憶装置95でも、各電源ユニット4間が共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdにより接続されており、これら共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdに印加される電圧値を調整することで、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）及びＮＭＯＳスイッチ9a,9c,…（9b,9d,…）をオンオフ動作させ、複数のワード線15の中から選択ワード線15aを選択的に決定できる。かくして、この不揮発性半導体記憶装置95でも、ワード線列（Ｎ型メモリウェルNW2）毎にそれぞれ独立した行方向アドレスデコーダを設ける必要がなく、従来同様に小型化を図ることができる。
（１１）ＮＭＯＳスイッチの耐圧構造について
ここでは、一例として、上述した第１〜第１０の実施の形態のうち、図２に示す第２の実施の形態による不揮発性半導体記憶装置21に着目し、この不揮発性半導体記憶装置21のＮＭＯＳスイッチ9a,9c,…（9b,9d,…）の耐圧構造について説明する。この場合、各電源ユニット4のＮＭＯＳスイッチ9a,9c,…（9b,9d,…）には、一端に第２電源線6a（6b）が接続され、他端にワード線15が接続され、さらにゲートに共通ＮＭＯＳ制御線NGa〜NGdが接続されている。
このようなＮＭＯＳスイッチ9a,9c,…（9b,9d,…）は、データ書き込み時及びデータの消去時、0[V]又は8[V]のいずれか一方の制御電圧が、共通ＮＭＯＳ制御線NGa〜NGdを介してゲートに印加され、かつ0[V]がＰ型ウェルPW1に印加されていることから、ゲートでのＰ型ウェルPW1との最大電圧差を、比較的低い8[V]に設定できる。また、このＮＭＯＳスイッチ9a,9c,…（9b,9d,…）では、データ書き込み時及びデータの消去時、0[V]又は6[V]のいずれか一方の電圧が、第２電源線6a（6b）を介してソースに印加され、かつ0[V]がＰ型ウェルPW1に印加されていることから、ソース側でのＰ型ウェルPW1との最大電圧差を比較的低い6[V]に設定できる。
以上より、このＮＭＯＳスイッチ9a,9c,…（9b,9d,…）では、ゲートにおけるＰ型ウェルPW1との最大電圧差が8[V]となり、ソース側におけるＰ型ウェルPW1との最大電圧差が6[V]となることから、8[V]の耐圧構造を備えればよく、その分、ゲート絶縁膜を薄膜化し得る。また、不揮発性半導体記憶装置21では、これと同時に、共通ＮＭＯＳ制御線NGa〜NGdや共通ＰＭＯＳ制御線PGa〜PGdにかかる最大電圧差も8[V]であることから、それら周辺回路に用いる周辺ＮＭＯＳトランジスタについても、同じく8[V]の最大電圧差に合わせてゲート絶縁膜を薄膜化したトランジスタ構成とすることができる。
しかしながら、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）は、ゲート及びＰ型ウェルPW1間の最大電圧差と、ソース及びＰ型ウェルPW1間の最大電圧差とが8[V]であるものの、ドレイン側でのＰ型ウェルPW1との最大電圧差が12[V]となってしまう。すなわち、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）は、選択ユニット列2aにて選択行3aとなったとき、ドレインに接続された選択ワード線15aに、12[V]の書き込みゲート電圧が印加されることから、この12[V]の高電圧の書き込みゲート電圧に合わせて、ドレイン側を高耐圧構造にする必要がある。そこで、本発明による不揮発性半導体記憶装置21では、図１５及び図１６に示すような耐圧構造を備えたＮＭＯＳスイッチ100,115,117,120,123,131,135を用いることが望ましい。
ここで、図１５及び図１６は、周辺回路を構成する周辺ＮＭＯＳトランジスタ101と、不揮発性半導体記憶装置21に設けるＮＭＯＳスイッチ100,115,117,120,123,131,135（図２に示すＮＭＯＳスイッチ9a,9c（9b,9d）に相当）との側断面構成を示す断面図である。ここでは、左右非対称の耐圧構造を備えたＮＭＯＳスイッチ100,115,117,120,123と、ウェル濃度を低濃度にしたＮＭＯＳスイッチ131と、ゲート絶縁膜全体を厚くしたＮＭＯＳスイッチ135を示している。この場合、図１５及び図１６に示すように、周辺ＮＭＯＳトランジスタ101は、不揮発性半導体記憶装置21の共通ＮＭＯＳ制御線NGa〜NGdにおける電圧差が8[V]以下に設定されていることから、これに合わせて印加される電圧の電圧差が8[V]になり、電圧負担が軽減されている分、ゲート絶縁膜105aを薄膜化し得るようになされている。
実際上、この周辺ＮＭＯＳトランジスタ101には、例えば半導体基板としてのＰ型ウェル102に、所定間隔を空けてソース103a及びドレイン103bが形成されており、これらソース103a及びドレイン103b間のＰ型ウェル102上にゲート絶縁膜105aが設けらている。Ｐ型ウェル102には、ソース103aの端部にソース側イクステンション部104aが形成されているとともに、ドレイン103bの端部にドレイン側イクステンション部104bが形成されており、これらソース側イクステンション部104a及びドレイン側イクステンション部104b間にチャネル領域が形成されている。また、周辺ＮＭＯＳトランジスタ101は、Ｐ型ウェル102のチャネル領域上に、ゲート絶縁膜105aを介してゲート106aが形成された構成を有し、共通ＮＭＯＳ制御線NGa,NGb,NGc,NGdにおける8[V]以下の最大電圧差に合わせて、Ｐ型ウェル102及びゲート106a間のゲート絶縁膜105aの膜厚を12[nm]に形成し得、ゲート絶縁膜105aを薄膜化し得るようになされている。
一方、図１５（１）に示すように、ＮＭＯＳスイッチ100は、左右非対称の耐圧構造を備えており、ドレイン103dの端部に形成されたドレイン側イクステンション部110の不純物濃度を、ソース側イクステンション部104cの不純物濃度に比べて低くした点で、周辺ＮＭＯＳトランジスタ101とは相違している。実際上、ＮＭＯＳスイッチ100には、Ｐ型ウェル102に所定間隔を空けてソース103c及びドレイン103dが形成されており、これらソース103c及びドレイン103d間のＰ型ウェル102上にゲート絶縁膜105bが設けらている。また、このＰ型ウェル102には、ソース103cの端部にソース側イクステンション部104cが形成されているとともに、ドレイン103dの端部にドレイン側イクステンション部110が形成されており、これらソース側イクステンション部104c及びドレイン側イクステンション部110間にチャネル領域が形成され、チャネル領域上にゲート絶縁膜105bを介して制御ゲート106bが設けられている。
ここで、ＮＭＯＳスイッチ100は、図２のＮＭＯＳスイッチ9a,（9b,9c,9d,…）に相当することから、データ書き込み時、例えばゲート106bに0[V]又は8[V]が印加され、ソースに0[V]又は6[V]が印加され、さらにＰ型ウェル102に0[V]が印加され得る。これにより、ＮＭＯＳスイッチ100は、ゲート及びＰ型ウェル102間での最大電圧差と、ソース及びＰ型ウェル102間での最大電圧差とが8[V]以下に抑えられていることから、ゲート及びＰ型ウェル102間のゲート絶縁膜105bの膜厚を12[nm]に形成し得、ゲート絶縁膜105bを薄膜化し得るようになされている。
一方、このＮＭＯＳスイッチ100には、上述したように、ドレインにワード線15が接続されることになるため、データ書き込み時、12[V]の書き込みゲート電圧と0[V]の書き込み禁止ゲート電圧とが印加されることがあり、その結果、ドレイン側にてこの12[V]の最大電圧差に対する耐圧構造を備えている必要がある。そこで、ＮＭＯＳスイッチ100では、不純物濃度が低濃度のドレイン側イクステンション部110を設けることにより、当該ドレイン側イクステンション部110にて電圧を降下し得るようにした。これにより、ＮＭＯＳスイッチ100では、ドレイン側に12[V]の電圧差に対する耐圧構造を備えつつ、周辺ＮＭＯＳトランジスタ101と同様に、ゲート絶縁膜105bの膜厚を12[nm]に形成してゲート絶縁膜105bを薄膜化し得るようになされている。
次に、図１５（２）に示すＮＭＯＳスイッチ115について説明する。図１５（２）に示すように、このＮＭＯＳスイッチ115は、左右非対称の耐圧構造を備えており、ドレイン103dを制御ゲート106bから遠ざけて形成したオフセット構造を有する。実際上、このＮＭＯＳスイッチ115は、上述したＮＭＯＳスイッチ100よりも、ソース103c及びドレイン103d間の間隔が広く形成されており、ドレイン側イクステンション部104dが、ソース側イクステンション部104cに比して２〜３倍広域に亘って形成され、その分、ドレイン103dからゲート106bが遠ざけられている。なお、このＮＭＯＳスイッチ115では、ゲート絶縁膜105bの両側部にあるサイドウォールが左右対称に形成されており、ソース側イクステンション部104c全てをサイドウォールにて覆われているものの、広域に広がるドレイン側イクステンション部104dについては一部のみをサイドウォールにて覆う構成を有している。
このような構成を有するＮＭＯＳスイッチ115でも、ドレイン103dがゲート106bから遠ざけられている分、ドレイン103d側に生じる12[V]の最大電圧差による影響を緩和させつつ、周辺ＮＭＯＳトランジスタ101と同様に、ゲート絶縁膜105bの膜厚を12[nm]に形成して薄膜化し得るようになされている。
次に、図１５（３）に示すＮＭＯＳスイッチ117について説明する。図１５（３）に示すように、このＮＭＯＳスイッチ117は、上述と同様に左右非対称の耐圧構造を備えており、ドレイン103dを制御ゲート106bから遠ざけて形成したオフセット構造を有するとともに、ゲート絶縁膜105b側部のサイドウォールが、広域に広がるドレイン側イクステンション部104d全てを覆うように形成されている点で、上述したＮＭＯＳスイッチ115と相違している。このような構成を有するＮＭＯＳスイッチ117も、ドレイン103dが制御ゲート106bから遠ざけられている分、ドレイン103d側に生じる12[V]の最大電圧差による影響を緩和させつつ、周辺ＮＭＯＳトランジスタ101と同様に、ゲート絶縁膜105bの膜厚を12[nm]に形成して薄膜化し得るようになされている。
次に、図１６（１）に示すＮＭＯＳスイッチ120について説明する。図１６（１）に示すように、このＮＭＯＳスイッチ120は、上述と同様に左右非対称の耐圧構造を備えており、例えば膜厚が12[nm]のゲート絶縁膜105bを備えるとともに、当該ゲート絶縁膜105bよりも膜厚の厚いゲート絶縁膜（以下、厚膜ゲート酸化膜と呼ぶ）105fが形成された構成を有している。実際上、このＮＭＯＳスイッチ120は、制御ゲート106cのうちドレイン103d側に位置する底端部に上部側へ凹んだ段差部が形成されており、当該段差部によってゲート106cの底端部がＰ型ウェル102から遠ざけられている。この場合、ゲート106cの段差部を有しないソース103c側では、周辺ＮＭＯＳトランジスタ101と同様に、Ｐ型ウェル102とゲート106cとの間のゲート絶縁膜105dの膜厚が12[nm]に形成されており、当該ゲート絶縁膜105bを薄膜化した構成を備えている。
一方、ゲート106Cの段差部を有したドレイン103d側では、ゲート106cの底部がＰ型ウェル102から遠ざかるように凹んでいる分、当該制御ゲート106c及びＰ型ウェル102間が離れ、その分だけ膜厚が厚くなった厚膜ゲート絶縁膜105fが形成され得る。このような構成を有するＮＭＯＳスイッチ120は、ドレイン103dとゲート106cとの間の厚膜ゲート絶縁膜105fの厚い膜厚の分、ドレイン103d側に生じる12[V]の最大電圧差による影響を緩和させることができ、一方のソース103c側のゲート絶縁膜105bの膜厚を12[nm]に形成して薄膜化し得るようになされている。
次に、図１６（２）に示すＮＭＯＳスイッチ123について説明する。図１６（２）に示すように、このＮＭＯＳスイッチ123には、ウェル濃度が周辺ＮＭＯＳトランジスタ101のＰ型ウェル102のウェル濃度に比して低濃度のＰ型ウェル124にソース103c及びドレイン103eが所定間隔を空けて形成されている。Ｐ型ウェル124内部には、ソースの端部にソース側イクステンション部104cが形成され、これらソース103c及びソース側イクステンション部104cを覆うように不純物濃度が異なる他のイクステンション部125が形成されている。
また、Ｐ型ウェル124内部には、ドレイン103eの端部に埋め込み酸化膜105gが形成されており、これらドレイン103e及び埋め込み酸化膜105gの底部にドレイン側イクステンション部126が形成され、ソース側のイクステンション部125と、埋め込み酸化物105gとの間にチャネル領域が形成されている。また、Ｐ型ウェル124には、チャネル領域上にゲート絶縁膜105bを介してゲート106dが設けられている。ここで、Ｐ型ウェル124は、ゲート106dのドレイン103e側に位置する低端部と対向する位置に、埋め込み酸化膜105gが形成されており、当該埋め込み酸化物105gを設けた分だけ、ゲート106dがドレイン103e及びドレイン側イクステンション部126から遠ざかるように形成されている。
このようにＮＭＯＳスイッチ123では、ゲート106dのドレイン103e側に位置する低端部が埋め込み酸化膜105gに乗り上げるように配置し、ドレイン103eとゲート106dとを埋め込み酸化膜105gによって遠ざけるようにしたことで、ドレイン103e側に生じる12[V]の最大電圧差による影響を緩和させつつ、ゲート絶縁膜105bの膜厚を12[nm]に形成して薄膜化し得るようになされている。
次に、図１６（３）に示すＮＭＯＳスイッチ131について説明する。図１６（３）に示すように、このＮＭＯＳスイッチ131は、周辺ＮＭＯＳトランジスタ101と同様に左右対称の耐圧構造を備えており、ゲート106b及びＰ型ウェル132間のゲート絶縁膜105bの膜厚を12[nm]に形成して薄膜化が図られている一方、Ｐ型ウェル132のウェル濃度が、例えば周辺ＮＭＯＳトランジスタ101のＰ型ウェル102のウェル濃度に比して低濃度に選定されている。これにより、ＮＭＯＳスイッチ131では、ソース103c及びドレイン103d間の降伏電圧そのものを上げて、ドレイン103d側に生じる12[V]の最大電圧差に対する耐圧構造を備えつつ、周辺ＮＭＯＳトランジスタ101と同様に、ゲート絶縁膜105bの膜厚を12[nm]に形成して薄膜化し得るようになされている。
次に、図１６（４）に示すＮＭＯＳスイッチ135について説明する。図１６（４）に示すように、このＮＭＯＳスイッチ135は、左右対称の耐圧構造を備えているものの、周辺ＮＭＯＳトランジスタ101よりも、ゲート106b及びＰ型ウェル102間のゲート絶縁膜105hの膜厚が厚く選定され、当該ゲート絶縁膜105hの膜厚によってドレイン103d側に生じる12[V]の最大電圧差に対する耐圧構造を備えているものである。このようにＮＭＯＳスイッチ135では、ゲート絶縁膜105hの膜厚を厚く形成した分だけ、周辺ＮＭＯＳトランジスタ101と比して全体の厚さが厚くなるものの、ドレイン103d側に生じる12[V]の電圧差に対する耐圧構造を備えるものとなり得る。
（１２）不揮発性半導体記憶装置を用いた混載チップ
ここで、図１７は、従来の不揮発性半導体記憶装置212（EEPROM又はFlashであり、図中、「EEPROM／Flash」と表記）を用いた混載チップ201と、本発明による不揮発性半導体記憶装置255（上述した不揮発性半導体記憶装置1,21,27,31,38,40,41,51,55,61,75,86，91，95に相当し、図中、「EEPROM／Flash」と表記）を用いた混載チップ251とを示している。この場合、従来の混載チップに201は、基板202の周縁に多数のボンディングパッド等の外部接続電極203が配置され、それら外部接続電極203で囲まれた内側領域に、ロジック回路電源207と、CPU208と、アナログ回路209と、不揮発性半導体記憶装置212と、RAM210とが設けられている。
実際上、従来の混載チップ201では、ロジック回路電源207と、CPU208と、RAM210と、不揮発性半導体記憶装置212の周辺回路211とが、ロジック回路電源207により印加される例えば1.2[V]のロジック回路電圧に対する耐圧を持つ薄膜トランジスタで構成される領域AR10となり得る。また、この従来の混載チップ201では、アナログ回路209が、例えば5.0[V]や3.3[V]のインターフェース電圧に対する耐圧を持つトランジスタで構成される領域AR11となり得る。さらに、この従来の混載チップ201では、不揮発性半導体記憶装置212が、例えば12[V]や10[V]の書き換えゲート電圧に対する耐圧を持つ厚膜トランジスタで構成される領域AR12となり得る。
このように、従来の混載チップ201では、一般的に、1.2[V]のロジック回路電圧に対する耐圧構造として、例えばゲート絶縁膜が3[nm]の低圧トランジスタで構成される領域AR10と、5.0[V]や3.3[V]のインターフェース電圧に対する耐圧構造として、例えばゲート絶縁膜が12[nm]の5[V]トランジスタで構成される領域AR11とを備えている。この場合、従来の混載チップ201では、領域AR10や領域AR11にて、低電圧のトランジスタ構成によりゲート絶縁膜を12[nm]程度に薄膜化できるにもかかわらず、不揮発性半導体記憶装置212を内蔵させることで、この不揮発性半導体記憶装置212の耐圧構造に合わせて、例えば18[nm]の高耐圧トランジスタを新たに追加することが必要となり、これに応じて製造マスク数も増加し、その分、プロセスコストも高くなるという問題があった。
一方、本発明による不揮発性半導体記憶装置255は、データ書き込み時、例えば12[V]や10[V]の書き込みゲート電圧がワード線15に印加されるものの、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）やＮＭＯＳスイッチ9a,9c,…（9b,9d,…）での電圧振幅を8[V]以下に設定し得ることから、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）や、ＮＭＯＳスイッチ9a,9c,…（9b,9d,…）、第１及び第２ＰＭＯＳ制御電圧発生回路、第１及び第２ＮＭＯＳ制御電圧発生回路にかかる電界を小さくすることができる。
その結果、本発明の不揮発性半導体記憶装置255を用いた混載チップ251では、書き込みゲート電圧や書き込み禁止ゲート電圧はそのままに、この書き換えゲート電圧等を扱う回路に標準的な5[V]トランジスタを使用することができ、専用の高耐圧トランジスタを付加することなく、FlashメモリやEEPROMとなる不揮発性半導体記憶装置255を搭載できる。
（１３）他の実施の形態
なお、上述した実施の形態では、図１〜図１４において、データ書き込み時や、データ消去時における電圧値をそれぞれ明記しているが、本発明はこれに限らず、種々の電圧値を適用してもよく、例えば10[V]の書き込みゲート電圧等、必要に応じて電圧値を適宜変更してもよい。また、例えば、第２の実施の形態や第３の実施の形態等では、切替機構として、ＰＭＯＳスイッチ8a,8c,…（8b,8d,…）とＮＭＯＳスイッチ9a,9c,…（9b,9d,…）の２種類のＭＯＳスイッチで切替機構を構成した場合について述べたが、本発明はこれに限らず、ＰＭＯＳスイッチだけで切替機構を構成したり、ＮＭＯＳスイッチだけで切替機構を構成するようにしてもよい。
さらに、上述した実施の形態においては、電荷蓄積層に電荷を蓄積可能なメモリセルとして、シリコンチッ化膜層に電荷を蓄積可能なSONOS型のメモリセルCを適用した場合について述べたが、本発明はこれに限らず、トンネル酸化膜上に導電性のポリシリコンを形成し、その浮遊ゲートに電荷を蓄積するスタック型のメモリセル等その他種々のメモリセルを適用してもよい。
さらに、例えば第１の実施の形態等においては、非選択ユニット列2bにて、非選択ワード線15b,15d,…や、Ｐ型メモリウェルPW2、非選択第１ビット線L1c、非選択第２ビット線L2cの各電圧値を全て同一電圧とし、一方、第５の実施の形態においては、非選択ユニット列32bにて、非選択ワード線15b,15d,…及びＰ型メモリウェルPW2の電圧値と、非選択第１ビット線L1c及び非選択第２ビット線L2cの電圧値と電圧差を2[V]に設定した場合について述べたが、本発明はこれに限らず、非選択ユニット列2b,32b,…にて、非選択ワード線15b,15d,…及びＰ型メモリウェルPW2の電圧値の電圧差を1[V]以下に設定したり、或いは、非選択ワード線15b,15d,…及びＰ型メモリウェルPW2の電圧値と、非選択第１ビット線L1c及び非選択第２ビット線L2cの電圧値と電圧差を1[V]以下に設定する等、要は、非選択ユニット列2b,32b,…にて非選択メモリセルC2に電荷が蓄積されなければ、その他種々の電圧差に設定してもよい。
さらに、上述した第２の実施の形態においては、共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdに印加される制御電圧の電圧振幅を8[V]以下とし、第３の実施の形態においては、共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdに印加される制御電圧の電圧振幅を6[V]以下とし、第５の実施の形態においては、共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdに印加される制御電圧の電圧振幅を6[V]以下とし、第６の実施の形態においては、共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdに印加される制御電圧の電圧振幅を4[V]以下にそれぞれ設定してもよく、その他、選択メモリセルC1に印加される書き込みゲート電圧（例えば12[V]）と、非選択メモリセルC2に印加される最小の書き込み禁止ゲート電圧（例えば0[V]）との間に、共通ＰＭＯＳ制御線PGa〜PGd及び共通ＮＭＯＳ制御線NGa〜NGdに印加される制御電圧の電圧振幅が選定していれば、種々に電圧振幅を選定してもよい。
さらに、上述した第１〜第１０の実施の形態において、各実施の形態毎にそれぞれ発明の動作及び効果を記載したが、一の実施の形態と同一の構成を備える他の実施の形態では、仮に、他の実施の形態に記載されていない動作及び効果であったとしても、当然に一の実施の形態に記載した動作及び効果を奏するものである。
1、21、27、31、38、40、41、51、55、61、75、86、91、95 不揮発性半導体記憶装置
2 ユニット列
4、34、44、64、78 電源ユニット
5a、5b 第１電源線（ユニット配線）
6a、6b 第２電源線（ユニット配線）
8a、8b、8c、8d、69a、69b、69c、69d ＰＭＯＳスイッチ（切替機構）
9a、9b、9c、9d、70a、70b、70c、70d ＮＭＯＳスイッチ（切替機構）
15 ワード線
36a、36b、36c、36d、71a、71b、71c、71d 補助ＮＭＯＳスイッチ（補助スイッチ）
46a、46b、46c、46d、81a、81b、81c、81d 補助ＰＭＯＳスイッチ（補助スイッチ）
C メモリセル
C1、C3 選択メモリセル
C2、C4 非選択メモリセル
L1 第１ビット線（ビット線）
L2 第２ビット線（ビット線）
PGa、PGb、PGc、PGd 共通ＰＭＯＳ制御線（共通配線）
NGa、NGb、NGc、NGd 共通ＮＭＯＳ制御線（共通配線）
67a、67b、67c、67d 共通電源線（共通配線）
VPa、VPb ＰＭＯＳ電源線（ユニット配線）
VNa、VNb ＮＭＯＳ電源線（ユニット配線）
PW2 Ｐ型メモリウェル（メモリセル）
NW2 Ｎ型メモリウェル（メモリウェル）

Claims (13)

  1. 電荷蓄積ゲート電圧又は電荷蓄積禁止ゲート電圧のいずれか一方が印加される行列状に形成された複数のワード線と、前記各ワード線に連結された複数のメモリセルと、前記複数のメモリセルに選択的な電圧を印加するビット線とを備え、前記ワード線に印加された前記電荷蓄積ゲート電圧と、前記ビット線に印加された電圧との電圧差により、前記複数のメモリセルのうち選択メモリセルに電荷を蓄積させる不揮発性半導体記憶装置であって、
    ワード線列毎に設けられた電源ユニットと、ワード線行毎に設けられた共通配線とを備え、各前記共通配線は、所定の共通電圧を前記ワード線行単位で各前記電源ユニットに印加し、
    各前記電源ユニットには、
    前記ワード線毎に設けられ、前記ワード線を前記共通配線に接続する切替機構と、
    前記ワード線列に前記選択メモリセルがあるか否かに応じて、異なるユニット電圧を前記電源ユニット内の各前記切替機構に一律に印加するユニット配線とが設けられており、
    各前記電源ユニット毎に印加される前記ユニット電圧と、前記共通電圧との電圧差を基に、各前記電源ユニットの前記切替機構をオンオフ動作させることで、前記電源ユニットを介して各前記ワード線に前記電荷蓄積ゲート電圧又は前記電荷蓄積禁止ゲート電圧を個別に印加する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記切替機構は、少なくともＰＭＯＳスイッチとＮＭＯＳスイッチとを備えており、
    前記ＰＭＯＳスイッチ及び前記ＮＭＯＳスイッチは、前記共通電圧と前記ユニット電圧とがそれぞれ印加されることにより生じる前記共通電圧と前記ユニット電圧との電圧差を基に個別にオンオフ動作する
    ことを特徴する請求項１記載の不揮発性半導体記憶装置。
  3. 前記共通配線は、
    前記ＰＭＯＳスイッチの制御ゲートに接続された共通ＰＭＯＳ制御線と、前記ＮＭＯＳスイッチの制御ゲートに接続された共通ＮＭＯＳ制御線とであり、
    前記ユニット配線は、
    前記ＰＭＯＳスイッチのソースに接続された第１電源線と、前記ＮＭＯＳスイッチのソースに接続された第２電源線とであり、
    前記ＰＭＯＳスイッチ及び前記ＮＭＯＳスイッチの各ドレインには前記ワード線が接続されている
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 前記共通ＰＭＯＳ制御線には、第１ＰＭＯＳ電源線及び第２ＰＭＯＳ電源線が第１選択手段を介して接続されており、
    前記共通ＰＭＯＳ制御線は、前記第１選択手段によって、前記第１ＰＭＯＳ電源線又は前記第２ＰＭＯＳ電源線のいずれか一方の制御電圧を、各電源ユニットの前記ＰＭＯＳスイッチに印加し、
    前記共通ＮＭＯＳ制御線には、第１ＮＭＯＳ電源線及び第２ＮＭＯＳ電源線が第２選択手段を介して接続されており、
    前記共通ＮＭＯＳ制御線は、前記第２選択手段によって、前記第１ＮＭＯＳ電源線又は前記第２ＮＭＯＳ電源線のいずれか一方の制御電圧を、各前記電源ユニットの前記ＮＭＯＳスイッチに印加する
    ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 前記共通配線は、
    前記ＰＭＯＳスイッチ及び前記ＮＭＯＳスイッチの各ソースに接続された共通電源線であり、
    前記ユニット配線は、
    前記ＰＭＯＳスイッチの制御ゲートに接続されたＰＭＯＳ電源線と、前記ＮＭＯＳスイッチの制御ゲートに接続されたＮＭＯＳ電源線とであり、
    前記ＰＭＯＳスイッチ及びＮＭＯＳスイッチの各ドレインには前記ワード線が接続されている
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  6. 前記電源ユニットには、
    前記切替機構毎に設けられ、前記ユニット配線と接続された補助スイッチと、
    前記ワード線列に前記選択メモリセルがあるか否かに応じて、異なる補助制御電圧を前記電源ユニット内の各前記補助スイッチに一律に印加する補助切替電源線とが設けられており、
    前記ワード線列内に前記非選択メモリセルだけを有するとき、前記ユニット電圧と前記補助制御電圧との電圧差を基に前記補助スイッチをオン動作させ、前記ユニット電圧を前記電荷蓄積禁止ゲート電圧として、前記選択メモリセル以外の非選択メモリセルだけが接続された非選択ワード線に印加する
    ことを特徴とする請求項１〜５のうちいずれか１項記載の不揮発性半導体記憶装置。
  7. 前記選択メモリセルが接続された選択ワード線の行の前記共通配線に前記共通電圧として印加される一の制御電圧と、前記選択メモリセル以外の非選択メモリセルだけが接続された非選択ワード線の行の前記共通配線に前記共通電圧として印加される他の制御電圧との制御電圧差が、
    前記電荷蓄積ゲート電圧と、前記電荷蓄積禁止ゲート電圧との間の電圧値に選定されている
    ことを特徴とする請求項１〜６のうちいずれか１項記載の不揮発性半導体記憶装置。
  8. 前記制御電圧差が6[V]以下である
    ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
  9. 前記制御電圧差が4[V]以下である
    ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
  10. 前記切替機構の形成されるウェルが、各電源ユニット毎に電気的に分離して形成されている
    ことを特徴とする請求項１〜９のうちいずれか１項記載の不揮発性半導体記憶装置。
  11. 各前記ワード線列は各々電気的に離間したＰ型メモリウェルで構成され、前記メモリセルがＮチャネル型の構成を有しており、
    前記切替機構は、前記選択メモリセルが接続された選択ワード線に対して、前記ビット線に印加される電圧よりも高い電圧値の前記ユニット電圧を、前記電荷蓄積ゲート電圧として印加する
    ことを特徴とする請求項１〜１０のうちいずれか１項記載の不揮発性半導体記憶装置。
  12. 各前記ワード線列は各々電気的に離間したＮ型メモリウェルで構成され、前記メモリセルがＰチャネル型の構成を有しており、
    前記切替機構は、前記選択メモリセルが接続された選択ワード線に対して、前記ビット線に印加される電圧よりも低い電圧値の前記ユニット電圧を、前記電荷蓄積ゲート電圧として印加する
    ことを特徴とする請求項１〜１０のうちいずれか１項記載の不揮発性半導体記憶装置。
  13. 前記電源ユニットのうち、前記選択メモリセルがある選択ワード線が接続された選択電源ユニットでは、
    前記ＮＭＯＳスイッチがオフ状態になり、ソースに前記電荷蓄積ゲート電圧が印加されている前記ＰＭＯＳスイッチがオン状態になることで、該ＰＭＯＳスイッチのドレインから前記選択ワード線に前記電荷蓄積ゲート電圧を印加する
    ことを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
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