TWI416526B - Nonvolatile semiconductor memory device - Google Patents

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TWI416526B
TWI416526B TW101134403A TW101134403A TWI416526B TW I416526 B TWI416526 B TW I416526B TW 101134403 A TW101134403 A TW 101134403A TW 101134403 A TW101134403 A TW 101134403A TW I416526 B TWI416526 B TW I416526B
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Yutaka Shinagawa
Hideo Kasai
Yasuhiro Taniguchi
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Floadia Corp
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Description

非揮發性半導體記憶裝置
本發明係關於非揮發性半導體記憶裝置。
一直以來，眾所周知的非揮發性半導體記憶裝置，係例如根據量子隧道效應，經由在記憶單元電晶體的電荷累積層內累積電荷，寫入資料的非揮發性半導體記憶裝置(例如，參照專利文件1)。實際上，如第6圖所示，此種非揮發性半導體記憶裝置100具有的構成係高位位元線101a、101b與字元線102a~102h交叉配置，且對於這些高位位元線101a、101b與字元線102a~102h，行列狀配置複數的記憶單元電晶體103。
高位位元線101a中，設置複數的第1半導體開關104a、104c，各第1半導體開關104a、104c分別連接一低位位元線105a、105c。又，此實施例在另一方的高位位元線101b中，同樣也設置複數的第1半導體開關104b、104d， 各第1半導體開關104b、104d分別連接一低位位元線105b、105d。如此的非揮發性半導體記憶裝置100中，在各低位位元線105a、105b、105c、105d，構成記憶體區塊106a、106b、106c、106d，各記憶體區塊106a、106b、106c、106d具有複數的記憶體單元電晶體103。
在此，第1半導體開關104a、104b、104c、104d由N型MOS(金屬氧化半導體)電晶體構成。於是，例如，記憶體區塊106a的第1半導體開關104a的源極連接高位位元線101a，汲極連接低位位元線105a，以及閘極連接記憶體區塊106a與列方向並排的另一記憶體區塊106b之間共有的第1選擇閘極線108a。如此，第6圖的上段配置的記憶體區塊106a、106b中設置的2個第1半導體開關104a、104b，可以由共同的一第1選擇閘極線108a一律施加既定的閘極電壓。
又，第6圖的下段，列方向並排的2個記憶體區塊106c、106d中，也同樣地對於2個第1半導體開關104c、104d，連接一第1選擇閘極線108b，由此共同的第1選擇閘極線108b對2個第1半導體開關104c、104d一律施加既定的閘極電壓。
除此之外，高位源極線110a中，設置複數的第2半導體開關111a、111b，各第2半導體開關111a、111b分別連接一低位源極線112a、112b。又，在另一方的高位位元線110b中，同樣也設置複數的第2半導體開關111c、111d，各第2半導體開關111c、111d分別連接一低位源極線 112c、112d。於是，這些第2半導體開關111a、111b、111c、111d，由與第1半導體開關104a、104b、104c、104d相同極性的N型MOS電晶體構成。
在此，例如記憶體區塊106a的第2半導體開關111a的源極連接高位源極線110a的同時，汲極連接低位源極線112a，以及閘極連接與列方向並排的上段的另一記憶體區塊106b之間共有的第2選擇閘極線11aa。如此，對於上段不同的記憶體區塊106a、106b中設置的2個第2半導體開關111a、111b，可以由共同的一第2選擇閘極線113a一律施加既定的閘極電壓。
又，下段往列方向並排的2個記憶體區塊106c、106d中，也同樣地對於2個第2半導體開關111c、111d，連接一第2選擇閘極線113b，由此共同的第2選擇閘極線113b對2個第2半導體開關111c、111d一律施加既定的閘極電壓。
又，例如記憶體區塊106a的各記憶單元電晶體103，一端連接至低位位元線105a的同時，另一端連接至低位源極線112a，在低位位元線105a與低位源極線112a之間並聯配置。此記憶體區塊106a的這些記憶單元電晶體103中，與列方向並排的不同的記憶體區塊106b所共有的字元線102a、102b、102c、102d，連接至控制閘。因此，例如共同的一字元線102a，對於上段的記憶體區塊106a的一記憶單元電晶體103以及與其列方向並排的相同上段的其他的記憶體區塊106b的一記憶單元電晶體103，可以一律 施加既定的閘極電壓。
順便一提，記憶單元電晶體103全部具有相同的構成，具有的構造係半導體基板上設置既定的間隔形成的一端及另一端間具備隧道區域，半導體基板的隧道區域上，隧道絕緣層介於其間，電荷累積層、層間絕緣層及控制閘依序堆疊。如此的記憶單元電晶體103，由N隧道型構成，根據施加至一端及另一端間以及控制閘的電壓，在電荷累積層內注入電荷寫入資料等，或引出電荷累積層內累積的電荷，可以消去資料。
如此構成的非揮發性半導體記憶裝置100，調整分別施加於這些高位位元線101a、101b、高位源極線110a、110b、字元線102a~102h的電壓的同時，經由控制第1半導體開關104a~104d以及第2半導體開關111a~111d的通斷狀態，可以實行對既定的記憶單元電晶體103寫入資料、從既定的記憶單元電晶體103讀出資料並消去寫入記憶單元電晶體103的資料。
第6圖中，記憶體區塊106a的第1列的記憶單元電晶體103為寫入資料之記憶單元電晶體115，而除此以外的全部記憶單元電晶體103為不寫入資料之非選擇記憶單元電晶體116。
又，在此，為了方便說明，配置選擇記憶單元電晶體115的記憶體區塊106a稱作選擇區塊117，只配置非選擇記憶單元電晶體116的記憶體區塊106b、106c、106d稱作非選擇區塊118。
實際上，非揮發性半導體記憶裝置100中，例如只寫入資料至選擇區塊117中第1行的選擇記憶單元電晶體115時，複數的字元線102a~102h中，對連接至選擇記憶單元電晶體115的字元線(以下，將此稱作選擇字元線)120施加高電壓的12[V]，而對於此外其他的字元線(以下，將此稱作非選擇字元線)121係施加低電壓的4[V]。
又，此時的非揮發性半導體記憶裝置100中，對選擇記憶單元電晶體115連接的高位位元線(在此，將此稱作選擇位元線)122，可以施加低電壓的0[V]的寫入電壓的同時，對於只連接非選擇記憶單元電晶體116的高位位元線(在此，將此稱作非選擇位元線)123，可以施加高電壓的8[V]的寫入禁止電壓。又，此非揮發性半導體記憶裝置100中，從連接至選擇區塊117的第1選擇閘極線108a對第1半導體開關104a、104b施加比非選擇位元線123的電壓還高的10[V]的閘極電壓的同時，可以從第2選擇閘極線113a對第2半導體開關111a、111b施加0[V]的閘極電壓。
因此，非揮發性半導體記憶裝置100中，根據來自非選擇位元線123的寫入禁止電壓以及來自第1選擇閘極線108a的閘極電壓，非選擇位元線123的第1半導體開關104b轉換為導通狀態，而對於與選擇字元線120交叉的非選擇位元線123上的非選擇記憶單元電晶體116可以施加8[V]的寫入禁止電壓。此時，第2半導體開關111a、111b、111c、111d由高位源極線110a、110b施加0[V]，且由第2選擇閘極線113a、113b施加0[V]，藉此成為關斷狀態， 低位源極線112a、112b、112c、112d可以成為浮動狀態。
如此，選擇字元線120與非選擇位元線123交叉的非選擇記憶單元電晶體116中，控制閘以及半導體基板間的電壓差變小，結果，沒有發生量子隧道效應，電荷累積層中不能注入電荷。
又，此時，根據來自選擇位元線122的寫入電壓，以及來自第1選擇閘極線108a的閘極電壓，選擇位元線122的第1半導體開關104a轉換為導通狀態，而對於與選擇字元線120交叉的選擇位元線122上的選擇記憶單元電晶體115可以施加0[V]的寫入電壓。藉此，選擇字元線120與選擇位元線122交叉的選擇記憶單元電晶體115中，根據選擇字元線120施加的寫入閘極電壓，控制閘以及半導體基板間的電壓差變大，結果，發生量子隧道效應，只有在上述選擇記憶單元電晶體115內可以注入電荷至電荷累積層中。結果，非揮發性半導體記憶裝置100中，只有在上述選擇記憶單元電晶體115內電荷累積層中累積電荷，可以成為資料寫入狀態。
[先行專利文件]
[專利文件1]平成10年第144807號專利公開公報
不過，如此構成的非揮發性半導體記憶裝置100中，對選擇字元線120上的非選擇記憶單元電晶體116，從非 選擇位元線123施加寫入禁止電壓之際，由於第1半導體開關104b由N型MOS電晶體構成，為了使此第1半導體開關104b為導通狀態，必須施加比非選擇位元線123施加的8[V]的寫入禁止電壓還高的10[V]左右的閘極電壓，卻也因此有電壓不得不變高的問題。
於是，此第1選擇閘極線108a，不只連接至非選擇位元線123的第1半導體開關104b，由於也連接至施加寫入電壓至選擇記憶單元電晶體115之選擇位元線122側的第1半導體開關104a，為了非選擇位元線123側的第1半導體開關104b成為導通狀態而設定較高的10[V]的閘極高電壓，也可以維持原樣施加至選擇位元線122側的第1半導體開關104a。
如上述，非選擇位元線123側成為導通狀態的第1半導體開關104a，以及選擇位元線122側成為導通狀態的第1半導體開關104b中，分別施加的閘極電壓一律成為相同的電壓值，在施加電荷至選擇記憶單元電晶體之際，個別調整各閘極電壓以降低各閘極電壓的電壓值等，有難以自由設定的問題。
於是，由於本發明係考慮以上的點而形成，目的為提議非揮發性半導體記憶裝置，可以自由設定比習知更降低選擇記憶單元電晶體中累積電荷之際的電壓等。
為了解決如此的課題，本發明的申請專利範圍第1項的特徵在於：非揮發性半導體記憶裝置，具有施加電荷累 積電壓或電荷累積禁止電壓之複數的記憶單元行配線，以及形成對上述複數的記憶單元行配線與複數的字元線行列狀配置的N隧道型構成之複數的記憶單元電晶體；根據上述電荷累積電壓與施加至上述字元線的電壓之間的電壓差，在上述複數的記憶單元電晶體中的選擇記憶單元電晶體中累積電荷；上述非揮發性半導體記憶裝置包括，複數的第1半導體開關，設置於每一上述記憶單元行配線的P型MOS電晶體所形成；以及複數的第2半導體開關，設置於每一上述記憶單元行配線的N型MOS電晶體所形成；其中，只配置上述選擇記憶單元電晶體以外的非選擇記憶單元電晶體之非選擇記憶單元行配線中，根據第1閘極電壓，上述第1半導體開關成為導通狀態，從上述第1半導體開關施加上述電荷累積禁止電壓至上述非選擇記憶單元電晶體；配置上述選擇記憶單元電晶體的選擇記憶單元行配線中，根據第2閘極電壓，上述第2半導體開關成為導通狀態，從上述第2半導體開關施加上述電荷累積電壓至上述選擇記憶單元電晶體。
根據本發明，選擇記憶單元電晶體中累積電荷之際，與施加電荷累積禁止電壓至非選擇記憶單元電晶體的第1半導體開關分開，另外設置與上述第1半導體開關反極性的第2半導體開關，根據第2閘極電壓，上述第2半導體開關為導通狀態，可以施加電荷累積電壓至選擇記憶單元電晶體，藉此可以個別設定第1半導體開關成為導通狀態 的第1閘極電壓，以及第2半導體開關成為導通狀態的第2閘極電壓，如此，可以比習知更自由地設定選擇記憶單元電晶體中累積電荷之際的電壓。
又，根據本發明，例如第1半導體開關為導通狀態的第1閘極電壓，與第2半導體開關為導通狀態的第2閘極電壓，不會互相限制，由於還可以分別下降至可導通狀態的低電壓值，導通狀態時的第1半導體開關及第2半導體開關的基板以及閘極之間電壓差減小，還可以比習知更緩和施加於各閘極絕緣膜的電場
又，根據本發明，應用P型MOS電晶體作為第1半導體開關，且應用N型MOS電晶體作為第2半導體開關，藉此，可以抑制P型MOS電晶體為導通狀態的第1閘極電壓，比電壓值較高的電荷累積禁止電壓還低，如此，就因為這樣，比習知更可以降低選擇記憶單元電晶體內累積電荷之際的電壓。
根據以下圖面，詳述本發明實施例。
[第一實施例]
(1-1)非揮發性半導體記憶裝置的全體構成
與第6圖對應的部分，附以相同的符號顯示的第1圖中，1係指示根據本發明的非揮發性半導體記憶裝置，設置複數的記憶單元行配線2a、2b以及複數的字元線102a~102h，對於這些記憶單元行配線2a、2b以及字元線102a ~102h，行列狀配置複數的記憶單元電晶體103。在此，由於2個記憶單元行配線2a、2b具有相同構成，為了方便說明，著眼於1個記憶單元行配線2a，而省略關於另一記憶單元行配線2b的說明。
實際上，此記憶單元行配線2a由位元線4a與源極線5a構成，這些位元線4a與源極線5a間具有複數的記憶單元電晶體103並聯配置的構成。此實施例的情況下，位元線4a由高位位元線7a以及2個低位位元線8a、8c構成，高位位元線7a中設置P型MOS電晶體9a、9c，各P型MOS電晶體9a、9c分別連接一低位位元線8a、8c。
又，第1圖中，另一位元線4b中，對高位位元線7b也設置複數的P型MOS電晶體9b、9d，作為第1半導體開關的各P型MOS電晶體9b、9d分別連接一低位位元線8b、8d。如此，此非揮發性半導體記憶裝置1，根據2個高位位元線7a、7b，設置合計4個低位位元線8a、8b、8c、8d，在每一低位位元線8a、8b、8c、8d形成記憶體區塊10a、10b、10c、10d。在此，由於在每一低位位元線8a、8b、8c、8d形成的4個記憶體區塊10a、10b、10c、10d具有完全相同的構成，為了方便說明，著眼於說明1個記憶體區塊10a，而省略關於其他記憶體區塊10b、10c、10d的說明。
根據本發明的非揮發性半導體記憶裝置1的特徵點在於：不同於習知的非揮發性半導體記憶裝置100，在高位位元線7a、7b與低位位元線8a、8b、8c、8d之間，並非 設置N型MOS電晶體作為第1半導體開關，而是設置P型MOS電晶體9a、9b、9c、9d。例如，記憶體區塊10a的P型MOS電晶體9a中，源極連接高位位元線7a的同時，汲極連接低位位元線8a，以及閘極連接往列方向延伸的第1選擇閘極線108a。此第1選擇閘極線108a，連接至列方向並排的上段的記憶體區塊10a、10b中分別設置的P型MOS電晶體9a、9b。
如此，對上段不同的記憶體區塊10a、10b中分別設置的2個P型MOS電晶體9a、9b，由共同的一第1選擇閘極線108a可以一律施加既定閘極電壓。又，下段列方向並排的2個記憶體區塊10c、10d中，也同樣地對2個P型MOS電晶體9c、9d，連接一第1選擇閘極線108b，由共同的一第1選擇閘極線108b，對2個P型MOS電晶體9c、9d可以一律施加既定的閘極電壓。
另一方面，此實施例的情況，構成記憶單元行配線2a的源極線5a，由高位源極線12a以及2個低位源極線13a、13c構成，高位源極線12a中設置複數的N型MOS電晶體15a、15c，各N型MOS電晶體15a、15c分別連接一低位源極線13a、13c。
又，第1圖中，另一源極線5b中，對於高位源極線12b也設置複數的N型MOS電晶體15b、15d，作為第2半導體開關的各N型MOS電晶體15b、15d分別連接一低位源極線13b、13d。此實施例的情況，記憶單元行配線2a中，高位位元線7a、低位位元線8a、高位源極線12a以及低位 源極線13a全部配置為往行方向延伸，對於這些高位位元線7a、低位位元線8a、高位源極線12a以及低位源極線13a，往列方向延伸的複數的字元線102a~102h交叉配置。
在此，高位源極線12a以及低位源極線13a間配置作為第2半導體開關的N型MOS電晶體15a，源極連接高位源極線12a的同時，汲極連接低位源極線13a，以及閘極連接至往列方向延伸的第2選擇閘極線113a。此第2選擇閘極線113a，連接至分別設置於往列方向並排的上段的記憶體區塊10a、10b之N型MOS電晶體15a、15b。
如此，對於設置於上段的不同記憶體區塊10a、10b之N型MOS電晶體15a、15b，可以由共同的一第2選擇閘極線113a一律施加既定的閘極電壓。又，下段的列方向並排的2個記憶體區塊10c、10d中，也同樣地對2個N型MOS電晶體15c、15d，連接一第2選擇閘極線113b，此共同的第2選擇閘極線113b對2個N型MOS電晶體15c、15d，可以一律施加既定的閘極電壓。
位元線4a以及源極線5a之間設置的記憶單元電晶體103，係N型MOS構造形成的N隧道型記憶單元電晶體，一端連接低位位元線8a的同時，另一端連接低位源極線13a，閘極連接例如字元線102a。順便一提，各記憶單元電晶體103全部具有相同構成，具有的構造係在半導體基板中，一端及另一端間具有隧道區域，隧道區域上隧道絕緣層介於其間，電荷累積層、層間絕緣層及控制閘依序堆疊。如此，記憶單元電晶體103，根據對隧道區域以及控 制閘施加的電壓，可以在電荷累積層內累積電荷，或引出電荷累積層內累積的電荷。
如此構成的非揮發性半導體記憶裝置1，根據資料的寫入動作，只在所希望的記憶單元電晶體103內累積電荷至電荷累積層，可以寫入資料，又可讀出既定的記憶單元電晶體103內的寫入資料，更從記憶單元電晶體103的電荷累積層引出電荷，藉此可以消去資料。以下，依序說明有關非揮發性半導體記憶裝置1中的資料寫入動作、讀出動作以及消去動作。
又，本發明的實施例中，非揮發性半導體記憶裝置1中，既定的記憶單元電晶體103的電荷累積層內累積電荷的狀態，作為寫入資料的狀態，而藉由引出上述電荷累積層內累積電荷，消去資料，但本發明不限於此，非揮發性半導體記憶裝置1中，也可以是既定的記憶單元電晶體103的電荷累積層內不累積電荷的狀態，作為寫入資料的狀態，而藉由在上述電荷累積層內累積電荷，消去資料。
(1-2)非揮發性半導體記憶裝置中的資料寫入動作
與第1圖及第6圖對應的部分，附以相同的符號顯示的第2圖，在非揮發性半導體記憶裝置1中，記憶體區塊10a為選擇區塊117，此選擇區塊117的第1列的記憶單元電晶體103為選擇記憶單元電晶體115，而除此以外的全部記憶體區塊10b、10c、10d為非選擇區塊118時，顯示各處的電壓值。
實際上，此非揮發性半導體記憶裝置1中，連接至選 擇記憶單元電晶體115的閘極的字元線102a為選擇字元線120，可以對此選擇字元線120施加12[V]的寫入閘極電壓。又，非揮發性半導體記憶裝置1中，對選擇區塊117中選擇字元線120以外的其他剩下的非選擇字元線121，可以施加比寫入閘極電壓低的4[V]的寫入禁止閘極電壓。
又，此時，此非揮發性半導體記憶裝置1中，對配置選擇記憶單元電晶體115的記憶單元行配線(以下，將此稱作選擇記憶單元行配線)18a的高位源極線12a，施加0[V]的寫入電壓(電荷累積電壓)的同時，對選擇記憶單元行配線18a的高位位元線7a也可以施加0[V]的寫入電壓。於是，更在非揮發性半導體記憶裝置1中，對只配置非選擇區塊118的記憶單元行配線(以下，將此稱作非選擇記憶單元行配線)18b的高位源極線12b，施加8[V]的電壓的同時，對非選擇記憶單元行配線18b的高位位元線7b可以施加8[V]的寫入禁止電壓(電荷累積禁止電壓)。
除此之外，非揮發性半導體記憶裝置1中，對於與選擇區塊117同列(以下稱作選擇區塊列)中共用的第1選擇閘極線108a，可以施加0[V]的P側閘極電壓(第1閘極電壓)。藉此，非選擇記憶單元行配線18b中，從高位位元線施加8[V]的寫入禁止電壓之P型MOS電晶體9b，可以成為導通狀態。
如此，非揮發性半導體記憶裝置1中，由於非選擇記憶單元行配線18b的P型MOS電晶體9b成為導通狀態，對於與選擇字元線120交叉的非選擇記憶單元行配線18b之 低位位元線8b，經由P型MOS電晶體9b，可以施加8[V]的寫入禁止電壓。此時，非選擇記憶單元行配線18b中，從高位源極線12b施加8[V]，從第2選擇閘極線113a施加8[V]，藉此N型MOS電晶體15b成為關斷狀態，而低位源極線13b成為與低位位元線8b相同的電位。
因此，選擇字元線120與非選擇記憶單元行配線18b的低位位元線8b交叉之非選擇記憶單元電晶體116中，雖然從選擇字元線120對閘極施加高電壓的12[V]之閘極電壓，但因為非選擇記憶單元行配線18b的高位位元線7b經由P型MOS電晶體9b對一端施加8[V]的寫入禁止電壓，控制閘以及隧道區域間的電壓差變小，不發生量子隧道效應，不能從隧道區域注入電荷至電荷累積層。
如上述，本發明中，因為使用P型MOS電晶體9b作為第1半導體開關，不同於使用N型MOS電晶體的情況，由第1選擇閘極線108a施加比高位位元線7b施加至源極的8[V]的寫入禁止電壓還低的0[V]的P側閘極電壓，也可以成為導通狀態。如此，非揮發性半導體記憶裝置1中，施加寫入禁止電壓至與選擇字元線120交叉的非選擇記憶單元行配線18b的低位位元線8b之開關中，藉由使用P型MOS電晶體9b，使上述P型MOS電晶體9b成為導通狀態的P側閘極電壓，可以比寫入禁止電壓還低，就因為這樣可以降低裝置全體的電壓。
又，此時，非揮發性半導體記憶裝置1中，藉由對選擇區塊列中共用的第2選擇閘極線113a施加8[V]的N側 閘極電壓(第2閘極電壓)，對選擇記憶單元行配線18a的N型MOS電晶體15a的閘極，可以施加N側閘極電壓。選擇記憶單元行配線18a的N型MOS電晶體15a，由選擇記憶單元行配線18a的高位源極線12a施加0[V]的寫入電壓至源極，且由第2選擇閘極線113a施加8[V]的N側閘極電壓至閘極，因此成為導通狀態。
如此，非揮發性半導體記憶裝置1中，對於與選擇字元線120交叉的選擇記憶單元行配線18a的低位源極線13a，經由N型MOS電晶體15a，可以施加0[V]的寫入電壓。此時，選擇記憶單元行配線18a中，由於由高位位元線7a施加0[V]，由第1選擇閘極線108a施加0[V]，P型MOS電晶體9a成為關斷狀態，低位位元線8a可以為浮動狀態。
因此，選擇字元線120與選擇記憶單元行配線18a的低位源極線13a交叉的選擇記憶單元電晶體115中，因為從選擇字元線120施加高電壓的12[V]的閘極電壓至閘極，且經由選擇記憶單元行配線18a的N型MOS電晶體15a從低位源極線13a施加0[V]的寫入電壓至另一端，所以控制閘以及隧道區域間的電壓差變大，結果，發生量子隧道效應，可以從隧道區域注入電荷至電荷累積層中。
於是，如上述，根據本發明的非揮發性半導體記憶裝置1中，P型MOS電晶體9b為導通狀態而可以進行施加寫入禁止電壓，另外地，N型MOS電晶體15a為導通狀態而可以進行施加寫入電壓，因此，P側閘極電壓與N側閘極電壓，在分別為導通狀態的範圍中，可以個別設定寫入禁 止電壓與寫入電壓之間的電壓值，也可以設定比習知還低的電壓。
順便一提，只有非選擇區塊118並排的列(以下，將此稱作非選擇區塊列)中的非選擇區塊118中，對這些非選擇區塊118共用的第1選擇閘極線108b施加8[V]的P側閘極電壓，連接至上述第1選擇閘極線108b的全部的P型MOS電晶體9c、9d可以一律成為關斷狀態。又，非選擇區塊列的非選擇區塊118中，對這些非選擇區塊118共用的第2選擇閘極線113b施加0[V]，連接至上述第2選擇閘極線113b的全部的N型MOS電晶體15c、15d可以一律成為關斷狀態。
又，非揮發性半導體記憶裝置1中，對非選擇區塊列的非選擇字元線121分別施加0[V]，非選擇區塊列的非選擇區塊118中沒有對各非選擇記憶單元電晶體116施加電壓，這些全部的非選擇記憶單元電晶體116不發生量子隧道效應，不會從隧道區域注入電荷至電荷累積層。
如此，非揮發性半導體記憶裝置1，只在選擇字元線120與選擇記憶單元行配線18a的低位源極線13a交叉的選擇記憶單元電晶體115之電荷累積層中累積電荷，可以寫入資料的同時，其他全部的非選擇記憶單元電晶體116的電荷累積層中不累積電荷，可以防止寫入資料。
(1-3)非揮發性半導體記憶裝置中的資料讀出動作
在此，如此的非揮發性半導體記憶裝置1中，如下述，可以讀出寫入至選擇記憶單元電晶體115的資料。順便一 提，在此，如同與第2圖對應的部分附以相同的符號顯示的第3圖，非揮發性半導體記憶裝置1的4個記憶體區塊10a、10b、10c、10d中，例如第1行第1列的記憶體區塊10a的第1列的記憶單元電晶體103為讀出資料的讀出記憶單元電晶體20，而其他剩下的全部為非讀出記憶單元電晶體21，以下說明。
又，在此，記憶體區塊10a、10b、10c、10d中，配置讀出記憶單元電晶體20的記憶體區塊10a稱作讀出區塊22a，其他剩下的記憶體區塊10b、10c、10d稱作非讀出區塊23。又，在此，配置讀出記憶單元電晶體20的記憶單元行配線2a稱作選擇記憶單元行配線(讀出記憶單元行配線)18a。
實際上，此非揮發性半導體記憶裝置1中，對選擇記憶單元行配線18a以及非選擇記憶單元行配線(非讀出記憶單元行配線)18b的各高位源極線12a、12b可以分別施加2[V]的固定電壓的同時，可以對選擇記憶單元行配線18a的高位位元線7a施加3[V]的預充電電壓。又，對非選擇記憶單元行配線18b的高位位元線7b，可以施加2[V]的固定電壓。非揮發性半導體記憶裝置1中，對讀出區塊22a的位置列(以下，將此稱作讀出區塊列)共用的第1選擇閘極線108a，施加0[V]的P側閘極電壓。
即，例如讀出區塊22a的P型MOS電晶體9a中，由高位位元線7a對源極施加3[V]的預充電電壓的同時，由第1選擇閘極線108a對閘極施加0[V]的P側閘極電壓，結果， 可以成為導通狀態。如此，讀出區塊22a中，來自高位位元線7a的3[V]的預充電電壓經由P型MOS電晶體9a，施加至低位位元線8a，對於連接至低位位元線8a的記憶單元電晶體103的一端，可以施加預充電電壓。
此時，對於讀出區塊列共用的第2選擇閘極線113a，可以施加3[V]的N側閘極電壓。因此，讀出區塊列中的N型MOS電晶體15a，由高位源極線12a施加源極2[V]的固定電壓的同時，由第2選擇閘極線113a施加閘極3[V]的N側閘極電壓，結果，可以成為導通狀態。如此，讀出區塊22a中，來自高位源極線12a的2[V]的固定電壓經由N型MOS電晶體15a施加至低位源極線13a，對於連接至上述低位源極線13a的記憶單元電晶體103的另一端，可以施加固定電壓。
另一方面，對連接至讀出記憶單元電晶體20的閘極之選擇字元線120，施加2[V]的讀出閘極電壓，而對選擇字元線120以外的其他剩下的非選擇字元線121，可以施加比讀出閘極電壓低的0[V]的讀出禁止電壓。因此，對讀出記憶單元電晶體20，高位位元線7a的3[V]的預充電電壓從P型MOS電晶體9a施加至一端的同時，高位源極線12a的2[V]的固定電壓從N型MOS電晶體15a施加至另一端，又，可以從選擇字元線120施加2[V]的讀出閘極電壓。
在此，讀出記憶單元電晶體20的電荷累積層中累積電荷，寫入資料時，由於電荷累積層中累積電荷的影響，即使對控制閘施加讀出閘極電壓，也維持關斷的狀態，高位 位元線7a中可以維持3[V]的預充電電壓。相對於此，讀出記憶單元電晶體20的電荷累積層中不累積電荷，不寫入資料時，沒有來自電荷累積層的電荷影響，根據施加至控制閘的讀出閘極電壓，成為導通狀態，就因為讀出記憶單元電晶體20內流過電流，高位位元線7a中3[V]的預充電電壓可以變動。
又，此時，只有非讀出區塊23並排的列(以下，將此稱作非讀出區塊列)中，從第1選擇閘極線108b施加與預充電電壓相同的3[V]的P側閘極電壓至各P型MOS電晶體9c、9d，這些P型MOS電晶體9c、9d可以成為關斷狀態。如此，非讀出區塊列中，來自高位位元線7a、7b的電壓被P型MOS電晶體9c、9d切斷，對於連接至此P型MOS電晶體9c、9d的低位位元線8c、8d中配置的非讀出記憶單元電晶體21，不能施加電壓。
如此，施加於高位位元線7a的預充電電壓，在選擇記憶單元行配線18a中，只能施加至想讀出資料的讀出記憶單元電晶體20。又，非讀出區塊列中，對第2選擇閘極線113b施加3[V]的N側閘極電壓，N型MOS電晶體15c、15d為導通狀態，來自高位源極線12a的固定電壓維持原樣施加至低位源極線13c。
如此，非揮發性半導體記憶裝置1中，根據讀出記憶單元電晶體20中的電荷累積層中有無累積電荷，測量變動的高位位元線7a的預充電電壓，藉此可以判斷讀出記憶單元電晶體20中是否寫入資料。
又，此範例中，預充電電壓為3[V]，根據記憶單元電晶體的資料，挪用為施加至源極的固定電壓，雖然敘述有關判定預充電電壓是否下降的情況，但預充電電壓不必比固定電壓高。例如，預充電電壓為0[V]、1[V]等的種種電壓，藉由判定挪用為固定電壓是否上升，也可以判斷讀出記憶單元電晶體20內是否寫入資料。
(1-4)非揮發性半導體記憶裝置中的資料消去動作
其次，以下說明有關非揮發性半導體記憶裝置1中的資料消去動作。與第1圖對應的部分，附以相同的符號顯示的第4圖，除了非揮發性半導體記憶裝置1的電路構成，還顯示深N型井區DNW(deep n well)(未圖示)上形成的井分割構造概略圖。
在此，非揮發性半導體記憶裝置1中，上段在列方向並排的記憶體區塊10a、10b與下段在列方向並排的記憶體區塊10c、10d，在不同單位井區構造W1、W2中分別形成。又，由於單位井區構造W1、W2有相同的構造，著眼於其中單位井區構造W1，以下說明。例如，單位井區構造W1中，記憶單元電晶體103與N型MOS電晶體15a、15b形成一P型井區PW1，而P型MOS電晶體9a、9b形成一N型井區。
如此的非揮發性半導體記憶裝置1中，可以以P型井區PW1、PW2的基板單位實行消去動作。又，在此，以下說明有關消去上段的單位井區構造W1中形成的記憶體區塊10a、10b的資料，且不消去而保持下段的單位井區構造W2中形成的記憶體區塊10c、10d的資料之情況。又，此消去 資料的複數的記憶體區塊10a、10b統稱為消去區塊，不消去而保持資料的複數的記憶體區塊10c、10d統稱為非消去區塊。
此時，消去區塊中，對單位井區構造W1的P型井區PW1施加9[V]的消去電壓，也可以對N型井區NW1施加9[V]的電壓。又，此消去區塊中，對共同的第1選擇閘極線108a施加9[V]的P側閘極電壓，P型MOS電晶體9a、9b為關斷狀態。又，消去區塊中，對第2選擇閘極線113a施加0[V]，N型MOS電晶體15a、15b也成為關斷狀態，又，可以對全部的字元線102a~102d施加0[V]的閘極電壓。
因此，消去區塊中，因為對P型井區PW1施加9[V]的消去電壓，且對對向P型井區PW1的控制閘施加0[V]，所以P型井區PW1的電壓可以變得比控制閘還高。如此，消去區塊中，記憶單元電晶體103的電荷累積層內累積的電荷，被電壓高的P型井區PW1吸引，從上述電荷累積層引出電荷，因此可以消去資料。如此，消去區塊中，有關在P型井區PW1上形成的全部記憶單元電晶體103，可以一併消去資料。
另一方面，不消去資料而保持的下段的非消去區塊中，與消去區塊相同，對第1選擇閘極線108b施加9[V]的P側閘極電壓，P型MOS電晶體9c、9d為關斷狀態，而對第2選擇閘極線113b施加0[V]，N型MOS電晶體15c、15d也成為關斷狀態，又，可以對全部的字元線102e~102h施加0[V]的閘極電壓。除此之外，此非消去區塊中，不同 於消去區塊，可以對P型井區PW2施加0[V]的消去禁止電壓。
因此，非消去區塊中，記憶單元電晶體103的控制閘與P型井區PW2之間沒有電壓差，記憶單元電晶體103的電荷累積層內累積的電荷，沒有被P型井區PW2側吸引，保持原狀，可以維持資料寫入的狀態。如此，非揮發性半導體記憶裝置1中，藉由調整P型井區PW1、PW2的電壓，可以消去所希望的消去區塊的資料的同時，有關上述消去區塊以外的非消去區塊的資料，沒有消去，可以保持原狀。
(1-5)動作及效果
以上的構成中，非揮發性半導體記憶裝置1中，對於複數的記憶單元行配線2a、2b與複數的字元線102a~102h，行列狀配置記憶單元電晶體103，根據既定的選擇字元線120的電壓與既定的選擇記憶單元行配線18a的電壓之間的電壓差，選擇字元線120及選擇記憶單元行配線18a交叉的選擇記憶單元電晶體115內可以寫入資料。
在此，本發明的非揮發性半導體記憶裝置1中，控制施加電壓至記憶單元電晶體103的P型MOS電晶體9a、9b、9c、9d，設置於記憶單元行配線2a、2b中，其中選擇記憶單元電晶體115內累積電荷寫入資料之際，施加非選擇記憶單元行配線18b的寫入禁止電壓之P型MOS電晶體9b由P側閘極電壓導通，對於與選擇字元線120交叉的非選擇記憶單元電晶體116，施加寫入禁止電壓。
此時，非揮發性半導體記憶裝置1中，比施加於非選 擇記憶單元行配線18b的寫入禁止電壓，只低P型MOS電晶體9b的臨界值電壓| Vthp |之P側閘極電壓施加至P型MOS電晶體9b，藉此，因為上述P型MOS電晶體9b可以轉換成導通狀態，所以能夠設定P側閘極電壓比寫入禁止電壓更低，就因為這樣在資料寫入動作時可以達到低電壓化。
又，此非揮發性半導體記憶裝置1中，施加於第1選擇閘極線108a的P側閘極電壓，因為調整至施加於選擇記憶單元行配線18a的高位位元線7a之電壓值(此時為0[V])以上，所以一面使非選擇記憶單元行配線18b側的P型MOS電晶體9b為導通狀態，一面選擇記憶單元行配線18a側的P型MOS電晶體9a為關斷狀態，又，降低上述P型MOS電晶體9a的基板及閘極間的電壓差，可以緩和施加於閘極絕緣膜的電場。
又，此非揮發性半導體記憶裝置1中，控制對記憶單元電晶體103的電壓施加之N型MOS電晶體15a、15b、15c、15d，設置於與P型MOS電晶體9a、9b、9c、9d不同的記憶單元行配線2a、2b。於是，非揮發性半導體記憶裝置1中，選擇記憶單元電晶體115內寫入資料之際，不同於施加於P型MOS電晶體9b的P側閘極電壓，由第2選擇閘極線113a對N型MOS電晶體施加N側閘極電壓，使選擇記憶單元行配線的N型MOS電晶體為導通狀態，由上述N型MOS電晶體15a施加寫入電壓至選擇記憶單元電晶體115。
如此，非揮發性半導體記憶裝置1中，P型MOS電晶體9b為導通狀態的P側閘極電壓，與N型MOS電晶體15a 為導通狀態的N側閘極電壓，可以設定為分別可以導通狀態的低電壓值，如此，可以自由設定比習知更降低選擇記憶單元電晶體115內累積電荷之際的電壓等。
又，此非揮發性半導體記憶裝置1中，對選擇記憶單元行配線18a的N型MOS電晶體15a，由第2選擇閘極線113a另外施加N側閘極電壓，藉此，不會受限於施加至P型MOS電晶體9a的P側閘極電壓的電壓值，而可以調整N側閘極電壓至上述N型MOS電晶體15a為可導通狀態之各種低電壓。此非揮發性半導體記憶裝置1中，施加於第2選擇閘極線113a的N側閘極電壓，因為調整至施加於非選擇記憶單元行配線18b的高位源極線12b之電壓值(此時為8[V])以下，所以一面使選擇記憶單元行配線18a側的N型MOS電晶體15a為導通狀態，一面非選擇記憶單元行配線18b側的N型MOS電晶體15b為關斷狀態，又，降低上述N型MOS電晶體15b的基板及閘極間的電壓差，可以緩和施加於閘極絕緣膜的電場。
實際上，此實施例的情況，非揮發性半導體記憶裝置1中，在記憶體區塊10a中，高位位元線7a與低位位元線8a之間設置P型MOS電晶體9a的同時，高位源極線12a與低位源極線13a之間設置N型MOS電晶體15a。
於是，藉由在各記憶體區塊10a、10b、10c、10d具有如此的構成，非揮發性半導體記憶裝置1中，選擇記憶單元電晶體115內寫入資料之際，使非選擇記憶單元行配線18b的P型MOS電晶體9b成為導通狀態，從上述P型MOS 電晶體9b經由低位位元線8b，可以施加寫入禁止電壓至非選擇記憶單元電晶體116。又，與此同時，選擇記憶單元行配線18a中，使N型MOS電晶體15a為導通狀態，從上述N型MOS電晶體15a經由低位源極線13a，可以施加寫入電壓至選擇記憶單元電晶體115。
在此，非揮發性半導體記憶裝置1中，對選擇字元線120施加12[V]的寫入閘極電壓作為VW1 ，且對非選擇字元線121施加4[V]的寫入禁止閘極電壓作為VW2 ，電壓條件設定為VW1 -VW2 <9[V]，使字元線102a~102h的周邊電路應控制電壓差比9[V]小，因此閘極絕緣層厚之特別的MOS電晶體不使用於周邊電路，閘極絕緣層未滿13[nm]的MOS電晶體(未圖示)可使用於周邊電路。
又，非揮發性半導體記憶裝置1中，對非選擇記憶單元行配線18b的高位位元線7b施加8[V]的寫入禁止電壓作為VB1 ，對選擇記憶單元行配線18a的高位位元線7a施加0[V]的寫入電壓作為VB2 ，電壓條件設定為VB1 -VB2 <9[V]，使高位位元線7a、7b的周邊電路應控制電壓差比9[V]小，因此閘極絕緣層厚之特別的MOS電晶體不使用於周邊電路，閘極絕緣層未滿13[nm(毫微米)]的MOS電晶體(未圖示)可使用於周邊電路。
又，非揮發性半導體記憶裝置1中，對非選擇記憶單元行配線18b的高位位元線7b施加8[V]的寫入禁止電壓作為VB1 ，調整P型MOS電晶體9a的閘極電壓，P型MOS電晶體9b的閘極基板間電壓VGW 降至比寫入禁止電壓還 低，可以設定電壓條件為VB1 >VGW 。如此，非揮發性半導體記憶裝置1中，抑制施加至P型MOS電晶體9b的電壓，P型MOS電晶體9b中閘極以及半導體基板間的閘極絕緣層的膜厚可以形成未滿13[nm]。
在此，P型MOS電晶體9a、9b的基板電壓為8V，施加7V至閘極電壓，成為導通狀態時，P型MOS電晶體9a、9b的閘極基板間電壓為1V，施加至P型MOS電晶體9a、9b的閘極絕緣膜之電場可以大幅降低。同樣地，N型MOS電晶體15a、15b的基板電壓為0V，施加1V至閘極電壓成為導通時，N型MOS電晶體15a、15b的閘極基板電壓間電壓為1V，施加至N型MOS電晶體15a、15b的閘極絕緣膜之電場可以大幅降低。結果，可以大大提高閘極絕緣膜的可靠性。又，如此的非揮發性半導體記憶裝置1中，因為也可以抑制施加至N型MOS電晶體15a、15b的電壓，N型MOS電晶體15a中閘極及半導體基板間的閘極絕緣層的膜厚也可以形成未滿13[nm(毫微米)]。
即，如習知，寫入電壓與寫入禁止電壓兩方，由N型MOS電晶體或P型MOS電晶體任一的一個類型的MOS電晶體施加時，不能有如此大幅的電場緩和。相對於此，本申請發明中，併用P型MOS電晶體與N型MOS電晶體可以有助於提高閘極絕緣膜的可靠性。
又，第4圖所示的消去動作中，顯示對第2選擇閘極線113a施加0[V]，N型MOS電晶體15a、15b的閘極電壓為0[V]之範例。不過，因為消去區塊的P型井區PW1為 9[V]，其中形成的N型MOS電晶體15a、15b的閘極電壓比0[V]高的電壓的話，閘極基板間電壓變低，可以降低施加至N型MOS電晶體15a、15b的閘極絕緣膜之電場。因此，例如，也可以對第2選擇閘極線113a施加4[V]等的電壓。
根據以上的構成，非揮發性半導體記憶裝置1中，選擇記憶單元電晶體115內累積電荷之際，不同於使施加寫入禁止電壓至非選擇記憶單元電晶體116的P型MOS電晶體9b通斷動作之P側閘極電壓，另以N側閘極電壓通斷動作，設置與上述P型MOS電晶體9b反極性的N型MOS電晶體15a。
因此，非揮發性半導體記憶裝置1中，可以個別調整P型MOS電晶體9b為導通狀態的P側閘極電壓、以及N型MOS電晶體15a為導通狀態的N側閘極電壓，例如分別設定P側閘極電壓以及N側閘極電壓為P型MOS電晶體9a及N型MOS電晶體15a可導通狀態的盡量低之電壓值，比習知更降低電壓等，可以自由設定選擇記憶單元電晶體115內累積電荷之際的電壓。
又，此非揮發性半導體記憶裝置1中，對與選擇字元線120交叉的非選擇記憶單元電晶體116施加寫入禁止電壓，由於是在施加寫入禁止電壓的P型MOS電晶體9b為導通狀態下實行，可以控制P型MOS電晶體9b為導通狀態之際的P側閘極電壓比寫入禁止電壓低，就因為這樣，比習知更可以降低選擇記憶單元電晶體115內累積電荷之際的電壓。
又，非揮發性半導體記憶裝置1中，對選擇記憶單元行配線18a施加寫入電壓之N型MOS電晶體15a的N側閘極電壓，與P側閘極電壓分開，可以調整為各種的低電壓。
如上述，此非揮發性半導體記憶裝置1中，選擇記憶單元電晶體115內累積電荷之際，由P型MOS電晶體9b施加高電壓的寫入禁止電壓，並由N型MOS電晶體15a施加低電壓的寫入電壓，施加電壓至選擇記憶單元電晶體115或非選擇記憶單元電晶體116的任務分擔，藉由分配給P型MOS電晶體9b及N型MOS電晶體15a，可以個別調整P型MOS電晶體9b及N型MOS電晶體15a各自的閘極電壓、源極電壓，最後可以壓低閘極基板間電壓。
又，上述實施例中，敘述有關應用例如高位位元線7a、低位位元線8a、高位源極線12a、低位源極線13a全部往行方向配置之記憶單元行配線2a的情況，但本發明不限於此，與例如高位位元線7a、低位位元線8a、低位源極線13a垂直的列方向上配置高位源極線的記憶單元行配線等，根據記憶單元電晶體103、P型MOS電晶體9b及N型MOS電晶體15a的配置狀況，也可以應用往行方向或列方向適當配置這些高位位元線7a、低位位元線8a、高位源極線12a、低位源極線13a之各種記憶單元行配線
(1-6)根據第一實施例的非揮發性半導體記憶裝置的寫入動作之變形例
又，上述各實施例中，選擇記憶單元電晶體內寫入資料之際，對N型MOS電晶體，施加VB2 +|Vthn |以上(VB2 係選擇記憶單元行配線的電壓(寫入電壓)、Vthn 係N型MOS電晶體的臨界值電壓)的N側閘極電壓，而對P型MOS電晶體，施加VB1 -|Vthp |以下(VB1 係非選擇記憶單元行配線的電壓(寫入禁止電壓)、Vthp 係P型MOS電晶體的臨界值電壓)的P側閘極電壓之非揮發性半導體記憶裝置，係應用非揮發性半導體記憶裝置1，對N型MOS電晶體15a，施加VB2 +|Vthn |以上的8[V]之N側閘極電壓，而對P型MOS電晶體9b，施加VB1 -|Vthp |以下的0[V]之P側閘極電壓，雖然敘述有關此狀況，但本發明不限於此，施加於N型MOS電晶體的N側閘極電壓為VB2 +|Vthn |以上，且施加於P型MOS電晶體的P側閘極電壓在VB1 -|Vthp |以下的話，也可以施加其他各種N側閘極電壓及P側閘極電壓。
又，上述實施例中，選擇記憶單元電晶體中累積電荷之際的關係式為VW1 -VW2 <9[V](VW1 係選擇字元線的累積閘極電壓，而VW2 係非選擇字元線的累積禁止閘極電壓)，對選擇字元線120施加12[V]的寫入閘極電壓作為VW1 ，而對非選擇字元線121施加4[V]的寫入禁止閘極電壓作為VW2 ，雖然是說明關於滿足此電壓差未滿9[V]的條件之情況，但本發明不限於此，滿足上述VW1 -VW2 <9[V]的條件的話，也可以設定施加於選擇字元線以及非選擇字元線的電壓值為各種電壓值。
又，上述實施例中，選擇記憶單元電晶體中累積電荷之際的關係式為VB1 -VB2 <9[V](VB1 係非選擇記憶單元行配線的電荷累積禁止電壓，而VB2 係選擇記憶單元行配線的電 荷累積電壓)，對非選擇記憶單元行配線18b的高位位元線7b施加8[V]的寫入禁止電壓作為VB1 ，而對選擇記憶單元行配線18a的高位位元線7a施加0[V]的寫入電壓作為VB2 ，雖然是說明關於滿足此電壓差未滿9[V]的條件之情況，但本發明不限於此，滿足上述VB1 -VB2 <9[V]的條件的話，也可以設定施加於選擇記憶單元行配線18a以及非選擇記憶單元行配線18b的電壓值為各種電壓值。
又，上述實施例中，選擇記憶單元電晶體中累積電荷之際，對非選擇記憶單元行配線的源極線施加的電壓，未滿施加至非選擇記憶單元行配線的位元線之電壓值，且在施加至N型MOS電晶體的N側閘極電壓減去N型MOS電晶體的臨界值電壓Vthn 之電壓值以上，雖然敘述關於此情況，但本發明不限於此，例如選擇記憶單元電晶體中累積電荷之際，對選擇記憶單元行配線的位元線施加的電壓，比施加至選擇記憶單元行配線的源極線之電壓值大，且在施加至P型MOS電晶體的P側閘極電壓加上上述P型MOS電晶體的P型MOS電晶體的臨界值電壓Vthp 之電壓值以下，或是選擇記憶單元電晶體中累積電荷之際，非選擇記憶單元行配線的源極線為開路狀態，或是選擇記憶單元電晶體中累積電荷之際，選擇記憶單元行配線的位元線為開路狀態，滿足其中任一條件也可以。
(1-6-1)第1變形例的寫入動作
例如，與第2圖對應的部分，附以相同的符號顯示的第5圖中，非揮發性半導體記憶裝置25在寫入資料之際， 非選擇記憶單元行配線18b的P型MOS電晶體9b為導通狀態之P側閘極電壓的電壓值，以及選擇記憶單元行配線18a的N型MOS電晶體15a為導通狀態之N側閘極電壓的電壓值，不同於上述非揮發性半導體記憶裝置1。
順便一提，第5圖與第2圖相同，例如第1行第1列為選擇區塊117，只有此選擇區塊117的第1列的記憶單元電晶體103為選擇記憶單元電晶體115，其他為非選擇區塊118時，顯示各處的電壓。
實際上，實行資料寫入動作之際，非揮發性半導體記憶裝置25中，對於選擇區塊列中共用的第1選擇閘極線108a可以施加未滿8[V]的P側閘極電壓。在此，此未滿8[V]的P側閘極電壓VGP ，係根據施加至非選擇記憶單元行配線18b的高位位元線7b之寫入禁止電壓8[V]以及此非選擇記憶單元行配線18b的P型MOS電晶體9b的臨界值電壓Vthp 所設定的電壓值，上述P型MOS電晶體9b成為導通的條件，即，以寫入禁止電壓8[V]-|Vthp |>VGP 的條件為基礎所設定的電壓值(例如7[V])。
由非選擇記憶單元行配線18b的高位位元線7b施加8[V]的寫入禁止電壓至源極之P型MOS電晶體9b，由於施加未滿8[V]的P側閘極電壓VGP ，成為導通狀態，對於與選擇字元線120交叉的非選擇記憶單元行配線18b的低位位元線8b，可以施加8[V]的寫入禁止電壓。此時，非選擇記憶單元行配線18b中，因為由高位源極線12b施加8[V]，由第2選擇閘極線113a施加1[V]，所以N型MOS電晶體 15b成為關斷狀態，而低位源極線13b與低位位元線8b成為相同電位。
因此，選擇字元線120與非選擇記憶單元行配線18b的低位位元線8b交叉的非選擇記憶單元電晶體116中，雖然由選擇字元線120對控制閘施加高電壓的12[V]的閘極電壓，但因為由非選擇記憶單元行配線18b的高位位元線7b經由P型MOS電晶體9b施加8[V]的寫入電壓至一端，控制閘以及隧道間的電壓差變小，量子隧道效應沒發生，不能由隧道區域注入電荷至電荷累積層。
又，此時，非揮發性半導體記憶裝置25中，對選擇區塊列中共用的第2選擇閘極線113a，可以施加超過0[V]的N側閘極電壓。在此，此超過0[V]的N側閘極電壓VGN ，係根據施加至選擇記憶單元行配線18a的高位源極線12a之寫入電壓的0[V]以及此選擇記憶單元行配線18a的N型MOS電晶體15a的臨界值電壓Vthn 所設定的電壓值，上述N型MOS電晶體15a成為導通的條件，即，以寫入禁止電壓0[V]+| Vthn |<VGN 的條件為基礎所設定的電壓值(例如1[V])。
由選擇記憶單元行配線18a的高位源極線12a施加0[V]的寫入禁止電壓至源極之N型MOS電晶體15a，由於施加超過0[V]的N側閘極電壓VGN ，成為導通狀態，對於與選擇字元線120交叉的選擇記憶單元行配線18a的低位源極線13a，可以施加0[V]的寫入電壓。此時，選擇記憶單元行配線18a中，因為由高位位元線7a施加0[V]，由第1選 擇閘極線108a施加7[V]，所以P型MOS電晶體9a成為關斷狀態，而低位位元線8a，與施加寫入電壓的低位源極線13a成為相同電壓。
如此，選擇字元線120與選擇記憶單元行配線18a的低位源極線13a交叉的選擇記憶單元電晶體115中，由選擇字元線120施加高電壓的12[V]的閘極電壓至控制閘，且經由選擇記憶單元行配線18a的N型MOS電晶體15a由低位源極線13a對另一端施加0[V]的寫入電壓。因此，選擇記憶單元電晶體115中，控制閘及隧道區域間的電壓差變大，結果，量子隧道效應發生，可以由隧道區域注入電荷至電荷累積層。
如此，此非揮發性半導體記憶裝置25也可以比習知更顯著地降低施加於第1選擇閘極線108a的P側閘極電壓，還有可以比習知更顯著地降低施加於第2選擇閘極線113a的N側閘極電壓。
(1-6-2)第2變形例的寫入動作
其他的非揮發性半導體記憶裝置，資料寫入動作時，也可以設定非選擇記憶單元行配線18b的P型MOS電晶體9b為導通狀態之P側閘極電壓值、與選擇記憶單元行配線18a的N型MOS電晶體15a為導通狀態之N側閘極電壓值為相同的電壓值。
例如非揮發性半導體記憶裝置，相同電壓值的P側閘極電壓以及N側閘極電壓，可以由相同的電壓發生源分別施加至P型MOS電晶體9b及N型MOS電晶體15a，也可以 共同化P型MOS電晶體9b及N型MOS電晶體15a的電壓施加裝置，此時，共同化電壓施加裝置的部分，可以簡化全體裝置的構成。
例如，如此的非揮發性半導體記憶裝置中，因為對P型MOS電晶體9b施加的P側閘極電壓為4[V]，對N型MOS電晶體15a施加的N側閘極電壓也可以設定為4[V]，所以相較於上述的非揮發性半導體記憶裝置1，可以顯著降低寫入動作中的P側閘極電壓及N側閘極電壓，又，相較於上述的非揮發性半導體記憶裝置1，由於兩者電壓值相同，可以沒有電壓差，就因為這樣可以降低全體裝置中的電壓振幅。
又，本發明，施加至P型MOS電晶體9a的P側閘極電壓以及施加至N型MOS電晶體15a的N側閘極電壓即使是相同的電壓值，也可以經由不同的電壓施加裝置，分別施加電壓至第1選擇閘極線108a及第2選擇閘極線113a。
本發明中，選擇記憶單元行配線18a的P型MOS電晶體9a能夠成為關斷狀態的話，施加各種電壓至高位位元線7a也可以，又，非選擇記憶單元行配線18b的N型MOS電晶體15b能夠成為關斷狀態的話，施加各種電壓至高位源極線12a也可以。
對於選擇記憶單元行配線18a的高位位元線7a，施加例如4[V]的選擇位元電壓VB2 ，選擇記憶單元行配線18a的P型MOS電晶體9a為關斷狀態，對於另一方的非選擇記憶單元行配線18b的高位源極線12b，施加例如4[V]的非 選擇源極電壓VS1 ，非選擇記憶單元行配線18b的N型MOS電晶體15b為關斷狀態也可以。
此選擇位元電壓VB2 的電壓值設定為滿足在施加於選擇記憶單元行配線18a的高位源極線12a之寫入電壓以上，且在施加於選擇記憶單元行配線18a的P型MOS電晶體9a的P側閘極電壓VGP 加上P型MOS電晶體9a的臨界值電壓|Vthp |之電壓值以下(即，VGP +|Vthp |以下)的條件。
另一方面，非選擇源極電壓VS1 的電壓值係設定為滿足未滿施加於非選擇記憶單元行配線18b的高位位元線7b的寫入禁止電壓，且在對非選擇記憶單元行配線18b的N型MOS電晶體15b施加的N側閘極電壓VGN 減去N型MOS電晶體15b的臨界值電壓Vthn 之電壓值以上(即，(VGN -Vthn )以上)的條件。以上的構成中，以非揮發性半導體記憶裝置31也可以得到與上述實施例相同的效果。
又，如上述，本發明中，除了閘極電壓，也可以調節源極電壓，例如對高位位元線7a施加4[V]的選擇位元電壓VB2 ，對高位源極線12b可以施加4[V]的非選擇源極電壓VS1 ，所以可以縮小施加於P型MOS電晶體9c之源極電壓及閘極電壓的電壓差(此時，源極電壓4[V]-閘極電壓8[V]=電壓差4[V])、施加於N型MOS電晶體15d之源極電壓及閘極電壓的電壓差(此時，源極電壓4[V]-閘極電壓0[V]=電壓差4[V])，可以大幅緩和施加於P型MOS電晶體9c及N型MOS電晶體15d的閘極絕緣膜之電場，可以實現提高電晶體的可靠性。
(2)其他的實施例
又，本發明，並非限定於本實施例，在本發明的主旨範圍內可以實施各種變形，例如也可以應用適當組合上述第一實施例的非揮發性半導體記憶裝置1、25之非揮發性半導體記憶裝置。
又，上述實施例中，電荷累積層中可以累積電荷的記憶單元電晶體，係敘述有關應用氮化矽(SiN)膜層中可累積電荷的SONOS(矽-二氧化矽-氮化矽-二氧化矽-矽)型之記憶單元電晶體的情況，但本發明不限於此，也可以應用隧道氧化膜上形成導電性的多晶矽，且此浮動閘極中累積電荷的堆疊型的記憶單元電晶體等其他各種的記憶單元電晶體。
又，上述實施例中，係敘述關於應用形成2行2列合計4個記憶體區塊10a、10b、10c、10d的非揮發性半導體記憶裝置1、25之情況，但本發明不限於此，也可以應用例如2行、2列等2個記憶體區塊形成的非揮發性半導體記憶裝置，又，也可以應用1行2列、1行3列、3行3列等其他各種數量的記憶體區塊形成的非揮發性半導體記憶裝置。
又，上述實施例中，係敘述關於應用一端連接至位元線4a，另一端連接至源極線5a，這些位元線4a及源極線5a間配置複數的記憶單元電晶體103之非揮發性半導體記憶裝置1的情況，但本發明不限於此，也可以應用NAND型的非揮發性半導體記憶裝置，對於位元線串聯配置複數的 記憶單元電晶體，最下列的記憶單元電晶體連接至源極。
又，本發明的實施例中，雖然說明在P型基板上形成，但N型基板也可以，還可以使用SOI基板等。使用這些基板時，達成記憶單元區域下部的分割P型井間的電氣分離的話，省略深N型井區DNW(deep n well)也可以得到本發明的效果。
1‧‧‧非揮發性半導體記憶裝置
2a、2b‧‧‧記憶單元行配線
4a、4b‧‧‧位元線
5a、5b‧‧‧源極線
7a、7b‧‧‧高位位元線
8a、8b、8c、8d‧‧‧低位位元線
9a、9b、9c、9d‧‧‧P型MOS電晶體(第1半導體開關)
10a、10b、10c、10d‧‧‧記憶體區塊
12a、12b‧‧‧高位源極線
13a、13b、13c、13d‧‧‧低位源極線
15a、15b、15c、15d‧‧‧N型MOS電晶體(第2半導體開關)
18a‧‧‧選擇記憶單元行配線
18b‧‧‧非選擇記憶單元行配線
20‧‧‧讀出記憶單元電晶體
21‧‧‧非讀出記憶單元電晶體
22a‧‧‧讀出區塊
23‧‧‧非讀出區塊
25‧‧‧非揮發性半導體記憶裝置
31‧‧‧非揮發性半導體記憶裝置
100‧‧‧非揮發性半導體記憶裝置
101a、101b‧‧‧高位位元線
102a-102h‧‧‧字元線
103‧‧‧記憶單元電晶體
104a、104b、104c、104d‧‧‧第1半導體開關
105a、105b、105c、105d‧‧‧低位位元線
106a、106b、106c、106d‧‧‧記憶體區塊
108a、108b‧‧‧第1選擇閘極線
110a、110b‧‧‧高位源極線
111a、111b、111c、111d‧‧‧第2半導體開關
112a、112b、112c、112d‧‧‧低位源極線
113a、113b‧‧‧第2選擇閘極線
115‧‧‧選擇記憶單元電晶體
116‧‧‧非選擇記憶單元電晶體
117‧‧‧選擇區塊
118‧‧‧非選擇區塊
120‧‧‧選擇字元線
121‧‧‧非選擇字元線
122‧‧‧選擇位元線
123‧‧‧非選擇位元線
NW1、NW1‧‧‧N型井區
PW1、PW2‧‧‧P型井區
VGN ‧‧‧N側閘極電壓
VGP ‧‧‧P側閘極電壓
Vthn ‧‧‧N型MOS電晶體的臨界值電壓
Vthp ‧‧‧P型MOS電晶體的臨界值電壓
[第1圖]係顯示根據第一實施例的非揮發性半導體記憶裝置的電路構成之電路圖；[第2圖]係顯示根據第一實施例的非揮發性半導體記憶裝置在資料寫入動作時各處的電壓值之電路圖；[第3圖]係顯示非揮發性半導體記憶裝置在資料讀出動作時各處的電壓值之電路圖；[第4圖]係顯示非揮發性半導體記憶裝置在資料消去動作時各處的電壓值之電路圖；[第5圖]係顯示第1變形例的寫入動作時各處的電壓值之電路圖；以及[第6圖]係顯示習知非揮發性半導體記憶裝置的電路構成之電路圖；
1‧‧‧非揮發性半導體記憶裝置
2a、2b‧‧‧記憶單元行配線
4a、4b‧‧‧位元線
5a、5b‧‧‧源極線
7a、7b‧‧‧高位位元線
8a、8b、8c、8d‧‧‧低位位元線
9a、9b、9c、9d‧‧‧P型MOS電晶體(第1半導體開關)
10a、10b、10c、10d‧‧‧記憶體區塊
12a、12b‧‧‧高位源極線
13a、13b、13c、13d‧‧‧低位源極線
15a、15b、15c、15d‧‧‧N型MOS電晶體(第2半導體開關)
18a‧‧‧選擇記憶單元行配線
18b‧‧‧非選擇記憶單元行配線
102a-102h‧‧‧字元線
103‧‧‧記憶單元電晶體
108a、108b‧‧‧第1選擇閘極線
113a、113b‧‧‧第2選擇閘極線
115‧‧‧選擇記憶單元電晶體
116‧‧‧非選擇記憶單元電晶體
117‧‧‧選擇區塊
118‧‧‧非選擇區塊
120‧‧‧選擇字元線
121‧‧‧非選擇字元線

Claims (5)

  1. 一種非揮發性半導體記憶裝置，具有複數的記憶單元行配線，施加電荷累積電壓或電荷累積禁止電壓，並由低位位元線、高位位元線、低位源極線、高位源極線所構成；以及N隧道型構成之複數的記憶單元電晶體，對上述複數的記憶單元行配線與複數的字元線行列狀地配置，且一端連接上述低位位元線的同時另一端連接至上述低位源極線，根據上述電荷累積電壓與施加至上述字元線的電壓之間的電壓差，在上述複數的記憶單元電晶體中的選擇記憶單元電晶體中累積電荷；其特徵在於包括：複數的第1半導體開關，一端連接上述低位位元線的同時另一端連接至上述高位位元線的P型MOS電晶體所形成；以及複數的第2半導體開關，一端連接上述低位源極線的同時另一端連接至上述高位源極線N型MOS電晶體所形成；只配置上述選擇記憶單元電晶體以外的非選擇記憶單元電晶體之非選擇記憶單元行配線中，根據第1閘極電壓，上述第1半導體開關成為導通狀態，從上述第1半導體開關施加上述電荷累積禁止電壓至上述非選擇記憶單元電晶體；配置上述選擇記憶單元電晶體的選擇記憶單元行配線中，根據第2閘極電壓，上述第2半導體開關成為導通狀態，從上述第2半導體開關施加上述電荷累積電壓至上述 選擇記憶單元電晶體。
  2. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，包括：第1選擇閘極線，對各上述第1半導體開關一律施加上述第1閘極電壓；以及第2選擇閘極線，對各上述第2半導體開關一律施加上述第2閘極電壓；上述第1半導體開關，由於上述電荷累積禁止電壓與上述第1閘極之間的電壓差，成為導通狀態，施加上述電荷累積禁止電壓至上述非選擇記憶單元電晶體；上述第2半導體開關，由於上述電荷累積電壓與上述第2閘極之間的電壓差，成為導通狀態，施加上述電荷累積電壓至上述選擇記憶單元電晶體。
  3. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中，上述第1半導體開關或上述第2半導體開關，在閘極及半導體基板間的閘極絕緣層的膜厚未滿13nm(毫微米)。
  4. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中，上述記憶單元電晶體、上述第1半導體開關及上述第2半導體開關在既定數量的井區中分割的單位井區構成上形成。
  5. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中，上述記憶單元電晶體並排的記憶體陣列在複數個構成的P型井區上形成，上述P型MOS電晶體在電氣 絕緣上述P型井區之N型井區中形成。
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