CN103858173A - 非易失性半导体存储装置 - Google Patents

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Abstract

本发明公开了一种非易失性半导体存储装置，与传统装置相比，能够更加灵活地设定向选中的存储单元晶体管中累积电荷时的电压。在非易失性半导体存储装置（1）中，向选中的存储单元晶体管（115）中累积电荷时，由P型MOS晶体管（9b）施加高电压作为写入阻止电压、由N型MOS晶体管（15a）施加低电压作为写入电压，对选中的存储单元晶体管（115）或非选中的存储单元晶体管（116）施加电压的任务，是由P型MOS晶体管（9b）和N型MOS晶体管（15a）分担的，由此，能够分别调整P型MOS晶体管（9b）和N型MOS晶体管（15a）各自的栅极电压和源极电压，能够最终设定栅极基板间电压为例如4[V]等。

Description

非易失性半导体存储装置
技术领域
本发明涉及一种非易失性半导体存储装置。
背景技术
目前，典型的非易失性半导体存储装置，如一种类型的非易失性半导体存储装置已经为人们所熟知，该类型的半导体存储装置例如通过量子隧道效应，向存储单元晶体管的电荷累积层的内部累积电荷，以便执行数据写入过程（例如，参照专利文献1）。实际上，如图6所示，这种类型的非易失性半导体存储装置100具有这样的结构：高阶位线101a、101b和字线102a～102h以交叉方式配置，多个存储单元晶体管103配置在关于高阶位线101a、101b和字线102a～102h的矩阵的行和列内。
在高阶位线101a上设置了多个第一半导体开关104a和104c，每个第一半导体开关104a、104c上分别连接一条低阶位线105a、105c。此外，在这个示例性实施例中，另一高阶位线101b上也同样地设置了多个第一半导体开关104b和104d，每个第一半导体开关104b、104d上分别连接一条低阶位线105b、105d。在这样的非易失性半导体存储装置100中，每条低阶位线105a、105b、105c、105d分别构成了存储块106a、106b、106c、106d，每个存储块106a、106b、106c、106d都具有多个存储单元晶体管103。
在这里，第一半导体开关104a、104b、104c和104d是由N型MOS（金属-氧化物-半导体，Metal-Oxide-Semiconductor）晶体管构成的。进一步地，例如，存储块106a的第一半导体开关104a以其源极连接至高阶位线101a，以其漏极连接至低阶位线105a，并以其栅极连接至由另一存储块106b共享的第一选中的栅极线108a，该存储块106b沿行方向与存储块106a对齐。由此，通过这种配置方式，能够通过共享的一条第一选中的栅极线108a，向图6的上部区域的存储块106a和106b上配置的两个第一半导体开关104a和104b施加相等的预定栅极电压。
另一方面，在图6的下部区域，沿行方向对齐的两个存储块106c和106d亦是如此，一条第一选中的栅极线108b连接到两个第一半导体开关104c和104d，通过这条共享的第一选中的栅极线108b，能够向两个第一半导体开关104c和104d施加相等的预定栅极电压。
除此以外，在高阶源极线110a上设置了多个第二半导体开关111a和111b，每个第二半导体开关111a、111b上分别连接一条低阶源极线112a、112b。此外，另一高阶源极线110b上也同样地设置了多个第二半导体开关111c、111d，每个第二半导体开关111c、111d上分别连接一条低阶源极线112c、112d。进一步地，这些第二半导体开关111a、111b、111c和111d是由与第一半导体开关104a、104b、104c和104d相同极性的N型MOS晶体管构成的。
在这里，例如，存储块106a的第二半导体开关111a以其源极连接至高阶源极线110a的同时，以其漏极连接至低阶源极线112a，并以其栅极连接至上部区域内的、沿行方向对齐的另一存储块106b所共享的第二选中的栅极线113a。这样一来，能够通过共享的一条第二选中的栅极线113a，向上部区域的不同的存储块106a和106b上设置的两个第二半导体开关111a和111b施加相等的预定栅极电压。
另一方面，下部区域内、沿行方向对齐的两个存储块106c和106d亦是如此，一条第二选中的栅极线113b连接至两个第二半导体开关111c和111d，通过这条共享的第二选中的栅极线113b，能够向两个第二半导体开关111c和111d施加相等的预定栅极电压。
进一步地，例如，存储块106a上的每个存储单元晶体管103，其一端连接至低阶位线105a的同时，另一端连接至低阶源极线112a，由此，各存储单元晶体管103在低阶位线105a和低阶源极线112a之间相互并联配置。由存储块106a以及沿行方向对齐的另一存储块106b共享的字线102a、102b、102c和102d，连接至存储块106a的存储单元晶体管103的控制栅极。由此，例如，能够通过共享的一条字线102a，向上部区域内的存储块106a的一个存储单元晶体管103以及在上部区域内与存储块106a沿行方向对齐的另一存储块106b的一个存储单元晶体管103施加相等的预定栅极电压。
附带说一下，存储单元晶体管103全都具有相同的结构：设置在按照预定间隔在半导体基板上形成的一端与另一端之间的沟槽区域，电荷累积层、层间绝缘层和控制栅极通过隧道绝缘层顺序层叠在该半导体基板的沟槽区域上。这样的存储单元晶体管103是N沟槽型的，通过向控制栅极以及位于一端和另一端之间的区域施加电压的方式，能够向电荷累积层内注入电荷从而实现数据写入，还能够将电荷累积层内累积的电荷抽出从而实现数据擦除。
这种结构的非易失性半导体存储装置100，通过调节各个高阶位线101a和101b，高阶源极线110a和110b，以及字线102a至102h上施加的电压，同时控制第一半导体开关104a至104d以及第二半导体开关111a至111d的开/关状态，能够在预定的一个存储单元晶体管103中写入数据、从预定的一个存储单元晶体管103中读出数据、将存储单元晶体管103中写入的数据擦除。
在图6中，将位于存储块106a的第1行内的存储单元晶体管103设置为选中的存储单元晶体管115，该晶体管用来写入数据，将除此以外的所有存储单元晶体管103设置为非选中的存储单元晶体管116，这些晶体管无法写入数据。
在这里值得注意的是，为了便于说明，将配置有选中的存储单元晶体管115的存储块106a称为选中的块117，将仅配置有非选中的存储单元晶体管116的存储块106b、106c、106d称为非选中的块118。
实际上，在非易失性半导体存储装置100中，例如，当仅向选中的块117的第1列的选中的存储单元晶体管115写入数据时，在多个字线102a至102h中，对连接至选中的存储单元晶体管115的字线（以下称其为选中的字线）120施加12[V]的高电压，反之，在多个字线102a至102h中，对除此以外其他的选中的字线（以下称其为非选中的字线）121施加4[V]的低电压。
进一步地，此时，在非易失性半导体存储装置100中，向连接至选中的存储单元晶体管115的高阶位线（此处称其为选中的位线）122施加0[V]的低电压作为写入电压，反之，向仅连接至非选中的存储单元晶体管116的高阶位线（此处称其为非选中的位线）123施加8[V]的高电压作为写入阻止电压。更进一步地，在该非易失性半导体存储装置100中，由连接至选中的块117的第一选中的栅极线108a，向第一半导体开关104a和104b施加比非选中的位线123的电压高的、10[V]的栅极电压，反之，由第二选中的栅极线113a，向第二半导体开关111a和111b施加0[V]的栅极电压。
因此，在非易失性半导体存储装置100中，通过来自非选中的位线123的写入阻止电压和来自第一选中的栅极线108a的栅极电压，使位于非选中的位线123上的第一半导体开关104b成为导通状态，并且能够向位于与选中的字线120交叉的非选中的位线123上的非选中的存储单元晶体管116施加8[V]的写入阻止电压。此时，第二半导体开关111a、111b、111c和111d由高阶源极线110a和110b施加0[V]的电压，由第二选中的栅极线113a和113b施加0[V]的电压，因此呈断开状态，低阶源极线112a、112b、112c和112d转为浮空状态（floating state）。
这样一来，在位于选中的字线120和非选中的位线123相互交叉处的非选中的存储单元晶体管116中，控制栅极和半导体基板间的电压差减小，其结果是，不产生量子隧道效应，从而不能够向电荷累积层中注入电荷。
进一步地，此时，通过来自选中的位线122的写入电压和来自第一选中的栅极线108a的栅极电压，使位于选中的位线122上的第一半导体开关104a成为导通状态，并且能够向位于与选中的字线120交叉的选中的位线122上的选中的存储单元晶体管115施加0[V]的写入电压。因此，在位于选中的字线120和选中的位线122相互交叉处的选中的存储单元晶体管115中，通过由选中的字线120施加写入栅极电压，使控制栅极和半导体基板间的电压差增大，其结果是，产生量子隧道效应，从而能够仅向选中的存储单元晶体管115相关的电荷累积层中注入电荷。结果，在非易失性半导体存储装置100中，只有选中的存储单元晶体管115能够设置成数据写入状态，当向其电荷累积层中累积电荷时。
现有技术文献
专利文献
专利文献1特开平10-144807号公报
发明内容
发明所要解决的问题
然而，这种结构的非易失性半导体存储装置100具有如下缺陷：向选中的字线120上的非选中的存储单元晶体管116施加来自非选中的位线123的写入阻止电压时，由于第一半导体开关104b由N型MOS晶体管构成，为了使该第一半导体开关104b成为导通状态，必须由非选中的位线123施加比8[V]的写入阻止电压高的、约为10[V]的栅极电压，那么因此便不可避免地出现了电压过高的问题。
然后，由于该第一选中的栅极线108a不仅连接至非选中的位线123上的第一半导体开关104b，还要连接至向选中的存储单元晶体管115施加写入电压的选中的位线122上的第一半导体开关104a，因此，一个高到能够使非选中的位线123上的第一半导体开关104b达到导通状态的、高为10[V]的栅极电压，也将没有变化地施加到选中的位线122上的第一半导体开关104a上。
由此，向非选中的位线123上转为导通状态的第一半导体开关104a施加的栅极电压，和向选中的位线122上转为导通状态的第一半导体开关104b施加的栅极电压是同样的，并具有相同的电压值，因此，导致了如下缺陷：在向选中的存储单元晶体管施加电荷时，难以执行灵活的设置，比如分别地调整各栅极电压，以便减小各栅极电压的电压值。
因此，本发明考虑到上述问题，旨在提供一种非易失性半导体存储装置，其能够进一步降低向选中的存储单元晶体管累积电荷时的电压，并且与传统装置相比，该电压能够更为灵活地设置。
问题的解决方案
为解决上述问题，本发明的权利要求1公开了一种非易失性半导体存储装置，包括：施加有电荷累积电压或电荷累积阻止电压的多个存储单元列配线；多个具有N沟槽型结构的存储单元晶体管，其配置在关于多个存储单元列配线和多个字线的矩阵的行和列内，所述非易失性半导体存储装置基于所述电荷累积电压和施加至所述字线的电压之间的电压差，向多个存储单元晶体管中的选中的存储单元晶体管累积电荷，所述非易失性半导体存储装置包括：多个由P型MOS晶体管形成的第一半导体开关，所述第一半导体开关被提供给各自的存储单元列配线；和多个由N型MOS晶体管形成的第二半导体开关，所述第二半导体开关被提供给各自的存储单元列配线，其中，除所述选中的存储单元晶体管以外，在非选中的存储单元列配线上仅配置有非选中的存储单元晶体管，所述第一半导体开关通过第一栅极电压配置为导通状态，并向所述非选中的存储单元晶体管施加所述电荷累积阻止电压，然而，在配置有所述选中的存储单元晶体管的选中的存储单元列配线上，所述第二半导体开关通过第二栅极电压配置为导通状态，并向所述选中的存储单元晶体管施加所述电荷累积电压。
发明的有益效果
根据本发明，在向选中的存储单元晶体管累积电荷时，除了向非选中的存储单元晶体管施加电荷累积阻止电压的第一半导体开关之外，还设置有与该第一半导体开关极性相反的第二半导体开关，通过第二栅极电压使该第二半导体开关配置为导通状态，并向选中的存储单元晶体管施加电荷累积电压。相应地，能够分别地设定使第一半导体开关达到导通状态的第一栅极电压和使第二半导体开关达到导通状态的第二栅极电压，这样一来，和传统装置相比，能够更加灵活地设定向选中的存储单元晶体管累积电荷时的电压。
又，根据本发明，例如，使第一半导体开关达到导通状态的第一栅极电压和使第二半导体开关达到导通状态的第二栅极电压并不互相限制，能够使第一半导体开关和第二半导体开关分别达到导通状态而将电压值分别降至尽可能低的值。由此，能够减小每个导通状态的第一半导体开关的基板和栅极间的电压差，以及每个导通状态的第二半导体开关的基板和栅极间的电压差。因此，与传统装置相比，能够使施加到各栅极绝缘膜的电场更加缓和（relax）。
又，根据本发明，将P型MOS晶体管用作第一半导体开关，将N型MOS晶体管用作第二半导体开关。因此，用于导通P型MOS晶体管的第一栅极电压能够得到抑制，从而低于具有相对高的电压值的电荷累积阻止电压。因此，与传统装置相比，能够进一步降低向选中的存储单元晶体管累积电荷时的电压。
附图的简单说明
图1示出了根据第一实施例的非易失性半导体存储装置的电路排布构成的电路图。
图2示出了根据第一实施例的非易失性半导体存储装置执行数据写入动作时的各个位置的电压值的电路图。
图3示出了非易失性半导体存储装置执行数据读取动作时的各个位置的电压值的电路图。
图4示出了非易失性半导体存储装置执行数据擦除动作时的各个位置的电压值的电路图。
图5示出了在第一实施例的变形实现方式中执行写入动作时的各个位置的电压值的电路图。
图6示出了传统的非易失性半导体存储装置的电路排布的电路图。
附图标记的说明：
1、25                       非易失性半导体存储装置
2a、2b              存储单元列配线
9a、9b、9c、9d      Ｐ型MOS晶体管（第一半导体开关）
15a、15b、15c、15d  Ｎ型MOS晶体管（第二半导体开关）
18a                 选中的存储单元列配线
18b                 非选中的存储单元列配线
102a至102h          字线
103                 存储单元晶体管
115                 选中的存储单元晶体管
116                 非选中的存储单元晶体管
具体实施方式
以下，基于附图对本发明的示例性实施例进行详细描述。
（1）第一实施例
（1－1）非易失性半导体存储装置的总体结构
在图1中，与图6对应的部分以相同的附图标记进行标示，通过附图标记1来表示本发明的非易失性半导体存储装置，其设置有多个存储单元列配线2a、2b和多个字线102a至102h，多个存储单元晶体管103配置在关于存储单元列配线2a、2b和字线102a至102h的矩阵的行和列（row and column matrix）内。在这里，由于两个存储单元列配线2a和2b具有相同的结构，因此，为了便于描述，仅重点描述其中的一个存储单元列配线，即存储单元列配线2a，而省略关于另一个存储单元列配线2b的描述。
实际上，该存储单元列配线2a由位线4a和源极线5a构成，并且具有在位线4a和源极线5a之间配置多个相互并联的存储单元晶体管103的结构。在这个示例性实施例中，位线4a由高阶位线7a和两个低阶位线8a和8c构成。在高阶位线7a上设有多个P型MOS晶体管9a和9c，每个P型MOS晶体管9a和9c上分别连接有一条低阶位线8a和8c。
值得注意的是，在图1中，另一位线4b亦是如此，在高阶位线7b上设置有多个P型MOS晶体管9b和9d，每个作为第一半导体开关的P型MOS晶体管9b和9d上分别连接着一条低阶位线8b和8d。这样一来，在该非易失性半导体存储装置1中，两条高阶位线7a和7b配备有共计四条低阶位线8a、8b、8c和8d，各条低阶位线8a、8b、8c和8d分别形成了存储块10a、10b、10c和10d。这里，由各自的低阶位线8a、8b、8c和8d分别形成的四个存储块10a、10b、10c和10d都具有相同的结构。因此，为了便于描述，仅重点描述其中的一个存储块，即存储块10a，而省略关于其他的存储块10b、10c和10d的描述。
与传统的非易失性半导体存储装置100不同，本发明的非易失性半导体存储装置1的特点在于，在高阶位线7a和7b以及低阶位线8a、8b、8c和8d之间，没有采用N型MOS晶体管，而是采用P型MOS晶体管9a、9b、9c和9d作为第一半导体开关。例如，位于存储块10a上的P型MOS晶体管9a，以其源极连接至高阶位线7a的同时，以其漏极连接至低阶位线8a，并以其栅极连接至在行方向上延伸的第一选中的栅极线108a。该第一选中的栅极线108a连接到P型MOS晶体管9a和9b，其中，P型MOS晶体管9a和9b分别设置于上部区域内在行方向上对齐的存储块10a和10b上。
这样一来，通过一条共享的第一选中的栅极线108a，能够将配置为相等的预定栅极电压施加到位于上部区域内的不同存储块10a、10b上的两个P型MOS晶体管9a和9b上。进一步地，在下部区域内沿行方向对齐的两个存储块10c和10d亦是如此，同样地是把两个P型MOS晶体管9c和9d连接至一条第一选中的栅极线108b，通过这条共享的第一选中的栅极线108b，向两个P型MOS晶体管9c和9d施加配置为相等的预定栅极电压。
另一方面，在这个示例性实施例中，构成存储单元列配线2a的一部分的源极线5a，由高阶源极线12a和两条低阶源极线13a、13c构成。高阶源极线12a上设有多个N型MOS晶体管15a和15c，每个N型MOS晶体管15a和15c分别连接至一条低阶源极线13a和13c。
值得注意的是，在图1中，另一源极线5b亦是如此，在高阶源极线12b上设置有多个N型MOS晶体管15b和15d，在作为第二半导体开关的各N型MOS晶体管15b和15d上分别连接一条低阶源极线13b和13d。在这个示例性实施例中，存储单元列配线2a配置有全部沿列方向延伸的高阶位线7a、低阶位线8a、高阶源极线12a和低阶源极线13a，同时，多个沿行方向延伸的字线102a至102d与高阶位线7a、低阶位线8a、高阶源极线12a和低阶源极线13a呈交叉配置。
在这里，位于高阶源极线12a和低阶源极线13a之间，且配置为第二半导体开关的N型MOS晶体管15a，以其源极连接至高阶源极线12a的同时，以其漏极连接至低阶源极线13a，并以其栅极连接至在行方向上延伸的第二选中的栅极线113a。该第二选中的栅极线113a连接至N型MOS晶体管15a和15b，其中，N型MOS晶体管15a和15b分别设置于在上部区域内沿行方向对齐的存储块10a和10b上。
这样一来，通过一条共享的第二选中的栅极线113a，能够向设置于上部区域内的不同的存储块10a和10b上的两个N型MOS晶体管15a和15b施加配置为相等的预定栅极电压。进一步地，在下部区域内沿行方向对齐的两个存储块10c和10d亦是如此，同样地是把两个N型MOS晶体管15c和15d连接至一条第二选中的栅极线113b，通过这条共享的第二选中的栅极线113b，向两个N型MOS晶体管15c和15d施加配置为相等的预定栅极电压。
设置于位线4a和源极线5a之间的存储单元晶体管103是N型MOS结构的N沟槽型存储单元晶体管。每个存储单元晶体管103以其一端连接至低阶位线8a的同时，以其另一端连接低阶源极线13a，并以其栅极连接至例如字线102a。附带说一下，各存储单元晶体管103都具有同样的结构：在半导体基板上的一端与另一端之间设置有沟槽区域，并且，电荷累积层、层间绝缘层和控制栅极通过隧道绝缘层顺序层叠在沟槽区域上。因此，通过向沟槽区域和控制栅极施加电压，存储单元晶体管103能够配置为向电荷累积层内累积电荷，或者提取出电荷累积层内累积的电荷。
具有这种结构的非易失性半导体存储装置1具有如下能力：通过仅向期望的一个存储单元晶体管103的电荷累积层内累积电荷来写入数据，从而完成数据写入动作；读取写入预定的一个存储单元晶体管103中的数据；更进一步地，通过从这样的存储单元晶体管103的电荷累积层中提取电荷来擦除数据。以下，按照顺序对非易失性半导体存储装置1的数据写入动作、数据读取动作和数据擦除动作进行说明。
值得注意的是，在本发明示例性实施例的非易失性半导体存储装置1中，将数据写入状态定义为向预定的一个存储单元晶体管103的电荷累积层内累积电荷的状态，并且，通过将该电荷累积层内累积的电荷提取出来、来实现数据的擦除。然而，本发明并不限于此，在非易失性半导体存储装置1中，也可以将数据写入状态定义为没有电荷累积到预定的一个存储单元晶体管103的电荷累积层内的状态，并且，通过向该电荷累积层内累积电荷来实现数据的擦除。
（1-2）非易失性半导体存储装置中的数据写入动作
图2与图1、图6对应的部分以相同的附图标记进行标示，示出了在非易失性半导体存储装置1中各个位置处的电压值，其中，将存储块10a设置为选中的块117；位于该选中的块117的第1行的存储单元晶体管103为选中的存储单元晶体管115；将除此以外的所有的存储块10b、10c和10d设置为非选中的块118。
实际上，在该非易失性半导体存储装置1中，将连接至选中的存储单元晶体管115的栅极的字线102a设置为选中的字线120，能够向该选中的字线120施加12[V]的写入栅极电压。进一步地，在该非易失性半导体存储装置1中，对选中的块117中除选中的字线120以外的其他非选中的字线121施加比写入栅极电压低的、4[V]的写入栅极阻止电压。
更进一步地，此时，在非易失性半导体存储装置1中，向存储单元列配线18a，即：配置有选中的存储单元晶体管115的存储单元列配线（以下称其为选中的存储单元列配线）的高阶源极线12a施加0[V]的写入电压（电荷累积电压）的同时，也可以向选中的存储单元列配线18a的高阶位线7a施加0[V]的电压。而后，更进一步地，在非易失性半导体存储装置1中，向存储单元列配线18b，即：仅配置有非选中的块118的存储单元列配线（以下称其为非选中的存储单元列配线）的高阶源极线12b施加8[V]的电压的同时，还可以向非选中的存储单元列配线18b的高阶位线7b施加8[V]的写入阻止电压（电荷累积阻止电压）。
除此以外，非易失性半导体存储装置1中，能够向与位于同一行的选中的块117（以下称其为选中的块行）共享的第一选中的栅极线108a施加0[V]的P侧栅极电压（第一栅极电压）。由此，在非选中的存储单元列配线18b上，由高阶位线施加8[V]的写入阻止电压的P型MOS晶体管9a达到导通状态。
这样一来，在非易失性半导体存储装置1中，在非选中的存储单元列配线18b上的P型MOS晶体管9b成为导通状态，向与选中的字线120交叉的非选中的存储单元列配线18b的低阶位线8b，通过P型MOS晶体管9b施加8[V]的写入阻止电压。此时，在非选中的存储单元列配线18b上，当由高阶源极线12b施加8[V]的电压，并由第二选中的栅极线113a施加8[V]的电压时，N型MOS晶体管15b成为断开状态，并且低阶源极线13b的电势将与低阶位线8b的电势相同。
由此，对于非选中的存储单元晶体管116，即：位于选中的字线120和非选中的存储单元列配线18b的低阶位线8b相互交叉处的存储单元晶体管而言，通过P型MOS晶体管9b向存储单元晶体管116的一端施加来自非选中的存储单元列配线18b的高阶位线7b的8[V]的写入阻止电压，向存储单元晶体管116的栅极施加来自选中的字线120的高为12[V]的栅极电压。因此，控制栅极与沟槽区域之间的电压差减小，因而电荷在不发生量子隧道效应的情况下，无法从沟槽区域注入电荷累积层内。
由此，在本发明中，使用P型MOS晶体管9b作为第一半导体开关。因此，与使用N型MOS晶体管的情况不同，即使由第一选中的栅极线108a施加比由高阶位线7b向源极施加的8[V]的写入阻止电压还低的、0[V]的P侧栅极电压，该P型MOS晶体管9b也能达到导通状态。因此，在非易失性半导体存储装置1中，将P型MOS晶体管9b用作向与选中的字线120交叉的非选中的存储单元列配线18b的低阶位线8b施加写入阻止电压的开关，能够将用于导通该P型MOS晶体管9b的P侧栅极电压减少至低于写入阻止电压，由此，能够降低整个装置的电压。
进一步地，此时，在非易失性半导体存储装置1中，向在选中的块行中所共享的第二选中的栅极线113a上施加8[V]的电压作为N侧栅极电压（第二栅极电压），该N侧栅极电压还可以施加到选中的存储单元列配线18a的N型MOS晶体管15a的栅极上。选中的存储单元列配线18a上的N型MOS晶体管15a由选中的存储单元列配线18a的高阶源极线12a向其源极施加0[V]的写入电压，由第二选中的栅极线113a向其栅极施加8[V]的N侧栅极电压，从而成为导通状态。
这样一来，在非易失性半导体存储装置1中，通过N型MOS晶体管15a，向与选中的字线120交叉的选中的存储单元列配线18a的低阶源极线13a，施加0[V]的写入电压。此时，在选中的存储单元列配线18a上，向P型MOS晶体管9a施加来自高阶位线7a的0[V]的电压、同时向该P型MOS晶体管9a施加来自第一选中的栅极线108a的0[V]的电压。因此，该P型MOS晶体管9a成为断开状态，且低阶位线8a转为浮空状态。
因此，对于位于选中的字线120和选中的存储单元列配线18a的低阶源极线13a相互交叉处的选中的存储单元晶体管115而言，由选中的字线120向其栅极施加12[V]的高电压作为栅极电压，且通过选中的存储单元列配线18a上的N型MOS晶体管15a，向其另一端施加来自低阶源极线13a的0[V]的写入电压。因此，控制栅极和沟槽区域之间的电压差增大，结果，产生量子隧道效应，因而电荷能够从沟槽区域注入到电荷累积层内。
因此，通过本发明，在非易失性半导体存储装置1中，要配置施加的写入阻止电压，使P型MOS晶体管9b达到导通状态。除此之外，还要配置施加的写入电压，使N型MOS晶体管15a达到导通状态。由此，能够分别设置P侧栅极电压和N侧栅极电压，使其具有落入写入阻止电压值与写入电压值之间的电压值，以便P型MOS晶体管9b和N型MOS晶体管15a能够导通，甚至还能够设置为比传统装置更低的电压值。
附带说一下，在位于只有非选中的块118相互对齐的行（以下称其为非选中的块行）上的非选中的块118中，向由非选中的块118所共享的第一选中的栅极线108b施加8[V]的P侧栅极电压，使连接至该第一选中的栅极线108b的所有的P型MOS晶体管9c和9d一律成为断开状态。进一步地，在位于非选中的块行上的非选中的块118中，向由非选中的块118所共享的第二选中的栅极线113b施加0[V]的电压，则所有连接至该第二选中的栅极线113b的N型MOS晶体管15c和15d一律成为断开状态。
值得注意的是，在非易失性半导体存储装置1中，向非选中的块行中的非选中的字线121分别地施加0[V]的电压，而在非选中的块行中的非选中的块118上，不向各个非选中的存储单元晶体管116施加电压。因此，在所有的非选中的存储单元晶体管116中不产生量子隧道效应，则电荷不从沟槽区域向电荷累积层内注入。
这样一来，在非易失性半导体存储装置1中，通过仅向位于选中的字线120和选中的存储单元列配线18a的低阶源极线13a相互交叉处的选中的存储单元晶体管115的电荷累积层内累积电荷，来执行数据的写入，同时，不向其他所有非选中的存储单元晶体管116的电荷累积层内累积电荷，由此防止数据的写入。
（1-3）非易失性半导体存储装置的数据读取动作
这里，在这样的非易失性半导体存储装置1中，通过下述方式，能够将写入选中的存储单元晶体管115中的数据读取出来。附带说一下，在图3中，与图2对应的部分以相同的附图标记进行标示，在下述描述中，将在非易失性半导体存储装置1的四个存储块10a、10b、10c和10d中，位于例如第1列第1行位置处的存储块10a的第1行的存储单元晶体管103，定义为用于读出数据的读出存储单元晶体管20，将其余的所有存储单元晶体管103定义为非读出存储单元晶体管21。
值得注意的是，在存储块10a、10b、10c和10d中，将配置有读出存储单元晶体管20的存储块10a称为读出块22a，而将其余的存储块10b、10c和10d称为非读出块23。进一步地，在这里，将配置有读出存储单元晶体管20的存储单元列配线2a称为选中的存储单元列配线（读出存储单元列配线）18a。
实际上，在该非易失性半导体存储装置1中，能够分别向选中的存储单元列配线18a的高阶源极线12a以及非选中的存储单元列配线（非读出存储单元列配线）18b的高阶源极线12b施加2[V]的固定电压，同时，还能够向选中的存储单元列配线18a的高阶位线7a施加3[V]的预充电电压。进一步地，能够向非选中的存储单元列配线18b的高阶位线7b施加2[V]的固定电压。在非易失性半导体存储装置1中，向与读出块22a所在的行（以下称其为读出块行）共享的第一选中的栅极线108a施加0[V]的P侧栅极电压。
换言之，对位于读出块22a上的P型MOS晶体管9a来说，例如向其源极施加来自高阶位线7a的3[V]的预充电电压，同时向其栅极施加来自第一选中的栅极线108a的0[V]的P侧栅极电压。结果，P型MOS晶体管9a能够成为导通状态。这样一来，在读出块22a上，来自高阶位线7a的3[V]的预充电电压通过P型MOS晶体管9a分别施加至低阶位线8a，并且能够向连接至各低阶位线8a的存储单元晶体管103的一端施加该预充电电压。
此时，向读出块行上共享的第二选中的栅极线113a施加3[V]的N侧栅极电压。因此，对于读出块行中的各N型MOS晶体管15a来说，由高阶源极线12a向其源极施加2[V]的固定电压，同时，由第二选中的栅极线113a向其栅极施加3[V]的N侧栅极电压。结果，该N型MOS晶体管15a能够成为导通状态。这样一来，在读出块22a上，通过N型MOS晶体管15a向低阶源极线13a施加来自高阶源极线12a的2[V]的固定电压，该固定电压还能够施加到连接至低阶源极线13a的存储单元晶体管103的其他端。
另一方面，能够向连接至读出存储单元晶体管20的栅极的选中的字线120施加2[V]的读出栅极电压，同时，能够向除选中的字线120以外的其余非选中的字线121施加低于该读出栅极电压的、0[V]的读出栅极阻止电压。因此，对读出存储单元晶体管20来说，来自高阶位线7a的3[V]的预充电电压通过P型MOS晶体管9a施加至其一端，同时，来自高阶源极线12a的2[V]的固定电压通过N型MOS晶体管15a施加至其另一端，更进一步地，还能够向其施加来自选中的字线120的2[V]的读出栅极电压。
在这里，当向读出存储单元晶体管20的电荷累积层内累积电荷时，能够在其中写入数据，该读出存储单元晶体管20由于受到电荷累积层内累积的电荷的影响，即使向其控制栅极施加读出栅极电压，也仍处于断开状态。相应地，在高阶位线7a上可维持3[V]的预充电电压不变。相比之下，当没有电荷累积到读出存储单元晶体管20的电荷累积层内时，也没有数据写入其中，因此不受电荷累积层内的电荷的影响，通过向其控制栅极施加读出栅极电压，使该读出存储单元晶体管20成为导通状态。相应地，在高阶位线7a上的3[V]的预充电电压能够根据流经读出存储单元晶体管20的电流量而变化。
值得注意的是，这时，在只有非读出块23相对齐的行（以下称其为非读出块行）中，向各P型MOS晶体管9c和9d施加来自第一选中的栅极线108b的、与预充电电压相等的3[V]的P侧栅极电压，由此，该P型MOS晶体管9c和9d能够达到断开状态。这样一来，在非读出块行上，来自高阶位线7b和7b的3[V]的预充电电压受到P型MOS晶体管9c和9d的阻挡而断开。相应地，该预充电电压无法施加到配置在连接到P型MOS晶体管9c和9d的低阶位线8c和8d上的非读出存储单元晶体管21上。
由此，要施加到高阶位线7a上的预充电电压能够配置为仅施加到位于选中的存储单元列配线18a上，且被规定为从中读出数据的读出存储单元晶体管20上。值得注意的是，在非读出块行中，向第二选中的栅极线113b施加3[V]的N侧栅极电压。相应地，N型MOS晶体管15c和15d成为导通状态，向低阶源极线13c施加来自高阶源极线12a的没有变化的固定电压。
由此，在非易失性半导体存储装置1中，通过测量高阶位线7a的预充电电压来确定是否有数据写入读出存储单元晶体管20，该预充电电压根据读出存储单元晶体管20的电荷累积层内是否累积有电荷而改变。
值得注意的是，在这个例子中描述了将预充电电压设置为3[V]，并确定该预充电电压是否由于有数据写入存储单元晶体管，而相对于施加到源极的固定电压降低的情况。然而，该预充电电压不一定高于固定电压。例如，通过将预充电电压设置为0[V]、1[V]或其他多种电压，并通过判断该预充电电压相对于固定电压是否上升，也能够判断是否有数据写入读出存储单元晶体管20。
（1-4）非易失性半导体存储装置的数据擦除动作
接下来，关于非易失性半导体存储装置1的数据擦除动作作以下说明。在图4中，与图1对应的部分以相同的附图标记进行标示，该图中除了非易失性半导体存储装置1的电路排布之外，还示出了在深N井DNW（图未示）上形成分割井结构（split well structure）的示意图。
在非易失性半导体存储装置1中，位于上部区域内沿行方向对齐的存储块10a和10b，以及位于下部区域内沿行方向对齐的存储块10c和10d，分别形成在不同的单元井结构（unit well structures）W1和W2内。值得注意的是，由于单元井结构W1和W2具有相同的结构，因此，下面重点描述其中的一个单元井结构，即单元井结构W1。例如，在单元井结构W1中，存储单元晶体管103和N型MOS晶体管15a和15b在一个单独的P井PW1上形成，而P型MOS晶体管9a和9b在一个单独的N井中形成。
这样的非易失性半导体存储装置1能够配置为对P井PW1和PW2的每个基板执行擦除动作。值得注意的是，在下文的描述中，将以擦除形成于上部区域内的单元井结构W1上的存储块10a和10b中的数据，而保留形成于下部区域内的单元井结构W2上的存储块10c和10d中的数据不被擦除的情况进行说明。值得注意的是，将从中擦除数据的多个存储块10a和10b统称为擦除块，而将保留其中的数据不被擦除的多个存储块10c和10d统称为非擦除块。
在这种情况中，在擦除块上，能够向单元井结构W1的P井PW1施加9[V]的擦除电压，同时也向N井NW1施加9[V]的电压。进一步地，在该擦除块上，向共享的第一选中的栅极线108a施加9[V]的P侧栅极电压，由此使P型MOS晶体管9a和9b成为断开状态。更进一步地，在该擦除块上，向第二选中的栅极线113a施加0[V]的电压，由此使N型MOS晶体管15a和15b也成为断开状态。更进一步地，能够对所有的字线102a至102d施加0[V]的栅极电压。
由此，在该擦除块上，因为对P井PW1施加9[V]的擦除电压，且对与P井PW1相对方向的控制栅极施加0[V]的电压，所以能够使P井PW1的电压高于控制栅极的电压。这样一来，在该擦除块上，在存储单元晶体管103的电荷累积层内累积的电荷被吸引至施加了高电压的P井PW1，进而从该电荷累积层内抽出。由此能够将数据擦除。由此，能够对该擦除块进行配置，使其将在P井PW1上形成的所有的存储单元晶体管103中的数据统一擦除。
另一方面，在下部区域内，保持数据不被擦除的非擦除块上，与擦除块相类似地，向第一选中的栅极线108b施加9[V]的P侧栅极电压，从而使P型MOS晶体管9c和9d达到断开状态；类似地，向第二选中的栅极线113b施加0[V]的电压，从而使N型MOS晶体管15c和15d也达到断开状态；更进一步地，能够向所有的字线102e至102h施加0[V]的栅极电压。除此以外，在该非擦除块上，与擦除块不同的是，能够向P井PW2施加0[V]的擦除阻止电压。
因此，在该非擦除块上，存储单元晶体管103的控制栅极和P井PW2之间不产生电压差；存储单元晶体管103的电荷累积层内累积的电荷保持在不变状态，且不被吸引到P井PW2侧；由此，数据写入状态得以维持。这样一来，在非易失性半导体存储装置1中，通过调整P井PW1和PW2的电压，能够在所希望的擦除块中擦除数据，同时，对于该擦除块以外的非擦除块中的数据能够保持在不变状态，且不被擦除。
（1-5）动作与效果
根据上述结构，在非易失性半导体存储装置1中，将存储单元晶体管103配置在关于多个存储单元列配线2a和2b以及多个字线102a至102h的矩阵的行和列内，根据预定的选中的字线120的电压和预定的选中的存储单元列配线18a的电压之间的电压差，能够向位于选中的字线120和选中的存储单元列配线18a相互交叉处的选中的存储单元晶体管115中写入数据。
在这里，在根据本发明的非易失性半导体存储装置1中，用于控制施加到存储单元晶体管103的电压的P型MOS晶体管9a、9b、9c和9d设置于存储单元列配线2a和2b上。在向该存储单元晶体管103中的选中的存储单元晶体管115内累积电荷，以便向选中的存储单元晶体管115中写入数据时，通过非选中的存储单元列配线18b向P型MOS晶体管9b施加写入阻止电压，并通过P侧栅极电压以及施加到与选中的字线120相交叉的非选中的存储单元晶体管116上的写入阻止电压，来使该P型MOS晶体管9b成为导通状态。
此时，在非易失性半导体存储装置1中，将与根据P型MOS晶体管9b的阈值电压｜Vthp｜施加到非选中的存储单元列配线18b上的写入阻止电压相比，更低的P侧栅极电压施加至P型MOS晶体管9b，能够使该P型MOS晶体管9b成为导通状态。因此，能够把P侧栅极电压设定得比写入阻止电压还低，以此能够谋求数据写入动作时的低电压化。
进一步地，在目前的非易失性半导体存储装置1中，将施加到第一选中的栅极线108a的P侧栅极电压调整到高于或等于施加到选中的存储单元列配线18a的高阶位线7a上的电压值（这种情况下为0[V]）。所以，通过使非选中的存储单元列配线18b上的P型MOS晶体管9b导通，同时使选中的存储单元列配线18a上的P型MOS晶体管9a断开，并进一步通过降低该P型MOS晶体管9a的基板和栅极之间的电压差，来使栅极绝缘膜上施加的电场缓和。
更进一步地，该非易失性半导体存储装置1中，用于控制施加到存储单元晶体管103的电压的N型MOS晶体管15a、15b、15c和15d，设置在除P型MOS晶体管9a、9b、9c和9d以外的存储单元列配线2a和2b上。又，在非易失性半导体存储装置1中，当向选中的存储单元晶体管115写入数据时，除了施加到P型MOS晶体管9b的P侧栅极电压以外，由第二选中的栅极线113a向N型MOS晶体管施加N侧栅极电压，使选中的存储单元列配线的N型MOS晶体管由此达到导通状态，于是由该N型MOS晶体管15a向选中的存储单元晶体管115施加写入电压。
由此，在非易失性半导体存储装置1中，用于导通P型MOS晶体管9b的P侧栅极电压和用于导通N型MOS晶体管15a的N侧栅极电压，能够在导通晶体管9b和15a的前提下分别设定为尽可能低的电压值，这样一来，与传统装置相比，能够进行更加灵活地设置，例如，能够降低向选中的存储单元晶体管115内累积电荷时的电压。
又，该非易失性半导体存储装置1中，对选中的存储单元列配线18a上的N型MOS晶体管15a，由第二选中的栅极线113a单独施加N侧栅极电压，采用这种配置，N侧栅极电压不受施加到P型MOS晶体管9a的P侧栅极电压的电压值的限制，可将该N侧栅极电压调整为各种尽可能低的电压，只要能够导通该N型MOS晶体管15a即可。该非易失性半导体存储装置1中，将施加到第二选中的栅极线113a的N侧栅极电压的电压值调整为低于或等于施加到非选中的存储单元列配线18b的高阶源极线12b的电压值（这种情况下为8[V]）。因此，通过导通选中的存储单元列配线18a上的N型MOS晶体管15a，同时断开非选中的存储单元列配线18b上的N型MOS晶体管15b，并进一步通过降低该N型MOS晶体管15b的基板和栅极之间的电压差，来使该N型MOS晶体管15b的栅极绝缘膜上施加的电场缓和。
实际上，在本示例性实施例的非易失性半导体存储装置1中，在存储块10a上，将P型MOS晶体管9a设置在高阶位线7a和低阶位线8a之间，同时，将N型MOS晶体管15a设置在高阶源极线12a和低阶源极线13a之间。
进一步地，将各存储块10a、10b、10c和10d分别设置成上述结构，那么，在非易失性半导体存储装置1中，当向选中的存储单元晶体管115写入数据时，能够由非选中的存储单元列配线18b上的P型MOS晶体管9b通过低阶位线8b向非选中的存储单元晶体管116施加写入阻止电压，此时该P型MOS晶体管9b为导通状态。又，与此同时，在选中的存储单元列配线18a上，能够由该N型MOS晶体管15a通过低阶源极线13a向选中的存储单元晶体管115施加写入电压，此时该N型MOS晶体管15a为导通状态。
在这里，在非易失性半导体存储装置1中，向选中的字线120施加标注为VW1的12[V]的写入栅极电压，同时向非选中的字线121施加标注为VW2的4[V]的写入栅极阻止电压。因此，将电压条件设定为VW1－VW2＜9[V]，将由字线102a至102h的外围电路控制的电压差设置为小于9[V]。因此，外围电路上所采用的各个MOS晶体管（图未示）中所包含的栅极绝缘层的厚度可以低于13[nm]，从而不必在外围电路上采用具有大厚度的栅极绝缘层的特殊MOS晶体管。
又，在非易失性半导体存储装置1中，向非选中的存储单元列配线18b的高阶位线7b施加标注为VB1的8[V]的写入阻止电压，同时向选中的存储单元列配线18a的高阶位线7a施加标注为VB2的0[V]的写入电压，因此，将电压条件设定为VB1－VB2＜9[V]，将由高阶位线7a和7b的外围电路控制的电压差设置为小于9[V]。因此，外围电路上所采用的各个MOS晶体管（图未示）中所包含的栅极绝缘层的厚度可以低于13[nm]，从而不必在外围电路上采用具有大厚度的栅极绝缘层的特殊MOS晶体管。
又，在非易失性半导体存储装置1中，向非选中的存储单元列配线18b的高阶位线7b施加标注为VB2的8[V]的写入阻止电压，并调整P型MOS晶体管9a的栅极电压，由此，将P型MOS晶体管9b的栅极基板间电压（gate-to-substrate voltage）VGW设置得低于写入阻止电压，因此，能够将电压条件设定为VB2＞VGW。由此，在非易失性半导体存储装置1中，能够抑制施加到P型MOS晶体管9b的电压，从而在P型MOS晶体管9b的栅极和半导体基板之间形成膜厚度小于13[nm]的栅极绝缘层。
在这里，当施加到P型MOS晶体管9a和9b的栅极电压为7V，且其中的基板电压都设置为8V，从而使该P型MOS晶体管9a和9b成为导通状态时，该P型MOS晶体管9a和9b的栅极基板间电压成为1V，从而能够显著降低施加到P型MOS晶体管9a和9b的栅极绝缘膜的电场。同样地，当施加到N型MOS晶体管15a和15b的栅极电压为1V，且其中的基板电压都设置为0V，从而使N型MOS晶体管15a和15b成为导通状态时，N型MOS晶体管15a和15b的栅极基板间电压成为1V，从而能够显著降低施加到N型MOS晶体管15a和15b的栅极绝缘膜的电场。结果，能够显著提升栅极绝缘膜的可靠性。由此，在非易失性半导体存储装置1中，能够抑制施加到N型MOS晶体管15a和15b的电压，所以，能够在N型MOS晶体管15a的栅极和半导体基板之间，形成膜厚度小于13[nm]的栅极绝缘膜。
换言之，就传统装置来说，无论是由N型MOS晶体管来施加写入电压和写入阻止电压，或者是由P型MOS晶体管来施加写入电压和写入阻止电压，都不能获得这样显著的电场缓和。与之相对的，在本发明中，将P型MOS晶体管和N型MOS晶体管组合使用，则有助于显著提高栅极绝缘膜的可靠性。
值得注意的是，在图4所示的擦除动作中，示出了向第二选中的栅极线113a施加0[V]的电压，由此将N型MOS晶体管15a和15b的栅极电压设置为0[V]的情况。然而，由于擦除块上的P井PW1为9[V]，因此，在N型MOS晶体管15a和15b中形成的栅极电压高于0[V]，故能使N型MOS晶体管15a和15b的栅极基板间电压降低，由此能够减弱施加到N型MOS晶体管15a和15b的栅极绝缘膜的电场。为此，例如，也可以向第二选中的栅极线113a施加4[V]等电压。
根据上述结构，在非易失性半导体存储装置1中，配置有P型MOS晶体管9b，该P型MOS晶体管9b通过P侧栅极电压进行导通和断开，并被配置为在向选中的存储单元晶体管115内累积电荷时，向非选中的存储单元晶体管116施加写入阻止电压，除此之外，还配置有N型MOS晶体管15a，该N型MOS晶体管15a通过N侧栅极电压进行导通和断开，并且，该N型MOS晶体管15a的极性与该P型MOS晶体管9b的极性相反。
因此，在非易失性半导体存储装置1中，用于导通P型MOS晶体管9b的P侧栅极电压和用于导通N型MOS晶体管15a的N侧栅极电压能够分别进行调整，从而能够更加灵活地设置向选中的存储单元晶体管115内累积电荷时的电压，例如，通过将P侧栅极电压和N侧栅极电压分别地设定为能够导通P型MOS晶体管9a和N型MOS晶体管15a的尽可能低的电压值，从而与传统装置相比，降低了电压。
进一步地，在该非易失性半导体存储装置1中，当P型MOS晶体管9b导通时，写入阻止电压通过该P型MOS晶体管9b施加到与选中的字线120相交叉的非选中的存储单元晶体管116上。因此，能够对导通P型MOS晶体管9b时的P侧栅极电压进行抑制，使该P侧栅极电压低于写入阻止电压。由此，与传统装置相比，能够显著降低向选中的存储单元晶体管115内累积电荷时的电压。
更进一步地，在非易失性半导体存储装置1中，向选中的存储单元列配线18a施加写入电压的N型MOS晶体管15a的N侧栅极电压以及P侧栅极电压，能够分别调整为各种低电压。
由此，在该非易失性半导体存储装置1中，在向选中的存储单元晶体管115内累积电荷时，通过P型MOS晶体管9b施加高电压作为写入阻止电压，并通过N型MOS晶体管15a施加低电压作为写入电压，由此，向选中的存储单元晶体管115或非选中的存储单元晶体管116施加电压的任务是由P型MOS晶体管9b和N型MOS晶体管15a分别承担的。因此，能够分别调整P型MOS晶体管9b和N型MOS晶体管15a各自的栅极电压和源极电压，最终将栅极基板间电压抑制为低电压。
值得注意的是，在上述示例性实施例中，描述了存储单元列配线2a中的高阶位线7a、低阶位线8a、高阶源极线12a和低阶源极线13a全部沿列方向配置的情况。然而，本发明不限于此，例如在与高阶位线7a、低阶位线8a、低阶源极线13a垂直的行方向上配置高阶源极线的存储单元列配线等，按照存储单元晶体管103、P型MOS晶体管9a和N型MOS晶体管15a的配置状况，将这些高阶位线7a、低阶位线8a、高阶源极线12a和低阶源极线13a在列方向或行方向上适当配置的、各种存储单元列配线皆可适用。
（1-6）第一实施例的非易失性半导体存储装置的写入动作的变形例
值得注意的是，在上述示例性实施例的描述过程中，将非易失性半导体存储装置配置为下述情况：在向选中的存储单元晶体管内写入数据时，在N型MOS晶体管上，施加大于或等于VB1＋｜Vthn｜（VB1为选中的存储单元列配线的电压（写入电压），Vthn为N型MOS晶体管的阈值电压）的N侧栅极电压；在P型MOS晶体管上，施加小于或等于VB2－｜Vthp｜（VB2为非选中的存储单元列配线的电压（写入阻止电压），Vthp为P型MOS晶体管的阈值电压）的P侧栅极电压。将这里的非易失性半导体存储装置配置为：在N型MOS晶体管15a上，施加大于或等于VB1＋｜Vthn｜的、8[V]的N侧栅极电压；在P型MOS晶体管9b上，施加小于或等于VB2－｜Vthp｜的、0[V]的P侧栅极电压。然而，但本发明不限于此，只要满足施加至N型MOS晶体管的N侧栅极电压大于或等于VB1＋｜Vthn｜，且施加至P型MOS晶体管的P侧栅极电压小于或等于VB2－｜Vthp｜，其他各种电压值的N侧栅极电压和P侧栅极电压亦可施加。
又，在上述示例性实施例中，是按下述情况进行描述的：向选中的存储单元晶体管内累积电荷时的关系式为VW1－VW2＜9[V]（VW1为选中的字线的累积栅极电压、VW2为非选中的字线的累积栅极阻止电压），并且，通过向选中的字线120施加作为VW1的、12[V]的写入栅极电压，向非选中的字线121施加作为VW2的、4[V]的写入栅极阻止电压，来满足VW1和VW2之间的电压差小于9[V]的条件。但本发明不限于此，只要满足上述VW1－VW2＜9[V]的条件，亦可将对选中的字线和非选中的字线施加的电压设定为各种电压值。
又，在上述示例性实施例中，是按下述情况进行描述的：向选中的存储单元晶体管内累积电荷时的关系式为VB1－VB2＜9[V]（VB1为选中的存储单元列配线的电荷累积电压，VB2为非选中的存储单元列配线的电荷累积阻止电压），并且，通过向非选中的存储单元列配线18b的高阶位线7b施加作为VB1的、8[V]的写入阻止电压，并向选中的存储单元列配线18a的高阶位线7a施加作为VB2的、0[V]的写入电压，来满足VB1和VB2之间的电压差小于9[V]的条件。但本发明不限于此，只要满足上述VB1－VB2＜9[V]的条件，亦可将对选中的存储单元列配线18a和非选中的存储单元列配线18b施加的电压设定为各种电压值。
又，在上述示例性实施例中，是按下述情况进行描述的：在向选中的存储单元晶体管内累积电荷时，向非选中的存储单元列配线的源极线施加电压，其中，将施加到非选中的存储单元列配线的源极线的电压的电压值设置为小于施加到非选中的存储单元列配线的位线的电压的电压值，大于或等于从施加到N型MOS晶体管的N侧栅极电压中减去N型MOS晶体管的阈值电压Vthn后得到的电压值。但本发明不限于此，例如，也可以将非易失性半导体存储装置配置为满足下述任意条件：在向选中的存储单元晶体管内累积电荷时，向选中的存储单元列配线的位线施加电压，且将该电压的电压值设置为大于施加到选中的存储单元列配线的源极线的电压的电压值，小于或等于将施加到P型MOS晶体管的P侧栅极电压与该P型MOS晶体管的阈值电压Vthp相加后得到的电压值；在向选中的存储单元晶体管内累积电荷时，将非选中的存储单元列配线的源极线设置为开路状态；以及，在向选中的存储单元晶体管内累积电荷时，将选中的存储单元列配线的位线设置为开路状态。
（1-6-1）第一变形例的写入动作
例如，在图5中，与图2对应的部分以相同的附图标记进行标示，非易失性半导体存储装置25在数据写入时，使非选中的存储单元列配线18b的P型MOS晶体管9b达到导通状态的P侧栅极电压的电压值以及使选中的存储单元列配线18a的N型MOS晶体管15a达到导通状态的N侧栅极电压的电压值是与上述非易失性半导体存储装置1不同的。
附带说一下，与图2相类似地，例如，图5示出了将位于第1列第1行的块设置为选中的块117，仅将该选中的块117的第1行的存储单元晶体管103设置为选中的存储单元晶体管115，并将其他块设置为非选中的块118时，各位置处的电压。
实际上，当执行数据写入动作时，在非易失性半导体存储装置25中，能够在选中的块行共享的第一选中的栅极线108a上施加小于8[V]的P侧栅极电压。在这里，该P侧栅极电压VGP的小于8[V]的电压值是根据施加到非选中的存储单元列配线18b的高阶位线7b的8[V]的写入阻止电压，以及非选中的存储单元列配线18b的P型MOS晶体管9b的阈值电压Vthp而设定的，并且，该P侧栅极电压VGP的小于8[V]的电压值（例如7[V]）还是根据该P型MOS晶体管9b的导通条件，即，写入阻止电压8[V]－｜Vthp｜＞VGP的条件而设定的。
由非选中的存储单元列配线18b的高阶位线7b向漏极施加8[V]的写入阻止电压的P型MOS晶体管9b，因被施加了小于8[V]的P侧栅极电压VGP而成为导通状态，该8[V]的写入阻止电压能够施加到与选中的字线120相交叉的非选中的存储单元列配线18b的低阶位线8b上。此时，对非选中的存储单元列配线18b而言，由高阶源极线12b向N型MOS晶体管15b施加8[V]的电压，同时由第二选中的栅极线113a向该N型MOS晶体管15b施加1[V]的电压，由此，该N型MOS晶体管15b成为断开状态，且低阶源极线13b成为与低阶位线8b相同的电势。
因此，对位于选中的字线120和非选中的存储单元列配线18b的低阶位线8b相互交叉处的非选中的存储单元晶体管116而言，由非选中的存储单元列配线18b的高阶位线7b通过P型MOS晶体管9b向其一端施加8[V]的写入阻止电压，尽管由选中的字线120向其控制栅极施加12[V]的高电压作为栅极电压。因此，控制栅极和沟槽区域间的电压差减小，不产生量子隧道效应，不从沟槽区域向电荷累积层注入电荷。
又，此时，在非易失性半导体存储装置25中，能够在选中的块行共享的第二选中的栅极线113a上施加大于0[V]的N侧栅极电压。这里，该大于0[V]的N侧栅极电压VGN，是根据施加到选中的存储单元列配线18a的高阶源极线12a的0[V]的写入电压，以及该选中的存储单元列配线18a的N型MOS晶体管15a的阈值电压Vthn而设定的电压值，并且，该电压值（例如1[V]）还是根据该N型MOS晶体管15a的导通条件，即，写入阻止电压0[V]＋｜Vthn｜＜VGN的条件而设定的。
由选中的存储单元列配线18a的高阶源极线12a向其源极施加0[V]的写入电压的N型MOS晶体管15a，在施加有大于0[V]的N侧栅极电压VGN时成为导通状态，并且，能够对与选中的字线120交叉的选中的存储单元列配线18a的低阶源极线13a施加0[V]的写入电压。此时，对选中的存储单元列配线18a而言，由高阶位线7a向P型MOS晶体管9a施加0[V]的电压，由第一选中的栅极线108a向P型MOS晶体管9a施加7[V]的电压，所以，该P型MOS晶体管9a成为断开状态，低阶位线8a达到与施加了写入电压的低阶源极线13a相同的电势。
这样一来，对位于选中的字线120和选中的存储单元列配线18a的低阶源极线13a相互交叉处的选中的存储单元晶体管115而言，由选中的字线120向其控制栅极施加12[V]的高电压作为栅极电压，且通过选中的存储单元列配线18a的N型MOS晶体管15a、由低阶源极线13a向其他端施加0[V]的写入电压。因此，在选中的存储单元晶体管115上，控制栅极和沟槽区域间的电压差增大，结果，产生量子隧道效应，能够由沟槽区域向电荷累积层注入电荷。
这样一来，该非易失性半导体存储装置25亦是如此，能够把对第一选中的栅极线108a施加的P侧栅极电压显著降低，以至低于传统装置，同时能够把对第二选中的栅极线113a施加的N侧栅极电压显著降低，以至低于传统装置。
（1-6-2）第二变形例的写入动作
作为其他的非易失性半导体存储装置，执行数据写入动作时，能够将导通非选中的存储单元列配线18b的P型MOS晶体管9b的P侧栅极电压的电压值，和导通选中的存储单元列配线18a的N型MOS晶体管15a的N侧栅极电压的电压值，设定为相同的电压值。
例如，在非易失性半导体存储装置中，能够由同一个电压产生源分别对P型MOS晶体管9b和N型MOS晶体管15a施加相同电压值的P侧栅极电压和N侧栅极电压，因此，P型MOS晶体管9b和N型MOS晶体管15a的电压施加方法可以共享化，这种情况下，由于电压施加方法共享化，所以整个装置的结构能够精简。
例如，在这样的非易失性半导体存储装置中，由于可以设定对P型MOS晶体管9b施加的P侧栅极电压为4[V]，对N型MOS晶体管15a施加的N侧栅极电压亦为4[V]，故与上述非易失性半导体存储装置1相比，能够显著降低执行写入动作时的P侧栅极电压和N侧栅极电压，又，与上述非易失性半导体存储装置1相比，由于两者的电压值相同，电压差得以消除，以此能够使装置全体的电压振幅降低。
值得注意的是，在本发明中，即使对P型MOS晶体管9a的P侧栅极电压和对N型MOS晶体管15a的N侧栅极电压为相同电压值，亦可根据不同电压施加方式分别对第一选中的栅极线108a和第二选中的栅极线113a施加电压。
在本发明中，只要选中的存储单元列配线18a的P型MOS晶体管9a能够成为断开状态，亦可对高阶位线7a施加各种电压，又，只要非选中的存储单元列配线18b的N型MOS晶体管15b能够成为断开状态，亦可对高阶源极线12b施加各种电压。
通过对选中的存储单元列配线18a的高阶位线7a施加例如4[V]的选中的位电压VB1，使选中的存储单元列配线18a的P型MOS晶体管9a为断开状态，而对另一非选中的存储单元列配线18b的高阶源极线12b施加例如4[V]的非选中的源极电压VS1，使非选中的存储单元列配线18b的N型MOS晶体管15b亦可为断开状态。
该选中的位电压VB1设定为满足电压值大于或等于施加到选中的存储单元列配线18a的高阶位线7a的写入电压，且小于或等于施加到选中的存储单元列配线18a的P型MOS晶体管9a的P侧栅极电压VGP与P型MOS晶体管9a的阈值电压｜Vthp｜相加后得到的电压值（即，（VGP+｜Vthp｜）的条件。
另一方面，非选中的源极电压VS1设定为满足小于对非选中的存储单元列配线18b的高阶位线7b施加的写入阻止电压，且大于或等于从施加到非选中的存储单元列配线18b的N型MOS晶体管15b的N侧栅极电压VGN中减去N型MOS晶体管15b的阈值电压Vthn的电压值（即，高于（VGN－Vthn））的条件的电压值。即使使用上述结构，非易失性半导体存储装置31亦能够获得与上述实施例同样的效果。
又，由此，在本发明中，栅极电压以外，源极电压亦可调节，例如可对高阶位线7a施加4[V]的选中的位电压VB1，对高阶源极线12b施加4[V]的非选中的源极电压VS1，则可将施加至P型MOS晶体管9c的源极电压与栅极电压的电压差(这种情况下，源极电压4[V]-栅极电压8[V]＝电压差4[V])，以及施加至N型MOS晶体管15d的源极电压与栅极电压的电压差(这种情况下，源极电压4[V]-栅极电压0[V]＝电压差4[V])减小，能够大幅缓和P型MOS晶体管9c和N型MOS晶体管15d的栅极绝缘膜处的电场，能够实现晶体管的可靠性的提高。
（2）其他的实施例
再者，本发明并不限于本实施例，在本发明的要旨的范围内各种变形例皆可，例如对上述利用第一实施例的非易失性半导体存储装置1、25进行适当组合的非易失性半导体存储装置亦可适用。
又，在上述实施例中，关于适用于可能在电荷累积层上累积电荷的存储单元晶体管、可能在氮化硅层上累积电荷的SONOS型的存储单元晶体管的情况进行说明，但本发明不限于此，在隧道酸化膜上形成导电性的多晶硅、在浮栅上累积电荷的堆栈型的存储单元晶体管等，其他各种存储单元晶体管亦可适用。
又，在上述实施例中，关于适用于形成了2列2行的共计四个存储块10a、10b、10c、10d的非易失性半导体存储装置1、25的情况进行了说明，但本发明不限于此，例如形成了2列或2行等样子的两个存储块的非易失性半导体存储装置亦可适用，又，形成了1列2行、1列3行、3列3行等其他各种数的存储块的非易失性半导体存储装置亦可适用。
又，在上述实施例中，关于适用于一端连接至位线4a、另一端连接至源极线5a、这些位线4a和源极线5a间配置了多个存储单元晶体管103的非易失性半导体存储装置1的情况进行了说明，但本发明不限于此，在位线上将多个存储单元晶体管进行直列配置，将最下行的存储单元晶体管以其源极进行连接的NAND型的非易失性半导体存储装置亦可适用。
又，在本发明的实施例中，虽以形成于P型基板上进行了说明，但N型基板亦可，而且SOI基板等亦可使用。使用这些基板的情况下，若能达成存储单元区域下部的、被分割的P井间的电气分离，省略深N井DNW亦可得到本发明的效果。

Claims (8)

1.一种非易失性半导体存储装置，包括：施加有电荷累积电压或电荷累积阻止电压的多个存储单元列配线；多个具有N沟槽型结构的存储单元晶体管，其配置在关于多个存储单元列配线和多个字线的矩阵的行和列内，所述非易失性半导体存储装置基于所述电荷累积电压和施加至所述字线的电压之间的电压差，向多个存储单元晶体管中的选中的存储单元晶体管累积电荷，所述非易失性半导体存储装置包括：
多个由P型MOS晶体管形成的第一半导体开关，所述第一半导体开关被提供给各自的存储单元列配线；和
多个由N型MOS晶体管形成的第二半导体开关，所述第二半导体开关被提供给各自的存储单元列配线，
其中，除所述选中的存储单元晶体管以外，在非选中的存储单元列配线上仅配置有非选中的存储单元晶体管，所述第一半导体开关通过第一栅极电压配置为导通状态，并向所述非选中的存储单元晶体管施加所述电荷累积阻止电压，然而，
在配置有所述选中的存储单元晶体管的选中的存储单元列配线上，所述第二半导体开关通过第二栅极电压配置为导通状态，并向所述选中的存储单元晶体管施加所述电荷累积电压。
2.如权利要求1所述的非易失性半导体存储装置，进一步包括：
向各第一半导体开关施加相等的第一栅极电压的第一选中的栅极线；和，
向各第二半导体开关施加相等的第二栅极电压的第二选中的栅极线，
其中，所述第一半导体开关通过所述电荷累积阻止电压和所述第一栅极电压之间的电压差配置为导通状态，并向所述非选中的存储单元晶体管施加该电荷累积阻止电压，和
所述第二半导体开关通过所述电荷累积电压和所述第二栅极电压之间的电压差配置为导通状态，并向所述选中的存储单元晶体管施加该电荷累积电压。
3.如权利要求1所述的非易失性半导体存储装置，其中，
每个存储单元列配线由位线和源极线构成，和
每个存储单元晶体管，其一端连接至所述位线，其他端连接至所述源极线。
4.如权利要求3所述的非易失性半导体存储装置，其中，
所述位线由高阶位线以及通过所述第一半导体开关连接至所述高阶位线的低阶位线构成，以及
每个存储单元晶体管的一端连接至所述低阶位线。
5.如权利要求3或4所述的非易失性半导体存储装置，其中，
所述源极线由高阶源极线以及通过所述第二半导体开关连接至所述高阶源极线的低阶源极线构成，以及
每个存储单元晶体管的其他端连接至所述低阶源极线。
6.如权利要求1所述的非易失性半导体存储装置，其中，
所述第一半导体开关或所述第二半导体开关具有配置在栅极和半导体基板之间的栅极绝缘层，且栅极绝缘膜的膜厚度小于13[nm]。
7.如权利要求1所述的非易失性半导体存储装置，其中，
所述存储单元晶体管、所述第一半导体开关和所述第二半导体开关形成于单元井结构上，所述单元井结构分割为预定数量的井。
8.如权利要求1所述的非易失性半导体存储装置，其中，
排列有存储单元晶体管的存储阵列形成在多个P井上，所述P型MOS晶体管形成在与所述P井电气绝缘的N井上。
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