CN104718613B - 非易失性半导体存储装置 - Google Patents

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Abstract

本发明提供一种非易失性半导体存储装置，该装置在没有增加位线数的情况下，能够可靠地防止读取晶体管的错误动作。在非易失性半导体存储装置(1)中，通过开关晶体管(SWa、SWb)的切换，连接到第一单元(2a)的编程晶体管(5a)而用于数据写入的第二位线(BLN1)在另一第二单元(2b)中兼作读取用位线，并且，通过设置写入数据时以及擦除数据时成为电荷移动路径的编程晶体管(5a、5b)以及擦除晶体管(3a、3b)，在没有增加位线数的情况下，能够可靠地防止读取晶体管(4a、4b)因被使用于数据的写入或数据擦除而发生的错误动作。

Description

非易失性半导体存储装置
技术领域
本发明涉及一种非易失性半导体存储装置，例如，优选涉及使用单层多晶硅来制造的非易失性半导体存储装置。
背景技术
通常，使用单层多晶硅制造的非易失性半导体存储装置大多具有下述结构：大面积电容器，将阱用作控制栅极；金属氧化物半导体(MOS，Metal-Oxide-Semiconductor)晶体管(以下，简称为读取晶体管)，用于读取数据。以往，为了进一步增加擦除功能，在所使用的非易失性半导体存储装置上添加另外的电容器。
特表2009-538519号公报(以下，称为专利文献1)是其中一个例子，其中，将PMOS存取晶体管作为读取晶体管来设置，当读取数据时，监控在该读取晶体管上流动的电流，并可根据该监控结果来判断在对应的浮栅上是否已写入有数据或者数据是否已被擦除。并且，在该专利文献1中，当擦除数据时，在该读取晶体管的栅极绝缘膜的两端之间会发生较大的电压下降，从而可通过该读取晶体管的栅极绝缘膜从浮栅抽出电荷，由此从存储单元擦除数据。
并且，在该专利文献1中，作为其它实施例，还公开了如下的结构：将NMOS存取晶体管作为读取晶体管设置，当在浮栅写入数据时，使电荷从该读取晶体管的沟道向浮栅内穿过，从而在浮栅写入数据。
然而，一般在电荷通过的栅极绝缘膜的区域中，由于向栅极绝缘膜施加电场或热载流子的应力而对电荷通过区域带来损坏。因此，在现有的读取晶体管即数据的写入动作或擦除动作时电荷通过栅极绝缘膜的读取晶体管中，因栅极绝缘膜损坏、界面态的生成等而导致从该读取晶体管得到的读取电流下降，因此存在发生错误动作的忧虑。
并且，如专利文献1，当将读取晶体管使用于数据的写入时，例如，电荷的一部分还有可能被注入到读取晶体管的侧壁区域。侧壁区域内的电荷很难去除掉，因此存在在读取晶体管中反复进行数据的写入时临界电压(读取晶体管从截止切换到导通时的电压，以下称为Vth)发生偏移而导致错误动作发生的忧虑。
作为解决上述问题的结构，可以考虑下述结构：当数据的写入及擦除时将读取晶体管不使用于电荷移动路径上。在这种情况下，如特开2005-175411号公报(以下，称为专利文献2)所示的非易失性半导体存储装置，可实现如下结构：在该非易失性半导体存储装置中，独立地设置用于决定写入的选择及非选择的写入用位线和读取用位线，并通过这些位线，数据写入时以及擦除时，读取晶体管区域不会成为电荷的移动路径。
现有技术文献
专利文献
专利文献1：特表2009-538519号公报
专利文献2：特开2005-175411号公报
发明内容
要解决的技术问题
然而，在具有这种结构的非易失性半导体存储装置中，除了需要用于决定写入的选择和非选择的写入用的位线之外，还需要独立的读取用的位线，因此存在如下问题：由于所控制的位线的数变成两倍，因此导致单元面积增大，而且还导致存储垫板周围的控制电路变复杂，且使控制电路的面积增大。
因此，本发明是鉴于上述问题而提出的，其目的在于，提出一种在没有增加位线数的情况下，能够可靠地防止读取晶体管的错误动作的非易失性半导体存储装置。
技术方案
用于解决上述问题的权利要求1，是一种非易失性半导体存储装置，包括电性绝缘的多个浮栅，和第一位线及第二位线，各所述浮栅构成了单元，其特征在于，各所述单元包括：读取晶体管，其用于读取相应于所述浮栅内的电荷存在与否的电压；编程晶体管，其向所述浮栅注入电荷；擦除晶体管，其从所述浮栅抽出电荷；控制电容器，其调节所述浮栅的电位，所述浮栅延伸在所述读取晶体管、所述编程晶体管、所述擦除晶体管及所述控制电容器的各活性区域上，其中，一个所述单元具有所述第一位线通过开关晶体管连接到所述读取晶体管上、所述第二位线直接连接到所述编程晶体管上的结构，与所述一个单元成对的另一所述单元具有所述第二位线通过开关晶体管连接到所述读取晶体管上、所述第一位线直接连接到所述编程晶体管上的结构。
并且，用于解决上述问题的本发明，其特征在于，该非易失性半导体存储装置包括电性绝缘的多个浮栅，和第一位线及第二位线，各所述浮栅构成了单元，其特征在于，各所述单元包括：读取晶体管，其用于读取相应于所述浮栅内的电荷存在与否的电压；编程晶体管，其向所述浮栅注入电荷；擦除晶体管，其从所述浮栅抽出电荷；控制电容器，其调节所述浮栅的电位，所述浮栅延伸在所述读取晶体管、所述编程晶体管、所述擦除晶体管及所述控制电容器的各活性区域上，其中，
一个所述单元具有下述结构：
其包括一个开关晶体管，其一端连接到所述第一位线上，另一端连接到所述读取晶体管的一端上，其中，在进行数据的写入动作时，在所述第一位线中被施加用于在所述编程晶体管中向所述浮栅注入电荷的写入电压，或者在所述编程晶体管中电荷不被向所述浮栅注入的禁止写入电压，当进行所述数据的写入动作时，所述开关晶体管进行截止动作，从而切断从所述第一位线向所述读取晶体管的所述写入电压及所述禁止写入电压的供给，并且，
所述第二位线直接连接到所述编程晶体管上，
与所述一个单元成对的另一所述单元具有下述结构：
其包括另一开关晶体管，其一端连接到所述第二位线上，另一端连接到所述读取晶体管的一端上，其中，所述第二位线连接到所述第一单元，并且，当进行所述数据的写入动作时，在所述第二位线上被施加所述写入电压或所述禁止写入电压，当进行所述数据的写入动作时，所述另一开关晶体管进行截止动作，从而切断从所述第二位线向所述读取晶体管的所述写入电压及所述禁止写入电压的供给，并且，
所述第一位线直接连接到所述编程晶体管上，
当进行数据的读取动作时，在进行所述数据的写入动作时被施加所述写入电压或者所述禁止写入电压的所述第一位线及所述第二位线上被施加读取电压，读取相应在所述浮栅内是否存在所述电荷的电压的单元的所述开关晶体管进行导通动作，使连接到所述开关晶体管上的所述第一位线或者所述第二位线与所述读取晶体管电连接。
并且，在权利要求1的非易失性半导体存储装置中，其特征在于，在各单元中，所述擦除晶体管形成为N型阱或者P型阱，所述控制电容器形成为与所述擦除晶体管相同极性的、不同的N型阱或者P型阱，所述读取晶体管、所述开关晶体管及所述编程晶体管形成为与所述擦除晶体管及所述控制电容器不同极性的P型阱或者N型阱。
并且，各单元的特征在于，所述擦除晶体管形成为N型阱，所述控制电容器形成为与所述N型阱不同的N型阱，所述读取晶体管、所述开关晶体管及所述编程晶体管形成为P型阱。
发明的效果
根据本发明，通过开关晶体管的切换，与一个单元的编程晶体管连接而用于数据写入的第二位线在另一单元中兼作读取用位线，并且通过设置在数据的写入时以及擦除时成为电荷移动路径的编程晶体管以及擦除晶体管，由此在没有增加位线数的情况下，能够可靠地防止由于被使用于数据的写入或擦除而发生的读取晶体管的错误动作。
附图说明
图1是表示存储单元的电路结构的电路图；
图2是表示图1所示的存储单元的电路结构的布置的概略图；
图3是表示写入数据时的各部分的电压值的电路图；
图4是表示擦除数据时的各部分的电压值的电路图；
图5是表示读取数据时的各部分的电压值的电路图；
图6是用于互补型第一单元以及第二单元的Vth监控的说明的电路图；
图7是表示包括静态随机存取存储器(SRAM)单元的存储单元的电路结构的电路图；
图8是表示在图7所示的存储单元中，数据的编程时、擦除时、数据加载时、写入时以及读取时的各部分的电压值的表。
附图标记的说明
1：非易失性半导体存储装置
2a：第一单元(单元)
2b：第二单元(单元)
3a、3b：擦除晶体管
4a、4b：读取晶体管
5a、5b：编程晶体管
6a、6b：控制电容器
SWa、SWb：开关晶体管
BLP1、BLP2、BLP：第一位线
BLN1、BLN2、BLN：第二位线
FGa、FGb：浮栅
具体实施方式
下面，参照附图对本发明的实施例进行详细说明。
(1)非易失性半导体存储装置的电路结构
在图1中，UN1是表示构成本发明的非易失性半导体存储装置的存储单元。如后述的图3所示，非易失性半导体存储装置是由多个存储单元以矩阵形状配置，首先，下面关注一个存储单元UN1并对其结构进行说明。如图1所示，存储单元UN1包括第一单元2a和第二单元2b，第一位线BLP1和第二位线BLN1连接到第一单元2a的同时，这些第一位线BLP1和第二位线BLP2还连接到第二单元2b。
并且，在第一单元2a和第二单元2b上连接有擦除栅极线EG、源极线SL、读取栅极线RG1及控制栅极线PG1，根据需要，可从这些擦除栅极线EG、源极线SL、读取栅极线RG1及控制栅极线PG1施加规定电压。
在这里，在存储单元UN1中，当只关注一个第一单元2a时，对于该第一单元2a，连接有第一位线BLP1和第二位线BLN1这两根位线，在每个单元上存在两根位线。然而，由于在该存储单元UN1中，例如，在一个第一单元2a中作为写入用的第二位线BLN1在另一个第二单元2b中兼作读取用的位线，因此，从整体上看，位线数和单元数相同，在每个单元中分别具有一根有效的位线。
在该实施方式中，第一单元2a和第二单元2b具有相同的结构，例如，构成在这些两单元中存储一位的互补型单元。另外，虽然在该实施方式中，对构成在第一单元2a和第二单元2b两个单元中存储一位的互补型单元的情况进行说明，但是，本发明并不限定于此，还可以是在各单元中分别存储一位的存储单元(即，在第一单元2a和第二第一2b中分别存储一位，加起来存储2位的存储单元)。
在这里，当关注第一单元2a的结构时，该第一单元2a包括擦除MOS晶体管(以下，称为擦除晶体管)3a、读取MOS晶体管(以下，称为读取晶体管)4a、编程(写入)MOS晶体管(以下，称为编程晶体管)5a、控制电容器6a、开关MOS晶体管(以下，称为开关晶体管)SWa，其中，擦除晶体管3a、读取晶体管4a、编程晶体管5a及控制电容器6a共用一个浮栅FGa。
浮栅FGa延伸至擦除晶体管3a、读取晶体管4a、编程晶体管5a及控制电容器6a的各活性区域，可起到擦除晶体管3a、读取晶体管4a及编程晶体管5a的控制栅极的功能，且可起到控制电容器6a的电极的功能。在这种情况下，浮栅FGa连接到擦除晶体管3a的栅极绝缘膜GI1、读取晶体管4a的栅极绝缘膜GI2、编程晶体管5a的栅极绝缘膜GI3、控制电容器6a的绝缘膜GI4上。
在这里，控制电容器6a其一端的扩散层连接到控制栅极线PG1上，从而能够将控制栅极线PG1的电位传送至浮栅FGa。擦除晶体管3a是P型MOS，在其一端的扩散层上连接擦除栅极线EG，能够将擦除栅极线EG的电位通过栅极绝缘膜GI1传送至浮栅FGa。另外，擦除晶体管3a的另一端的扩散层与后述的第一N型阱N1之间短路。
并且，读取晶体管4a是N型MOS，其一端的扩散层上连接源极线SL，在另一端的扩散层上连接开关晶体管SWa的一端的扩散层。在这里，开关晶体管SWa是N型MOS，具有第一位线BLP1连接到另一端的扩散层的结构，并根据需要进行导通和截止动作，从而可使第一位线BLP1和读取晶体管4a电连接，或者切断电连接。
在该实施方式中，连接到开关晶体管SWa、SWb的读取栅极线RG1由第一读取栅极线RGP1和第二读取栅极线RGN1构成，其中，第一读取栅极线RGP1连接到第一单元2a的开关晶体管SWa的栅极上，第二读取栅极线RGN1连接到第二单元2b的开关晶体管SWb的栅极上，从而可将规定的电压施加到各开关晶体管SWa、SWb上，并根据需要使这些开关晶体管SWa、SWb进行导通和截止动作。
一端分别连接到开关晶体管SWa、SWb的读取晶体管4a、4b在其另一端上连接有共用的源极线SL，可将规定电压通过源极线SL施加到两个读取晶体管4a、4b上。
除上述结构外，编程晶体管5a、5b是N型MOS，配置在一个第一单元2a的编程晶体管5a的一端的扩散层上连接有第二位线BLN1，配置在另一个第二单元2b的编程晶体管5b的一端的扩散层上连接有第一位线BLP1。
如此，在本发明中，第一位线BLP1通过开关晶体管SWa连接到第一单元2a的读取晶体管4a的同时，直接连接到第二单元2b的编程晶体管5b。并且，与第一位线BLP1一样，第二位线BLN1也通过开关晶体管SWb连接到第二单元2b的读取晶体管4b的同时，直接连接到第一单元2a的编程晶体管5a。另外，这些编程晶体管5a、5b的另一端与邻接的其它编程晶体管的扩散层之间电分离。控制电容器6a、6b其一端的扩散层连接到控制栅极线PG1上，另一端的扩散层与后述的第二N型阱N2之间短路，可通过绝缘膜GI4将控制栅极线PG1的电位传送至浮栅FGa、FGb上。
另外，在图1中，控制电容器6a的绝缘膜GI4的面积大于擦除晶体管3a的栅极绝缘膜GI1的面积而形成。如此，在该实施方式中，相应增大控制电容器6a的绝缘膜GI4的面积的量，能够使来自控制栅极线PG1的电位容易地传送至浮栅FGa上，当写入数据时，在该编程晶体管5a的绝缘膜GI3上产生大容量的隧道电流，从而从基板向浮栅FGa可注入大量电荷。
在这里，图2是表示实现图1所示的存储单元UN1的电路结构的布置的一个例子的概略图。在这种情况下，存储单元UN1在未图示的基板上依次配置有第一N型阱N1、第一P型阱P1、第二N型阱N2及第二P型阱P2，并且跨过这些第一N型阱N1、第一P型阱P1、第二N型阱N2及第二P型阱P2并排形成有第一单元2a和第二单元2b。实际上，在第一N型阱N1上，跨过第一单元2a和第二单元2b形成有第一活性区域，第一单元2a和第二单元2b的擦除晶体管3a、3b形成在第一活性区域上。
并且，在邻接于第一N型阱N1的第一P型阱P1上，跨过第一单元2a和第二单元2b形成有第二活性区域，第一单元2a的开关晶体管SWa及读取晶体管4a和另一第二单元2b的编程晶体管5b形成在第二活性区域上。并且，在与第一N型阱N1电性绝缘的第二N型阱N2上，跨过第一单元2a和第二单元2b形成有第四活性区域，第一单元2a和第二单元2b的控制电容器6a、6b形成在该第四活性区域上。
在邻接于第二N型阱N2的第二P型阱P2上，跨过第一单元2a和第二单元2b形成有第三活性区域，第一单元2a的编程晶体管5a和第二单元2b的开关晶体管SWb及读取晶体管4b形成在第三活性区域上。并且，在存储单元UN1中，跨过这些第一活性区域、第二活性区域、第四活性区域及第三活性区域并行有浮栅FGa、FGb，并且该浮栅FGa、FGb跨过擦除晶体管3a、3a、读取晶体管4a、4b、编程晶体管5a、5b及控制电容器6a、6b而形成。
存储单元UN1可通过如图2所示的配置结构，能够高效地安装擦除晶体管3a、3b、读取晶体管4a、4b、编程晶体管5a、5b及控制电容器6a、6b及开关晶体管SWa、SWb，并且能够实现整体的小型化。另外，虽然在这种情况下，如上所述，例如编程晶体管5b与其它存储单元的编程晶体管邻接，但是其另一端的扩散层与所述其它编程晶体管的扩散层之间电性绝缘。作为这种编程晶体管之间的绝缘方法，例如可以通过元件分离层使邻接的编程晶体管的扩散层电性绝缘，或者使其另一端与极性不同的P型阱短路。
顺便说一下，在本发明中，只要实现图1所示的存储单元UN1的电路结构，则不限于图2所示的布置，还可以是其它的各种布置。作为其它的布置，例如可以将上述的第三活性区域形成在第一P型阱P1上，在该第一P型阱P1上形成第二活性区域和第三活性区域。
(2)数据的写入动作
图3是表示将图1所示的存储单元UN1配置为两行两列的非易失性半导体存储装置1，表示在这些多个存储单元UN1、UN2、UN3、UN4中、仅在第一行第一列的存储单元UN1的第一单元2a(即，区域ER1)上写入数据时的各部分的电压值。另外，在这里，将第一单元2a或第二单元2b的任一单元上进行数据写入的存储单元UN1称为选择存储单元10，在第一单元2a和第二单元2b的任一单元上均不进行数据写入的存储单元UN2、UN3、UN4称为非选择存储单元11。
在这种情况下，在非易失性半导体存储装置1中，在配置有选择存储单元10的第一列(以下，称为选择列)中，可以将进行数据写入的第一单元(以下，称为选择单元)2a的编程晶体管5a上连接的第二位线BLN1作为选择位线BL1，并在该选择位线BL1上施加0V的写入电压。并且，此时，连接到选择存储单元10的控制栅极线PG1上可施加12V的写入栅极电压。由此，连接到控制栅极线PG1的控制电容器6a可通过绝缘膜GI4(图1)和浮栅FGa容量结合，使浮栅FGa的电压上升。
在非易失性半导体存储装置1中，由于在选择位线BL1上施加有0V的写入电压，因此选择单元2a的编程晶体管5a的沟道电位变成同选择位线BL1的电位一样的0V，通过控制栅极线PG1的写入栅极电压(12V)，在浮栅FGa与编程晶体管5a的沟道之间产生较大的电压下降。
由此，在选择存储单元10中，可通过由浮栅FGa与编程晶体管5a的电位差所产生的量子隧道效应，在编程晶体管5a的沟道中电荷从基板被注入到浮栅FGa上。结果，在选择存储单元10中，电荷蓄积在浮栅FGa中而成为数据被写入的状态。
此时，在作为非选择位线BL2的第一位线BLP1上施加6V的禁止写入电压。由此，在选择存储单元10中，在不进行数据写入的另一第二单元(以下，也可称为非选择单元)2b的编程晶体管5b的一端上，可从第一位线BLP1施加6V的禁止写入电压。由此，在作为选择存储单元10的非选择单元的第二单元2b中，编程晶体管5b的沟道电位变成同第一位线BLP1的禁止写入电压一样的6V，从而，与控制栅极线PG1的写入栅极电压(12V)的电位差缩小，结果，不发生量子隧道效应，电荷不会被注入到浮栅FGb上。
另外，此时由于在擦除栅极线EG和源极线SL上也施加有6V的禁止写入电压，因此在选择存储单元10的第一单元2a和第二单元2b中，在连接到擦除栅极线EG的擦除晶体管3a、3b的栅极绝缘膜GI1(图1)和连接到源极线SL的读取晶体管4a、4b的栅极绝缘膜GI2(图1)中，与浮栅FGa、FGb的电位差缩小，在该区域中不发生量子隧道效应，从而电荷不会被注入到浮栅FGa、FGb上。
并且，此时在配置在选择存储单元10的第一读取栅极线RGP1和第二读取栅极线RGN1上施加有0V的截止电压。由此，在选择存储单元10中，第一选择单元2a的开关晶体管SWa通过从第一读取栅极线RGP1向其栅极施加0V的截止电压而进行截止动作，从而第一位线BLP1的电压被切断，因此第一位线BLP1的电压不会被施加到读取晶体管4a上。同样地，在选择存储单元10中，第二单元2b的开关晶体管SWb也是通过从第二读取栅极线RGN1向其栅极施加0V的截止电压而进行截止动作，从而第二位线BLN1的电压被切断，因此第二位线BLN1的电压不会被施加到读取晶体管4b上。
在这种情况下，擦除栅极线EG在多个存储单元UN1、UN2、UN3、UN4中被共用，并且在存储单元UN1、UN2、UN3、UN4的擦除晶体管3a、3b上可同时施加规定电压。并且，源极线SL也在多个存储单元UN1、UN2、UN3、UN4中被共用，并且在各存储单元UN1、UN2、UN3、UN4的读取晶体管4a、4b上可同时施加规定电压。
顺便说一下，虽然在作为非选择存储单元11的存储单元UN2中，在与选择存储单元10共用的控制栅极线PG1上施加有12V的写入栅极电压，但是由于在作为非选择位线BL2的第一位线BLP2和第二位线BLN2上施加有6V的禁止写入电压，因此浮栅FGa、FGb与编程晶体管5a、5b之间的电位差缩小，在该区域中不发生量子隧道效应，从而电荷不会被注入到浮栅FGa、FGb上。
并且，虽然在作为非选择存储单元11的存储单元UN3中，在与选择存储单元10共用的第二位线BLN1上施加有写入电压，但是由于在控制栅极线PG2上施加有0V的禁止写入栅极电压，因此浮栅FGa、FGb与编程晶体管5a、5b之间没有电位差，在该区域中不发生量子隧道效应，从而电荷不会被注入到浮栅FGa、FGb上。
如此，在该非易失性半导体存储装置1中，将读取晶体管4a不作为电荷移动路径使用，仅通过编程晶体管5a，将电荷只注入到设置在选择单元10的第一单元2a上的浮栅FGa上，在选择存储单元10的第二单元2b或其它非选择存储单元11的第一单元2a和第二单元2b上设置的浮栅FGa、FGb上不会注入电荷，从而可以仅在选择存储单元10的第一单元2a上进行数据的写入。
(3)数据的擦除动作
接着，下面对在该非易失性半导体存储装置1中擦除存储单元UN1、UN2、UN3、UN4的数据时的施加电压进行说明。与图3的对应部分用相同符号表示的图4是表示擦除存储单元UN1、UN2、UN3、UN4的数据时的各部分的电压值。
在这种情况下，在非易失性半导体存储装置1中，在擦除栅极线EG上可施加12V的擦除电压，在源极线SL、控制栅极线PG1、PG2上可施加0V的电压。并且，此时，非易失性半导体存储装置1通过在第一读取栅极线RGP1、RGP2和第二读取栅极线RGN1、RGN2上施加0V的电压来使开关晶体管SWa、SWb进行截止动作，从而可切断第一位线BLP1与读取晶体管4a之间的电连接和第二位线BLN1与读取晶体管4b之间的电连接。
在非易失性半导体存储装置1中，通过开放第一位线BLP1和第二位线BLN1来仅向连接到擦除栅极线EG的擦除晶体管3a、3b的栅极绝缘膜GI1上施加强电场。由此，擦除晶体管3a、3b向沟道抽出浮栅FGa、FGb中的电荷，可用垫板一批量处理来进行存储单元UN1、UN2、UN3、UN4的数据的擦除。
如此，在非易失性半导体存储装置1中，当擦除数据时，在将存储单元UN1、UN2、UN3、UN4的读取晶体管4a、4b的区域不作为电荷移动路径，可以仅利用擦除晶体管3a、3b的区域从浮栅FGa、FGb抽出电荷，从而进行数据的垫板批量擦除。
(4)数据的读取动作
接着，下面对在非易失性半导体存储装置1中读取数据时的施加电压进行说明。与图3对应的部分用相同符号表示的图5是表示在存储单元UN1、UN2、UN3、UN4中、读取存储单元UN1的数据时的各部分的电压值。另外，在这里，设定仅在存储单元UN1、UN2、UN3、UN4中的存储单元UN1的第一单元2a上写入数据，在存储单元UN1的第二单元2b上未写入有数据。并且，在这里，例如电荷蓄积在浮栅FGa上的状态用“0”表示，没有蓄积在浮栅FGb上的状态用“1”表示。
在这种情况下，在非易失性半导体存储装置1中，在第一读取栅极线RGP1和第二读取栅极线RGN1上施加有3V的导通电压，使开关晶体管SWa、SWb全都导通。此时，在源极线SL上可施加0V，在第一位线BLP1、BLP2及第二位线BLN1、BLN2上可施加作为读取电压的VCC。
在这里，在电荷蓄积在浮栅FGa的第一单元2a中，当在读取晶体管4a的源极上施加有0V时，该读取晶体管4a进行截止动作，从而读取晶体管4a和第一位线BLP1之间的电连接被切断，第一位线BLP1中的电压仍然是VCC。另一方面，在电荷没有蓄积在浮栅FGb的另一第二单元2b(假设读取晶体管4a、4b的临界电压Vth为耗尽状态)中，当在读取晶体管4b的源极上施加有0V时进行导通动作，从而读取晶体管4b和第二位线BLN1之间电连接，并且第二位线BLN1的电压发生变化而变成低于VCC。
在非易失性半导体存储装置1中，第二位线BLN1的电位低于第一位线BLP1电位，通过用未图示的闩锁电路将这些第一位线BLP1与第二位线BLN1的电位差进行闩锁，由此第一位线BLP1被固定在VCC的同时，第二位线BLN1被固定在0V，从而可确定读取信息。
另外，在该实施方式中，在非易失性半导体存储装置1中，在擦除栅极线EG和控制栅极线PG1、PG2上被施加0V，从而能够防止通过擦除晶体管3a、3b和控制电容器6a、6b来读取数据时的浮栅FGa、FGb中的电荷移动。
顺便说一下，在该实施方式中，对在擦除栅极线EG和控制栅极线PG1、PG2上施加0V的情况进行了说明，但是本发明并不限定于此，例如，还可以在擦除栅极线EG或控制栅极线PG1、PG2施加规定电压VCC。例如，在这种情况下，由于在控制栅极线PG1、PG2上施加VCC，因此通过控制电容器6b与浮栅FGb的容量结合，浮栅FGb的电位上升，其结果，从读取晶体管4b输出的导通电流增加，从而可缩短闩锁数据为止的时间。
顺便说一下，在该实施方式中，在不进行数据读取的存储单元UN3、UN4中，在第一读取栅极线RGP2和第二读取栅极线RGN2上施加0V的截止电压，使开关晶体管SWa、SWb进行截止动作，从而浮栅的数据读取不会被进行，由此，可以只读取存储单元UN1的数据。
(5)动作及效果
在以上结构中，非易失性半导体存储装置1包括：读取晶体管4a、4b，其用于读取相应在浮栅FGa、FGb内是否存在电荷的电压；编程晶体管5a、5b，其向浮栅FGa、FGb注入电荷；擦除晶体管3a、3b，其从浮栅FGa、FGb抽出电荷；控制电容器6a、6b，其调节浮栅FGa、FGb的电位，并且，使浮栅FGa(FGb)延伸至读取晶体管4a、4b、编程晶体管5a、5b、擦除晶体管3a、3b、控制电容器6a、6b的各活性区域上。
并且，在第一单元2a中，通过开关晶体管SWa将第一位线BLP1连接到读取晶体管4a上，将第二位线BLN1直接连接到编程晶体管5a上。另一方面，在与第一单元2a成对的第二单元2b中，通过开关晶体管SWb将第二位线BLN1连接到读取晶体管4b上，将第一位线BLP1直接连接到编程晶体管5b上。
由此，在非易失性半导体存储装置1中，用于读取浮栅FGa、FGb的数据的读取晶体管4a、4b在数据的写入或擦除时不会成为电荷移动路径，从而可防止因向读取晶体管4a、4b的栅极氧化膜施加电场或者热载流子的应力所产生的损坏，因此，读取电流不会因数据的写入或擦除而劣化，因此可防止错误动作。
并且，在该非易失性半导体存储装置1中，由于读取晶体管4a、4b不会成为数据的写入或擦除时的电荷的移动路径，因此电荷的一部分也不会注入到读取晶体管4a、4b的侧壁区域上，即使重复改写数据，读取晶体管4a、4b的Vth也不会发生偏移，因此可防止错误动作。
并且，在该非易失性半导体存储装置1中，虽然设置了两根位线即第一位线BLP1和第二位线BLN1，但是由于被构成为在一个第一单元2a中作为写入用的第二位线BLN1在另一第二单元2b中可作为读取用的位线，因此从整体上看位线数和单元数相同，在各单元中分别具有一根有效的位线，从而可实现整体装置的小型化。
根据以上的结构，在非易失性半导体存储装置1中，通过开关晶体管SWa、SWb的切换，与第一单元2a的编程晶体管5a连接而作为写入数据用的第二位线BLN1在另一第二单元2b中兼作读取数据用的位线，且通过设置数据的写入时和擦除时成为电荷移动路径的编程晶体管5a、5b及擦除晶体管3a、3b，由此，在不增加位线数的情况下，能够可靠地防止读取晶体管4a、4b被使用于数据的写入或擦除而发生的错误动作。
(6)关于互补型第一单元和第二单元的Vth监控
在存储单元UN1的测试中，当不是如上述实施方式的互补型单元，而是例如一单元/一位时，仅仅通过调节施加到控制栅极线PG1上的电压能够监控读取晶体管4a、4b的Vth(临界电压)。
然而，如上述的实施方式，在由第一单元2a和第二单元2b构成二单元/一位的互补型单元情况下，当使连接到读取栅极线RG1上的两个开关晶体管SWa、SWb均进行导通动作时，通过互补侧的单元的状态来互补侧的位线的电位发生变化，因此通过未图示的闩锁电路，例如，电压更快地下降的一侧的第一位线BLP1作为“1”，随之另一第二位线BLN1一侧会强制性地作为“0”，因此存在无法正常进行监控的问题。
因此，在本发明中，如图6所示，在构成互补型单元的存储单元UN1中，存储单元UN1内的读取栅极线RG1由第一读取栅极线RGP1和第二读取栅极线RGN1构成，并通过分别控制这些第一读取栅极线RGP1和第二读取栅极线RGN1，使开关晶体管SWa、SWb分别进行导通和截止动作，从而可分别监控第一单元2a和第二单元2b的Vth。
在这里，图6是表示在图1所示的存储单元UN1中，监控第一单元的Vth时的各部分的电压值的图。在这种情况下，在存储单元UN1中，在擦除栅极线EG和源极线SL上可施加0V，在监控Vth的第一单元2a上连接的第一读取栅极线RGP1上可施加规定电压VCC，在不监控Vth的第二单元2b上连接的第二读取栅极线RGN1上可施加0V。如此，在存储单元UN1中，通过在第二读取栅极线RGN1上施加0V来使开关晶体管SWb强制进行截止动作，并通过该开关晶体管SWb切断浮栅FGb与第二位线BLN1之间的电连接，从而第二单元2b的电位状态不干预第二位线BLN1的情况下，可将第二位线BLN1的电压维持在规定电压。
在该状态下，在存储单元UN1中，在第二位线BLN1上赋予规定电压，例如赋予VCC/2，在第一位线BLP1上流动决定Vth的基准电流Ibasis，在控制栅极线PG1上施加监控电压Vmonitor的同时，改变施加到该控制栅极线PG1上的监控电压Vmonitor的电压值。由此，在存储单元UN1中，相应施加到控制栅极线PG1的监控电压Vmonitor的电压值，并通过控制电容器6a与浮栅FGa之间产生的容量结合，该浮栅FGa的电压上升，从而在读取晶体管4a中流动的导通电流发生变化。
此时，在存储单元UN1中，当在第一单元2a中从读取晶体管4a流动的导通电流大于基准电流Ibasis时，第一位线BLP1的电位变成低于第二位线BLN1的电位，并被闩锁在0V，从而可判断第一单元2a的Vth低于监控电压Vmonitor。与之相反，当在第一单元2a中从读取晶体管4a只流动低于基准电流Ibasis的导通电流时，在规定时间后第一位线BLP1的电位变成高于第二位线BLN1的电位，并被闩锁为VCC，从而可判断第一单元2a的Vth高于监控电压Vmonitor。
另外，虽然在上述实施方式中，对监控第一单元2a的读取晶体管4a的Vth的情况进行了说明，但是针对第二单元2b的读取晶体管4b也可以用与上述实施方式相同的原理监控Vth。具体地，通过在连接到监控Vth的第二单元2b的第二读取栅极线RGN1上施加规定电压VCC，在连接到不监控Vth的第一单元2a的第一读取栅极线RGP1施加0V，使开关晶体管SWa进行截止动作，并通过该开关晶体管SWa切断浮栅FGa与第一位线BLP1之间的电连接，从而能够将第一位线BLP1维持在规定电压。
并且，在该状态下，在存储单元UN1中，在第二位线BLN1上流动决定Vth的基准电流Ibasis，在控制栅极线PG1上施加监控电压Vmonitor的同时，改变施加到该控制栅极线PG1上的监控电压Vmonitor的电压值，来判断从读取晶体管4b流动的导通电流是否大于基准电流Ibasis。
(7)其它实施方式
接着，下面对与静态随机存取存储器(SRAM，Static Random Access Memory)组合的存储单元进行说明。在与图1的对应部分用相同符号表示的图7是表示构成本发明的非易失性半导体存储装置的一个存储单元UN30。另外，虽然该其它实施方式的非易失性半导体存储装置具有多个存储单元以矩阵形状配置的结构，但是在这里关注一个存储单元UN30而下面对其结构进行说明。如图7所示，该存储单元UN30，其特征在于，在由第一单元2a和第二单元2b构成的非易失性存储单元31上连接有SRAM单元30。
在这里，SRAM单元30一共由六个MOS晶体管构成，包括：存取晶体管21a、21b，其由N型MOS晶体管构成；负载晶体管22a、22b，其由P型MOS晶体管构成；驱动晶体管23a、23b，其由N型MOS晶体管构成。负载晶体管22a、22b的漏极连接到驱动晶体管23a、23b的漏极，负载晶体管22a、22b的源极连接到电源线Vpp上，并且，负载晶体管22a、22b的栅极连接到驱动晶体管23a、23b的栅极上。并且，驱动晶体管23a、23b的源极连接到接地线GND上。
在存取晶体管21a中，漏极与互补型第一位线BLT连接，源极与负载晶体管22a及驱动晶体管23a之间的存储节点Ca和负载晶体管22b及驱动晶体管23b的栅极连接。另一方面，另一存取晶体管21b也一样，漏极与互补型第二位线BLB连接，源极与负载晶体管22b及驱动晶体管23b之间的存储节点Cb和负载晶体管22a及驱动晶体管23a的栅极连接。并且，在这些存取晶体管21a、21b中，栅极与共用的字线WL连接，在互补型第一位线BLT及互补型第二位线BLB之间连接未图示的锁定式读出放大器。
加上这样的结构，在SRAM单元30中，在一个存储节点Ca上连接第一单元2a的第一位线BLP的同时，在另一存储节点Cb上连接第二单元2b的第二位线BLN。另外，在这里，虽然非易失性存储单元31具有与上述实施方式中说明的图1所示的存储单元UN1几乎相同的结构，但是，在这里其结构为，读取栅极线RG为一根，并且能够同时控制开关晶体管SWa、SWb进行导通和截止动作。
具有这种结构的存储单元UN30通过SRAM单元30进行来自外部的数据的写入或读取。在这里，图8是表示在存储单元UN30中向SRAM单元30写入数据时(图8中，标记为“写入”)、从SRAM单元30读取数据时(图8中，标记为“读取”)、从SRAM单元30向非易失性存储单元31输入数据的编程时(图8中，标记为“编程”)、从非易失性存储单元31擦除数据时(图8中，标记为“擦除”)、重新输入从非易失性存储单元31向SRAM单元30的数据的数据加载时(图8中，标记为“数据加载”)的各部分的电压值。另外，图8中，在可设置成任何电压值的部分标记为“Don′t care”。
(7-1)向SRAM单元写入数据
在这种情况下，向SRAM单元30写入数据时，在字线WL上施加Vcc的规定电压，使连接到字线WL的两个存取晶体管21a、21b均进行导通动作。并且，此时，在电源线Vpp上也可以施加Vcc的规定电压。在SRAM单元30中，当例如在一个互补型第一位线BLT上施加有写入电压Vcc时，在另一互补型第二位线BLB上可施加0V的禁止写入电压。
由此，在一个负载晶体管22a和驱动晶体管23a上，通过另一存取晶体管21b，互补型第二位线BLB和栅极电连接，从而栅极变成Low，结果，负载晶体管22a进行导通动作的同时，驱动晶体管23a进行截止动作。如此，这些负载晶体管22a与驱动晶体管23a之间的存储节点Ca与电源线VPP通过负载晶体管22a电连接而电压变成High。
此时，在另一负载晶体管22b和驱动晶体管23b上，通过一个存取晶体管21a，互补型第一位线BLT和栅极电连接，从而栅极变成High，结果，负载晶体管22b进行截止动作的同时，驱动晶体管23b进行导通动作。如此，这些负载晶体管22b与驱动晶体管23b之间的存储节点Cb通过负载晶体管23b与接地线GND电连接，从而电压变成Low。这样，SRAM单元30变成数据被写入的状态。
(7-2)从SRAM单元读取数据
当读取SRAM单元30的数据时，在字线WL上施加Vcc的规定电压，使连接到字线WL的存取晶体管21a、21b均进行导通动作。由此，在存储单元UN30中，通过互补型第一位线BLT读取一个存储节点Ca的电位的同时，通过互补型第二位线BLB读取另一存储节点Cb的电位，从而可通过读出放大器判断记录在存储节点上的数据的“0”、“1”。
(7-3)非易失性存储单元的编程
在本发明中，根据上述“(2)数据的写入动作”的原理，能够将记录在上述SRAM单元的数据用垫板批量处理输入到非易失性存储单元31上。另外，在这里的说明中，在SRAM单元30中，一个存储节点Ca的电位处于高的High状态，另一存储节点Cb的电位处于低的Low状态。
在这种情况下，在非易失性存储单元31中，在擦除栅极线EG上可施加6V，在控制栅极线PG上可施加12V。在非易失性存储单元31中，由于在写入有数据的一个存储节点Ca上通过第一位线BLP电连接有第二单元2b的编程晶体管5b，因此该编程晶体管5b的沟道电位变成与存储节点Ca相同的High的电位，从而与控制栅极线PG的写入栅极电压(12V)之间的电位差变小，结果，不发生量子隧道效应，因此电荷不会被注入到浮栅FGb上。
另一方面，在该非易失性存储单元31中，由于在没有写入有数据的另一存储节点Cb上通过第二位线BLN电连接有第一单元2a的编程晶体管5a，因此该编程晶体管5a的沟道电位变成与存储节点Cb相同的Low的电位，从而与控制栅极线PG的写入栅极电压(12V)之间的电位差变大，结果，发生量子隧道效应，因此电荷会被注入到浮栅FGa上。在存储单元UN30中，可将记录在SRAM单元30的数据用垫板批量处理输入到非易失性存储单元31上，从而能够简化周边电路的控制。
并且，即使是这种非易失性存储单元31，当进行SRAM单元30的数据的编程时，如上述实施方式一样，将擦除晶体管3a和读取晶体管4a不作为电荷的移动路径，可以仅仅通过编程晶体管5a来向浮栅FGa上注入电荷，从而，能够可靠地防止由于成为电荷移动路径而发生的读取晶体管4a、4b的错误动作。
(7-4)从非易失性存储单元的数据加载
并且，在本发明中，根据上述“(4)数据的读取动作”的原理，能够如上所述地将已输入到非易失性存储单元31中的数据用垫板批量处理重新写入到SRAM单元30上。在这里，在非易失性存储单元31中，在一个第一单元2a的浮栅FGa上电荷被蓄积而成为数据被写入的状态，在另一第二单元2b的浮栅FGb上电荷没有被蓄积而成为数据没有被写入的状态。在这种情况下，在非易失性存储单元31中，在擦除栅极线EG上可施加0V，在控制栅极线PG上也可施加0V。
并且，在非易失性存储单元31中，通过在读取栅极线RG上施加规定电压Vcc来第一单元2a和第二单元2b的各开关晶体管SWa、SWb进行导通动作，且通过在读取晶体管4a、4b的源极上施加0V来读取晶体管4a、4b进行导通动作。由此，在非易失性存储单元31中，读取晶体管4a与第一位线BLP之间电连接，伴随浮栅FGa的高电位，使SRAM单元30的一个存储节点Ca变成高电位，从而使之恢复到写入有数据的状态。
并且，在非易失性存储单元31中，读取晶体管4b与第二位线BLN之间也电连接，伴随浮栅FGb的低电位，使SRAM单元30的另一存储节点Cb变成低电位，从而可使之恢复到没有写入有数据的状态。并且，在该非易失性存储单元31中，由于能够用垫板批量处理向SRAM单元30进行数据加载，因此，周边电路的控制也能够简化。
(7-5)非易失性存储单元中的数据擦除
并且，在本发明中，根据上述的“(3)数据的擦除动作”的原理，也能够在非易失性存储单元31中擦除数据。在这种情况下，在非易失性存储单元31中，在擦除栅极线EG上可施加12V的擦除电压，在源极线SL、控制栅极线PG上可施加0V。在非易失性存储单元31中，由于仅在连接到擦除栅极线EG的擦除晶体管3a、3b的栅极绝缘膜上施加强电场，因此，可通过擦除晶体管3a、3b的沟道层来抽出浮栅FGa、FGb中的电荷，并用垫板批量处理来进行非易失性存储单元31的数据擦除。
另外，本发明并不限定于本实施方式，在本发明的主要内容范围内可进行各种变形，例如，在图3～图5、图8中，虽然标有写入数据时、擦除数据时、读取数据时等的电压值，但是本发明并不限定于此，也可以适用各种电压值。
并且，虽然在上述实施方式中，对将擦除晶体管3a形成为N型阱，将控制电容器6a形成为不同于该N型阱的N型阱，并且，读取晶体管4a、开关晶体管SWa及编程晶体管5a形成为P型阱的情况进行了说明，但是，本发明并不限定于此，也可以将擦除晶体管3a形成为P型阱，将控制电容器6a形成为不同于该P型阱的P型阱，并且，将读取晶体管4a、开关晶体管SWa及编程晶体管5a形成为N型阱。

Claims (5)

1.一种非易失性半导体存储装置，包括电性绝缘的多个浮栅，和第一位线及第二位线，各所述浮栅构成了单元，其特征在于，
各所述单元包括：读取晶体管，其用于读取相应于所述浮栅内的电荷存在与否的电压；编程晶体管，其向所述浮栅注入电荷；擦除晶体管，其从所述浮栅抽出电荷；控制电容器，其调节所述浮栅的电位，所述浮栅延伸在所述读取晶体管、所述编程晶体管、所述擦除晶体管及所述控制电容器的各活性区域上，
其中，一个所述单元具有所述第一位线通过开关晶体管连接到所述读取晶体管上、所述第二位线直接连接到所述编程晶体管上的结构，
与所述一个单元成对的另一所述单元具有所述第二位线通过开关晶体管连接到所述读取晶体管上、所述第一位线直接连接到所述编程晶体管上的结构。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，在各单元中，
所述擦除晶体管形成为N型阱或者P型阱，所述控制电容器形成为与所述擦除晶体管相同极性的、不同的N型阱或者P型阱，
所述读取晶体管、所述开关晶体管及所述编程晶体管形成为与所述擦除晶体管及所述控制电容器不同极性的P型阱或者N型阱。
3.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，包括：
擦除栅极线，在各所述浮栅上设置的所述擦除晶体管上一律地施加共用的电压；
源极线，在各所述浮栅上设置的所述读取晶体管上一律地施加共用的电压。
4.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，
由所述一个单元和所述另一单元构成一位，
在各所述单元上设置的各所述开关晶体管上分别连接有栅极线，各所述开关晶体管独立地被进行导通截止控制。
5.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，
所述第一位线连接到SRAM单元的一个存储节点上，所述第二位线连接到与所述SRAM单元的所述一个存储节点互补的另一存储节点上，
由所述SRAM单元和、所述一个单元及所述另一单元的两个单元构成一位。
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