TW201322266A

TW201322266A - 使用兩階段源極端偏壓進行反及閘快閃記憶體之低電壓程式化

Info

Publication number: TW201322266A
Application number: TW100142051A
Authority: TW
Inventors: Jyun-Siang Huang; Wen-Jer Tsai; Ping-Hung Tsai
Original assignee: Macronix Int Co Ltd
Priority date: 2011-11-17
Filing date: 2011-11-17
Publication date: 2013-06-01
Also published as: TWI489465B

Abstract

本發明所描述之記憶裝置，包含複數個記憶胞串聯安排於一半導體主體中，例如反及閘串列中，具有複數條字元線。一所選取記憶胞藉由熱載子注入進行程式化。此程式化操作是基於控制介於此反及閘串列中所選取記憶胞的第一側之一第一半導體主體區域與該反及閘串列的該選取記憶胞的第二側之一第二半導體主體區域的載子流動。施加高於熱載子注入能障的程式化電位至所選取記憶胞，且之後通過所選取記憶胞的汲極至源極電壓及所選取記憶胞中的載子流動到達足以支持熱載子注入的階級，其是由與該選取記憶胞鄰接的切換記憶胞及施加至此反及閘串列源極端電壓的調控之組合來控制。

Description

使用兩階段源極端偏壓進行反及閘快閃記憶體之低電壓程式化

本發明係關於快閃記憶體技術，特別是關於在反及閘組態中合適作為低電壓程式化及抹除操作的快閃記憶體。

快閃記憶體是非揮發積體電路記憶體技術的一類。傳統的快閃記憶體使用浮動閘極記憶胞。隨著記憶裝置之密度提升，浮動閘極記憶胞之間逾加靠近，儲存在相鄰浮動閘極中的電荷交互影響即造成問題，因此形成限制，使得採用浮動閘極之快閃記憶體密度無法提升。另一種快閃記憶體所使用之記憶胞稱為電荷捕捉記憶胞，其採用電荷捕捉層取代浮動閘極。電荷捕捉記憶胞係利用電荷捕捉材料，不會如浮動閘極造成個別記憶胞之間的相互影響，並且可以應用於高密度的快閃記憶體。

典型的電荷儲存記憶胞包含一場效電晶體(FET)結構，其中包含由通道所分隔之源極與汲極，以及藉由一電荷儲存結構而與通道分離的閘極，其中該電荷儲存結構包含穿隧介電層、電荷儲存層(浮動閘極或介電層)、與阻障介電層。較早的傳統設計如SONOS裝置，其中源極、汲極與通道形成於矽基材(S)上，穿隧介電層則由氧化矽(O)之上，電荷儲存層由氮化矽形成(N)，阻障介電層由氧化矽(O)形成，而閘極則為多晶矽(S)。

快閃記憶體裝置通常可以使用反及閘(NAND)或是反或閘(NOR)架構來施作，但也可以是其他的架構，包括及閘(AND)架構。此反及閘(NAND)架構特別因為其在資料儲存應用方面的高密度及高速的優點而受到青睞。而反或閘(NOR)架構則是適合於例如是程式法儲存等其他應用上，因為隨機存取是重要的功能需求。在一反及閘(NAND)架構中，程式化過程通常是依賴富勒-諾得漢(FN)穿隧，且需要高電壓，通常是在20伏特數量級，且需要高電壓電晶體來處理。此額外的高電壓電晶體及搭配使用於邏輯和其他資料流的電晶體於同一積體電路中，會造成製程的複雜性增加。如此則會增加此裝置的製造成本。

因此，需要提供一種新的記憶體技術，其可以在反及閘(NAND)架構中利用低電壓即可程式化操作。

此處所描述之記憶裝置，組態為低電壓操作，其包含複數個記憶胞串聯安排於一半導體主體中，例如可以被應用於反及閘陣列的反及閘串列中，具有複數條字元線與對應的記憶胞耦接。控制電路與該複數條位元線及半導體主體耦接，以適合藉由熱載子注入對一所選取記憶胞進行程式化，這些熱載子是使用控制的字元線電壓於一目標記憶胞上，在此稱為切換電壓V-SW。一源極端電壓施加於此串列的一側，其是共同接地或是其他特定電壓以作為源極端電壓。所選取記憶胞在程式化時施加源極端電壓的一側在此稱為"等效源極端"或是"等效源極"。一汲源極端電壓V_D施加於此串列的另一側，其是施加一供應電位在此業界通常稱為V_DD或V_CC，或是其他特定電壓以作為汲極端電壓。所選取記憶胞在程式化時施加汲極端電壓的一側在此稱為"等效汲極端"或是"等效汲極"。為了控制切換記憶胞的電導，在程式化區間的一部分時V-SW設置至一偏壓條件在鄰接目標記憶胞的主體建立一條件以支援足夠熱電場(汲極至源極電壓)且足夠的通道電流於此目標記憶胞中，其中程式化電壓施加至此目標記憶胞，以誘發熱載子注入。使用此程序的熱載子注入可以應用控制電路實施，其於程式化區間實施加一程式化電壓至所選取字元線(與該目標記憶胞對應)，其施加切換電壓V-SW至所選取字元線之等效源極側的鄰接字元線，其施加導通電壓至其他的字元線。

在程式化區間時，此選取字元線藉由一程式化電壓偏壓，其足以克服通道熱載子能障階級。然而，此程式化電壓可以遠小於典型FN程式化所需的電壓。與複數個記憶胞所對應的字元線接收一導通電壓，其是低於程式化電壓以抑制其他記憶胞的干擾。於程式化區間的切換電壓也類似地低於程式化電壓以抑制此切換記憶胞的干擾。

對一反及閘串列實施例，一第一切換開關(接地選擇切換開關或底位元線切換開關)提供於複數個電晶體的一第一端，且一第二切換開關(串列選擇切換開關或頂位元線切換開關)提供於複數個電晶體的一第二端。在此實施例中，控制電路於程式化區間時操作以開啟汲極端的第一及第二切換開關之一且於此程式化區間的一初始部份(此時發生源極端升壓)關閉源極端的第一及第二切換開關之另一者，隨後開啟源極端的切換開關以致能電流於半導體主體中流動。經由選擇線(例如串列選擇線SSL或接地選擇線GSL)源極端的切換開關接收一閘極電壓，而與切換開關連接的位元線或參考線最初設置至小於臨界電壓的一電壓使得該切換開關保持關閉，該臨界電壓高於或低於閘極電壓，且隨後此位元線或參考線的電壓快速減少超過該小於該閘極電壓之臨界電壓至一源極端電位以致能電流流動。

與此複數條字元線平行的選擇線(例如串列選擇線SSL或接地選擇線GSL)可以耦接至第一及第二切換開關。當所選取記憶胞與這些選擇線之一鄰接時，則切換電壓V-SW可以施加至切換開關，而不是記憶胞。替代地，一假字元線可以被加至此串列中，其操作以接收V-SW來對此反及閘串列中的第一或最後記憶胞進行程式化。

在第二複數個記憶胞與相同的複數條字元線耦接，例如一未選取位元線上的一平行反及閘串列，此控制電路可以操作以抑制或防止在未選取串列上的熱載子注入。

本發明也提供一種誘發一反及閘陣列的反及閘串列中之一選取記憶胞熱載子注入以進行程式化的方法，其係根據使用V-SW鄰接所選取記憶胞以造成載子的流動及熱電場。一高於熱載子注入能障階級的程式化電位施加於所選取記憶胞，且然後汲極至源極電壓通過所選取記憶胞且所選取記憶胞中的載子流動到達一足以支持熱載子注入的階級。

本發明還提供一種誘發熱載子注入於一反及閘陣列的一反及閘串列中之一選取記憶胞的方法，以阻擋載子於該反及閘串列的一選取記憶胞的一第一側之一第一半導體主體區域與該反及閘串列的該選取記憶胞的一第二側之一第二半導體主體區域之間流動；於一程式化區間的一初始部分時藉由電容性耦合將該第一半導體主體區域升壓至一升壓電壓階級；及偏壓該第二半導體主體區域至一汲極端電壓階級。於該程式化區間中施加一大於一熱載子注入能障階級的程式化電位至該所選取記憶胞；然後於一程式化區間的一後續部分時藉由將該第二半導體主體區域與一源極端電壓耦接，致能載子自該第二半導體主體區域流動至該所選取記憶胞以導致熱載子產生。

此處所描述之一種創新的程式化機制可以使用熱載子注入以有效地降低程式化電壓。此外，此技術對於記憶一胞閘極的耦合比例(GCR)並不敏感。因此，其可以解決因為記憶胞持續縮小尺寸及密度增加所產生的低閘極耦合比例(GCR)問題。此外，可以使用相對低的字元線電壓，而未選取記憶包的干擾可以被抑制。再者，因為傳統FN操作所需的高電壓可以被消除或是或是使用於較不需要嚴格條件的應用中，在某些實施例中製程也可以被簡化。

本發明之目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述。

本發明實施例搭配以下第1到10圖進行詳細描述。

第1A和1B圖顯示一習知技術反及閘(NAND)架構快閃記憶體的剖面圖，其中顯示複數個介電電荷捕捉快閃記憶胞串聯安排以形成反及閘串列及偏壓供FN穿隧程式化之用。第1A圖顯示一反及閘串列的偏壓，其包括一選取位元線上的目標記憶胞，而第1B圖顯示一反及閘串列上未被選取位元線的偏壓。使用能隙工程SONOS電荷捕捉技術以實施反及閘快閃記憶體的一技術可參閱Lue之美國專利第7315474號，其在此引為參考資料。反及閘串列可以使用許多不同的組態實施，包括鰭形場效電晶體技術、淺溝渠隔離技術、垂直反及閘技術等等。某些垂直反及閘結構的範例，請參閱Kim等人標題為"Non-volatile memory device,method of operating same and method of fabricating the same"的歐洲專利第EP 2048709號。另一種類似的結構係用於浮動閘極記憶胞，使用導電的浮動閘極。

請參閱第1A圖，此記憶胞示形成於一半導體主體10之上。對於n通道記憶胞而言，半導體主體10可以是一隔離之p井，其位於一半導體晶片的深n井區內。替代地，此半導體主體10可以由介電層或是其他材料隔離。某些實施例中也可以使用p通道記憶胞，其中半導體主體的摻雜材料是n型。

複數個快閃記憶胞可以安排成沿著一個與字元線方向正交的位元線方向排列之串列。字元線22-27沿伸通過一些平行的反及閘串列。節點12-18是由半導體主體中的n型區域(對n通道裝置而言)，且作為記憶胞的源/汲極區域。一個由金氧半電晶體形成的第一切換開關具有一閘極於接地選擇線GSL 21中，其連接於具有第一字元線22的對應記憶胞與由半導體主體10中的n型區域形成之一接點11之間。此接點11與共同源極線CS 30連接。一個由金氧半電晶體形成的第二切換開關具有一閘極於串列選擇線SSL 28中，其連接於具有最後字元線27的對應記憶胞與由半導體主體10中的n型區域形成之一接點19之間。此接點19與位元線BL 31連接。在此例示實施例中的第一及第二切換開關是金氧半電晶體，此範例中具有二氧化矽的閘介電層7和8。

在此例示中，為了簡化起見此串列中具有六個記憶胞。在典型的組態中，一個反及閘串列可以包含16、32或更多個記憶胞串聯安排。這些記憶胞所對應的字元線22-27具有電荷捕捉結構9於字元線與半導體主體10中通道區域之間。此記憶胞中的電荷捕捉結構9可以是介電電荷捕捉結構、浮動閘極電荷捕捉結構、或是其他合適作為使用此處所描述技術來程式化的快閃記憶體結構。此外，反及閘快閃結構的實施例中已經開發出沒有接面的樣態，其中節點13-17，且選擇性地包括節點12和18可以自此結構中省略。

第1A圖顯示一習知技術反及閘(NAND)架構快閃記憶體的剖面圖，其中誘發FN穿隧以對與字元線24(目標記憶胞)對應之記憶胞進行程式化的偏壓示意圖。根據此處所顯示的偏壓，接地選擇線GSL偏壓至大約為0V而共同源極線接地，使得與接地選擇線GSL 21對應之第一切換開關是關閉的，且串列選擇線SSL偏壓至約V_CC而所選取位元線也是接地，使得與串列選擇線SSL 28對應之第二切換開關是開啟的。在這些條件下，與反及閘串列相關的區域33中的半導體主體是預充電至約0V。此選取字元線24被偏壓至一高電壓程式化階級V-PGM，在某些實施例中可以高達20伏特的數量級。未選取字元線22、23、25~27被偏壓至一導通電壓V-PASS，其係比V-PGM還小於一個可以抑制此串列中未選取細胞的程式化之電壓。其結果是，電子穿隧進入所選取記憶胞的電荷捕捉結構中。

第1B圖顯示一習知技術反及閘(NAND)架構快閃記憶體的剖面圖，其係對分享第1A圖中字元線22~27之反及閘串列未選取位元線的偏壓示意圖。由圖中可以發現，所有字元線的接地選擇線GSL與串列選擇線SSL皆與第1A圖所示的偏壓相同。類似地，共同源極線30也是接地。然而，未選取的位元線偏壓至約為V_CC的階級。如此會將第二切換開關關閉，其與串列選擇線SSL對應，且將區域35中的半導體主體與未選取的位元線BL 32解除耦接。其結果是，區域35中的半導體主體會由施加至字元線22~27電壓所產生的電容耦合自我壓升，其可以防止足以干擾未選取反及閘串列之記憶胞中電荷捕捉結構的電場形成。根據電容性自我壓升之所謂的遞增步進脈衝程式化(ISSP)操作是業界所熟知的。

第2圖顯示一選取反及閘(NAND)串列的程式化偏壓，其係使用習知技藝之熱載子程式化。

在第2圖中，共同源極線CS 30是接地，且選取的位元線31也是與V_D耦接。接地選擇線GSL 21是耦接到一通過電壓以開啟第一切換開關42，將半導體主體與共同源極線CS30耦接。串列選擇線SSL 28偏壓至一通過電壓而開啟第二切換開關43，且將半導體主體與所選取的位元線31耦接，其係與V_D或是一位元線程式化偏壓耦接。與目標記憶胞40對應的字元線接收程式化脈衝V-PGM。由於此程式化偏壓的結果，一通道電流IPGM在此串列中的半導體主體流動，其完全開啟時是由軌跡55表示。此外，通過目標記憶胞的汲極至源極電壓(區間56)是很小的，沿著此串列的電壓下降分佈由V_D至地顯示於V_CHANNEL圖中的軌跡57。其結果是，此目標記憶胞在程式化區間中與汲極至源極電壓對應的加熱電場是很小的，所以即使此操作方式下的通道電流是足夠高的，但總結下來其熱載子注入卻是緩慢而沒有效率的。因此，對反及閘程式化而言熱載子注入並無法達到一重要程度。

第3圖顯示此處所描述之熱載子注入的程式化偏壓。必須注意的是，對n通道實施例，此熱載子包括電子。對p通道實施例，可以施加類似的偏壓技術以誘發熱電洞注入，其中熱載子包括電洞。此處所描述的實施例係為n通道，但是替代的p通道實施例也可稱為熱載子注入。

在與目標記憶胞40共同源極線CS 30端鄰接之記憶胞41耦接的字元線接收一兩階段切換電壓V-SW，其安排成在程式化區間的一段時導致足以產生有效熱載子注入的條件。在一程式化區間的偏壓條件下，半導體主體10中的區域51藉由將共同源極電壓V_CS至一汲極電壓V_D而被預充電以響應介於接收V-PGM的目標字元線與第一切換開關42之間的所有字元線上之導通電壓V-PASS(汲極端)。半導體主體10中的區域50於此程式化區間的一初始部分時藉由電容性自我壓升及將第二切換開關43關閉被偏壓，且隨後於此程式化區間的一後續部分時經由位元線31施加一源極端電壓且將第二切換開關開啟。在此範例中，此程式化區間的一初始部分及後續部分時施加於汲極端的偏壓藉由於此程式化區間時設定第二切換開關的閘極電壓至V_CC，且施加一變動電壓至位元線31而達成。在此實施例中的變動電壓包括將位元線31電壓設定為約V_CC或是其他小於切換電晶體43臨界電壓V_CC的電壓準位，或是於此程式化區間的一初始部分時高於V_CC，於其間由於導通電壓V-PASS被施加於記憶胞的汲極端造成第二切換電晶體43關閉而半導體主體10中的區域50被升壓。因此，在此程式化區間的後續部分時，位元線31電壓被降低至例如是地的等效源極電壓V_S，其係低於V_D，其開啟第二切換電晶體43而電壓V-PASS(源極端)被耦接至介於目標記憶胞40與第二切換開關43之間的字元線上。此V-PASS(源極端)可以是與V-PASS(汲極端)相同的電壓，或是不同的電壓，端視一特定應用或程式化條件所需。此外，此導通電壓V-PASS可以根據在串列上的位置而改變。

第3圖中也有一示意圖顯示於此程式化區間中電壓準位與沿著串列中位置的關係圖。在此範例中，於此程式化區間中在介於第一切換開關接觸窗11與目標記憶胞40之間的等效汲極區域51之電壓準位，藉由自共同源極線CS 30端經過第一切換開關所施加的電壓V_CS，被設定為約V_D。在此範例中，因為電容性升壓的緣故，於此程式化區間之初始部分(可參考其大致為第3圖中線65的左側)中在介於第二切換電晶體43的接觸窗19與切換記憶胞41之間的等效源極區域50之電壓準位，具有由軌跡63A所代表的電壓準位。因為第二切換開關是關閉的且通過次串列的電壓變動很小，於此程式化區間之初始部分時僅有非常小或是沒有電流通過。因為施加至位元線31電壓下降以及第二切換開關開啟的結果，於此程式化區間之後續部分(可參考其大致為第3圖中線65的右側)中的等效源極區域50之電壓準位，具有由軌跡63B所代表的電壓準位。於此程式化區間之後續部分時，相對較大的壓降通過切換記憶胞41底下的通道區域52。此半導體主體中的電流增加至一程式化電流階級足以有效地支持熱載子注入，其階級由軌跡62所代表，係在完全開啟通道電流階級61與完全關閉通道電流階級60之間。此外，通過切換記憶胞41的通道區域52之壓降，如圖中區域64的V_CHANNEL圖示，吸收了大部分介於程式化之位元線電壓與共同源極線電壓間的壓降，於目標記憶胞40附近產生了熱電場，其支持熱載子注入。

在此範例中，如同此處所示所有的範例反及閘串列，第一及第二切換開關(例如切換電晶體42，43)是利用與此串列中記憶胞串聯的場效電晶體實施。當然也可以視需要而使用其他的切換電路。在第3圖中所示的範例中，此場效電晶體的閘介電層是單層結構，且通常包括氧化矽或是氮摻雜之氧化矽。在其他的實施例中，如圖中所示之串列中切換開關(例如42，43)的場效電晶體，可以使用多層閘介電層，包括與此串列中所有用的電荷捕捉結構相同的閘介電層。此方案可以簡化記憶胞的製程。在如此的實施例中，第一及第二切換開關可以被特性化為"記憶胞"。有需要的話，作為切換開關之場效電晶體的通道長度可以較記憶胞的通道長度更長。因為，與傅勒-諾德漢(FN)穿隧相較，使用此處所描述技術相對低的操作電壓，於程式化一目標記憶胞時此陣列中記憶胞的干擾可以被抑制。此外，因為使用此程式化的方法字元線電壓相較於傳統使用傅勒-諾德漢(FN)穿隧為基礎記憶裝置的反及閘快閃記憶體亦是較低，通過穿隧氧化層的垂直電場也是較小。因為此原因，並不需要使用高電壓驅動裝置，且可靠性也會變得更好。此外，使用浮動閘極裝置，即使記憶胞因元件微縮造成具有較低的閘極耦合率，也不會因為如此低的閘極耦合率而大幅降低程式化速度。同時，因為使用低電壓裝置的結果，製程可以省略非常高電壓裝置而變得簡化。

一種在操作時誘發熱載子注入一目標記憶胞中的方法係藉由施加一切換字元線電壓以控制於目標記憶胞源極端切換記憶胞電導。此電導被控制使得足以關閉切換記憶胞中的電流而可以將反及閘串列分隔成兩個區域，包括一等效源極區域及一等效汲極區域。在等效源極區域及等效汲極區域的電壓降是很小的。其結果是，所施加的位元線電壓大部份通過此切換記憶胞。此外，電導足以開啟此小量但是足夠的電流可以流經過此切換記憶胞和目標記憶胞，其中載子被加熱且注入此目標記憶胞的電荷捕捉結構中。

於程式化區間當電流需要在串列上被致能時，在選取位元線及共同源極線上的電壓應該高到足以誘發目標記憶胞中的熱載子加熱電場。施加在接地選擇線及串列選擇線上的電壓應該高到足以完全導通選取位元線及共同源極線的電壓。施加在接地選擇線及串列選擇線上的電壓可以是不同的。類似地，施加在未選取字元線上的電壓應該高到足以完全導通施加在選取位元線及共同源極線的電壓。必須注意的是在等效源極端的導通電壓與在等效汲極端的導通電壓可以是不同的。類似地，假如有必要的話其可以在沿著串列長度上改變。對與即將被程式化記憶胞對應的字元線而言，所施加的程式化電壓應該高到足以導致電子注入。於程式化操作時，在切換字元線上的電壓應該落在一操作範圍內使得目標記憶胞中的汲極至源極電壓和程式化電流高到足以產生熱載子注入。在一特定應用時的電壓範圍可以由實驗或是模擬技術來決定。

第4圖顯示四個反及閘串列101、102、103、104的佈局圖，其分別經由串列選擇電晶體(如112)和接地選擇電晶體(如111)而與各自的位元線BL-1到BL-4和一個共同源極線CS 105耦接。為了說明的目的起見，此處所示之偏壓電壓係程式化此反及閘串列101對應字元線WL(i)的一目標記憶胞100。第一切換開關電晶體111由接地選擇線GSL上的導通偏壓例如V-GSL以經過共同源極線CS 105將反及閘串列等效源極端預充電至地。第二切換開關電晶體112被偏壓至例如約為V_CC的閘極電壓，而位元線電壓在此程式化區間之初始及後續部分時被偏壓至之前所描述過的一般。對應字元線WL(i-1)的切換記憶胞113係鄰接目標記憶胞100。因此，字元線WL(i-1)於程式化區間時接收V-SW。

也可以使用替代地偏壓安排及陣列組態。第4圖顯示代表性地實施方式，其牽涉到偏壓使得此反及閘陣列中的電流流動是自所選取記憶胞(低電壓)至共同源極線(較高電壓)。或是替代地，此等效源極和等效汲極端偏壓可以被交換。

根據一種抑制未選取記憶胞干擾的技術，此未選取位元線被設定於一接地或是接近地的位元線電壓，使得在此未選取位元線上的電流流動是有限的且不足以將分享具有目標記憶胞的字元線WL(i)之記憶胞程式化。必須注意的是，當一目標記憶胞於第一字元線WL(1)上，此串列選擇線SSL可以用來施加一切換電壓V-SW，其是適合作為切換電晶體112而不是記憶胞操作之用。替代地，可以使用如圖中所示的一假字元線放置於字元線WL(0)與切換電晶體112之間。

第5圖顯示第4圖操作時偏壓電壓的一範例時序示意圖。未選取位元線(例如BL-2)及共同源極線CS在此區間中被偏壓至地。接地選擇線GSL與大約10V耦接。此外，在此範例中未選取字元線的等效源極和等效汲極端兩者與大約10V耦接。源極選擇字元線SSL與大約V_CC的一電壓耦接。選取位元線(BL-1)在此程式化區間初始部分中與V_CC或是接近的一個電壓階級(例如源極選擇字元線SSL的階級)耦接，而隨後於此程式化區間後續部分中快速降至約為地的電位(例如線500的右側)。選取字元線在此範例的程式化區間中接收一約為14V的程式化脈衝。切換電壓V-SW則設定為足以提供電流的準位而同時維持一熱電場。

當位元線的電壓準位下降足夠可以導致源極選擇SSL切換開關開啟時，電流開始在此反及閘串列中流動且隨後抵達由施加於此切換記憶胞上的電壓V-SWL調變的準位，且其足夠誘發熱載子注入。

請參考以下的表格為抹除操作的代表性偏壓準位範圍。

第6圖顯示根據本發明之一第二替代實施技術以抑制未選取串列上記憶胞干擾的偏壓條件。因此，第6圖是一電路示意圖，其顯示兩個反及閘串列101、102分別經由串列選擇電晶體和接地選擇電晶體而與各自的位元線BL-1、BL-2和一個共同源極線CS 105耦接的佈局圖。此處所示的偏壓條件是對反及閘串列101中一對應字元線WL(i)的目標記憶胞100程式化。第一切換開關電晶體111經過共同源極線CS 105偏壓至一汲極端電壓準位(即V_CS設定為V_D)而與反及閘串列耦合。第二切換開關電晶體112由串列選擇線上的串列選擇線上的V_CC及選取位元線BL-1上的兩階段電壓，將反及閘串列的頂端與所選取位元線BL-1耦合。對應字元線WL(i-1)的切換記憶胞113係鄰接目標記憶胞100的等效源極端。因此，字元線WL(i-1)於程式化區間時接收V-SW以支持此熱載子注入程式化區間。未選取位元線與低於V_CC的V_CS耦接，使得等效源極和等效汲極區域兩者經由未選取位元線BL-2及共同源極線CS 105被偏壓至一共同電壓。

第7圖顯示根據本發明之一第三替代實施技術以抑制未選取串列上記憶胞干擾的偏壓條件。與字元線WL(i)對應的目標記憶胞接收此程式化電位。切換電壓被施加於反及閘串列位元線端的字元線WL(i-1)。來自選取位元線之偏壓電壓用來在此程式化區間的第二部分時建立反及閘串列介於串列選擇切換開關(例如切換電晶體112)與目標記憶胞100之間的等效源極區域。切換記憶胞113接收切換電壓其供應切換記憶胞的電導以產生之前所描述的熱載子注入條件。未選取位元線接收供應電位，例如是V_CC，其於程式化區間中保持一個定值以防止電流流動，且導致反及閘串列的等效源極端的自我壓升，因此，抑制此未選取串列的干擾。

當此進行程式化的目標記憶胞是反及閘串列中的第一個記憶胞時，與接地選擇線相鄰，造成沒有記憶胞鄰接於目標記憶胞之等效源極端而可以作為切換記憶胞。相對的，當此進行程式化的目標記憶胞是反及閘串列中的最後一個記憶胞時，與串列選擇線相鄰，且此串列偏壓以使得等效源極端在上方，再次造成沒有記憶胞鄰接於目標記憶胞之等效源極端而可以作為切換記憶胞。在這些情況下，串列選擇線或接地選擇線可以在合適偏壓下以作為記憶胞的方式來控制半導體主體的電導。在替代實施例中，可以使用假字元線。

第8圖顯示類似於第3圖之字元線和一反及閘陣列源-汲極串列的簡要佈局圖，除此之外還額外加上頂部假字元線TDWL鄰接串列選擇線SSL。如圖所示，源汲極串列500~503是垂直延伸於頁面上。水平導線位於源汲極串列500~503之上。這些水平導線包括串列選擇線SSL、頂部假字元線TDWL及字元線WL(0)到WL(N-1)。此外水平導線還包括接地選擇線GSL和共同源極線CS。在串列上端的假字元線可以如同之前所描述的在熱載子注入程式化時作為控制一假記憶胞之用。

第9圖顯示安排成虛擬接地反及閘架構中七個反及閘串列201~207的佈局圖。在此處所描述的虛擬接地反及閘架構中，位元線同時作為與感測放大器耦接的位元線及與參考電壓源耦接的參考線，係取決於所存取的行位置。此反及閘串列由頂位元線選擇電晶體BLT及底位元線選擇電晶體BLB而與對應的一組位元線BL-1到BL-8耦接。為了說明起見，圖中所示的偏壓為將反及閘串列204中與字元線WL(i)對應的一目標記憶胞300程式化之偏壓。第一切換開關電晶體301由底位元線選擇電晶體BLB上的V_CC偏壓以致能兩階段的操作，其會經由位元線BL-5將兩階段位元線電壓施加至反及閘串列204。第二切換開關電晶體302由頂位元線選擇電晶體BLT上的V-PASS偏壓以將反及閘串列204與位元線BL-4耦接，BL-4是偏壓至如同上述般的共同源極電壓V_CS(例如一源極端電壓V_D)。於反及閘串列204左側的所有位元線BL-1到BL-3皆被偏壓至V_CS。於反及閘串列204右側的所有位元線BL-6到BL-8皆被偏壓至地。對應字元線WL(i+1)的切換記憶胞304係鄰接目標記憶胞300。因此，字元線WL(i+1)接收V-SW。半導體主體中的區域310被偏壓至等效汲極電壓(例如第4、6及7圖實施例中的V_CS)，因此設置反及閘串列204的等效汲極區域。在右側未選取的位元線上，等效汲極區域和源極區域312和313藉由位元線BL-5到BL-8被偏壓至地以避免此串列上的記憶胞受到干擾。在左側未選取的位元線上，區域314和315被耦接至相對高的電壓(例如位元線BL-1到BL-3上的V_CS)以避免此串列上的記憶胞受到干擾。因此，當此切換記憶胞304接收一切換電壓且位元線BL-5上的位元線電壓在程式化區間的一部分時降低以致產生熱載子注入，目標記憶胞300會由熱載子注入程式化，而此陣列中的其他記憶胞不會受到干擾。

第10圖顯示積體電路的簡化示意圖，其使用此處所描述之熱載子注入程式化的反及閘快閃記憶體。此積體電路810包括使用電荷捕捉或是浮動閘極記憶胞的一記憶體陣列812，其形成於舉例而言，一半導體基板之上。字元線(列)接地選擇及串列選擇解碼器(包括合適的驅動器)814與複數條字元線816、串列選擇線、和接地選擇線耦接且電性溝通，且沿著記憶陣列812的列方向排列。位元線(行)解碼器及驅動器818與複數條位元線820電性溝通且沿著記憶陣列812的行方向排列，以自陣列812的記憶胞讀取資料或寫入資料至其中。選擇性地，提供一共同源極線解碼器819以支援一個分享字元線及位元線安排，其可使用於例如是三維記憶體架構中。位址係由匯流排822提供給字元線及串列選擇解碼器814與位元線解碼器818。方塊824中的感測放大器與資料輸入結構，包括讀取、程式化及抹除模式的電流源，經由資料匯流排826與位元線解碼器818耦接。資料由積體電路810上的輸入/輸出埠提供給資料輸入線828，或者由積體電路810其他內部/外部的資料源，輸入至方塊824中的資料輸入結構。其他電路830係包含於積體電路810之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由陣列所支援的系統單晶片功能。資料由方塊824中的感測放大器，經由資料輸出線832，提供至積體電路810，或提供至積體電路810內部/外部的其他資料終端。

在本實施例中所使用的控制器834，使用了偏壓調整狀態機構，控制了偏壓調整供應電壓及電流源836的應用，例如讀取、程式化、抹除、抹除確認以及程式化確認電壓或電流施加於字元線或位元線上，並使用存取控制流程控制了字元線/源極線的操作。該控制器也應用切換序列來誘發此處所描述之熱載子程式化。控制器834可以使用業界所熟知的特殊功能邏輯電路來實施。在替代實施例中，該控制器834包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器834係由特殊目的邏輯電路與通用目的處理器組合而成。此控制器834可以組態為實施一種誘發熱載子注入於一反及閘陣列的一反及閘串列中之一選取記憶胞的方法，包含：藉由施加一切換電壓至鄰接該所選取字元線的一字元線控制該反及閘串列的電導，以誘發等效源極於該反及閘串列的一選取記憶胞的一側之一第一半導體主體區域中及誘發等效汲極於該反及閘串列的該選取記憶胞的另一側之一第二半導體主體區域中；於一程式化區間的一初始部分時浮接該第一半導體主體區域，且於該程式化區間的一後續部分時偏壓該第一半導體主體區域至一源極端電壓；偏壓該第二半導體主體區域至一汲極端電壓；以及於該程式化區間時施加一大於一熱載子注入能障階級的程式化電位至該所選取記憶胞。

其中反及閘陣列中的反及閘串列實施例包括一第一切換開關介於此反及閘串列的一第一端與位元線或參考線之間，及一第二切換開關介於此反及閘串列的一第二端與位元線或參考線之間，其中該偏壓包括開啟包括此反及閘串列的選取記憶胞之第一切換開關，及經由此第一切換開關施加汲極端電壓至此第一半導體主體區域，且開啟包括此反及閘串列的選取記憶胞之第二切換開關，及經由此第二切換開關施加源極端電壓至此第二半導體主體區域。

替代地，其中反及閘陣列中的反及閘串列實施例包括一第一切換開關介於此反及閘串列的一第一端與位元線或參考線之間，及一第二切換開關介於此反及閘串列的一第二端與位元線或參考線之間，其中該偏壓包括開啟包括此反及閘串列的選取記憶胞之第一切換開關，及經由此第一切換開關施加源極端電壓至此第一半導體主體區域，且開啟包括此反及閘串列的選取記憶胞之第二切換開關，及經由此第二切換開關施加汲極端電壓至此第二半導體主體區域。

此控制器834可以組態為藉由關閉至少一未選取反及閘串列上的第一或第二切換開關之一者實施一偏壓操作以防止程式化干擾。此外，此控制器834也可以組態為藉由開啟至少一未選取反及閘串列上的第一及第二切換開關實施一偏壓操作以防止程式化干擾。

在與本發明相關的美國專利申請案12/898,979和12/797,994的描述中，在此引為參考資料，描述了此反及閘串列熱載子注入操作之其他的偏壓方案，其係根據切換記憶胞的使用及通道電流的調變。某些方案中也使用以建立等效源極和汲極電壓。某些方案則使用直接施加的源極和汲極電壓。某些方案則使用動態或掃描電壓V-SW施加至切換記憶胞。

此處所描述之程式化方法包括使用共同源極架構應用至傳統的反及閘陣列中，及具有虛擬接地型態架構之修改後的反及閘陣列中。對每一種陣列型態，程式化可以藉由電流在第一及第二方向流動而達成。根據第一電流方向，等效汲極係位於反及閘串列的上方部分，且等效源極係位於下方部分。對於第二電流方向，等效源極係位於反及閘串列的上方部分，且等效汲極係位於下方部分。

一種新的反極閘快閃記憶體程式化方法被提供，其因為較低操作電壓而抑制程式化干擾。一種新的程式化根據使用切換電位以達成熱載子注入而可使用較低的操作電壓。此較低操作電壓的結果是，此積體電路上的驅動電路可以僅使用單一MOSFET製程來實施，而不需要額外的高電壓MOSFET製程。

此外，此程式化方法的字元線電壓也使低於傳統反及閘快閃記憶體FN程式化所需。因此，也不需要非常高電壓的驅動裝置。此外，此通過反及閘快閃記憶體中穿隧氧化層的垂直電場也小於FN程式化所需。因為所需的較低電場，裝置的可靠性也被提升。

更進一步，較傳統FN操作所需為低的程式化及導通VPASS電壓導致字元線層間介電層的電壓降低，且因此減少了字元線層間介電層因為字元線間距縮小而產生的崩潰問題。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

7、8．．．閘介電層

9．．．電荷捕捉結構

10．．．半導體主體

11、19．．．接點

12~18．．．節點

21．．．接地選擇線GSL

22~27．．．字元線

28．．．串列選擇線SSL

30、105．．．共同源極線CS

31．．．位元線

32．．．未選取位元線

33、35．．．與反及閘串列相關的半導體主體區域

100、156、300、320、400、420．．．目標記憶胞

113、114、155、304、324．．．切換記憶胞

42．．．第一切換開關

43．．．第二切換開關

50．．．等效源極區域

51．．．等效汲極區域

52．．．通道區域

101、102、103、104、201~207．．．反及閘串列

105．．．共同源極線CS

111．．．接地選擇電晶體

112．．．串列選擇電晶體

301、321．．．第一切換電晶體

302、322．．．第二切換電晶體

310、314、315．．．半導體主體中的區域

312．．．等效源極區域

313．．．等效汲極區域

500~503．．．源/汲極串列

810．．．積體電路

812．．．反及閘快閃記憶體(例如三維)

814．．．字元線/串列選擇及接地選擇解碼器與驅動器

816．．．字元線

818．．．位元線解碼器

819．．．共同源極線解碼器

820．．．位元線

822、826．．．匯流排

824．．．感測放大器/資料輸入結構

830．．．其他電路

834．．．熱載子注入程式化及FN抹除控制器

836．．．偏壓調整供應電壓

828．．．資料輸入線

832．．．資料輸出線

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：

第1A和1B圖顯示一習知FN穿隧程式化技術之一選取反及閘串列及一非選取反及閘串列的簡要剖面圖。

第2圖顯示一選取反及閘(NAND)串列的簡要剖面圖及其通道電流與程式化偏壓關係圖，顯示使用習知技藝方案在反及閘(NAND)串列中嘗試誘發熱載子注入程式化所遭遇的問題。

第3圖顯示一選取反及閘(NAND)串列的簡要剖面圖及其通道電流與程式化偏壓關係圖，顯示此處所描述之於一反及閘串列中誘發熱載子注入的程式化偏壓條件。

第4圖顯示使用此處所描述之程式化偏壓操作的一共同源極型態的反及閘型態記憶陣列之佈局圖，其具有第一種偏壓條件以抑制干擾。

第5圖顯示此處所描述之熱載子注入程式化操作時位元線及字元線偏壓電壓的一範例時序示意圖。

第6圖顯示使用此處所描述之程式化偏壓操作的一共同源極型態的反及閘型態記憶陣列之佈局圖，其具有第二種偏壓條件以抑制干擾。

第7圖顯示使用此處所描述之程式化偏壓操作的一共同源極型態的反及閘型態記憶陣列之佈局圖，其具有第三種偏壓條件以抑制干擾。

第8圖顯示具有假字元線鄰接反及閘串列兩端之一反及閘陣列的簡化佈局示意圖。

第9圖顯示虛擬接地反及閘型態記憶陣列進行程式化操作時的示意圖，其使用此處所描述之程式化偏壓條件。

第10圖顯示積體電路的方塊示意圖，其使用本發明實施例的記憶胞及偏壓電路。

11、19．．．接點

21．．．接地選擇線GSL

28．．．串列選擇線SSL

30．．．共同源極線CS

31．．．位元線

40．．．目標記憶胞

41．．．切換記憶胞

42．．．第一切換開關

43．．．第二切換開關

50．．．等效源極區域

51．．．等效汲極區域

52．．．通道區域

Claims

一種記憶體，包含：複數個記憶胞串聯安排於一半導體主體中；複數條字元線，該複數條字元線中的字元線與對應之該複數個記憶胞中的記憶胞耦接；以及控制電路與該複數條位元線耦接，以適合利用下列步驟對一所選取字元線對應之該複數個記憶胞中的一選取記憶胞進行程式化：於一程式化區間時偏壓該複數個記憶胞的第一及第二側之一至一汲極端電壓，且偏壓該第一及第二側之另一者至一源極端電壓以控制該程式化區間時的電導；於該程式化區間時施加汲極端導通電壓至介於該所選取字元線與該第一及第二側之一者之間的字元線；於該程式化區間時施加源極端導通電壓至介於該所選取字元線與該第一及第二側之另一者之間的字元線；於該程式化區間時施加一程式化電壓至該所選取字元線；以及於該程式化區間時施加一切換電壓至與該所選取字元線及與該所選取字元線鄰接的對應選取記憶胞及選取的記憶胞。
如申請專利範圍第1項所述之記憶體，其中該源極端導通電壓於該程式化區間時會變動，使得於該程式化區間的一部分時熱載子注入發生在該所選取記憶胞以設置該所選取記憶胞至一程式化臨界階級。
如申請專利範圍第1項所述之記憶體，其中該偏壓該第一及第二側之另一者至一源極端電壓的步驟包括於該程式化區間中的一段時間施加一快速減少的電壓。
如申請專利範圍第1項所述之記憶體，更包括一第一切換電晶體(GSL)於一參考線與該複數個記憶胞的該第一側之間，及一第二切換電晶體(SSL)於一第一位元線與該複數個記憶胞的該第二側之間，且其中該偏壓該第一及第二側之另一者至一源極端電壓包含設置該源極端電壓至一初始階級，其小於一臨界電壓，該臨界電壓高於或低於施加至該第一及第二切換電晶體之對應一者的閘極電壓源極端電壓，使得該對應切換電晶體於該程式化區間中的一初始部分時保持關閉，且將該源極端電壓於該程式化區間中的一後續部分時自該初始階級快速減少至一個或多個超過該小於該閘極電壓之臨界電壓的階級，使得該對應切換電晶體於該程式化區間中開啟。
如申請專利範圍第1項所述之記憶體，其中該複數個記憶胞安排成一反及閘串列。
如申請專利範圍第1項所述之記憶體，更包括一第一切換電晶體(GSL)於一參考線與該複數個記憶胞的該第一側之間，及一第二切換電晶體(SSL)於一第一位元線與該複數個記憶胞的該第二側之間，且其中該控制電路於該程式化區間中開啟該第一切換電晶體，且於該程式化區間中的一初始部分後開啟該第二切換電晶體。
如申請專利範圍第6項所述之記憶體，更包括第二複數個記憶胞與該複數條字元線耦接，且其中該控制電路經由該第一位元線施加該源極端電壓至該複數個記憶胞的該第二側，經由該參考線施加該汲極端電壓至該複數個記憶胞的該第一側，且至少於該程式化區間中的該初始部分時經由該第二位元線施加一與地電壓相同或接近的電壓至該第二複數個記憶胞的該第二側以抑制熱載子注入。
如申請專利範圍第6項所述之記憶體，更包括第二複數個記憶胞與該複數條字元線耦接，且其中該控制電路經由該第一位元線施加該源極端電壓至該複數個記憶胞的該第二側，經由該參考線施加該汲極端電壓至該複數個記憶胞的該第一側，且經由該第二位元線施加一與汲極端電壓相同或接近的電壓至該第二複數個記憶胞的該第二側以抑制熱載子注入。
如申請專利範圍第1項所述之記憶體，更包括：一第一切換電晶體(GSL)於一參考線與該複數個記憶胞的該第一側之間，及一第二切換電晶體(SSL)於一第一位元線與該複數個記憶胞的該第二側之間；以及第二複數個記憶胞與該複數條字元線耦接，一對應的第一切換電晶體於該參考線與該第二複數個記憶胞的一第一側之間，及一對應的第二切換電晶體於一第二位元線與該第二複數個記憶胞的一第二側之間；其中該偏壓該第一及第二側之另一者至一源極端電壓包含設置該源極端電壓至一初始階級，其小於一臨界電壓，該臨界電壓高於或低於施加至該第一及第二切換電晶體之對應一者的閘極電壓，使得該對應切換電晶體於該程式化區間中的一初始部分時保持關閉，且將該源極端電壓於該程式化區間中的一後續部分時自該初始階級快速減少至一超過該小於該閘極電壓之臨界電壓，使得該對應切換電晶體於該程式化區間中開啟；以及其中該控制電路於該程式化區間時經由該第二位元線施加一個與該初始階級相同或接近的電壓至該第二複數個記憶胞的該第二側以抑制熱載子注入。
如申請專利範圍第1項所述之記憶體，更包括第二複數個記憶胞與該複數條字元線耦接及一第二位元線，且其中該控制電路抑制該第二複數個記憶胞的熱載子注入。
如申請專利範圍第1項所述之記憶體，其中該複數個記憶胞安排成一共同源極反及閘快閃記憶體陣列。
如申請專利範圍第1項所述之記憶體，其中該複數個記憶胞安排成一虛擬接地反及閘快閃記憶體陣列。
一種記憶體，包含：一反及閘串列包含複數個記憶胞串聯安排於一半導體主體中；複數條字元線，該複數條字元線中的字元線與對應之該複數個記憶胞中的記憶胞耦接；以及控制電路與該複數條字元線耦接，以適合利用下列步驟對一所選取字元線對應之該複數個記憶胞中的一選取記憶胞進行程式化：藉由施加一切換電壓至與該所選取字元線鄰接的一字元線控制該反及閘串列的電導，以誘發等效源極於該反及閘串列的一選取記憶胞的一側之一第一半導體主體區域中及誘發等效汲極於該反及閘串列的該選取記憶胞的另一側之一第二半導體主體區域中；於一程式化區間的一初始部分時浮接該第一半導體主體區域，且於該程式化區間的一後續部分時偏壓該第一半導體主體區域至一源極端電壓；偏壓該第二半導體主體區域至一汲極端電壓；以及於該程式化區間時施加一大於一熱載子注入能障階級的程式化電位至該所選取記憶胞。
一種誘發熱載子注入於一反及閘陣列的一反及閘串列中之一選取記憶胞的方法，包含：藉由施加一切換電壓至與該所選取字元線鄰接的一字元線控制該反及閘串列的電導，以誘發等效源極於該反及閘串列的一選取記憶胞的一側之一第一半導體主體區域中及誘發等效汲極於該反及閘串列的該選取記憶胞的另一側之一第二半導體主體區域中；於一程式化區間的一初始部分時浮接該第一半導體主體區域，且於該程式化區間的一後續部分時且偏壓該第一半導體主體區域至一源源極端電壓；偏壓該第二半導體主體區域至一汲極端電壓；以及於該程式化區間時施加一大於一熱載子注入能障階級的程式化電位至該所選取記憶胞。
如申請專利範圍第14項所述之方法，其中該反及閘陣列中的該反及閘串列包括一第一切換電晶體於一位元線或參考線與該反及閘串列的一第一側之間，及一第二切換電晶體於一位元線或參考線與該反及閘串列的一第二側之間，且其中：偏壓該第二半導體主體區域至一汲極端電壓包括開啟該反及閘串列中的該第一切換電晶體包括該選取記憶胞及經由該第一切換電晶體施加該汲極端電壓至該反及閘串列的該第一側；浮接該第一半導體主體區域包括保持該第二切換電晶體關閉，其係藉由設置對應的該位元線或參考線至一初始電壓及設置該第二切換電晶體至一閘極電壓，使得該第二切換電晶體於該程式化區間的該初始部分時關閉；以及偏壓該第一半導體主體區域包括施加一降低的電壓至對應的該位元線或參考線，使得該第二切換電晶體於該程式化區間的該後續部分時開啟。
如申請專利範圍第14項所述之方法，包括於至少一未選取反及閘串列中抑制熱載子注入。
一種記憶體，包含：一反及閘串列包含複數個記憶胞串聯安排於一半導體主體中；複數條字元線，該複數條字元線中的字元線與對應之該複數個記憶胞中的記憶胞耦接；以及控制電路與該複數條字元線耦接，以適合利用下列步驟對一所選取字元線對應之該複數個記憶胞中的一選取記憶胞進行程式化：阻擋載子於該反及閘串列的一選取記憶胞的一第一側之一第一半導體主體區域與該反及閘串列的該選取記憶胞的一第二側之一第二半導體主體區域之間流動；藉由電容性耦合將該第一半導體主體區域升壓至一升壓電壓階級；偏壓該第二半導體主體區域至一汲極端電壓階級；施加一大於一熱載子注入能障階級的程式化電位至該所選取記憶胞；以及藉由將該第二半導體主體區域與一源極端電壓耦接，致能載子自該第二半導體主體區域流動至該所選取記憶胞以導致熱載子產生。
一種誘發熱載子注入於一反及閘陣列的一反及閘串列中之一選取記憶胞的方法，包含：阻擋載子於該反及閘串列的一選取記憶胞的一第一側之一第一半導體主體區域與該反及閘串列的該選取記憶胞的一第二側之一第二半導體主體區域之間流動；於一程式化區間的一初始部分時藉由電容性耦合將該第一半導體主體區域升壓至一升壓電壓階級；偏壓該第二半導體主體區域至一汲極端電壓階級；於該程式化區間中施加一大於一熱載子注入能障階級的程式化電位至該所選取記憶胞；以及於一程式化區間的一後續部分時藉由將該第二半導體主體區域與一源極端電壓耦接，致能載子自該第二半導體主體區域流動至該所選取記憶胞以導致熱載子產生。
如申請專利範圍第18項所述之方法，包括施加一切換電壓至該反及閘串列中與該所選取記憶胞鄰接的一記憶胞。
如申請專利範圍第18項所述之方法，其中該反及閘陣列中的該反及閘串列包括一第一切換開關於一位元線或參考線與該反及閘串列的一第一側之間，及一第二切換開關於一位元線或參考線與該反及閘串列的一第二側之間，且其中該升壓包括：開啟該反及閘串列中的該第一切換開關包括該選取記憶胞與該第一半導體主體區域隔離，且施加一導通電壓至與該反及閘串列的該所選取記憶胞之該第一側耦接的字元線，而開啟該第二切換開關包括經由該第二切換開關施加該汲極端電壓至該第二半導體主體區域；以及其中該致能包括開啟該第一切換開關。
如申請專利範圍第18項所述之方法，其中該第一切換開關包括一切換電晶體，且包括施加一閘極電壓至該切換電晶體的閘極且設置該源極端電壓至一初始階級，其小於一臨界電壓，該臨界電壓高於或低於施加至該切換電晶體的該閘極電壓，使得該對應切換電晶體於該程式化區間中的一初始部分時保持關閉，且將該源極端電壓於該程式化區間中的一後續部分時自該初始階級快速減少至一超過該小於該閘極電壓之臨界電壓。
如申請專利範圍第18項所述之方法，包括於至少一未選取反及閘串列中抑制熱載子注入。