TWI722755B

TWI722755B - 非揮發性記憶體與其操作方法

Info

Publication number: TWI722755B
Application number: TW109100497A
Authority: TW
Inventors: 葉騰豪; 呂函庭; 劉逸青
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-01-07
Filing date: 2020-01-07
Publication date: 2021-03-21
Also published as: TW202127452A

Abstract

本揭示內容關於一種非揮發性記憶體與其操作方法。非揮發性記憶體包含多個記憶體單元串列、多個位元開關、記憶體操作電路及多個源極開關。該些位元開關電性連接於該些記憶體單元串列。記憶體操作電路電性連接於該些位元開關，用以傳送寫入訊號至記憶體單元串列。該些源極開關電性連接於記憶體單元串列，使得記憶體單元串列經由源極開關接收偏壓訊號。在寫入階段中，當位元開關中的第一位元開關導通，使得第一記憶體單元串列透過第一位元開關接收寫入訊號時，電性連接於其他記憶體單元串列的該些源極開關將導通。

Description

非揮發性記憶體與其操作方法

本揭示內容關於一種非揮發性記憶體及操作方法，特別是關於一種三維記憶體裝置及其操作方法。

在平面非揮發性記憶體的製程工藝已逐漸接近微型化之極限的情況下，為了更有效率地增加非揮發性記憶體的單位面積容量，三維非揮發性記憶體逐漸受到業界重視。三維非揮發性記憶體具有許多層堆疊結構，可達到更高的儲存容量，更具有優異的電子特性，例如具有良好的資料保存可靠性和操作速度。

本揭示內容之一態樣為一種非揮發性記憶體，包含記憶體單元陣列、多個位元開關、記憶體操作電路及多個源極開關。記憶體單元陣列包含多個記憶體單元串列。位元開關電性連接記憶體單元串列。記憶體操作電路電性連接位元開關，並用以在寫入階段經由位元開關傳送寫入訊號至記憶體單元陣列。源極開關電性連接記憶體單元串列。記憶體單元串列中至少一者係用以經由源極開關中至少一者接收偏壓訊號。在寫入階段時，當位元開關中之一第一位元開關導通，使得記憶體單元串列中之第一記憶體單元串列經由第一位元開關接收寫入訊號時，電性連接於其他記憶體單元串列的源極開關將導通。

本揭示內容之另一態樣為一種非揮發性記憶體之操作方法，包含下列步驟：在寫入階段，導通第一位元開關，使得寫入訊號經由第一位元開關及第一位元線被輸入至第一記憶體單元串列中之第一記憶體單元。關斷第一源極開關，使得第一記憶體單元串列與偏壓電路之間形成斷路，且第一記憶體單元串列中之第一位元線及第一源極線透過第一記憶體單元保持相同電位。

本揭示內容之又一態樣為一種非揮發性記憶體，包含記憶體單元陣列、多個位元開關、記憶體操作電路及多個源極開關。記憶體單元陣列包含多個記憶體單元串列。位元開關電性連接記憶體單元串列。記憶體操作電路電性連接位元開關，並用以在寫入階段經由位元開關傳送寫入訊號至記憶體單元陣列。源極開關電性連接記憶體單元串列。記憶體單元串列中至少一者係用以經由源極開關中至少一者接收偏壓訊號。在寫入階段時，當位元開關中之第一位元開關導通，使得記憶體單元串列中之第一記憶體單元串列接收寫入訊號時，源極開關中電性連接於第一記憶體單元串列的第一源極開關將關斷。

據此，由於非揮發性記憶體係分別透過不同路徑與開關傳遞寫入訊號及偏壓訊號，故能使每個記憶體單元串列中的位元線與源極線皆維持於相同的電位，以確保非揮發性記憶體在讀寫時的正確。

X‧‧‧通道單元

X1‧‧‧摻雜部

X2‧‧‧摻雜部

Y‧‧‧記憶層

Y1‧‧‧氧化層

Y2‧‧‧導電層

CH‧‧‧通道

100‧‧‧非揮發性記憶體

200‧‧‧非揮發性記憶體

A‧‧‧記憶體單元陣列

A1~An‧‧‧記憶體單元串列

M21~M2n‧‧‧記憶體單元

M31~M3n‧‧‧記憶體單元

Mn1~Mnn‧‧‧記憶體單元

BT1~BTn‧‧‧位元開關

ST1~STn‧‧‧源極開關

BL1~BLn‧‧‧位元線

SL1~SLn‧‧‧源極線

WL1~WLn‧‧‧字元線

GBL‧‧‧共同位元線

CSL‧‧‧共同源極線

110‧‧‧記憶體操作電路

111‧‧‧暫存電路

112‧‧‧緩衝電路

113‧‧‧放大電路

120‧‧‧偏壓電路

V_CSL‧‧‧偏壓訊號

Sr‧‧‧寫入訊號

Vbl‧‧‧位元線電壓

Vwl‧‧‧字元線電壓

Vsl‧‧‧源極線電壓

S401~S408‧‧‧步驟

第1A圖為根據本揭示內容之部分實施例所繪示的非揮發性記憶體的示意圖。

第1B圖為根據本揭示內容之部分實施例所繪示的非揮發性記憶體的等效電路示意圖。

第2圖為根據本揭示內容之部分實施例所繪示的非揮發性記憶體的示意圖。

第3A~3E圖為根據本揭示內容之部分實施例所繪示的非揮發性記憶體的運作狀態示意圖。

第4圖為根據本揭示內容之部分實施例所繪示的非揮發性記憶體的操作方法示意圖。

第5A圖為對應於寫入目標的記憶體單元串列中的電位檢測圖。

第5B圖為非對應於寫入目標的記憶體單元串列中的電位檢測圖。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

於本文中，當一元件被稱為「連接」或「電性連接」時，可指「電性連接」或「電性電性連接」。「連接」或「電性連接」亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用「第一」、「第二」、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本發明。

本揭示內容關於一種非揮發性記憶體及其操作方法。在部份實施例中，本揭示內容係應用三維及閘快閃記憶體(3D AND flash memory)之結構。請參閱第1A及1B圖所示，第1A圖為一種三維及閘快閃記憶體之結構示意圖，第1B圖中的記憶體單元陣列A則為第1A圖的等效電路圖。如第1A圖所示，非揮發性記憶體100包含多層記憶層X及多個通道單元Y(Channel poly-Si Unit)。記憶層X包含氧化層X1(如：Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)及導電層X2。通道單元Y則具有摻雜部分Y1、Y2。在製程上，透過對柱狀半導體進行垂直蝕刻(vertical hole etching)，再藉由垂直掩埋擴散技術(vertical Buried Diffusion)，將五價原子摻雜至多晶矽，即可形成摻雜部分Y1、Y2，通道CH則位於摻雜部分Y1、Y2之間。在此結構下，非揮發性記憶體 100將包含多個電晶體，以作為記憶體單元(memory cell)。記憶體單元將組成多層相互並聯的記憶體單元陣列。如第1A圖所示，記憶層X2係作為記憶體單元的閘極，摻雜部分Y1、Y2則分別作為記憶體單元的源極與汲極。

在非揮發性記憶體100中，記憶體單元的閘極與氧化層X1具有懸浮閘極(floating gate)或者是電荷儲存層(charge trapping layer)。透過半導體的穿隧效應(F-N tunneling)，當記憶體單元被施加高電壓時，電子會被電壓吸引而穿過氧化層到達懸浮閘極(或電荷儲存層)，使該電晶體儲存有對應之電荷資訊。由於本領域人士能理解非揮發性記憶體100利用穿隧效應儲存電荷之技術原理，故在此不另贅述。

如第1B圖所示的等效電路，非揮發性記憶體100包含記憶體單元陣列A、多個位元開關BT1~BTn、記憶體操作電路110及多個源極開關ST1~STn。在部份實施例中，記憶體單元陣列A包含多個記憶體單元串列A1~An。記憶體單元串列A1~An分別包含有多個記憶體單元(如：第1圖所示之M11~M1n、M21~M2n、M31~M3n、Mn1~Mnn)、多條位元線BL1~BLn及多條源極線SL1~SLn。

位元開關BT1~BTn分別透過位元線BL1~BLn電性連接於記憶體單元串列A1~An。在部份實施例中，位元開關BT1~BTn係電性連接於記憶體單元的第一端。記憶體操作電路110則電性連接於位元開關BT1~BTn。在部份實施例中，記憶體操作電路110用以接收處理器傳來的讀寫指令，再根據讀寫指令對記憶體單元陣列A施加對應的電壓訊號(如：寫入訊號Sr)、或者接收電流訊號。

源極開關ST1~STn透過源極線SL1~SLn電性連接於記憶體單元串列A1~An。在部份實施例中，源極開關ST1~STn係電性連接於記憶體單元的第二端。

在記憶體操作電路110將資料寫入至記憶體單元陣列A的「寫入階段(Program mode、Write mode)」中，至少一個源極開關會被導通，使得至少一個記憶體單元串列透過該導通的源極開關，以自偏壓電路120接收偏壓訊號V_CSL。同時，至少一個位元開關會導通，使寫入訊號Sr能被寫入至對應的記憶體單元。舉例而言，在寫入階段時，若「寫入目標」為第一記憶體單元陣列A1中的第一記憶體單元M13。此時，對應於第一記憶體單元串列A1的第一位元開關BT1將導通、第一源極開關ST1則關斷，使得第一記憶體串列A1透過第一位元開關BT1接收寫入訊號Sr。同時，對應於其他記憶體單元串列A2~An的其他源極開關ST2~STn(如：第二源極開關ST2)將被導通，對應於其他記憶體單元串列A2~An的其他位元開關BT2~BTn(如：第二位元開關BT2)將被關斷。

請參閱第1B圖所示，記憶體單元陣列A中除了縱向的多條源極線SL1~SLn、位元線BL1~BLn外，還包含橫向的多條字元線WL1~WLn。該些字元線WL1~WLn電性連接於記憶體單元陣列A中多個記憶體單元的控制端。在寫入階段時，字元線WL1~WLn會傳送致能訊號(如：15 ~25伏特之高電壓訊號)至對應於寫入目標的記憶體單元，以導通該記憶體單元，使得記憶體操作電路110傳送的寫入訊號Sr能寫入至該記憶體單元。

本揭示內容係透過該些位元開關BT1~BTn，控制記憶體單元串列A1~An與記憶體操作電路110間的導通關係，以選擇性地將寫入訊號Sr傳送至對應的記憶體單元。此外，透過該些源極開關ST1~STn，控制記憶體單元串列A1~An與偏壓電路120間的導通關係，使得非寫入目標的其他記憶體單元可被偏壓訊號V_CSL(如：8伏特)抑制，避免接收到錯誤的寫入資料。如第1B圖所示，由於字元線WL1~WLn會導通位於同一橫列(row)的多個記憶體單元，因此，對於寫入目標的第一記憶體單元串列A1，將能透過第一記憶體單元M13，使得第一位元線BL1與第一源極線SL1保持於相同的電位，避免第一位元線BL1與第一源極線SL1之電位浮接(floating)。此外，對於非寫入目標的其他記憶體單元串列(如：第二記憶體單元串列A2)中的位元線與源極線(如：第二位元線BL2及第二源極線SL2)，亦可透過被導通的記憶體單元(如：第二記憶體單元)保持相同電位。例如：第二位元線BL2與第二源極線SL2之電位會皆被抑制(inhibit)於偏壓訊號V_CSL的電壓。

在部份實施例中，記憶體操作電路110透過共同位元線GBL傳送寫入訊號Sr，偏壓電路120包含共同源極線CSL(如第2圖所示，詳細內容將於後續段落說明)，用以將偏壓訊號V_CSL傳遞給記憶體單元陣列A。

如第1A圖所示之三維結構，在部份實施例中，由於位元線與源極線具有較大的內部電容，因此當字元線傳送致能訊號時，不同橫列的記憶體單元之間並無法透過自舉(self-boosting)編程方法相互耦接。在此情況下，若未對位元線或源極線的電位進行控制，則位元線或源極線的電位將會浮接於接地電位。然而，在該實施例中，非揮發性記憶體100屬於「AND」記憶體結構，記憶體單元之間係透過半導體的穿隧效應(F-N tunneling)實現儲存功能。意即，在進行資料寫入時，位元線與源極線之間不能有壓差。因此，本揭示內容係透過位元開關BT1~BTn，將寫入訊號傳遞至對應於寫入目標的記憶體單元串列，使對應於寫入目標的記憶體單元串列中的位元線、源極線的電位能被寫入訊號Sr所控制。同時，透過源極開關ST1~STn，使未對應於寫入目標的記憶體單元串列中的位元線、源極線的電位能被偏壓訊號V_CSL所控制。據此，即可確保位元線、源極線保持於相同電位。

第1B圖所示之等效電路，係非揮發性記憶體100之其中一部分。在部份實施例中，多個非揮發性記憶體100可排列、堆疊以形成三維結構。請參閱第2圖所示，係根據本揭示內容所繪示的非揮發性記憶體200示意圖。在部份實施例中，非揮發性記憶體200包含多個記憶區塊(block)B1~Bn。其中，每一個記憶區塊B1~Bn的電路結構如第1B圖所示，並電性連接於同一個共同源極線CSL及共同位元線GBL。意即，記憶體操作電路110係分別發送寫入訊號至多個記憶區塊中的記憶體單元陣列。

第2圖所示的非揮發性記憶體200係包含N個記憶區塊B1~Bn。在部份實施例中，N個記憶區塊B1~Bn用以組成一個記憶扇區(sector)。多個記憶扇區可透過堆疊，以形成三維的記憶體結構。

請參閱第3A~3E圖所示，在此依序說明非揮發性記憶體在不同操作階段中的操作方式。第3A圖係「寫入階段」的示意圖。在該實施例中，第一記憶體單元串列A1中的第一記憶體單元M13為寫入目標。因此，第一位元開關BT1將會被導通，使得記憶體操作電路110能透過第一位元開關BT1及第一位元線BL1，傳送寫入訊號Sr至第一記憶體單元串列A1中。同時，電性連接於第一記憶體單元串列A1的第一源極開關ST1將被關斷，避免偏壓電路120上的偏壓訊號V_CSL影響到寫入訊號Sr。在部份實施例中，寫入訊號Sr為一個低電壓訊號(如：0~1.8伏特)。

在寫入階段中，對應於第一記憶體單元M13的第三字元線W3會傳送致能訊號(如：15~25伏特之高電壓訊號)至記憶體單元陣列A中與第一記憶體單元M13同一橫列的記憶體單元(如：記憶體單元M23)。該些記憶體單元M13~Mn3將會響應於第三字元線W3的電壓而導通。透過導通的第一記憶體單元M13，第一位元線BL1及第一源極線SL1將會保持在相同電位。

由於，此時其他記憶體單元串列A2~An並無須接收寫入訊號，因此，電性連接於之其他記憶體單元串列 A2~An的該些位元開關BT2~BTn將關斷。此外，電性連接於之其他記憶體單元串列A2~An的該些源極開關ST2~STn將導通，以透過源極開關ST2~STn接收偏壓電路120之偏壓電壓，使得未對應於寫入目標的各個記憶體單元串列A2~An中的位元線與源極線能保持相同電位。以第二記憶體單元串列A2為例，第二記憶體單元M23會響應於第三字元線W3的電壓而導通，且第二位元開關BT2關斷、第二源極開關ST2導通。此時，第二記憶體單元陣列A2會透過第二源極開關S2接收偏壓訊號，且第二位元線BL2及第二源極線SL2透過第二記憶體單元M23保持在相同的電位。

請參閱第3B圖所示，在此說明「讀取階段」的操作方式如下。在讀取階段，只有對應於「讀取目標」的位元開關和源極開關會導通、其餘的位元開關則關斷。以第4B圖的實施例為例，讀取目標為第一記憶體單元M13。因此，第一位元開關BT1導通、第一源極開關ST1亦導通，且第三字元線WL3會提供致能訊號(如：4~7伏特之電壓)。其餘位元開關BT2~BTn及其餘源極開關ST2~STn則關斷。在讀取階段中，記憶體操作電路110係提供低電壓訊號(如：0.5~1.5伏特)，偏壓訊號V_CSL則為零電位，使得偏壓電路120透過第一源極開關ST1及第一源極線SL1導通第一記憶體單元M13，且記憶體操作電路110可讀取到第一記憶體單元M13所儲存之資料。

在第3B圖所示之實施例中，只有對應於讀取目標的第一源極開關ST1被導通，其餘源極開關則關斷。在其他部份實施例中，在讀取階段時，非對應於讀取目標的其他源極開關ST2~STn亦可被導通。意即，以第3C圖為例，當讀取目標為第一記憶體單元M13時，第一位元開關BT1導通、所有的源極開關ST1~STn導通，但其餘位元開關BT2~BTn關斷。

請參閱第3D圖所示，在此說明「消除階段」的操作方式如下。在一實施例中，當要消除記憶體單元陣列A中的資料時，係導通「消除目標」所對應的源極開關，但關斷「消除目標」所對應的位元開關。以第3D圖為例，若消除目標為同一個記憶區塊中的所有記憶體單元串列A1~An，則導通該記憶區塊中所有的源極開關ST1~STn、關斷該記憶區塊中所有的位元開關BT1~BTn，使得記憶體單元串列A1~An透過源極開關ST1~STn導通至偏壓電路120，接收偏壓訊號V_CSL(約8伏特)。對應於「消除目標」的字元線則會施加反向電壓(如：-12伏特)至記憶體單元。此時，記憶體單元會透過閘極引發汲極漏電流(Gate Induced Drain Leakage，GIDL)機制導通。

此外，如第3E圖所示，在其他實施例中，在消除階段時，亦可導通所有對應於消除目標的位元開關BT1~BTn，以提昇消除資料的速度。

在前述第3D圖及3E圖所示之實施例中，係針對同一記憶區塊的所有記憶體單元進行消除作業。意即，字元線WL1~WLn會對同一區塊中的記憶體單元傳送反向電壓。在其他部份實施例中，亦可僅針對同一扇區中對應於相同字元線的記憶體單元進行消除。請參閱第2及第3E圖所示，在消除目標為多個記憶區塊中的部份橫列時(如：第三列及第四列)，第三字元線WL3及第四字元線WL4將傳遞反向電壓(如：-12伏特)，以消除記憶體單元陣列A中的其中兩橫列的記憶體單元。其餘字元線WL1、WL2、WLn則保持致能訊號(如：8伏特)。

在部份實施例中，記憶體操作電路110包含暫存電路111、緩衝電路112及放大電路113。暫存電路111用以在寫入階段接收寫入訊號Sr。緩衝電路112電性連接於暫存電路111及放大電路113，用以接收寫入訊號Sr，並透過放大電路113，將寫入訊號Sr輸出至共同位元線GBL。在部份實施例中，同一個區塊的記憶體單元串列(如第1B圖所示的記憶體串列A1~An)係電性連接於放大電路113的同一個輸入輸出端，使得非揮發性記憶體的體積能保持精簡。

請參閱第4圖所示，在此說明本揭示內容之非揮發性記憶體的操作方法，包含步驟S401~S408。在步驟S401中，記憶體操作電路110接收外部之處理器傳來的讀寫指令。在步驟S402中，記憶體操作電路110判斷讀寫指令為何。若讀寫指令為「寫入資料」，則進入步驟S403，以執行寫入階段。

在步驟S403中，以寫入目標為第一記憶體單元M13為例，第一位元開關BT1被導通，且第三字元線W3傳送致能訊號，使得寫入訊號經由第一位元開關BT1及第一位元線BL1被輸入至第一記憶體單元串列A1中之第一記憶體單元M13。

在步驟S404中，第一源極開關ST1被關斷，使得第一記憶體單元串列A1與偏壓電路120之間形成斷路。第一記憶體單元串列A1中之第一位元線BL1及第一源極線SL1透過第一記憶體單元M13保持相同電位。

在步驟S405中，關斷其餘位元開關(即，位元開關BT2~BTn)，使得其餘記憶體單元串列與記憶體操作電路110間形成斷路。如第3A圖所示，第二記憶體單元串列A2之第二位元線BL2與記憶體操作電路110之間形成斷路。在步驟S406中，導通非對應於寫入目標的源極開關。舉例而言：導通第二源極開關ST2，且其中一個第二記憶體單元(如：與第一記憶體單元M13位於同一橫列的第二記憶體單元M23)亦響應於第三字元線WL3的電壓而導通，使得第二記憶體單元M23經由第二源極線SL2從偏壓電路120接收偏壓訊號。此時第二位元線BL2及第二源極線SL2透過第二記憶體單元M23保持相同電位。

若讀寫指令為「讀取資料」，則進入步驟S607，以執行讀取階段。在步驟S407中，導通第一位元開關BT1及第一源極開關ST1，且關斷所有非對應於讀取目標的位元開關BT2~BTn，使得第一記憶體單元M13響應於第三字元線W3之電壓而導通。在其他部份實施例中，在讀取階段中，非讀取目標的源極開關ST2~STn亦被導通，以接收偏壓訊號。

若讀寫指令為「消除資料」，則進入步驟S408，以執行消除階段。在消除階段，所有的源極開關ST1~STn皆被導通(如：第一源極開關ST1、第二源極開關ST2…)，使得對應之記憶體單元串列分別導通至偏壓電路120，以接收偏壓訊號。在其他部份實施例中，在消除階段，所有的位元開關ST1~STn亦被導通(如：第一位元開關ST1、第二位元開關ST2…)，使得對應之記憶體單元串列分別導通至記憶體操作電路110。據此，由於記憶體操作電路110及偏壓電路120各自對記憶體單元陣列A施加電壓，故能提昇資料消除的速度。

請參閱5A及5B圖所示，第5A圖為對應於寫入目標的記憶體單元串列中的電位示意圖。第5B圖為非對應於寫入目標的記憶體單元串列中的電位示意圖。如第5A圖所示，在字元線具有致能訊號，使得字元線電位Vwl為高電位時，對應於寫入目標的位元線電位Vbl及源極線電位Vsl保持相同。相同地，如第5B圖所示，非對應於寫入目標的位元線電位Vbl及源極線電位Vsl亦保持相同。

前述各實施例中的各項元件、方法步驟或技術特徵，係可相互結合，而不以本揭示內容中的文字描述順序或圖式呈現順序為限。

雖然本發明內容已以實施方式揭露如上，然其並非用以限定本發明內容，任何熟習此技藝者，在不脫離本發明內容之精神和範圍內，當可作各種更動與潤飾，因此本發明內容之保護範圍當視後附之申請專利範圍所界定者為準。