KR100960466B1 - 불휘발성 메모리 장치의 프로그램 방법 - Google Patents

불휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 드레인 선택 라인에 전원전압을 인가시키는 단계와, 드레인측 패스 워드라인 또는 소스측 패스 워드라인에 하이레벨 전압을 인가하는 단계와, 비선택된 워드라인에 패스전압을 인가하고 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 드레인 선택 라인에 전원 전압을 인가시키는 단계와, 드레인측 패스 워드라인 및 소스측 패스 워드라인에 하이레벨 전압을 인가하는 단계와, 비선택된 워드라인에 패스전압을 인가하고 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.
더미 셀, 패스 워드라인

Description

불휘발성 메모리 장치의 프로그램 방법{Method for programming of non volatile memory device}
본원 발명은 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
이러한 불휘발성 메모리의 셀 어레이에 있어서, 최외곽에 위치한 셀 들, 즉 드레인 선택 트랜지스터와 인접한 셀들 또는 소스 선택 트랜지스터와 인접한 셀들의 경우 커플링 효과에 의해 다른 셀들에 비하여 프로그램 속도가 늦어지는 특성을 보인다. 그에 따라 전체 셀들의 균일화 특성을 저해하며 디스터번스(disturbance) 문제등을 야기 시키고 있다. 이러한 문제를 해결하기 위하여 상기 최외곽 셀과 각 선택 트랜지스터 사이에 더미 셀을 추가하는 구성을 사용하기도 한다. 상기 더미 셀은 메모리 셀과 동일한 불휘발성 메모리 셀로서 데이터 저장기능을 목적으로 하지 않는 셀이다. 다만, 이러한 더미 셀의 경우에도 최외곽 셀과 동일한 문제점을 야기하고 있다.
전술한 문제점을 해결하기 위하여, 본원 발명이 해결하고자 하는 과제는 프로그램 동작시에 더미 셀의 턴온 시점을 앞당겨 디스터번스를 감소시킬 수 있는 불휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 드레인 선택 라인에 전원전압을 인가시키는 단계와, 드레인측 패스 워드라인 또는 소스측 패스 워드라인에 하이레벨 전압을 인가하는 단계와, 비선택된 워드라인에 패스전압을 인가하고 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 드레인 선택 라인에 전원 전압을 인가시키는 단계와, 드레인측 패스 워드라인 및 소스측 패스 워드라인에 하이레벨 전압을 인가하는 단계와, 비선택된 워드라인에 패스전압을 인가하고 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.
전술한 본원 발명의 구성에 따라, 일반 셀의 워드라인에 프로그램 전압 또는 패스전압이 인가되기 전에 더미 셀들을 턴온시킬 수 있게 된다. 그에 따라, 프로그램 금지 대상이 되는 비트라인이 충분히 하이레벨로 프리차지되고, 그에 따라 채널 부스팅이 적절하게 일어나 프로그램 금지가 확실하게 일어나게 된다. 즉, 프로그램 디스터번스 현상이 일어나는 것을 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본원 발명에 사용되는 메모리 셀 어레이의 일부분을 도시한 회로도 이다.
상기 메모리 셀 어레이(100)는 비트라인과 메모리 셀 사이에 접속되는 드레인 선택 트랜지스터(DSTm, DSTm+1)와, 공통 소스 라인과 메모리 셀 사이에 접속되는 소스 선택 트랜지스터(SSTm, SSTm+1)를 포함한다.
또한, 상기 소스 선택 트랜지스터(SSTm, SSTm+1)와 드레인 선택 트랜지스터(DSTm, DSTm+1) 사이에 직렬 접속된 복수의 메모리 셀들(MCm0~MCmn, MCm+10~MCm+1n)을 포함하는데 이를 셀 스트링이라 한다.
각 메모리 셀들은 동일 워드라인(WL0~WLn)에 접속되어 각종 프로그램 전압, 독출 전압등을 인가받는 셀들의 그룹인 페이지로 구분될 수 있다. 즉, 동일 페이지에 속한 셀들은 동일 워드라인에 접속된다.
한편, 상기 메모리 셀들과 각 선택 트랜지스터 사이에 더미 셀(dummy cell)을 더 포함하고 있는바, 드레인 선택 트랜지스터와 인접한 더미 셀을 드레인측 더미 셀(DDCm, DDCm+1) 이라 하고, 소스 선택 트랜지스터와 인접한 더미 셀을 소스측 더미 셀(SDCm, SDCm+1)이라 한다. 상기 더미 셀은 다른 메모리 셀과 동일한 불휘발성 메모리 셀이나, 메모리 저장을 목적으로 하는 셀은 아니며, 메모리 셀들 중 각 선택 트랜지스터와 인접한 셀들의 프로그램 속도 저하 문제등을 해결하기 위한 것이다.
이때, 상기 드레인측 더미 셀(DDCm, DDCm+1)들에 고전압을 인가하는 워드라인을 드레인측 패스 워드라인(DPWL), 소스측 더미 셀(SDCm, SDCm+1)들에 고전압을 인가하는 워드라인을 소스측 패스 워드라인(SPWL)이라 한다.
이제, 이러한 구성을 갖는 메모리 셀 어레이에서 나타나는 문제점을 살펴보기로 한다.
도 2a는 종래 방식에 의한 프로그램 동작시 각 셀의 문턱전압 분포를 도시한 도면이고, 도 2b는 종래 방식에 의한 소거 동작시 각 셀의 문턱전압 분포를 도시한 도면이다.
도시된 바와 같이 일반 셀들에 비하여 더미 셀들의 프로그램 속도와 소거 속 도가 느린 편이다. 즉, 동일한 프로그램 전압이 인가되더라도 더미 셀들의 경우 일반 셀들에 비하여 문턱전압이 더 낮은편이다. 또한, 동일하게 소거동작이 수행되더라도 더미 셀들의 경우 일반 셀들에 비하여 문턱전압이 더 높은 편이다.
이는 더미 셀들이 최외곽에 위치하고 있는 구조에서 비롯되는 문제이다.
이러한 상태에서 프로그램 동작이 수행될 경우 프로그램 금지 대상 셀에 프로그램 디스터번스가 발생할 확률이 있다.
도 1을 다시 참조하여 설명하면, 특정 셀을 프로그램하고자 하는 경우 해당 셀의 워드라인에는 프로그램 전압(Vpgm)을 인가하고, 그 밖의 워드라인에는 그보다 낮은 패스 전압(Vpass)을 인가한다. 또한, 프로그램 대상 셀과 접속된 비트라인은 로우 레벨 상태를 유지하게 하고, 그 밖의 비트라인은 하이 레벨로 프리차지 시켜, 채널 부스팅에 의하여 해당 셀의 전압을 상승시켜 프로그램이 되지 않도록 한다.
더미 셀이 포함된 경우, 각 패스워드라인에 대해서도 상기 패스 전압을 인가하여 더미 셀이 턴온되도록 한다. 다만, 앞서와 같이 더미 셀의 프로그램 속도와 소거 속도가 다른 셀들에 비하여 느리기 때문에, 소거 동작이 수행된 더미 셀의 경우 문턱전압이 0V 이상인 경우도 나타나게 된다.
이러한, 더미 셀에 대하여 패스 전압을 인가할 경우 해당 셀이 턴온되지 않거나 턴온되더라도 전류량의 작아져 프로그램 금지 대상인 비트라인이 하이레벨로 충분히 프리차지 되지 않게 된다. 그러한, 경우 채널 부스팅에 의한 프로그램 금지 대상 셀의 전압 상승 효과가 떨어져, 프로그램 금지 대상 셀임에도 프로그램되는 디스터번스 현상이 발생할 수 있다.
이러한 문제점을 해결하기 위하여, 본원 발명에서는 더미 셀에 인가하는 패스전압을 일반 셀에 인가하는 프로그램 전압 또는 패스전압보다 먼저 인가하고자 한다.
도 3은 본원 발명의 일실시예에 따른 불휘발성 메모리장치의 프로그램 동작시에 인가되는 각종 전압을 도시한 파형도이다.
먼저, 공통 소스 라인(CSL)에 전원전압(VCC)을 인가하여 소스 선택 트랜지스터(SST)에 의한 차단 효과를 높게 한다. 한편, 프로그램 금지 대상이 되는 비트라인에는 하이레벨(VBL)로 프리차지되도록 한다. 이때, 프로그램 대상이 되는 비트라인은 로우레벨로 디스차지 된다(T1 구간).
다음으로, 드레인 선택 라인(DSL)에 전원 전압(VCC)을 인가하여 드레인 선택 트랜지스터(DST)를 턴온시킨다. 또한, 드레인측 패스 워드라인(DPWL) 또는 소스측 패스 워드라인(SPWL)에 하이레벨 전압을 인가하여, 드레인측 더미 셀(DDC) 또는 소스측 더미 셀(SDC)을 턴온시킨다.(T2 구간).
본원 발명에서는 상기 드레인측 더미 셀(DDC) 또는 소스측 더미 셀(SDC)을 일반 셀 보다 먼저 턴온 시키는 것을 특징으로 하는바, 이를 위해, 각 워드라인에 패스전압 또는 프로그램 전압을 인가하기 전에 패스 워드라인에 전원 전압을 인가한다.
이때, 실시예에 따라 상기 패스 워드라인에 고전압을 인가하는 시점을 조절할 수 있다. 즉, 드레인 선택 라인(DSL)에 전원 전압(VCC)을 인가하는 시점과 동일하게 상기 각 패스 워드라인(DPWL, SPWL)에 하이레벨 전압을 인가할 수 있다.
또한, 드레인 선택 라인(DSL)에 전원 전압(VCC)을 인가한 뒤에 상기 일반 셀의 워드라인에 프로그램 전압 또는 패스전압을 인가하기 전에 상기 각 패스 워드라인(DPWL, SPWL)에 하이레벨 전압을 인가한다.
또한, 실시예에 따라 상기 각 패스워드라인(DPWL, SPWL)에 동시에 하이 레벨 전압을 인가한다.
한편, 바람직하게는 상기 각 패스워드라인(DPWL, SPWL)에 인가되는 전압의 레벨은 이후 일반 셀의 워드라인에 인가되는 패스 전압과 동일하게 한다.
이렇게 각 더미 셀을 미리 구동시킴으로써 프로그램 금지 대상인 비트라인을 충분히 하이레벨로 프리차지시킬 수 있어 프로그램 디스터번스를 방지할 수 있다.
다음으로, 상기 각 패스 워드라인(DPWL, SPWL)에 전원 전압을 인가한뒤, 일반 셀의 각 워드라인에 프로그램 전압(Vpgm) 또는 패스전압(Vpass)을 인가한다(T3 구간).
프로그램 대상이 되는 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하고, 프로그램 대상이 되지 않는 비선택된 워드라인에 패스전압(Vpass)을 인가한다.
순서도를 통해 본원 발명의 구성을 정리해보기로 한다.
도 4는 본원 발명의 일실시예에 따른 프로그램 방법을 도시한 순서도이다.
먼저, 드레인 선택 라인에 전원 전압을 인가시킨다(단계 410).
다음으로, 소스측 패스 워드라인 또는 드레인측 패스 워드라인에 하이레벨 전압을 인가한다(단계 420).
실시예에 따라 상기 단계들(410, 420)을 동시에 수행할 수 있다.
또한, 실시예에 따라 소스측 패스 워드라인 또는 드레인측 패스 워드라인에 중 어느 하나에만 하이레벨 전압을 인가하거나, 동시에 인가할 수 있다.
다음으로, 비선택된 워드라인에 패스전압을 인가하고 선택된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 수행한다(단계 430).
도 1은 본원 발명에 사용되는 메모리 셀 어레이의 일부분을 도시한 회로도 이다.
도 2a는 종래 방식에 의한 프로그램 동작시 각 셀의 문턱전압 분포를 도시한 도면이고, 도 2b는 종래 방식에 의한 소거 동작시 각 셀의 문턱전압 분포를 도시한 도면이다.
도 3은 본원 발명의 일실시예에 따른 불휘발성 메모리장치의 프로그램 동작시에 인가되는 각종 전압을 도시한 파형도이다.
도 4는 본원 발명의 일실시예에 따른 프로그램 방법을 도시한 순서도이다.

Claims (5)

  1. 드레인 선택 라인에 전원전압을 인가하는 단계와,
    상기 드레인 선택 라인과 인접한 제1 패스 워드라인 또는 소스 선택 라인과 인접한 제2 패스 워드라인에 하이레벨 전압을 인가하는 단계와,
    비선택된 워드라인에 패스전압을 인가하고 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함하고,
    상기 제1 패스 워드라인 또는 상기 제2 패스 워드라인에 하이레벨 전압을 인가하는 단계는 상기 비선택된 워드라인에 패스전압을 인가하고 선택된 워드라인에 프로그램 전압을 인가하는 단계 전에 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  2. 제1항에 있어서, 상기 드레인 선택 라인에 전원전압을 인가하는 단계와 상기 제1 패스 워드라인 또는 상기 제2 패스 워드라인에 하이레벨 전압을 인가하는 단계는 동시에 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  3. 드레인 선택 라인에 전원 전압을 인가하는 단계와,
    상기 드레인 선택 라인과 인접한 제1 패스 워드라인 및 소스 선택 라인과 인접한 제2 패스 워드라인에 하이레벨 전압을 인가하는 단계와,
    비선택된 워드라인에 패스전압을 인가하고 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함하고,
    상기 제1 패스 워드라인 및 상기 제2 패스 워드라인에 하이레벨 전압을 인가하는 단계는 상기 비선택된 워드라인에 패스전압을 인가하고 선택된 워드라인에 프로그램 전압을 인가하는 단계 전에 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  4. 제3항에 있어서, 상기 드레인 선택 라인에 전원 전압을 인가하는 단계와 상기 제1 패스 워드라인 및 상기 제2 패스 워드라인에 하이레벨 전압을 인가하는 단계는 동시에 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 하이레벨 전압은 상기 패스전압과 동일한 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196365B2 (en) 2013-12-19 2015-11-24 SK Hynix Inc. Semiconductor memory device and operating method thereof

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101119343B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치의 프로그램 방법
TWI489465B (zh) * 2011-11-17 2015-06-21 Macronix Int Co Ltd 使用兩階段源極端偏壓進行反及閘快閃記憶體之低電壓程式化
KR20150004215A (ko) 2013-07-02 2015-01-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102179845B1 (ko) 2014-02-03 2020-11-17 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR102329800B1 (ko) * 2015-10-22 2021-11-22 삼성전자주식회사 메모리 장치 및 메모리 장치의 에지 워드라인 관리 방법
KR20180068583A (ko) * 2016-12-14 2018-06-22 삼성전자주식회사 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
WO2021092782A1 (en) * 2019-11-13 2021-05-20 Yangtze Memory Technologies Co., Ltd. Method of performing programming operation and related memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050109835A (ko) * 2004-05-17 2005-11-22 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7471565B2 (en) * 2006-08-22 2008-12-30 Micron Technology, Inc. Reducing effects of program disturb in a memory device
US7738291B2 (en) * 2007-03-12 2010-06-15 Micron Technology, Inc. Memory page boosting method, device and system
KR100854914B1 (ko) * 2007-04-06 2008-08-27 주식회사 하이닉스반도체 플래시 메모리 장치 및 이의 동작 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050109835A (ko) * 2004-05-17 2005-11-22 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196365B2 (en) 2013-12-19 2015-11-24 SK Hynix Inc. Semiconductor memory device and operating method thereof

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Publication number Publication date
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