KR20100121128A - 불휘발성 메모리 소자의 동작 방법 - Google Patents

불휘발성 메모리 소자의 동작 방법 Download PDF

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Abstract

본 발명은 문턱 전압 분포 폭을 개선할 수 있는 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
본 발명에 따른 불휘발성 메모리 소자의 동작 방법은 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 다수의 워드 라인들이 배치된 메모리 셀 어레이가 제공되는 단계, 및 워드 라인들 중 소스 셀렉트 라인과 드레인 셀렉트 라인에 인접한 제1 워드 라인들 및 나머지 제2 워드 라인들에 프로그램 전압 또는 패스 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함하며, 프로그램 동작을 실시하는 단계에서 제1 워드 라인들에 접속된 제1 메모리 셀들에 데이터가 저장되지 않고, 제2 워드 라인들에 접속된 메모리 셀들 중 제2 메모리 셀들에 ℓ비트가 저장되고, 나머지 제3 메모리 셀들에 상기ℓ비트보다 많은 k비트가 저장된다.
프로그램 디스터번스, 간섭 현상, 문턱 전압분포

Description

불휘발성 메모리 소자의 동작 방법{Operating method for nonvolatile memory device}
본 발명은 불휘발성 메모리 소자의 동작 방법에 관한 것으로서 특히, 문턱 전압 분포 폭을 개선할 수 있는 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
불휘발성 메모리 소자는 메모리 셀 어레이 및 페이지 버퍼를 포함한다.
메모리 셀 어레이는 다수의 스트링 구조를 포함한다. 각각의 스트링 구조는소스 셀렉트 트랜지스터, 다수의 메모리 셀들, 및 드레인 셀렉트 트랜지스터가 직렬로 연결되어 형성된다. 나란하게 배열된 스트링 구조의 메모리 셀 들은 워드 라인을 통해 연결된다. 여기서, 드레인 셀렉트 트랜지스터는 스트링 구조와 비트 라인을 선택적으로 접속시킨다. 각각의 비트 라인에 연결된 복수개의 스트링 구조들은 공통 소스 라인에 병렬로 연결되어 메모리 블록(block)을 구성한다.
상술한 메모리 블록에 포함된 메모리 셀들 중 동일한 워드 라인을 통해 연결된 메모리 셀들은 동일한 페이지를 구성한다. 일반적으로 메모리 블록에 포함된 메모리 셀들의 프로그램은 페이지 단위로 실시된다. 이러한 메모리 블록의 프로그램 동작 후 메모리 셀들의 문턱 전압 분포 폭이 좁을수록 독출 동작 수행시 충분한 독출 마진을 확보할 수 있다. 이러한 독출 마진 확보의 문제는 다수개의 프로그램 상태 구간을 갖는 멀티 레벨 칩(multi level chip; MLC) 방식으로 프로그램 동작을 수행할 때 더욱 중요시된다. 멀티 레벨 칩 방식으로 프로그램 동작을 수행할 때 각각의 프로그램 상태에 대한 문턱 전압 분포 폭이 넓어지면 서로 다른 프로그램 상태에 대한 문턱 전압 분포 사이의 독출 마진이 부족하게 되어 불휘발성 소자의 신뢰도가 저하될 수 있기 때문이다.
상술한 바와 같이 독출 마진을 확보하기 위해 문턱 전압 분포 폭이 좁은 것이 바람직하다. 하지만, 셀 스트링 내에서 소스 셀렉트 트랜지스터에 인접한 메모리 셀의 문턱 전압 분포 및 드레인 셀렉트 트랜지스터에 인접한 메모리 셀의 문턱 전압 분포 때문에 프로그램 동작 완료 후 메모리 셀 들의 문턱 전압 분포 폭이 확대되는 경향이 있다.
본 발명은 문턱 전압 분포 폭을 개선할 수 있는 불휘발성 메모리 소자의 동작 방법을 제공한다.
본 발명에 따른 불휘발성 메모리 소자의 동작 방법은 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 다수의 워드 라인들이 배치된 메모리 셀 어레이가 제공되는 단계, 및 워드 라인들 중 소스 셀렉트 라인과 드레인 셀렉트 라인에 인접한 제1 워드 라인들 및 나머지 제2 워드 라인들에 프로그램 전압 또는 패스 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함하며, 프로그램 동작을 실시하는 단계에서 제1 워드 라인들에 접속된 제1 메모리 셀들에 데이터가 저장되지 않고, 제2 워드 라인들에 접속된 메모리 셀들 중 제2 메모리 셀들에 ℓ비트가 저장되고, 나머지 제3 메모리 셀들에 상기ℓ비트보다 많은 k비트가 저장된다.
프로그램 동작을 실시하는 단계에서 제2 워드 라인들 중 불연속적으로 분포된 워드 라인들을 선택하여 제3 메모리 셀들에 k비트를 저장한다.
소스 셀렉트 라인과 드레인 셀렉트 라인 사이의 워드 라인들은 2m개로 형성되는 것이 바람직하다.
프로그램 동작을 실시하는 단계는 제2 및 제3 메모리 셀들에 ℓ비트를 저장 하는 단계, 및 제3 메모리 셀들에 k비트를 저장하는 단계를 포함한다.
본 발명은 프로그램 동작 시 소스 셀렉트 라인 및 드레인 셀렉트 라인에 인접한 워드 라인에 전압을 인가하되, 이들을 접속된 메모리 셀들을 데이터가 저장되지 않은 더미 셀로 이용함으로써 프로그램 디스터브 및 간섭 현상에 따른 문턱 전압 분포의 확대를 개선할 수 있다.
또한 본 발명은 데이터가 저장되는 메모리 셀들에 서로 다른 비트수가 저장되도록 함으로써 별도의 더미 워드 라인 추가 없이 기존에 데이터 저장을 위해 이용하였던 워드 라인을 더미 워드 라인으로 이용하더라도 저장될 수 있는 데이터 용량의 감소를 방지할 수 있다. 이로써 본 발명은 칩 사이즈의 증가를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 불휘발성 메모리 소자를 설명하기 위한 도면이다. 도 1에서는 불휘발성 메모리 소자 중에서 낸드 플래시 메모리 소자를 예로 들어 도시하였다.
도 1을 참조하면, 본 발명에 따른 불휘발성 메모리 소자는 메모리 셀 어레이(110) 및 페이지 버퍼(120)를 포함한다.
페이지 버퍼(120)는 특정 메모리 셀에 데이터를 프로그램하거나 특정 메모리 셀에 저장된 데이터를 독출한다.
메모리 셀 어레이(110)는 다수의 스트링 구조(130)를 포함한다. 각각의 스트링 구조(130)는 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC0,...MCm,...,Mn), 및 드레인 셀렉트 트랜지스터(DST)를 포함한다. 나란하게 배열된 스트링 구조(130)의 메모리 셀 들(MC0, MC1, MC2,...MCn -2, MCn -1, MCn)은 워드 라인들(WL)을 통해 연결된다. 나란하게 배열된 스트링 구조(130)의 소스 셀렉트 트랜지스터(SST)들은 소스 셀렉트 라인(SSL)을 통해 연결된다. 나란하게 배열된 스트링 구조(130)의 드레인 셀렉트 트랜지스터(DST)들은 드레인 셀렉트 라인(DSL)을 통해 연결된다. 한편, 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL) 사이의 워드 라인들(WL)은 2m(m은 자연수)개가 형성되는 것이 바람직하다. 워드 라인들(WL)이 2m개 형성되면, 각각의 스트링 구조(130)내에 포함된 메모리 셀들의 개수도 2m개가 된다.
상술한 드레인 셀렉트 트랜지스터(DST)는 스트링 구조(130)와 비트 라인(BL) 을 선택적으로 접속시킨다. 또한 소스 셀렉트 트랜지스터(SST)는 스트링 구조(130)와, 접지에 연결된 공통 소스 라인(CSL)을 선택적으로 접속시킨다. 그리고, 각각의 비트 라인(BL)에 연결된 복수개의 스트링 구조(130)들은 공통 소스 라인(CSL)에 병렬로 연결되어 메모리 블록(block)을 구성한다.
상술한 메모리 블록에 포함된 메모리 셀들(MC0, MC1, MC2,...MCn -2, MCn -1, MCn) 중 동일한 워드 라인을 통해 연결된 메모리 셀들은 동일한 페이지를 구성한다. 불휘발성 메모리 소자의 프로그램 동작은 특정한 방향성을 가지고 순차적으로 실시되며 페이지 단위로 실시된다. 예를 들어, 프로그램 동작은 워드 라인들(WL) 중 소스 셀렉트 라인(SSL)에 인접한 "WL0"에 접속된 메모리 셀들(MC0)로부터 워드 라인들(WL) 중 드레인 셀렉트 라인(DSL)에 인접한 "WLn"(n은 자연수)에 접속된 메모리 셀들(MCn)까지 순차적으로 실시될 수 있다.
이와 같이 프로그램 동작이 특정한 방향성을 가지고 순차적으로 실시되기 때문에, 먼저 프로그램된 페이지는 다음 차례의 페이지에 대한 프로그램 동작에 의해 간섭(interference)을 받게 된다. 그러나 드레인 셀렉트 라인(DSL)에 인접한 "WLn"에 접속되어 가장 나중에 프로그램되는 메모리 셀들(MCn)은 간섭을 받지 않는다. 따라서 "WL0" 내지 "WLn-1"에 접속된 메모리 셀 들(MC0, MC1, MC2,...MCn -2, MCn -1)의 문턱 전압 분포는 자신이 프로그램된 후 다음 페이지의 프로그램 동작에 의한 간섭 현상의 영향으로 상승하게 된다. 반면 가장 나중에 프로그램되기 때문 에 간섭 현상을 받지 않는 "WLn"에 접속된 메모리 셀들(MCn)의 문턱 전압 분포는 "WL0" 내지 "WLn-1"에 접속된 메모리 셀 들(MC0, MC1, MC2,...MCn -2, MCn -1)의 문턱 전압 분포보다 낮은 레벨로 분포한다.
한편, 프로그램 동작시 프로그램을 원하는 프로그램 셀에 연결된 비트 라인에는 0V를 인가하고, 프로그램을 원하지 않는 프로그램 금지 셀에 연결된 비트 라인에는 전원 전압(Vcc)이 인가된다. 또한 프로그램 동작시 드레인 셀렉트 라인(DSL)에는 전원 전압(Vcc)이 인가되고, 소스 셀렉트 라인(SSL)에는 0V의 전압이 인가된다. 이에 따라, 프로그램 동작시 0V가 인가되는 소스 셀렉트 라인(SSL)에 인접한 메모리 셀들(MC0)이 프로그램 금지 셀인 경우 메모리 셀들(MC0)은 프로그램 디스터브(disturb)에 취약해진다. 보다 상세히 하면, 프로그램 동작시 프로그램 금지 셀을 포함하는 스트링 구조(130)는 전원 전압(Vcc)이 인가되는 비트 라인에 연결된다. 따라서 프로그램 금지 셀을 포함하는 스트링 구조(130)의 채널은 전원 전압(Vcc)에서 드레인 셀렉트 트랜지스터(DST)의 문턱 전압만큼 강하된 전압을 가진다. 이 때, 선택된 워드 라인에 프로그램 전압을 인가하면 부스팅 효과에 의해 프로그램 금지 셀의 채널 전압이 상승하게 된다. 이에 따라 "WLn"에 접속된 메모리 셀들(MC0) 중 어느 하나가 프로그램 금지 셀인 경우, 0V가 인가되는 소스 셀렉트 트랜지스터(SST)의 게이트와 하이 레벨로 부스팅 된 전압을 가지는 프로그램 금지 셀의 채널 사이에서 GIDL(Gate-Induced Drain Leakage)에 의한 전자-정공 쌍(electron-hole pair)이 형성된다. 이 중 전자들은 포텐셜(Potential)이 높은 채널 영역으로 빠르게 이동하다가 "WL0"에 인가된 프로그램 전압에 의해 "WL0"에 접속된 프로그램 금지 셀에 충전된다. 이에 따라 "WL0"에 접속된 프로그램 금지셀의 문턱 전압은 처음 프로그램 시 상태를 유지하지 못하고 상승한다.
도 2는 프로그램 디스터브 및 간섭 현상으로 인한 메모리 셀들의 문턱 전압 분포 경향을 설명하기 위한 도면이다. 도 2를 참조하면, 메모리 블록에 포함된 메모리 셀들의 전체 문턱 전압 분포(A)는 가장 낮은 레벨로 분포된 특정 메모리 셀의 제1 문턱 전압 분포(B) 및 가장 높은 레벨로 분포된 특정 메모리 셀의 제2 문턱 전압 분포(C)에 의해 확대됨을 알 수 있다.
도 1 및 도 2를 참조하면, 제1 문턱 전압 분포(B)는 도 1에서 상술한 바와 같이 가장 마지막에 프로그램되어 간섭 현상이 영향을 받지 않으므로 문턱 전압 분포가 상승되지 않는 "WLn"에 접속된 메모리 셀(MCn)의 문턱 전압 분포이다. 또한 제2 문턱 전압 분포(C)는 도 1에서 상술한 바와 같이 이미 프로그램된 후 다른 메모리 셀들의 프로그램 동작시 프로그램 금지셀이 된 경우 프로그램 디스터브에 취약한 "WL0"에 접속된 메모리 셀(MC0)의 문턱 전압 분포이다. 이에 따라 메모리 블록에 포함된 메모리 셀들의 전체 문턱 전압 분포(A)를 좁혀서 독출 마진을 확보하기 위해서는 마지막에 프로그램되는 메모리 셀(MCn)의 문턱 전압 분포를 상승시키고, 소스 셀렉트 라인(SSL)에 인접한 메모리 셀(MC0)의 문턱 전압 분포를 낮춰야 한다. 이를 위하여, 워드 라인들(WL) 중 "WLn"과 드레인 셀렉트 라인(DSL) 사이에 더미 워드 라인을 추가하고, "WL0"와 소스 셀렉트 라인(SSL) 사이에 더미 워드 라 인을 추가할 수 있다. 그러나 이 경우, 더미 워드 라인을 추가해야 하므로 칩 사이즈를 증가시키는 단점이 있다. 이러한 칩 사이즈의 증가를 방지하기 위하여 "WLn"과 "WL0"를 더미 워드 라인(DWL)으로 이용할 수 있다. 이 경우에는 칩 사이즈의 증가를 방지함과 동시에 메모리 셀 전체의 문턱 전압 분포(A)를 좁힐 수 있으나, 저장할 수 있는 데이터의 용량이 줄어드는 단점이 있다.
이하, 도 1 및 도 3을 참조하여 "WLn"과 "WL0"를 더미 워드 라인(DWL)으로 이용한 경우 메모리 블록의 데이터 용량이 줄어드는 이유에 대해 설명한다. 이하, 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 32(=25, 즉 m=5)개의 워드 라인들(WL)이 형성된 경우를 예로 들어 설명한다.
도 1 및 도 3을 참조하면, 일반적으로 메모리 셀들은 동일한 비트수의 데이터를 저장한다. 예를 들어 메모리 셀들에 2비트의 데이터를 저장하는 경우, 2비트의 데이터는 제1 데이터인 하위 데이터 비트와 제1 데이터 비트보다 상위인 제2 데이터 비트로 구분된다. 하위 데이터 비트인 제1 데이터는 LSB, 상위 데이터 비트인 제2 데이터는 MSB로 정의될 수 있다. 이러한 2비트의 데이터를 저장하기 위한 프로그램 동작은 하위 데이터 비트(LSB) 프로그램 동작 및 상위 데이터 비트(MSB)의 프로그램 동작으로 구분된다. 상위 데이터 비트(MSB)의 프로그램 동작은 하위 데이터 비트(LSB) 프로그램 결과를 감지하고 그 결과에 따라 상위 데이터 비트(MSB)를 프로그램하게 된다.
이러한 2비트의 데이터를 저장하는 경우 메모리 셀 들은 하위 데이터 비 트(LSB) 프로그램 동작 및 상위 데이터 비트(MSB)의 프로그램 동작을 통해 '11', '10', '00', '01'과 같이 4가지의 데이터 저장 상태를 가질 수 있다. 이에 따라 32개의 메모리 셀을 포함하는 스트링 구조(130)는 128(32*4)가지의 데이터 저장 상태를 가질 수 있다. 그러나, 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL)에 인접한 "WL0" 및 "WLn"을 데이터가 저장되지 않는 더미 워드 라인(DWL)으로 이용할 경우, 스트링 구조(130)는 30개의 메모리 셀을 포함하여 120(30*4)가지의 데이터 저장 상태를 가지게 된다. 즉, 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL)에 인접한 "WL0" 및 "WLn"을 데이터가 저장되지 않는 더미 워드 라인(DWL)으로 이용할 경우 저장할 수 있는 데이터 수가 감소하게 된다. 따라서 본 발명은 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL)에 인접한 "WL0" 및 "WLn"을 더미 워드 라인(DWL)으로 이용하더라도 저장할 수 있는 데이터의 용량이 줄어들지 않는 불휘발성 메모리 소자의 동작 방법을 제공한다.
도 4는 본 발명에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 도면이다. 이하, 도 1 및 도 4를 참조하여 본 발명에 따른 불휘발성 메모리 소자의 동작 방법을 구체적으로 설명한다.
도 1 및 도 4를 참조하면, 본 발명에서는 워드 라인들(WL) 중 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL)에 인접한 "WL0" 및 "WLn"을 더미 워드 라인인 제1 워드 라인(DWL)들로 정의하고, 워드 라인들(WL) 중 제1 워드 라인들(DWL)을 제외한 나머지 워드 라인들(WL1, WL2,...WLn-2, WLn-1)을 제2 워드 라인들로 정의한다.
본 발명에서는 제1 워드 라인들(DWL)에 연결된 메모리 셀(MC0, MCn)에 데이터가 저장되지 않고, 제2 워드 라인들(WL1, WL2,...WLn-2, WLn-1)에 연결된 메모리 셀(MC1, MC2, ...MCn -2, MCn -1)에는 서로 다른 비트 수의 데이터가 저장되도록 프로그램 동작을 실시한다. 즉, 본 발명에서 제2 워드 라인들(WL1, WL2,...WLn-2, WLn-1)에 연결된 메모리 셀(MC1, MC2, ...MCn -2, MCn -1)의 일부에는 ℓ(ℓ은 자연수)비트의 데이터가 저장되고, 나머지 메모리 셀에는 ℓ비트보다 많은 k 비트가 저장된다. 따라서, 제1 워드 라인들(DWL)이 더미 워드 라인으로 이용됨에 따라 감소되는 데이터 용량을 k 비트가 저장되는 메모리 셀들로 보상할 수 있다. 이에 따라 본 발명은 문턱 전압의 폭을 개선함과 동시에 저장할 수 있는 데이터 용량의 감소를 방지할 수 있다.
예를 들어 m=5이고 ℓ=2인 경우, 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에는 32(=2m)개의 워드 라인들(WL)이 형성된다. 일반적으로 32개의 워드 라인들(WL)에 접속된 메모리 셀들에 동일한 2비트의 데이터를 저장할 경우, 각각의 스트링 구조(130)가 저장할 수 있는 데이터 수는 128 가지이다. 이 때, 제1 워드 라인들(DWL)이 더미 워드 라인으로 이용되는 경우, 각각의 스트링 구조(130)에 저장할 수 있는 데이터 수가 120가지로 감소하게 된다. 본 발명에서는 저장할 수 있는 데이터 수를 128 가지보다 줄어들지 않도록 하기 위하여 더미 워드 라인으로 이용되는 제1 워드 라인들(DWL)로 인하여 감소된 데이터 수를 보상할 수 있도록 제2 워드 라인들(WL1, WL2,...WLn-2, WLn-1) 중 일부에 3(=k)비트의 데이터를 저장 한다.
제3 비트의 데이터는 제1 데이터, 제1 데이터보다 상위인 제2 데이터, 제2 데이터보다 상위인 제3 데이터로 구분된다. 즉, 제1 데이터 비트는 하위 데이터 비트로서 LSB로 정의될 수 있으며, 제2 데이터 비트는 중간 데이터 비트로서 CSB로 정의될 수 있으며, 제3 데이터 비트는 상위 데이터 비트로서 MSB로 정의될 수 있다. 예를 들어, 3비트의 데이터 저장 상태 중 '101'을 예로 들면, 왼쪽 '1'은 제1 데이터 비트(LBS)이고, "0"은 제2 데이터 비트(CSB), 오른쪽 '1'은 제3 데이터 비트(MSB)이다.
본 발명에서 2 비트의 데이터를 저장하기 위한 프로그램 동작은 제1 데이터 비트(LSB) 프로그램 동작 및 제2 데이터 비트(CSB) 프로그램 동작으로 구분된다.
'111'의 소거 상태인 메모리 셀을 대상으로 제1 데이터 비트(LSB) 프로그램 동작을 실시하여 제1 데이터 비트(LSB)가 프로그램되면 메모리 셀은 '011'의 프로그램 상태가 된다. 제2 데이터 비트(CSB)의 프로그램 동작은 제1 데이터 비트(LSB)의 프로그램 결과를 감지하여 그 결과에 따라 제2 데이터 비트(CSB)를 프로그램하게 된다. 예를 들어, 제1 데이터 비트(LSB)로 '1'이 감지되었으면, 데이터 저장 상태는 '111'상태이고, 여기에서 제2 데이터 비트(CSB)가 프로그램 동작하면 데이터 저장 상태는 '101'이 된다. 또한, 제1 데이터 비트(LSB)로 '0'이 감지되었으면, 데이터 저장 상태는 '011'상태이고, 여기에서 제2 데이터 비트(CSB)가 프로그램 동작하면 데이터 저장 상태는 '001'이 된다. 한편, 2비트의 데이터를 저장하는 경우, 제3 데이터 비트(LSB)는 프로그램되지 않는다. 따라서 2비트의 데이터를 저장하는 경우 메모리 셀 각각은 제1 데이터 비트(LSB) 프로그램 동작 및 제2 데이터 비트(CSB)의 프로그램 동작을 통해 '111', '101', '001', '011'과 같이 4(=2ℓ)가지의 데이터 저장 상태를 가질 수 있다.
본 발명에서 3 비트의 데이터를 저장하기 위한 프로그램 동작은 제1 데이터 비트(LSB) 프로그램 동작, 제2 데이터 비트(CSB) 프로그램 동작, 및 제3 데이터 비트(MSB) 프로그램 동작으로 구분된다. 제1 데이터 비트(LSB) 및 제2 데이터 비트(CSB)의 프로그램 동작은 2비트의 데이터를 저장하기 위한 프로그램 동작시와 동일하다. 제3 데이터 비트(MSB)의 프로그램 동작은 제2 데이터 비트(CSB)의 프로그램 결과를 감지하여 그 결과에 따라 제3 데이터 비트(MSB)를 프로그램하게 된다. 예를 들어, 제2 데이터 비트(CSB)로 '1'이 감지되었으면, 데이터 저장 상태는 '111' 또는 '011'상태이고, 여기에서 제3 데이터 비트(LSB)가 프로그램 동작하면 데이터 저장 상태는 '111'에서 '110'로 또는 '011'에서 '010'이 된다. 또한, 제2 데이터 비트(CSB)로 '0'이 감지되었으면, 데이터 저장 상태는 '101' 또는 '001'상태이고, 여기에서 제3 데이터 비트(MSB)가 프로그램 동작하면 데이터 저장 상태는 '101'에서 '100' 또는 '001'에서 '000'이 된다. 따라서, 3비트의 데이터를 저장하는 경우 메모리 셀 각각은 제1 데이터 비트(LSB) 프로그램 동작, 제2 데이터 비트(CSB) 프로그램 동작, 및 제3 데이터 비트(MSB) 프로그램 동작을 통해 '111', '110', '100', '101', '001', '000', '010', '011'과 같이 8(=2k)가지의 데이터 저장 상태를 가질 수 있다.
따라서, 제1 워드 라인들(DWL)에 접속된 메모리 셀에 데이터를 저장하지 않더라도 제2 워드 라인들 중 26개의 워드 라인들에는 2비트의 데이터를 저장하고 4개의 워드 라인들에는 3비트의 데이터를 저장함으로써, 스트링 구조(130) 각각은 128가지의 데이터 저장 상태를 가질 수 있다.
한편, 3비트의 데이터를 저장하는 경우 데이터 저장 상태에 대응하는 문턱 전압 분포들간 간격이 2비트의 데이터를 저장하는 경우보다 좁으므로 간섭 현상에 취약하다. 따라서, 3비트의 데이터를 저장하는 메모리 셀 간의 간섭 현상을 개선하여 독출마진을 충분히 확보하기 위해 3비트를 저장하는 메모리 셀들은 서로 불연속적으로 분포시키는 것이 바람직하다. 즉, k비트를 저장하는 메모리 셀들은 불연속적으로 분포하는 것이 바람직하다. 이를 위하여 제3 데이터 비트 프로그램 동작을 실시할 때, 불연속적으로 배치된 워드 라인을 선택하여 제3 데이트 비트 프로그램 동작을 위한 프로그램 전압을 인가하는 것이 바람직하다.
한편, 제1 워드 라인들(DWL)은 더미 워드 라인이지만 제2 워드 라인들과 마찬가지로 소거 동작 및 프로그램 동작을 진행한다. 특히, 프로그램 동작시 선택된 제2 워드 라인들에 프로그램 전압이 인가되고, 나머지 제2 워드 라인들에는 패스 전압이 인가된다. 또한 프로그램 동작시 제1 워드 라인들(DWL)에도 전압이 인가된다.
보다 구체적으로 제1 워드 라인들(DWL) 중 소스 셀렉트 라인(SSL)에 인접한 워드 라인(WL0)에는 소스 셀렉트 라인(SSL)에 인가되는 0V보다 큰 제1 전압이 인가된다. 이 때, 제1 전압은 프로그램 전압 또는 패스 전압일 수 있다. 이러한 제1 전압에 의해 소스 셀렉트 라인(SSL)에 인접하게 배치되어 데이터를 저장하는 메모리 셀(MC1)이 프로그램 금지셀 이더라도 프로그램 디스터브 현상이 발생하는 것을 개선할 수 있다.
제1 워드 라인들(DWL) 중 드레인 셀렉트 라인(DSL)에 인접한 워드 라인(WLn)에는 프로그램 전압과 동일한 제2 전압이 인가된다. 이러한 제2 전압에 의해 드레인 셀렉트 라인(DSL)에 인접하게 배치되어 데이터를 저장하는 메모리 셀(MCn -1)에서 그 이전에 프로그램된 셀 들과 마찬가지로 간섭 현상이 일어날 수 있다.
상술한 바와 같이 본 발명은 프로그램 디스터브를 개선함과 아울러 간섭 현상을 이용하여 데이터를 저장하는 메모리 셀들 중 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)에 인접한 메모리 셀들(MC1 ,MCn-1)의 문턱 전압 분포가 그들 사이의 메모리 셀들(MC2 내지 MCn-2)의 문턱 전압 분포와 유사해지도록 한다. 이로써 본 발명은 도 5에 도시된 바와 같이 실질적으로 데이터를 저장하는 메모리 셀들의 문턱 전압 분포(A')를 도 2에서의 문턱 전압 분포(A)에 비해 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 불휘발성 메모리 소자를 설명하기 위한 도면.
도 2는 프로그램 디스터브 및 간섭 현상으로 인한 메모리 셀들의 문턱 전압 분포 경향을 설명하기 위한 도면.
도 3은 소스 셀렉트 라인 및 드레인 셀렉트 라인에 인접한 워드 라인들을 더미 워드 라인으로 사용한 경우 데이터 용량이 줄어드는 이유를 설명하기 위한 도면.
도 4는 본 발명에 따른 불휘발성 메모리 소자의 동작 방법을 설명하기 위한 도면.
도 5는 본 발명에 따른 불휘발성 메모리 소자의 동작에 의해 실질적으로 데이터를 저장하는 메모리 셀들의 문턱 전압 분포를 나타내는 도면.

Claims (4)

  1. 소스 셀렉트 라인과 드레인 셀렉트 라인 사이에 다수의 워드 라인들이 배치된 메모리 셀 어레이가 제공되는 단계; 및
    상기 워드 라인들 중 상기 소스 셀렉트 라인과 드레인 셀렉트 라인에 인접한 제1 워드 라인들 및 나머지 제2 워드 라인들에 프로그램 전압 또는 패스 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함하며,
    상기 프로그램 동작을 실시하는 단계에서 상기 제1 워드 라인들에 접속된 제1 메모리 셀들에 데이터가 저장되지 않고, 상기 제2 워드 라인들에 접속된 메모리 셀들 중 제2 메모리 셀들에 ℓ비트가 저장되고, 나머지 제3 메모리 셀들에 상기ℓ비트보다 많은 k비트가 저장되는 불휘발성 메모리 소자의 동작방법.
  2. 제 1 항에 있어서,
    상기 프로그램 동작을 실시하는 단계에서 상기 제2 워드 라인들 중 불연속적으로 분포된 워드 라인들을 선택하여 상기 제3 메모리 셀들에 상기 k비트를 저장하는 불휘발성 메모리 소자의 동작 방법.
  3. 제 1 항에 있어서,
    상기 소스 셀렉트 라인과 상기 드레인 셀렉트 라인 사이의 상기 워드 라인들 은 2m개로 형성되는 불휘발성 메모리 소자의 동작방법.
  4. 제 1 항에 있어서,
    상기 프로그램 동작을 실시하는 단계는
    상기 제2 및 제3 메모리 셀들에 상기 ℓ비트를 저장하는 단계; 및
    상기 제3 메모리 셀들에 상기 k비트를 저장하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
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