KR20120129606A - 비휘발성 메모리 장치의 동작 방법 - Google Patents

비휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 동작 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결된 복수의 메모리 셀, 상기 소스 선택 트랜지스터와 상기 메모리 셀 사이에 연결되는 제1 더미 메모리 셀, 및 상기 드레인 선택 트랜지스터와 상기 메모리 셀 사이에 연결되는 제2 더미 메모리 셀을 포함하는 비휘발성 메모리 장치의 동작 방법으로서, 프로그램 검증 동작시 선택된 메모리 셀의 게이트에 검증 전압을 인가하고, 비선택된 메모리 셀의 게이트에 제1 전압을 인가하고, 상기 제1 및 제2 더미 메모리 셀 중 적어도 하나의 게이트에 상기 제1 전압보다 낮은 제2 전압을 인가한다.

Description

비휘발성 메모리 장치의 동작 방법{OPERATING METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치의 동작 방법에 관한 것으로, 보다 상세하게는 프로그램 검증 동작과 리드 동작을 포함하는 비휘발성 메모리 장치의 동작 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 비휘발성 메모리 장치의 수요가 증가하고 있다. 비휘발성 메모리 장치 중 낸드(NAND) 형 플래시 메모리 장치는, 인접한 메모리 셀끼리 드레인 또는 소스를 공유함으로써 복수의 메모리 셀(memory cell)들이 직렬로 연결되어 하나의 셀 스트링(cell string)을 구성하기 때문에 대용량의 정보를 저장하기에 적합한 장점이 있다.
도 1은 종래의 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 메모리 셀 어레이는 비트라인(BLn), 공통 소스라인(CSL), 및 이들 사이에 직렬로 연결되는 드레인 선택 트랜지스터(DST), 메모리 셀들(MC0~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 본 도면에는 하나의 비트라인(BLn) 만을 도시하였으나, 메모리 셀 어레이에는 이 비트라인(BLn)과 평행한 비트라인이 복수개 포함될 수 있다.
드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결되어 이에 의하여 제어되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결되어 이에 의하여 제어되고, 메모리 셀들(MC0~MCn) 각각의 제어 게이트는 워드라인(WL0~WLn) 각각에 연결되어 이에 의하여 제어된다.
이러한 비휘발성 메모리 장치에서 메모리 셀들(MCO~MCn) 각각에 데이터를 기록하는 것을 프로그램 동작이라 한다. 이때, 프로그램 동작시 메모리 셀들(MC0~MCn) 각각에 데이터가 정상적으로 기록되었는지를 검증하기 위하여, 메모리 셀들(MCO~MCn) 각각에 대한 프로그램 동작마다 해당 메모리 셀에 대한 프로그램 검증 동작이 요구된다.
한편, 모든 메모리 셀들(MC0~MCn)에 대한 프로그램 동작이 수행된 후, 선택된 메모리 셀에 기록된 데이터를 읽어내는 것을 리드 동작이라 한다. 이러한 리드 동작에서 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST) 및 비선택된 메모리 셀들에 인가되는 전압 레벨은 프로그램 검증 동작에서와 실질적으로 동일하다.
그런데, 리드 동작과 프로그램 검증 동작에서 선택된 메모리 셀의 일측 또는 양측의 비선택된 메모리 셀의 프로그램 상태는 서로 상이하기 때문에, 리드 동작과 프로그램 검증 동작에서의 동일한 전압 레벨 사용은 리드 동작 오류를 초래한다. 이에 대하여는 이하의 도 2a 내지 도 5를 참조하여 상세히 설명하기로 한다.
도 2a 및 도 2b는 동작 모드에 따라 도 1의 비휘발성 메모리 장치에 인가되는 전압 및 각 메모리 셀의 프로그램 상태를 설명하기 위한 도면이고, 도 3은 메모리 셀의 프로그램 상태에 따른 차이점을 설명하기 위한 도면이고, 도 4는 동작 모드에 따라 도 1의 선택된 메모리 셀에 흐르는 전류 변화를 나타내는 그래프이고, 도 5는 리드 동작시 도 1의 선택된 메모리 셀의 문턱 전압 분포를 나타내는 그래프이다. 이때, 도 2a 내지 도 5의 도면들은, 소스 측 메모리 셀부터 드레인 측 메모리 셀 순으로 순차적으로 프로그램이 수행되는 경우를 나타내고 있다.
도 2a를 참조하면, 프로그램 검증 동작시 선택된 메모리 셀(MCi)이 연결된 워드라인(WL0)에 검증 전압(Vverify)을 인가하고, 비선택된 메모리 셀들이 각각 연결된 워드라인(WL1~WLn)에 미리 정해진 전압 레벨을 갖는 고전압(Vread1)을 인가한다. 이 상태에서 선택된 메모리 셀(MCi)에 흐르는 전류를 감지함으로써 선택된 메모리 셀(MCi)의 데이터를 리드할 수 있다.
도 2b를 참조하면, 리드 동작시 선택된 메모리 셀(MCi)이 연결된 워드라인(WL0)에 리드 전압(Vread)를 인가하고, 비선택된 메모리 셀들이 각각 연결된 워드라인(WL1~WLn)에 미리 정해진 전압 레벨을 갖는 고전압(Vread)를 인가한다. 이 상태에서 선택된 메모리 셀(MCi)에 흐르는 전류를 감지함으로써 선택된 메모리 셀(MCi)의 데이터를 리드할 수 있다.
여기서, 프로그램 검증 동작은 각 메모리 셀에 대한 프로그램 동작 후마다 수행되고 전술한 바와 같이 프로그램 순서는 하단의 메모리 셀부터 수행되기 때문에, 예를 들어, 최하단의 선택된 메모리 셀(MCi)이 '01'로 프로그램된 후의 프로그램 검증시, 비선택된 메모리 셀들은 모두 '11'로 소거된 상태이다.
반면, 리드 동작은 모든 메모리 셀에 대한 프로그램 동작 후 선택된 메모리 셀에 대하여 수행되는 것이므로, 최하단의 선택된 메모리 셀(MCi)이 '01'로 프로그램되어 있을 뿐만 아니라, 비선택된 메모리 셀들 모두 프로그램된 상태에 있다. 예를 들어, 비선택된 메모리 셀들은 모두 '00'으로 프로그램된 상태일 수 있다.
그런데, 도 3을 참조하면, 메모리 셀이 소거된 상태에 있는 경우((A) 참조)는, 메모리 셀이 프로그램된 상태에 있는 경우((B) 참조)에 비하여, 셀 문턱전압(Vtcell)이 낮고 드레인 전류(Id)가 커서 결국 채널 저항(Rcell)이 작음을 알 수 있다.
이는, 도 2a에서와 같은 프로그램 검증 동작시 선택된 메모리 셀(MCi) 상단의 비선택된 메모리 셀들의 채널 저항은, 도 2b에서와 같은 리드 동작시 선택된 메모리 셀(MCi) 상단의 비선택된 메모리 셀들의 채널 저항에 비하여, 작은 것을 나타낸다. 즉, 프로그램 검증 동작시 선택된 메모리 셀(MCi)의 드레인 측에는 상대적으로 저저항이 연결되고, 리드 동작시 선택된 메모리 셀(MCi)의 드레인 측에는 상대적으로 고저항이 연결됨을 나타낸다.
따라서, 도 4를 참조하면, 프로그램 검증 동작과 리드 동작에서 비선택된 메모리 셀들에 동일한 고전압(Vread1)을 인가하더라도, 리드 동작시 선택된 메모리 셀(MCi)에 흐르는 전류(곡선 B 참조)는 프로그램 검증 동작시 선택된 메모리 셀(MCi)에 흐르는 전류(곡선 A 참조)에 비하여 크게 감소할 수 있다. 이는, 리드 동작시 선택된 메모리 셀(MCi)의 문턱전압 분포가 프로그램 검증 동작시 선택된 메모리 셀(MCi)의 문턱전압 분포보다 증가함을 의미한다.
도 5를 참조하면, 전술한 바와 같이 리드 동작시 선택된 메모리 셀(MCi)의 문턱전압(Vth 참조)의 분포가 넓어지고 그에 따라 선택된 메모리 셀(MCi)의 문턱전압(Vth)이 기 정하여진 최대 문턱전압 레벨(Max. Vt level)보다 커질 수 있기 때문에, 리드 마진(Read Margin)이 감소할 수 있다. 리드 마진이 감소한다는 것은 선택된 셀의 프로그램 상태를 정확히 판독하기 어려워진다는 것을 의미하고 결국 이는 리드 동작의 오류를 초래한다.
요약하자면, 종래 기술에서는 프로그램 검증 동작과 리드 동작시 비선택된 메모리 셀의 프로그램 상태에 따라 채널 저항이 달라지고, 그에 따라 리드 동작시 선택된 메모리 셀에 흐르는 전류가 프로그램 검증 동작시보다 감소하여 리드 마진이 감소하므로, 결국 리드 동작의 오류가 초래될 수 있다.
본 발명이 해결하려는 과제는, 프로그램 검증 동작과 리드 동작시 채널 저항의 변화를 감소시킴으로써, 메모리 셀의 리드 마진을 증가시켜 리드 동작의 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결된 복수의 메모리 셀, 상기 소스 선택 트랜지스터와 상기 메모리 셀 사이에 연결되는 제1 더미 메모리 셀, 및 상기 드레인 선택 트랜지스터와 상기 메모리 셀 사이에 연결되는 제2 더미 메모리 셀을 포함하는 비휘발성 메모리 장치의 동작 방법으로서, 프로그램 검증 동작시 선택된 메모리 셀의 게이트에 검증 전압을 인가하고, 비선택된 메모리 셀의 게이트에 제1 전압을 인가하고, 상기 제1 및 제2 더미 메모리 셀 중 적어도 하나의 게이트에 상기 제1 전압보다 낮은 제2 전압을 인가한다.
본 발명의 비휘발성 메모리 장치의 동작 방법에 의하면, 프로그램 검증 동작과 리드 동작시 채널 저항의 변화를 감소시킴으로써, 메모리 셀의 리드 마진을 증가시켜 리드 동작의 신뢰성을 향상시킬 수 있다.
도 1은 종래의 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 2a 및 도 2b는 동작 모드에 따라 도 1의 비휘발성 메모리 장치에 인가되는 전압 및 각 메모리 셀의 프로그램 상태를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 셀의 프로그램 상태에 따른 차이점을 설명하기 위한 도면이다.
도 4는 동작 모드에 따라 도 1의 선택된 메모리 셀에 흐르는 전류 변화를 나타내는 그래프이다.
도 5는 리드 동작시 도 1의 선택된 메모리 셀의 문턱 전압 분포를 나타내는 그래프이다.
도 6은 본 발명의 일실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법에 의한 효과를 종래 기술과 비교하여 설명하기 위한 그래프이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 6은 본 발명의 일실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 6을 참조하면, 메모리 셀 어레이는 비트라인(BLn), 공통 소스라인(CSL), 및 이들 사이에 직렬로 연결되는 드레인 선택 트랜지스터(DST), 제2 더미 메모리 셀(DMC2), 메모리 셀들(MC0~MCn), 제1 더미 메모리 셀(DMC1) 및 소스 선택 트랜지스터(SST)를 포함한다. 이때, 직렬로 연결되는 드레인 선택 트랜지스터(DST), 제2 더미 메모리 셀(DMC2), 메모리 셀들(MC0~MCn), 제1 더미 메모리 셀(DMC1) 및 소스 선택 트랜지스터(SST)를 셀 스트링이라고도 한다.
본 실시예에서는 하나의 비트라인(BLn) 및 이에 연결되는 하나의 셀 스트링만을 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 메모리 셀 어레이에는 이 비트라인(BLn)과 평행한 복수의 비트라인 및 복수의 비트라인 각각에 일단이 연결되는 복수의 셀 스트링이 더 포함될 수 있다. 공통 소스라인(CSL)은 각각의 셀 스트링의 타단에 공통적으로 연결될 수 있다.
드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결되어 이에 의하여 제어된다. 드레인 선택 라인(DSL)은 각 셀 스트링의 드레인 선택 트랜지스터(DST)의 게이트를 연결시키면서 일 방향으로 연장된다.
소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결되어 이에 의하여 제어된다. 소스 선택 라인(SSL)은 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트를 연결시키면서 일 방향으로 연장된다.
메모리 셀들(MC0~MCn) 각각은 상하부로 적층되면서 서로 절연되는 부유 게이트 및 제어 게이트를 포함한다. 이러한 메모리 셀들(MC0~MCn)의 부유 게이트에 전하가 주입되어 데이터가 저장될 수 있다. 메모리 셀들(MC0~MCn) 각각의 제어 게이트는 워드라인(WL0~WLn) 각각에 연결되어 이에 의하여 제어된다. 워드라인(WL0~WLn) 각각은 각 셀 스트링의 서로 대응하는 메모리 셀의 제어 게이트를 연결시키면서 일 방향으로 연장된다.
더미 메모리 셀(DMC1, DMC2)은 메모리 셀들(MC0~MCn)과 실질적으로 동일한 구조를 갖되, 메모리 셀로서의 기능 즉, 데이터 저장 기능은 수행하지 않는 메모리 셀을 의미한다. 즉, 더미 메모리 셀(DMC1, DMC2)은 상하부로 적층되면서 서로 절연되는 부유 게이트 및 제어 게이트를 포함하기는 하나, 더미 메모리 셀(DMC1, DMC2)의 부유 게이트에는 전하가 주입되지 않도록 제어된다. 이러한 더미 메모리 셀(DMC1, DMC2) 각각의 제어 게이트는 더미 워드라인(DWL1, DWL2) 각각에 연결되어 이에 의하여 제어된다. 더미 워드라인(DWL1, DWL2) 각각은 각 셀 스트링의 대응하는 더미 메모리 셀(DMC1, DMC2)의 제어 게이트를 연결시키면서 일 방향으로 연장된다.
이와 같이 소스 선택 트랜지스터(SST)와 메모리 셀들(MC0~MCn) 사이 및 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC0~MCn) 사이에 각각 제1 및 제2 더미 메모리 셀(DMC1, DMC2)을 배치하는 것은, 셀 동작 특성을 향상시키기 위해서이며 특히 후술하는 바와 같이 제1 및 제2 더미 메모리 셀(DMC1, DMC2)의 제어 게이트에 인가되는 바이어스를 조절하여 리드 동작 특성을 향상시키기 위함이다. 이에 관하여는 해당 부분에서 더욱 상세히 설명하기로 한다.
이상으로 설명한 비휘발성 메모리 장치의 프로그램 검증 동작 및 리드 동작에 관하여 도 7a 및 도 7b를 참조하여 설명하기로 한다. 설명에 앞서, 본 실시예의 비휘발성 메모리 장치의 프로그램 동작은 소스측 메모리 셀 즉, 메모리 셀(MC0)부터 드레인측 메모리 셀 즉, 메모리 셀(MCn) 순으로 순차적으로 수행된다고 가정한다. 또한, 본 실시예의 비휘발성 메모리 장치에서 프로그램 검증 동작은 메모리 셀들(MCO~MCn) 각각에 대한 프로그램 동작 후마다 수행된다고 가정하고, 리드 동작은 모든 메모리 셀들(MC0~MCn)에 대한 프로그램 동작이 수행된 후 선택된 메모리 셀에 대하여 수행된다고 가정한다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 도면으로서, 특히, 도 7a는 프로그램 검증 동작을 설명하기 위한 도면이고, 도 7b는 리드 동작을 설명하기 위한 도면이다.
도 7a를 및 도 7b 참조하면, 프로그램 검증 동작은, 선택된 메모리 셀(MCi)이 예컨대, '01'로 프로그램된 후, 수행될 수 있다. 반면, 리드 동작은, 모든 메모리 셀에 대한 프로그램 동작이 수행된 후, 선택된 메모리 셀(MCi)에 대하여 수행될 수 있다.
이때, 본 실시예에서 프로그램 순서는 소스 측 메모리 셀부터 수행된다고 가정하였기 때문에, 본 프로그램 검증 동작시 선택된 메모리 셀(MCi)을 기준으로 드레인 측에 배치되는 비선택된 메모리 셀들은 모두 '11'로 소거된 상태를 갖는다. 반면, 리드 동작시 모든 메모리 셀은 프로그램된 상태이다. 본 실시예에서 비선택된 메모리 셀들은 예컨대, '00'으로 프로그램된 상태를 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며, 리드 동작시 비선택된 메모리 셀들은 각각 서로 다른 프로그램 상태 예컨대, '00', '01' 또는 '10' 중 어느 하나로 프로그램된 상태, 또는, '11'로 소거된 상태를 가질 수도 있다.
이러한 경우, 종래 기술에서 설명한 바와 같이 소거된 상태를 갖는 메모리 셀의 채널 저항은 프로그램된 상태를 갖는 메모리 셀의 채널 저항에 비하여 상대적으로 작기 때문에(도 3 참조), 프로그램 검증 동작시 선택된 메모리 셀(MCi)을 기준으로 드레인 측에 배치되는 비선택된 메모리 셀들의 채널 저항은, 리드 동작시 선택된 메모리 셀(MCi)을 기준으로 드레인 측에 배치되는 비선택된 메모리 셀들의 채널 저항에 비하여 상대적으로 작은 값을 가질 수밖에 없다. 다시 말하면, 프로그램 검증 동작시 선택된 메모리 셀(MCi)의 드레인 측에 상대적으로 저저항이 연결되어 있는 반면, 리드 동작시 선택된 메모리 셀(MCi)의 드레인 측에 상대적으로 고저항이 연결되어 있는 것과 같다. 이러한 채널 저항의 차이는 종래 기술에서 설명한 것과 같이 리드 동작 오류를 초래할 수 있기 때문에, 이를 최소화하는 것이 요구된다.
따라서, 본 실시예에서는, 프로그램 검증 동작과 리드 동작시 각각 아래와 같은 방식으로 전압을 인가한다.
즉, 프로그램 검증 동작시, 선택된 메모리 셀(MCi)이 연결된 워드라인(WL0)에 검증 전압(Vverify)을 인가하고, 비선택된 메모리 셀들이 각각 연결된 워드라인(WL1~WLn)에 미리 정해진 전압 레벨을 갖는 상대적으로 고전압 즉, 검증 전압(Vverify)보다 높은 레벨의 제1 전압(Vread1)을 인가하고, 소스 측의 제1 더미 메모리 셀(DMC1)이 연결된 제1 더미 워드라인(DWL1)에 비선택된 메모리 셀이 연결된 워드라인(WL1~WLn)에 인가되는 전압과 동일한 전압 즉, 상기 제1 전압(Vread1)을 인가한다. 나아가, 드레인 측의 제2 더미 메모리 셀(DMC2)이 연결된 제2 더미 워드라인(DWL2)에, 리드 동작시 제2 더미 워드라인(DWL2)에 인가되는 전압(예컨대, 제1 전압(Vread1))보다 낮은 제2 전압(Vread2)을 인가한다. 제2 전압(Vread2)은 비선택된 메모리 셀이 연결된 워드라인(WL1~WLn)에 인가되는 제1 전압(Vread1)보다 낮을 수 있고, 그에 따라 검증 전압(Vverify)보다 높을 수 있다. 이러한 전압 인가 조건에서, 선택된 메모리 셀(MCi)에 흐르는 전류를 감지함으로써 선택된 메모리 셀(MCi)의 데이터를 리드할 수 있다.
또한, 리드 동작시, 선택된 메모리 셀(MCi)이 연결된 워드라인(WL0)에 리드 전압(Vread)을 인가하고, 비선택된 메모리 셀들이 각각 연결된 워드라인(WL1~WLn)에 상기 제1 전압(Vread1)을 인가하고, 소스 측의 제1 더미 메모리 셀(DMC1) 및 드레인 측의 제2 더미 메모리 셀(DMC2)이 연결된 제1 및 제2 더미 워드라인(DWL1, DWL2) 각각에 비선택된 메모리 셀이 연결된 워드라인(WL1~WLn)에 인가되는 전압과 동일한 전압 즉, 상기 제1 전압(Vread1)을 인가한다. 제1 전압(Vread1)은 리드 전압(Vread)보다 높을 수 있다. 이러한 전압 인가 조건에서, 선택된 메모리 셀(MCi)에 흐르는 전류를 감지함으로써 선택된 메모리 셀(MCi)의 데이터를 리드할 수 있다.
상기 검증 전압(Vverify), 리드 전압(Vread), 제1 전압(Vread1) 및 제2 전압(Vread2)의 대소 관계를 보다 명확히 하기 위하여 이를 수식으로 나타내면 아래와 같다.
(수식 1)
Vverify(또는 Vread) < Vread2 < Vread1
이와 같이, 프로그램 검증 동작시 드레인 측의 제2 더미 메모리 셀(DMC2)이 연결된 제2 더미 워드라인(DWL2)에, 리드 동작시 제2 더미 워드라인(DWL2)에 인가되는 전압 예컨대, 제1 전압(Vread1)보다 낮은 제2 전압(Vread2)을 인가하는 경우, 프로그램 검증 동작시 제2 더미 메모리 셀(DMC2)에 흐르는 턴온 전류(turn-on current)가 리드 동작시 제2 더미 메모리 셀(DMC2)에 흐르는 턴온 전류보다 감소한다. 이는 프로그램 검증 동작시 제2 더미 메모리 셀(DMC2)의 채널 저항이 리드 동작시 제2 더미 메모리 셀(DMC2)의 채널 저항보다 증가하는 것을 의미하므로, 결국 프로그램 검증 동작시 선택된 메모리 셀(MCi)의 드레인 측에 소거된 셀들이 존재하더라도 드레인 측의 채널 저항이 종래보다 증가될 수 있다. 또는, 프로그램 검증 동작시 드레인 측의 제2 더미 메모리 셀(DMC2)이 연결된 제2 더미 워드라인(DWL2)에 인가되는 제2 전압(Vread2)은, 프로그램 동작시 비선택된 메모리 셀이 연결된 워드라인(WL1~WLn)에 인가되는 전압 예컨대, 제1 전압(Vread1)보다 낮을 수 있으며, 이러한 경우에도 동일한 효과 즉, 프로그램 검증 동작시 선택된 메모리 셀(MCi)의 드레인 측에 소거된 셀들이 존재하더라도 드레인 측의 채널 저항이 종래보다 증가되는 효과가 얻어질 수 있다.
결과적으로 본 실시예에 의하는 경우 리드 동작시 선택된 메모리 셀(MCi)의 드레인 측 채널 저항과 프로그램 검증 동작시 선택된 메모리 셀(MCi)의 드레인 측 채널 저항 간 차이를 감소시킬 수 있다. 이러한 경우 종래기술에서 발생하던 문제점들을 최소화할 수 있으며, 이를 이하의 도 8을 참조하여 보다 구체적으로 설명하기로 한다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법에 의한 효과를 종래 기술과 비교하여 설명하기 위한 그래프이다.
본 그래프에서, 곡선 A는 종래 기술에 따른 프로그램 검증 동작시 선택된 메모리 셀(MCi)에 흐르는 전류 변화를 나타낸다(도 4 참조). 곡선 B는 종래 기술에 따른 리드 동작시 선택된 메모리 셀(MCi)에 흐르는 전류 변화를 나타내는 것으로서(도 4 참조), 본 발명의 일 실시예에 의하는 경우 리드 동작시 각 워드라인에 인가되는 전압 조건은 종래 기술과 동일하기 때문에, 곡선 B는 본 발명의 일 실시예에 따른 리드 동작시 선택된 메모리 셀(MCi)에 흐르는 전류 변화를 나타내는 것이기도 하다. 곡선 C는 본 발명의 일 실시예에 따른 프로그램 검증 동작시 선택된 메모리 셀(MCi)에 흐르는 전류 변화를 나타낸다.
도 8을 참조하면, 종래 기술에 의하는 경우, 리드 동작시 선택된 메모리 셀(MCi)에 흐르는 전류(곡선 B 참조)와 프로그램 검증 동작시 선택된 메모리 셀(MCi)에 흐르는 전류(곡선 A 참조) 사이의 차이는 상대적으로 크다. 반면, 본 발명의 일 실시예에 의하는 경우, 프로그램 검증 동작시 선택된 메모리 셀(MCi)에 흐르는 전류(곡선 C 참조)는 종래 기술(곡선 A 참조)과 비교하여 상대적으로 감소한다. 결과적으로, 본 발명의 일 실시예에 의하는 경우, 리드 동작시 선택된 메모리 셀(MCi)에 흐르는 전류(곡선 B 참조)와 프로그램 검증 동작시 선택된 메모리 셀(MCi)에 흐르는 전류(곡선 C 참조) 사이의 차이는 상대적으로 작음을 알 수 있다.
따라서, 본 발명의 일 실시예에 의하는 경우, 리드 동작시 선택된 메모리 셀(MCi)의 문턱전압 분포가 프로그램 검증 동작시 선택된 메모리 셀(MCi)의 문턱전압 분포보다 증가하는 정도가 감소하며, 그에 따라 리드 마진이 감소하는 정도가 작아질 수 있어 결국 리드 동작의 신뢰성을 향상시킬 수 있다.
한편, 이상으로 설명한 실시예는, 비휘발성 메모리 장치의 프로그램 동작이 소스측 메모리 셀 즉, 메모리 셀(MC0)부터 드레인측 메모리 셀 즉, 메모리 셀(MCn) 순으로 순차적으로 수행된다고 가정한 상태에서 설명되었다.
그러나, 필요에 따라 비휘발성 메모리 장치의 프로그램 동작은 랜덤한 순서로 수행되거나, 하나의 메모리 셀에 대하여 두번 이상 반복 수행되거나, 드레인측 메모리 셀부터 소스측 메모리 셀 순으로 순차적으로 수행될 수도 있다.
이러한 경우, 프로그램 검증 동작시 선택된 메모리 셀을 기준으로 소스측에 배치되는 비선택된 메모리 셀들 중 일부 또는 전부가 소거된 상태에 있거나, 또는 선택된 메모리 셀 양측의 비선택된 메모리 셀들 중 일부 또는 전부가 소거된 상태에 있을 수 있다. 반면, 리드 동작은 모든 셀에 대한 프로그램 후 수행되는 것임은 전술한 바와 같다.
위와 같은 경우에도 전술한 본 발명의 개념은 동일하게 적용될 수 있다.
예를 들어, 프로그램 검증 동작시 선택된 메모리 셀을 기준으로 소스측에 배치되는 비선택된 메모리 셀들 중 적어도 일부가 소거된 상태에 있고, 리드 동작시 모든 메모리 셀들이 프로그램된 상태에 있는 경우에는, 프로그램 검증 동작시 선택된 메모리 셀의 소스측에 리드 동작시보다 상대적으로 저저항이 연결된다고 볼 수 있다. 따라서, 이를 방지하기 위하여 프로그램 검증 동작시 소스측의 제1 더미 메모리 셀(DMC1)에 연결된 제1 더미 워드라인(DWL1)에, 리드 동작시 제1 더미 워드라인(DWL1)에 인가되는 제1 전압(Vread1) 또는 프로그램 동작시 비선택된 메모리 셀이 연결된 워드라인(WL1~WLn)에 인가되는 제1 전압(Vread1)보다 낮은 제2 전압(Vread2)을 인가할 수 있다.
또는, 예를 들어, 프로그램 검증 동작시 선택된 메모리 셀을 기준으로 양측에 배치되는 비선택된 메모리 셀들 중 적어도 일부가 소거된 상태에 있고, 리드 동작시 모든 메모리 셀들이 프로그램된 상태에 있는 경우에는, 프로그램 검증 동작시 선택된 메모리 셀의 소스측 및 드레인측에 리드 동작시보다 상대적으로 저저항이 연결된다고 볼 수 있다. 따라서, 이를 방지하기 위하여 프로그램 검증 동작시 소스측의 제1 더미 메모리 셀(DMC1)에 연결된 제1 더미 워드라인(DWL1) 및 드레인측의 제2 더미 메모리 셀(DMC2)에 연결된 제2 더미 워드라인(DWL2)에, 리드 동작시 제1 및 제2 더미 워드라인(DWL1, DWL2)에 인가되는 제1 전압(Vread1) 또는 프로그램 동작시 비선택된 메모리 셀이 연결된 워드라인(WL1~WLn)에 인가되는 제1 전압(Vread1)보다 낮은 제2 전압(Vread2)을 인가할 수 있다.
요약하자면, 프로그램 검증 동작시 선택된 메모리 셀을 기준으로 소스측 또는 드레인측의 저항은, 리드 동작시 선택된 메모리 셀의 소스측 또는 드레인측 저항보다 클 수는 없다. 따라서, 프로그램 검증 동작시 소스측 또는 드레인측 더미 메모리 셀에 인가되는 전압을 리드 동작시 소스측 또는 드레인측 더미 메모리 셀에 인가되는 전압보다 작게 함으로써, 프로그램 검증 동작시 상대적으로 작은 저항을 증가시키는 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
DWL: 더미 워드라인 WL: 워드라인
Vverify: 검증 전압 Vread: 리드 전압
Vread1: 제1 전압 Vread2: 제2 전압

Claims (8)

  1. 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결된 복수의 메모리 셀, 상기 소스 선택 트랜지스터와 상기 메모리 셀 사이에 연결되는 제1 더미 메모리 셀, 및 상기 드레인 선택 트랜지스터와 상기 메모리 셀 사이에 연결되는 제2 더미 메모리 셀을 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
    프로그램 검증 동작시 선택된 메모리 셀의 게이트에 검증 전압을 인가하고, 비선택된 메모리 셀의 게이트에 제1 전압을 인가하고, 상기 제1 및 제2 더미 메모리 셀 중 적어도 하나의 게이트에 상기 제1 전압보다 낮은 제2 전압을 인가하는
    비휘발성 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    리드 동작시 상기 제1 및 제2 더미 메모리 셀의 게이트에 상기 제1 전압을 인가하는
    비휘발성 메모리 장치의 동작 방법.
  3. 제1 항에 있어서,
    상기 프로그램 검증 동작시, 상기 제2 더미 메모리 셀의 게이트에 상기 제2 전압을 인가하고, 상기 제1 더미 메모리 셀의 게이트에 상기 제1 전압을 인가하는
    비휘발성 메모리 장치의 동작 방법.
  4. 제1 항에 있어서,
    상기 프로그램 검증 동작시, 상기 제1 더미 메모리 셀의 게이트에 상기 제2 전압을 인가하고, 상기 제2 더미 메모리 셀의 게이트에 상기 제1 전압을 인가하는
    비휘발성 메모리 장치의 동작 방법.
  5. 제1 항에 있어서,
    상기 프로그램 검증 동작시, 상기 제1 및 제2 더미 메모리 셀의 게이트에 상기 제2 전압을 인가하는
    비휘발성 메모리 장치의 동작 방법.
  6. 제3 항에 있어서,
    상기 복수의 메모리 셀은, 상기 소스 선택 트랜지스터에 가까운 메모리 셀부터 먼 메모리 셀 순으로 순차적으로 프로그램되는
    비휘발성 메모리 장치의 동작 방법.
  7. 제1 항에 있어서,
    상기 검증 전압은 상기 제2 전압보다 낮은
    비휘발성 메모리 장치의 동작 방법.
  8. 제2 항에 있어서,
    상기 리드 동작시, 선택된 메모리 셀에 인가되는 리드 전압은 상기 제2 전압보다 낮은
    비휘발성 메모리 장치의 동작 방법.
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