KR20220156049A - 소스 라인 풀다운 회로들 내의 스트랩 셀들을 이용한 비휘발성 메모리 시스템 - Google Patents

소스 라인 풀다운 회로들 내의 스트랩 셀들을 이용한 비휘발성 메모리 시스템 Download PDF

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춘밍 왕
시안 리우
난 도
광밍 린
야오후아 주
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실리콘 스토리지 테크놀로지 인크
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Abstract

본 발명은 소스 라인 풀다운 회로들로서 비휘발성 메모리 셀들의 메모리 어레이 내의 스트랩 셀들을 사용하는 플래시 메모리 디바이스에 관한 것이다. 일 실시예에서, 스트랩 셀은 소거 게이트 스트랩 셀이다. 다른 실시예에서, 스트랩 셀은 소스 라인 스트랩 셀이다. 다른 실시예에서, 스트랩 셀은 제어 게이트 스트랩 셀이다. 다른 실시예에서, 스트랩 셀은 워드 라인 스트랩 셀이다.

Description

소스 라인 풀다운 회로들 내의 스트랩 셀들을 이용한 비휘발성 메모리 시스템
관련 출원들
본 출원은 2020년 4월 17일자로 출원된 중국 특허 출원 제202010304167.2호 및 2020년 10월 19일자로 출원된 미국 특허 출원 제17/074,103호의 이익을 주장한다.
기술분야
본 발명은 소스 라인 풀다운 회로들 내의 어레이 내의 기존의 스트랩 셀들을 이용하는 비휘발성 메모리 디바이스에 관한 것이다.
비휘발성 메모리 셀은 본 기술분야에 잘 알려져 있다. 선행 기술에 공지된 비휘발성 메모리 셀의 예는 도 1 내지 도 6에 도시되어 있다.
도 1은 적층 게이트 비휘발성 메모리 셀(110)을 도시한다. 각각의 메모리 셀(110)은 반도체 기판(12) 내에 형성된 소스 영역(14)(소스 라인 단자로도 지칭) 및 드레인 영역(16)을 포함하며, 그 영역들 사이에 채널 영역(18)이 있다. 플로팅 게이트(20)는 채널 영역(18) 위에, 그리고 드레인 영역(16) 및 소스 영역(14) 각각의 부분 위에 형성되고 절연된다(및 그 전도도를 제어한다). 제어 게이트 단자(22)(여기서, 워드 라인에 결합됨)는 플로팅 게이트(20)상에 배치되고 그로부터 절연된다. 플로팅 게이트(20) 및 제어 게이트 단자(22)는 게이트 산화물에 의해 서로로부터 그리고 기판(12)으로부터 절연된다. 비트 라인 단자(24)가 드레인 영역(16)에 결합된다.
프로그래밍은 채널(18)에서 드레인 영역(16) 옆에 있는 채널 영역의 플로팅 게이트(20)로의 뜨거운 전자 주입을 사용하여 수행된다.
소거는 플로팅 게이트(20)에서 기판(12)으로의 Fowler-Nordheim 전자 터널링을 사용하여 수행된다.
드레인 영역(16) 및 제어 게이트 단자(22)(채널 영역(18)을 켠다)에 양의 판독 전압을 배치함으로써 판독이 수행된다. 플로팅 게이트(20)가 포지티브로 대전되면(즉, 전자들이 소거되면), 플로팅 게이트(20) 아래의 채널 영역(18)이 또한 턴온되고, 전류가 채널 영역(18)을 가로질러 흐를 것이며, 이는 소거된 또는 "1" 상태로 감지된다. 플로팅 게이트(20)가 네거티브로 대전되면(즉, 전자들로 프로그래밍되면), 플로팅 게이트(20) 아래의 채널 영역은 대부분 또는 완전히 턴오프되고, 전류가 채널 영역(18)을 가로질러 흐르지 않을 것이며(또는 흐름이 거의 없을 것이며), 이는 프로그래밍된 상태 또는 "0" 상태로 감지된다.
표 1은 판독, 소거, 및 프로그램 동작들을 수행하기 위해 기판(12) 및 메모리 셀(110)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 1]
Figure pct00001
"판독 1"은 셀 전류가 비트 라인 상에서 출력되는 판독 모드이다. "판독 2"는 셀 전류가 소스 라인 단자(14) 상에서 출력되는 판독 모드이다. 프로그램 모드에서, 비트 라인 단자는 VDD(전형적으로 3 내지 5 V)로 설정되고 소스 라인 단자는 0 V로 설정되어 셀의 프로그래밍을 억제하고, 비트 라인 단자는 0 V로 설정되고, 소스 라인 단자는 셀을 프로그래밍하기 위해 VDD(전형적으로 3 내지5 V)로 설정된다.
도 2는 분리 게이트 비휘발성 메모리 셀(210)을 도시한다. 각각의 메모리 셀(210)은 반도체 기판(12) 내에 형성된 소스 영역(소스 라인 단자)(14) 및 드레인 영역(16)을 포함하며, 그 영역들 사이에 채널 영역(18)이 있다. 플로팅 게이트(20)가 소스 영역(14)의 일부분 위에, 그리고 채널 영역(18)의 제1 부분 위에 형성되고 그로부터 절연된다(그리고 그의 전도율을 제어한다). 워드 라인 단자(22)(전형적으로 워드 라인에 결합됨)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연되는(그리고 그의 전도율을 제어하는) 제1 부분, 및 위쪽으로 그리고 플로팅 게이트(20) 위로 연장되는 제2 부분을 갖는다. 플로팅 게이트(20) 및 워드 라인 단자(22)는 게이트 산화물에 의해 기판(12)으로부터 절연된다. 비트 라인 단자(24)가 드레인 영역(16)에 결합된다.
메모리 셀(210)은 워드 라인 단자(22) 상에 높은 포지티브 전압을 배치함으로써 소거되는데(여기서 전자들이 플로팅 게이트로부터 제거됨), 이는 플로팅 게이트(20) 상의 전자들이 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통해 중간 절연체를 통과하여 플로팅 게이트(20)로부터 워드 라인 단자(22)로 터널링하게 한다.
메모리 셀(210)은 워드 라인 단자(22) 상에 포지티브 전압을, 그리고 소스 영역(14) 상에 포지티브 전압을 배치함으로써 프로그래밍된다(여기서 전자들이 플로팅 게이트 상에 배치됨). 전자 전류는 드레인 영역(16)으로부터 소스 영역(14)(소스 라인 단자)으로 흐를 것이다. 전자들은 그들이 워드 라인 단자(22)와 플로팅 게이트(20) 사이의 갭에 도달할 때 가속되고 활성화(가열)될 것이다. 가열된 전자들 중 일부는 플로팅 게이트(20)로부터의 정전 인력으로 인해 게이트 산화물을 통과하여 플로팅 게이트(20) 상으로 주입될 것이다.
메모리 셀(210)은 드레인 영역(16) 및 워드 라인 단자(22) 상에 포지티브 판독 전압들을 배치함(이는 워드 라인 단자 아래의 채널 영역(18)의 부분을 턴온시킴)으로써 판독된다. 플로팅 게이트(20)가 포지티브로 대전되면(즉, 전자들이 소거되면), 플로팅 게이트(20) 아래의 채널 영역(18)의 부분이 또한 턴온되고, 전류가 채널 영역(18)을 가로질러 흐를 것이며, 이는 소거된 또는 "1" 상태로 감지된다. 플로팅 게이트(20)가 네거티브로 대전되면(즉, 전자들로 프로그래밍되면), 플로팅 게이트(20) 아래의 채널 영역의 부분은 대부분 또는 완전히 턴오프되고, 전류가 채널 영역(18)을 가로질러 흐르지 않을 것이며(또는 흐름이 거의 없을 것이며), 이는 프로그래밍된 상태 또는 "0" 상태로 감지된다.
표 2는 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(210)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 2]
Figure pct00002
"판독 1"은 셀 전류가 비트 라인 상에서 출력되는 판독 모드이다. "판독 2"는 셀 전류가 소스 라인 단자(14) 상에서 출력되는 판독 모드이다.
도 3은 분리 게이트 비휘발성 메모리 셀(310)을 도시한다. 메모리 셀(310)은 제어 게이트(CG) 단자(28)가 추가된 도 2의 메모리 셀(210)과 유사하다. 제어 게이트 단자(28)는 프로그래밍에서 고 양전압, 예를 들어 10V, 소거에서 저전압 또는 음전압, 예를 들어 0v/-8V, 판독에서 저전압 또는 중간 범위 전압, 예를 들어 0v/2.5V로 바이어싱된다. 다른 단자들은 도 2의 것과 유사하게 바이어싱된다.
도 4는 분리 게이트 비휘발성 메모리 셀(410)을 도시한다. 메모리 셀(410)은 소스 영역(소스 라인 단자)(14), 드레인 영역(16), 채널 영역(18)의 제1 부분 위의 플로팅 게이트(20), 채널 영역(18)의 제2 부분 위의 선택 게이트(22)(전형적으로 워드 라인(WL)에 결합됨), 플로팅 게이트(20) 위의 제어 게이트(28), 및 소스 영역(14) 위의 소거 게이트(30)를 포함한다. 여기서, 모든 게이트들은 플로팅 게이트(20)를 제외하고 비-플로팅 게이트들이며, 이는 그들이 전압 소스에 전기적으로 연결되거나 연결 가능하다는 것을 의미한다. 프로그래밍은 채널 영역(18)으로부터의 가열된 전자들이 플로팅 게이트(20) 상으로 자신들을 주입하는 것에 의해 수행된다. 소거는 전자들이 플로팅 게이트(20)로부터 소거 게이트(30)로 터널링하는 것에 의해 수행된다.
표 3은 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(410)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 3]
Figure pct00003
"판독 1"은 셀 전류가 비트 라인 상에서 출력되는 판독 모드이다. "판독 2"는 셀 전류가 소스 라인 단자 상에서 출력되는 판독 모드이다.
도 5는 분리 게이트 비휘발성 메모리 셀(510)을 도시한다. 메모리 셀(510)은 메모리 셀(510)이 소거 게이트(EG) 단자를 포함하지 않는다는 점을 제외하고는 도 4의 메모리 셀(410)과 유사하다. 프로그래밍은 채널 영역(18)으로부터의 가열된 전자들이 플로팅 게이트(20) 상으로 자신들을 주입하는 것에 의해 수행된다. 소거는 전자가 플로팅 게이트(20)에서 채널 영역(18)으로 터널링하도록 기판(12)을 고전압으로 바이어싱하고 제어 게이트 CG 단자(28)를 저전압 또는 음의 전압으로 바이어싱함으로써 수행된다. 대안적으로, 소거는 워드 라인 단자(22)를 양전압으로 바이어싱하고 제어 게이트 단자(28)를 음전압으로 바이어싱함으로써 수행되어, 전자는 플로팅 게이트(20)에서 워드 라인 단자(22)로 터널링한다. 프로그래밍 및 판독은 도 4의 것과 유사하다.
도 6은 분리 게이트 비휘발성 메모리 셀(610)을 도시한다. 메모리 셀(610)은, 메모리 셀(610)이 별개의 제어 게이트 단자를 갖지 않는다는 점을 제외하고는, 도 4의 메모리 셀(410)과 동일하다. 소거 동작(그에 의해 소거 게이트 단자의 사용을 통해 소거가 발생함) 및 판독 동작은, 제어 게이트 바이어스가 인가되지 않는다는 점을 제외하고는, 도 4의 것과 유사하다. 프로그래밍 동작은 또한 제어 게이트 바이어스 없이 행해지고, 결과적으로, 제어 게이트 바이어스의 결여를 보상하기 위해 프로그램 동작 동안 소스 라인 단자(14) 상에 더 높은 전압이 인가되어야 한다.
표 4는 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(610)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 4]
Figure pct00004
"판독 1"은 셀 전류가 비트 라인 상에서 출력되는 판독 모드이다. "판독 2"는 셀 전류가 소스 라인 단자 상에서 출력되는 판독 모드이다.
도 1 내지 도 6에 도시된 타입들의 메모리 셀들은 어레이를 형성하기 위해 전형적으로 행(row)들 및 열(cloumn)들로 배열된다. 소거 동작들은 한 번에 행들의 전체 행들 또는 쌍들에 대해 수행되는데, 그 이유는 각각의 워드 라인들이 메모리 셀들의 행을 제어하고 그 행 내의 각각의 셀의 워드 라인 단자(22)에 결합되고, 소거 게이트 라인들(존재하는 경우)이 메모리 셀들의 행들의 쌍들에 의해 공유되고 행들의 쌍들에서 각각의 셀의 소거 게이트 단자들(30)에 결합된다. 소스 라인들은 전형적으로 메모리 셀들의 하나의 행의 소스 라인 단자들(14)에 또는 메모리 셀들의 2개의 인접한 행들에 결합된다. 비트라인은 전형적으로 메모리 셀(24)의 하나의 열의 비트 라인 단자(24)에 결합된다.
도 1 내지 도 6의 종래 기술의 메모리 셀들 각각에 대해, 그리고 상기의 표들에서 알 수 있는 바와 같이, 소스 라인을 접지에 이르기까지 즉 0 볼트로 풀다운하고 상대적으로 신속하게 그렇게 하는 것이 종종 필요하다.
도 7은 이를 행하기 위한 전형적인 종래 기술의 기법을 도시한다. 메모리 시스템(700)은 메모리 셀(710), 워드 라인(722), 제어 게이트 라인(726), 소거 게이트 라인(728), 비트 라인(720), 및 소스 라인(714)을 포함한다. 메모리 셀(710)은 도 1 내지 도 6에 도시된 타입들 중 임의의 것, 즉 메모리 셀(110), 메모리 셀(210), 메모리 셀(310), 메모리 셀(410), 메모리 셀(510), 메모리 셀(610), 또는 다른 타입의 메모리 셀일 수 있다. 소스 라인(714)은 풀다운 트랜지스터(730)에 커플링될 수 있는데, 여기서 이 풀다운 트랜지스터는 단일의 NMOS 트랜지스터를 포함한다. 풀다운 트랜지스터(730)의 게이트가 활성화되는 경우, 소스 라인(714)은 접지에 이르기까지 풀다운된다. 플래시 메모리 시스템에서, 수많은 풀다운 회로가 요구될 것이고, 각각의 소스 라인(714)은 소스 라인(714)의 커패시턴스에 따라 하나 초과의 풀다운 회로를 요구할 수 있다. 표 1 내지 4에 나타난 바와 같이, 이들 풀다운 트랜지스터들(714)은, 저전압 동작들의 경우에는 약 0-1.2 V의 동작 전압을 그리고 고전압 동작들의 경우에는 4-5-11.5 V의 동작 전압을 필요로 한다. 이는, 풀다운 트랜지스터(730)가 다이 공간을 취하고 시스템의 전체 비용 및 복잡성을 증가시키는 고전압 트랜지스터 유형(예를 들어, 11.5 V 트랜지스터) 또는 IO 트랜지스터 유형(예를 들어, 2.5 V 또는 3 V 트랜지스터) 중 하나 또는 둘 모두를 필요로 한다는 것을 의미한다. 두 유형이 존재하는 상황에서, 이들은 통상적으로 하나의 단부에서 접지에 그리고 다른 단부 상에서 멀티플렉서에 연결될 것이며, 여기서 멀티플렉서는 제어 신호에 응답하여 트랜지스터들 중 하나를 소스 라인에 연결한다. 또한, 풀다운 트랜지스터들은 메모리 셀(710)이 프로그래밍될 때 과응력 및 파괴를 초래할 수 있다.
출원인은 PCT 공개 번호 WO 2017/044251 A1에서 메모리 시스템(700)에 대한 개선점을 제시했으며, 명칭은 "Flash Memory System Using Dummy Memory Cell As Source Line Pull Down Circuit"이며, 이는 참조로 본원에 포함된다. 이 메모리 시스템은 도 8 및 도 9에 도시되어 있다.
도 8을 참조하면, 플래시 메모리 시스템(800)은 예시적인 메모리 셀(710) 및 예시적인 더미 메모리 셀(810)을 포함한다. 더미 메모리 셀(810)은, 더미 메모리 셀(810)이 데이터를 저장하는 데 사용되지 않는다는 점을 제외하면, 메모리 셀(710)과 동일한 구성의 것이다. 메모리 셀(710)의 소스 라인(714)은, 전형적으로 메모리 셀(710) 및 더미 메모리 셀(810)이 어레이 내에서 동일한 행에 있는 경우, 더미 메모리 셀(810)의 소스 라인(814)에 결합된다. 워드 라인(722)은 워드 라인(822)에 결합되고, 비트 라인(720)은 열의 메모리 셀들(800) 사이에서 공유된다.
도시된 예에서, 메모리 셀(710) 및 더미 메모리 셀(810)은 도 4의 메모리 셀(410)의 설계를 따른다. 도 6의 메모리 셀(610)(이 경우 제어 게이트(726, 826)은 존재하지 않을 것임)의, 또는 도 1의 메모리 셀(110) 또는 도 2의 메모리 셀(210)(이 경우 소거 게이트 728 및 828 및 제어 게이트 726 및 826은 존재하지 않을 것임)의 메모리 셀(710) 및 더미 메모리 셀(810)은 또한 도 3의 메모리 셀(310) 또는 도 5의 메모리 셀(510)(이 경우 소거 게이트(728 및 828)는 존재하지 않을 것임)의 설계를 따를 수 있음이 이해될 것이다.
메모리 셀(710)이 판독 모드 또는 소거 모드에 있을 때, 소스 라인(814)은 접지에 스위칭 가능하게 결합된 더미 메모리 셀(810) 및 더미 비트라인(820)을 통해 접지에 결합되고, 그 결과 소스 라인(714)과 소스 라인(814), 비트 라인(820)에 전기적으로 연결된 다른 모든 것이 접지로 풀다운된다. 더미 메모리 셀(810)은 판독 동작 전에 소거될 필요가 있다.
메모리 셀(710)이 프로그램 모드에 있을 때, 더미 비트라인(820)은 VDD와 같은 금지 전압에 스위칭 가능하게 연결된다. 이는 더미 메모리 셀(810)을 프로그래밍 금지 모드에 놓을 것인데, 이러한 모드는 더미 메모리 셀(810)을 소거 상태로 유지시킬 것이다. 접지로의 소스 라인(714)의 풀다운을 강화하기 위해 각각의 메모리 셀(710)에 대해 복수의 더미 메모리 셀(810)이 있을 수 있다.
도 9는 예시적인 메모리 셀(920) 및 예시적인 더미 메모리 셀 회로(910)를 포함하는 플래시 메모리 시스템(900)을 도시한다. 더미 메모리 셀 회로(910)는 서로 연결된 복수의 더미 메모리 셀을 포함한다. 이러한 예에서, 메모리 셀들(920)로부터의 소스 라인(930)(SL0으로도 라벨링됨) 및 소스 라인(940)(SL1로도 라벨링됨)이 더미 메모리 셀 회로(910)의 소스 라인 단자에 커플링된다. 이러한 실시예에서, 소스 라인(930)(SL0) 및 소스 라인(940)(SL1)은 함께 접속된다.
따라서, 메모리 셀들(920)의 전체 섹터 또는 섹터들에 대한 소스 라인들은 그 섹터 또는 섹터들의 일부인 동일한 행들의 셀들로부터의 더미 메모리 셀들을 포함하는 더미 메모리 셀 회로(910)의 소스 라인에 함께 커플링될 수 있다.
메모리 셀(920)이 판독 모드 또는 소거 모드에 있는 경우, 더미 메모리 셀 회로(910)는 더미 비트 라인들을 통해 접지에 커플링될 것이다. 더미 메모리 셀들은 판독 동작 전에 소거될 필요가 있다. 소거된 더미 메모리 셀들은, 더미 비트라인들을 통해 접지에 결합될 때, 소스 라인들(930 및 940)을 접지로 당길 것이다.
메모리 셀(920)이 프로그래밍 모드에 있는 경우, 더미 메모리 셀 회로(910)의 더미 비트 라인들은 VDD와 같은 금지 전압에 커플링될 것이다. 이는 더미 메모리 셀 회로(910)의 더미 메모리 셀들을 프로그래밍 금지 모드에 놓을 것인데, 이러한 모드는 더미 메모리 셀들을 소거 상태에서 유지시킨다.
선택적으로, 워드 라인(950)(WL_rdcellpdwn으로도 라벨링되며, 메모리 셀(920)의 워드 라인들과는 별개임) 및 제어 게이트(960)(CG_rdcellpdwn으로도 라벨링되며, 메모리 셀(920)에 대한 제어 게이트들과는 별개임)는 판독 또는 대기 모드 동안에 메모리 셀(920)의 전압, 예컨대 VDD 또는 그 이상의 전압과는 상이한 전압에서 바이어싱되어, 더미 메모리 셀 회로(910)의 더미 메모리 셀들을 가로지르는 전류 강하를 최소화한다.
도 8 및 도 9의 시스템은 도 7의 종래 기술 시스템에 비해 수많은 이점들을 갖는다. 첫째, 소스 라인 풀다운 전류가 많은 더미 메모리 셀들 및 금속 경로들 사이에 분배되는데, 이는 더 낮은 전자기 간섭 및 더 적은 디코딩 상호접속부를 초래한다. 둘째, 종래 기술의 풀다운 고전압 트랜지스터들에 비해 더미 메모리 셀들을 가로지르는 전력 손실이 더 적다. 셋째, 실시예들은 고전압 트랜지스터 풀다운 솔루션에 비해 더 적은 다이 공간을 필요로 한다. 넷째, 실시예들의 바이어스 및 로직 제어는 종래 기술의 풀다운 트랜지스터들의 것보다 더 간단하다. 이는 프로그래밍 모드들 동안에 더 적은 과응력 및 고장을 초래한다.
그러나, 도 8 및 도 9의 실시예들은 더미 메모리 셀 회로의 더미 메모리 셀들에 대한 추가적인 다이 공간을 요구한다. 이는 다이의 크기, 복잡도, 및 제조 비용을 증가시킨다.
종래 기술의 메모리 시스템은 또한 스트랩 셀을 포함한다. 도 10a, 도 10b, 도 10c, 및 도 10d는 각각 예시적인 메모리 셀(1010) 및 예시적인 스트랩 셀(1020), 즉 예시적인 스트랩 셀(1020-1, 1020-2, 1020-3 및 1020-4)을 포함하는 종래 기술의 메모리 시스템(1000-1, 1000-2, 1000-3, 1000-4)을 각각 도시한다. 스트랩 셀(1020)은 전형적으로 소거 게이트 라인들, 소스 라인들, 제어 게이트 라인들, 및 워드 라인들 중 하나 이상과 어레이 외부의 다른 구조(예컨대, 드라이버, 저전압 디코더 또는 고전압 디코더) 사이에 물리적으로 연결될 수 있는 영역으로서 어레이에 존재하는 스트랩 행 또는 스트랩 열의 일부이다. 스트랩 셀(1020)은 메모리 셀(1010)과 동일한 구성요소의 일부를 포함하지만 항상 모든 것을 포함하는 것은 아니다.
도 10a, 도 10b, 도 10c 및 도 10d에 도시된 각각의 예에서, 메모리 셀(1010)이 도 4의 메모리 셀(410)의 설계를 따르는 경우와 같이, 메모리 셀(1010)은 제1 비트 라인 단자(1011), 제1 워드 라인 단자(1012), 제1 제어 게이트 단자(1013), 제1 소거 게이트 단자(1014), 및 제1 소스 라인 단자(1015)를 포함한다. 스트랩 셀(1020)은 4가지 상이한 유형의 스트랩 셀 중 하나일 수 있다: 소거 게이트 스트랩 셀(1020-1)(도 10a에 도시됨), 소스 라인 스트랩 셀(1020-2)(도 10b에 도시됨), 제어 게이트 스트랩 셀(1020-3)(도 10c에 도시됨) 및 워드 라인 스트랩 셀(1020-4)(도 10d에 도시됨).
1. 소거 게이트 스트랩 셀
도 10a를 참조하면, 스트랩 셀(1020)은 제2 비트 라인 단자(1021), 제2 워드 라인 단자(1022), 제2 제어 게이트 단자(1023), 제2 소거 게이트 단자(1024), 제2 소스 라인 단자(1025), 및 소거 게이트 접촉부(1034)를 포함하는 소거 게이트 스트랩 셀(1020-1)일 수 있고, 여기서 소거 게이트 접촉부(1034)는 제2 소거 게이트 단자(1024)를 메모리 셀(1010) 및 제2 소거 게이트 단자(1024)에 연결된 소거 게이트 라인(1104)을 구동하는 스트랩 셀(1020-1)을 포함하는 어레이 외부의 구조(예: 저전압 또는 고전압 디코더)에 연결하며, 이는 프로그램, 지우기 및 읽기 작업 중에 필요에 따른 것이다. 제2 소거 게이트 단자(1024)는 메모리 셀(1010)과 동일한 행에 있기 때문에 소거 게이트 라인(1104)에 더 연결된다. 메모리 셀(1010)은 제1 워드 라인 단자(1012), 제1 제어 게이트 단자(1013), 제1 소거 게이트 단자(1014), 제1 소스 라인 단자(1015) 및 제1 비트 라인 단자(1011)를 포함한다.
도 11a는 소거 게이트 스트랩 셀(1020-1)을 포함하는 어레이의 예를 도시한다. 어레이(1100-1)는 비트 라인(1101), 워드 라인(1102a 및 1102b), 제어 게이트 라인(1103a 및 1103b), 소거 게이트 라인(1104), 및 소스 라인(1105)을 포함한다. 소스 라인(1105)은 소거 게이트 라인(1104) 아래에 위치하며, 따라서 이 관점에서 보면 이들이 3차원 공간에서 분리되어 있더라도 동일한 라인으로 보일 것이다.
예시적인 메모리 셀(1010)이 도시되어 있다. 셀(1010)의 워드 라인 단자(예를 들어, 도 10의 제1 워드 라인 단자(1012))는 워드 라인(1102a)에 연결되고, 메모리 셀(1010)의 제어 게이트 단자(예를 들어, 도 10의 제1 제어 게이트 단자(1013))는 제어 게이트 라인(1103a)에 연결되고, 셀(1010)의 소거 게이트 단자(예를 들어, 도 10의 제1 소거 게이트 단자(1014))는 소거 게이트 라인(1104)에 연결되고, 메모리 셀(1010)의 소스 라인 단자(예를 들어, 도 10의 제1 소스 라인 단자(1015))는 소스 라인(1105)에 연결된다.
비트 라인(1101)은 비트 라인 접촉부(1106)(각 비트 라인의 양 끝에 위치함)를 통해 어레이(1100) 외부의 구조에 연결된다.
어레이(1100)는 또한 예시적인 소거 게이트 스트랩 셀(1020-1)을 포함하는 소거 게이트 스트랩(1110)을 포함한다. 소거 게이트 스트랩(1110)은 동일한 행에 있기 때문에 소거 게이트 라인(1104)에 연결되고, 따라서 메모리 셀(1010)의 소거 게이트 라인(1104) 및 소거 게이트 단자(1014)는 소거 게이트 접촉부(1034)에 연결된다. 스트랩 셀(1020-1) 및 소거 게이트 스트랩(1110)은 어떤 비트 라인 접촉부에도 연결되지 않으므로 어레이(1100) 외부의 구조에 대한 대응하는 비트 라인에 연결되지 않는다. 그 결과, 스트랩 셀(1020-1) 및 소거 게이트 스트랩(1110)은 종래 기술에서 풀다운 기능을 갖지 않는다.
2. 소스 라인 스트랩 셀
도 10b를 참조하면, 스트랩 셀(1020)은 소스 라인 스트랩 셀(1020-2)일 수 있다. 소스 라인 스트랩 셀(1020-2)은 제2 비트 라인 단자(1021), 제2 워드 라인 단자(1022), 제2 제어 게이트 단자(1023), 제2 소스 라인 단자(1025), 및 소스 라인 접촉부(1035)를 포함하고 (소스 라인 접촉부(1035)를 위한 공간을 제공하기 위해) 소거 게이트 단자를 포함하지 않으며, 여기서 소스 라인 접촉부(1035)는 메모리 셀(1010) 및 제2 소스 라인 단자(1025)에 연결된 소스 라인을 구동하는 스트랩 셀(1020-2)을 포함하는 어레이 외부의 구조(예: 저전압 또는 고전압 디코더)에 연결되며, 이는 프로그램, 지우기 및 읽기 작업 중에 필요에 따른 것이다. 메모리 셀(1010)은 제1 워드 라인 단자(1012), 제1 제어 게이트 단자(1013), 제1 소거 게이트 단자(1014), 제1 소스 라인 단자(1015) 및 제1 비트 라인 단자(1011)를 포함한다.
도 11b는 소스 라인 스트랩 셀(1020-2)을 포함하는 어레이의 예를 도시한다. 어레이(1100-2-2)는 소거 게이트 스트랩(1110)이 예시적인 소스 라인 스트랩 셀(1020-2)을 포함하는 소스 라인 스트랩(1120)으로 대체된다는 점을 제외하고는 도 11a의 어레이(1100-1)와 유사하다.
소스 라인 스트랩(1120)은 동일한 행에 있기 때문에 소스 라인(1105)에 결합되고, 따라서 소스 라인(1105) 및 메모리 셀(1010)의 소스 라인 단자(1015)는 소스 라인 접촉부(1035)에 결합된다. 소스 라인 스트랩 셀(1020-2) 및 소스 라인 스트랩(1120)은 어떤 비트 라인 접촉부에도 연결되지 않으며 따라서 어레이(1100-2) 외부의 구조에 관련된 비트 라인을 통해 연결되지 않는다. 그 결과, 소스 라인 스트랩 셀(1020-2) 및 소스 라인 스트랩(1120)은 종래 기술에서 풀다운 기능을 수행하지 않는다.
3. 제어 게이트 스트랩 셀
도 10c를 참조하면, 스트랩 셀(1020)은 제어 게이트 스트랩 셀(1020-3)일 수 있다. 제어 게이트 스트랩 셀(1020-3)은 제2 비트 라인 단자(1021), 제2 워드 라인 단자(1022), 제2 제어 게이트 단자(1023), 제2 소스 라인 단자(1025), 제어 게이트 접촉부(1033), 및 소스 라인 접촉부(1035)를 포함하고 (소스 라인 접촉부(1035)를 위한 공간을 제공하기 위해) 소거 게이트 단자를 포함하지 않으며, 여기서 제어 게이트 접촉부(1033) 및 소스 라인 접촉부(1035)는 제2 제어 게이트 단자(1023) 및 소스 라인 단자(1025)에 각각 연결된 제어 게이트 라인(1103a) 및 소스 라인(1105)을 구동하는 메모리 셀(1010) 및 스트랩 셀(1020-3)을 포함하는 어레이 외부의 구조(예: 저전압 또는 고전압 디코더)에 연결되며, 이는 프로그램, 지우기 및 읽기 작업 중에 필요에 따른 것이다. 메모리 셀(1010)은 제1 워드 라인 단자(1012), 제1 제어 게이트 단자(1013), 제1 소거 게이트 단자(1014), 제1 소스 라인 단자(1015) 및 제1 비트 라인 단자(1011)를 포함한다.
도 11c는 제어 게이트 라인 스트랩 셀(1130)을 포함하는 어레이의 예를 도시한다. 어레이(1100-3)는 각각 도 11a 및 도 11b의 어레이(1100-1 및 1100-2)와 유사하며, 단, 소거 게이트 스트랩(1110) 또는 소스 라인 스트랩(1120)이 각각 예시적인 제어 게이트 스트랩 셀(1020-3)을 포함하는 제어 게이트 라인 스트랩(1130)으로 대체된다. 제어 게이트 라인 스트랩(1130), 특히 제어 게이트 스트랩 셀(1020-3)(그 중 하나가 호출됨)은 제어 게이트 라인(1103a 및 1103b)에 각각 연결되며, 이는 그것들이 동일한 행에 있고, 이에 따라 메모리 셀(1010)의 제어 게이트 라인(1103a, 110b) 및 제어 게이트 단자(1013)는 각각 제어 게이트 라인 접촉부(1033a 및 1033b)에 결합되기 때문이다. 소스 라인(1105)은 동일한 행에 있기 때문에 제2 소스 라인 단자(1025)에 결합되고, 따라서 소스 라인(1105)은 소스 라인 접촉부(1035)에 결합된다. 제어 게이트 라인 스트랩 셀(1020-3) 및 제어 게이트 라인 스트랩(1130)은 어떤 비트 라인 접촉부에도 연결되지 않으며 따라서 어레이(1100-3) 외부의 구조에 관련된 비트 라인을 통해 연결되지 않는다. 그 결과, 제어 게이트 라인 스트랩 셀(1020-3) 및 제어 게이트 라인 스트랩(1130)은 종래 기술에서 풀다운 기능을 수행하지 않는다.
4. 워드 라인 스트랩 셀
도 10d를 참조하면, 스트랩 셀(1020)은 워드 라인 스트랩 셀(1020-4)일 수 있다. 워드 라인 스트랩 셀(1020-4)은 제2 비트 라인 단자(1021), 제2 워드 라인 단자(1022), 제2 제어 게이트 단자(1023), 제2 소스 라인 단자(1025), 워드 라인 접촉부(1032), 및 소스 라인 접촉부(1035)를 포함하고 (소스 라인 접촉부(1035)를 위한 공간을 제공하기 위해) 소거 게이트 단자를 포함하지 않으며, 여기서 워드 라인 접촉부(1032) 및 소스 라인 접촉부(1035)는 워드 라인 접촉부(1032) 및 소스 라인 접촉부(1035)에 각각 연결된 워드 라인 및 소스 라인을 구동하는 메모리 셀(1010) 및 스트랩 셀(1020-4)을 포함하는 어레이 외부의 구조(예: 저전압 또는 고전압 디코더)에 연결되며, 이는 프로그램, 지우기 및 읽기 작업 중에 필요에 따른 것이다. 메모리 셀(1010)은 제1 워드 라인 단자(1012), 제1 제어 게이트 단자(1013), 제1 소거 게이트 단자(1014), 제1 소스 라인 단자(1015) 및 제1 비트 라인 단자(1011)를 포함한다.
도 11d는 워드 라인 스트랩 셀(1020-4)을 포함하는 어레이의 예를 도시한다. 어레이(1100-4)는 각각 도 11a, 도 11b 및 도 11c의 어레이(1100-1, 1100-2, 1100-3)와 유사하며, 단, 소거 게이트 스트랩(1110), 소스 라인 스트랩(1120) 또는 제어 게이트 라인 스트랩(1130)이 각각 예시적인 워드 라인 스트랩 셀(1020-4)을 포함하는 워드 라인 스트랩(1140)으로 대체된다.
워드 라인 스트랩(1140), 특히 워드 라인 스트랩 셀(1020-4)(그 중 하나가 호출됨)은 각각 동일한 행에 있기 때문에 워드 라인(1102a 및 1102b)에 결합되고, 따라서 메모리 셀(1010)의 워드 라인(1102a, 1102b) 및 워드 라인 단자(1012)는 각각 워드 라인 접촉부(1032a 및 1032b)에 연결된다. 소스 라인(1105)은 동일한 행에 있기 때문에 제2 소스 라인 단자(1025)에 결합되고, 따라서 소스 라인(1105)은 소스 라인 접촉부(1035)에 결합된다. 스트랩 셀(1020-4) 및 워드 라인 스트랩(1140)은 어떤 비트 라인 접촉부에도 연결되지 않으며 따라서 어레이(1100-4) 외부의 구조에 관련된 비트 라인을 통해 연결되지 않는다. 따라서 워드 라인 스트랩 셀(1020-4) 및 워드 라인 스트랩(1140)은 종래 기술에서 풀다운 기능을 수행하지 않는다.
도 10a 내지 도 10d 및 도 11a 내지 도 11d를 다시 참조하면, 그리고 위에 나타낸 바와 같이, 메모리 셀(1010)과 스트랩 셀(1020)이 동일한 행에 위치하기 때문에, 메모리 셀(1010)의 제1 소스 라인 단자(1015)는 스트랩 셀(1020)의 제2 소스 라인 단자(1025)와 동일한 소스 라인에 연결되고, 메모리 셀(1010)의 제1 워드 라인 단자(1012)는 스트랩 셀(1020)의 제2 워드 라인 단자(1022)와 동일한 워드 라인에 연결되고, 메모리 셀(1010)의 제1 제어 게이트 단자(1013)는 스트랩 셀(1020)의 제2 제어 게이트 단자(1023)와 동일한 제어 게이트 라인에 연결되고, 메모리 셀(1010)의 제1 소거 게이트 단자(1014)는 스트랩 셀(1020)의 제2 소거 게이트 단자(1024)(존재하는 경우)와 동일한 소거 게이트 라인에 연결된다.
도 10a 내지 도 10d 및 도 11a 내지 도 11d에 도시된 예에서, 메모리 셀(1010) 및 스트랩 셀(1020)은 스트랩 셀(1020-2, 1020-3, 1030-4)에 대해 위에서 설명된 예외를 제외하고 도 4의 메모리 셀(410)의 설계를 따른다. 메모리 셀(1010) 및 스트랩 셀(1020)은 또한 도 6의 메모리 셀(610)(이 경우 제1 및 제2 제어 게이트 단자(1013 및 1023)이 존재하지 않을 것임)의, 또는 도 1의 메모리 셀(110) 또는 도 2의 메모리 셀(210)(이 경우 제1 및 제2 소거 게이트 단자(1014 및 1024) 및 제1 및 제2 제어 게이트 단자(1013 및 1023)는 존재하지 않을 것임)의 도 3의 메모리 셀(310) 또는 도 5의 메모리 셀(510)의 설계를 따를 수 있다(이 경우 제1 및 제2 소거 게이트 단자(1014 및 1024)는 존재하지 않을 것임).
따라서, 스트랩 셀은 메모리 셀들을 포함하는 어레이 외부의 구조물(예컨대 저전압 디코더 또는 고전압 디코더)에 연결되는 소거 게이트 접촉, 제어 게이트 접촉, 소스 라인 접촉 및 워드 라인 접촉 중 적어도 하나를 포함하는 데이터를 저장하는 데 사용되지 않는 셀이다. 각각의 소거 게이트 접촉, 제어 게이트 접촉, 소스 라인 접촉 및 워드 라인 접촉은 금속 라인에 연결되는 수직 접촉들이며, 이 금속 라인은 메모리 셀들을 포함하는 어레이 외부의 구조물(예컨대, 저전압 디코더 또는 고전압 디코더)에 연결된다.
필요한 것은, 출원인에 의해 개시되고 도 8 및 도 9를 참조하여 위에서 논의된 이전 설계보다 적은 다이 공간을 이용하는 플래시 메모리 시스템에서 접지로 소스 라인들을 당기는 새로운 기술이다.
하기에 기술되는 실시예들에서, 플래시 메모리 디바이스는 소스 라인 풀다운 회로 내의 어레이 내에서 기존 스트랩 셀들을 활용한다.
일 실시예에서, 메모리 시스템은 다음을 포함한다: 제1 비트 라인 단자 및 제1 소스 라인 단자를 포함하는 메모리 셀; 제2 비트 라인 단자 및 제2 소스 라인 단자를 포함하는 스트랩 셀; 상기 제1 소스 라인 단자 및 상기 제2 소스 라인 단자에 결합된 소스 라인; 및 상기 메모리 셀이 판독 또는 소거되고 있을 때 상기 제2 비트 라인 단자를 접지에 선택적으로 결합시키고, 상기 메모리 셀이 프로그래밍되고 있을 때 전압 소스로 선택적으로 결합하는 풀다운 회로.
특정 실시예들에서, 상기 메모리 셀은 제1 워드 라인 단자를 포함하고, 상기 스트랩 셀은 제2 워드 라인 단자를 포함한다. 특정 실시예들에서, 상기 메모리 셀은 제1 제어 게이트 단자를 포함하고, 상기 스트랩 셀은 제2 제어 게이트 단자를 포함한다. 특정 실시예들에서, 상기 메모리 셀은 제1 소거 게이트 단자를 포함하고, 상기 스트랩 셀은 제2 소거 게이트 단자를 포함한다.
특정 실시예들에서, 상기 스트랩 셀은 소스 라인 스트랩 셀이고, 상기 제2 소스 라인 단자는 소스 라인 접촉부에 연결된다. 특정 실시예들에서, 상기 스트랩 셀은 워드 라인 스트랩 셀이고, 상기 제2 워드 라인 단자는 워드 라인 접촉부에 연결된다. 특정 실시예들에서, 상기 스트랩 셀은 제어 게이트 스트랩 셀이고, 상기 제2 제어 라인 단자는 제어 게이트 접촉부에 연결된다. 특정 실시예들에서, 상기 스트랩 셀은 소거 게이트 스트랩 셀이고, 상기 제2 소거 게이트 단자는 소거 게이트 접촉에 연결된다.
도 1은 본 발명이 적용될 수 있는 종래 기술의 적층 게이트, 비휘발성 메모리 셀의 단면도이다.
도 2는 본 발명이 적용될 수 있는 종래 기술의 분리 게이트, 비휘발성 메모리 셀의 단면도이다.
도 3은 본 발명이 적용될 수 있는 종래 기술의 분리 게이트, 비휘발성 메모리 셀의 단면도이다.
도 4는 본 발명이 적용될 수 있는 종래 기술의 분리 게이트, 비휘발성 메모리 셀의 단면도이다.
도 5는 본 발명이 적용될 수 있는 종래 기술의 분리 게이트, 비휘발성 메모리 셀의 단면도이다.
도 6은 본 발명이 적용될 수 있는 종래 기술의 분리 게이트, 비휘발성 메모리 셀의 단면도이다.
도 7은 풀다운 트랜지스터가 소스 라인에 커플링된 종래 기술의 메모리 셀을 도시한다.
도 8은 더미 메모리 셀이 소스 라인용 풀다운 회로로서 사용된, 출원인에 의해 이전에 개시된 설계를 도시한다.
도 9는 복수의 더미 메모리 셀들이 소스 라인용 풀다운 회로로서 사용된, 출원인에 의해 이전에 개시된 다른 설계를 도시한다.
도 10a는 종래 기술의 메모리 셀 및 소거 게이트 스트랩 셀을 도시한다.
도 10b는 종래 기술의 메모리 셀 및 소스 라인 스트랩 셀을 도시한다.
도 10c는 종래 기술의 메모리 셀 및 제어 게이트 스트랩 셀을 도시한다.
도 10d는 종래 기술의 메모리 셀 및 워드 라인 스트랩 셀을 도시한다.
도 11a는 소거 게이트 스트랩을 포함하는 종래 기술의 메모리 어레이를 도시한다.
도 11b는 소스 라인 스트랩을 포함하는 종래 기술의 메모리 어레이를 도시한다.
도 11c는 제어 게이트 스트랩을 포함하는 종래 기술의 메모리 어레이를 도시한다.
도 11d는 워드 라인 스트랩을 포함하는 종래 기술의 메모리 어레이를 도시한다.
도 12는 소스 라인용 풀다운 회로로서 사용된 스트랩 셀의 일 실시예를 도시한다.
도 13은 소스 라인 풀다운 회로에 사용되는 소거 게이트 스트랩을 포함하는 메모리 어레이의 일 실시예의 레이아웃도를 도시한다.
도 14는 소스 라인 풀다운 회로에 사용되는 소거 게이트 스트랩을 포함하는 메모리 어레이의 다른 실시예의 레이아웃도를 도시한다.
도 15는 소스 라인 풀다운 회로에 사용되는 소거 게이트 스트랩을 포함하는 메모리 어레이의 다른 실시예의 레이아웃도를 도시한다.
도 16은 소스 라인 풀다운 회로에서 사용되는 소스 라인 스트랩을 포함하는 메모리 어레이의 일 실시예의 레이아웃도를 도시한다.
도 17은 소스 라인 풀다운 회로에 사용되는 제어 게이트 스트랩을 포함하는 메모리 어레이의 일 실시예의 레이아웃도를 도시한다.
도 18은 소스 라인 풀다운 회로에서 사용되는 워드 라인 스트랩을 포함하는 메모리 어레이의 일 실시예의 레이아웃도를 도시한다.
도 12는 스트랩 셀이 소스 라인용 풀다운 회로로서 사용된 일 실시예를 도시한다. 메모리 시스템(1200)은 도 10a 내지 도 10d와 관련하여 메모리 셀(1010)에 대해 전술된 동일한 구성요소들을 포함하는 메모리 셀(1010)을 포함하고, 특히 메모리 셀(1010)은 제1 워드 라인 단자(1012), 제1 제어 게이트 단자(1013), 제1 소거 게이트 단자(1014), 제1 소스 라인 단자(1015), 및 제1 비트 라인 단자(1011)를 포함한다. 메모리 시스템(1200)은 또한 도 10a 내지 도 10d 및 도 11a 내지 도 11d와 관련하여 이전에 설명된 스트랩 셀(1020-1, 1020-2, 1020-3, 1020-4) 중 임의의 것일 수 있는 스트랩 셀(1020)을 포함한다.
종래 기술에서와 달리, 스트랩 셀(1020)의 제2 비트 라인 단자(1021)는 풀다운 회로 접촉(1201)(예를 들어, 층들 사이의 비아를 포함할 수 있음)에 연결되며, 이는 결국 메모리 어레이의 외부에 연결되어 회로(1210)를 풀다운한다. 풀다운 회로(1210)는, 제어 신호에 응답하여, 접지 또는 VDD와 같은 전압 소스에 선택적으로 연결될 스위치(1211)를 포함한다.
메모리 셀(1010)은 판독 모드 또는 소거 모드에 있을 때, 제1 소스 라인 단자(1015)는, 스트랩 셀(1020) 및 풀다운 회로(1210)에 접지로 결합된 소스 라인(1105)에 결합된다. 따라서, 제1 소스 라인 단자(1015), 소스 라인(1105), 및 제2 소스 라인 단자(1025)는 스트랩 셀(1020)을 통해 접지로 풀다운될 것이다. 선택적으로, 하나 초과의 스트랩 셀(1020)은 제1 소스 라인 단자(1015)에 결합되어 제1 소스 라인 단자(1015) 및 소스 라인(1105)의 풀다운을 접지로 강화하여, 제1 소스 라인 단자(1015) 및 소스 라인(1105)이 더 빠르게 풀다운될 수 있다.
메모리 셀(1010)은 프로그램 모드에 있을 때, 제2 비트 라인 단자(1021)는 풀다운 회로(1210)에서 스위치(1211)를 통해 VDD와 같은 억제 전압 소스에 결합된다. 이는, 메모리 셀(1010)이 프로그래밍되는 동안, 스트랩 셀(1020)을 소거 상태로 유지하는 프로그램 금지 모드에 스트랩 셀(1020)을 배치할 것이다.
스트랩 셀(1020)은 전류를 전도하는 중성 상태(지워진 상태와 동일)에서 생성된다. 메모리 셀(1010)이 소거될 때, 스트랩 셀(1020)은 유사하게 소거 전위를 경험하고, 따라서 항상 소거된 상태로 남아 있거나, 선택적으로 소거되지 않고 전류가 스트랩 셀(1020)을 통해 흐르는 중성 상태로 유지되고, 이는 메모리 셀(1010)이 프로그램될 때 스트랩 셀(1020)은 풀다운 회로(1210)에 응답하여 프로그램 전위를 억제하기 때문이다.
도 13 내지 도 18은 스트랩 셀(1020)에 대해 각각 4개의 유형의 스트랩 셀(소거 게이트 스트랩 셀 (1020-1), 소스 라인 스트랩 셀 (1020-2), 제어 게이트 스트랩 셀 (1020-3), 및 워드 라인 스트랩 셀 (1020-4))을 이용하는 실시예의 예시적인 레이아웃을 도시한다.
도 13은 소거 게이트 스트랩(1310)에서의 비트 라인 단자(1021)(도시되지 않았지만 도 10a 내지 도 10d에서 볼 수 있음)가 비트 라인의 양 단부들 상의 풀다운 회로 접촉들(1201)에 연결되는 것을 제외하고 어레이 (1100-1)와 유사한 어레이(1300)를 도시하며, 이는 차례로 각각의 풀다운 회로들(1210)(여기에 도시되지 않았지만 도 12에 도시됨)의 스위칭 가능한 접촉에 연결된다. 셀(1010) 및 소거 게이트 스트랩 셀(1020-1)은 소스 라인(1105)을 공유하고, 소스 라인(1105)은 판독 모드 또는 소거 모드 동안 풀다운 회로 접촉들(1201) 및 각각의 풀다운 회로들(1210)을 통해 접지로 풀다운되고, 도 12를 참조하여 이전에 논의된 바와 같이, 프로그램 모드 동안의 풀다운 회로(1210) 각각에 대한 풀다운 회로 접촉(1201)을 통해 VDD로 당겨진다.
도 14는 어레이(1300)와 유사한 어레이(1400)를 도시하며, 단, 소거 게이트 스트랩(1410)은 소거 게이트 스트랩(1310)보다 넓고, 소거 게이트 스트랩 셀(1020-2)은 어레이(1300)보다 어레이(1400)에서 이 예에서 2배 더 넓다. 이것은 풀다운 능력을 증가시킨다. 셀(1010) 및 소거 게이트 스트랩 셀(1020-2)은 소스 라인(1105)을 공유하고, 소스 라인(1105)은 판독 모드 또는 소거 모드 동안 풀다운 회로(1210)에 반응적인 풀다운 회로 접촉(1201)을 통해 접지로 풀다운되고, 도 12를 참조하여 이전에 논의된 바와 같이, 프로그램 모드 동안의 풀다운 회로(1210)에 반응적인 풀다운 회로 접촉(1201)을 통해 VDD로 당겨진다.
도 15는 도 14의 어레이(1400)와 유사한 어레이(1500)를 도시하고, 단, (1) 소거 게이트 스트랩(1410)은 각각 메모리 셀의 열과 크기가 유사한 소거 게이트 스트랩 셀의 2개 열을 포함하는 소거 게이트 스트랩(1510)으로 대체되었으며, (2) 하나 대신에 두 개의 소거 게이트 스트랩 셀(1020-2)이 있고, (3) 소거 게이트 스트랩(1510)은 2개가 아닌 각각의 비트 라인 단자에 각각 연결된 4개의 풀다운 회로 접촉(1201)을 갖는다. 어레이(1500)는 정상 셀의 열과 소거 게이트 스트랩 셀의 2개 열 사이의 상대적인 균일성으로 인해 어레이(1400)보다 제조하기 용이할 수 있다.
도 16은 소스 라인 스트랩(1610)을 포함하는 어레이(1600)를 도시한다. 어레이(1600)는 도 11b의 어레이(1100-2)와 유사하고, 단, 소스 라인 스트랩(1610)의 비트 라인 단자가 비트 라인의 양단에 있는 풀다운 회로 접촉(1201)에 연결되고, 이는 차례로 각각의 풀다운 회로(1210)의 전환 가능한 접촉에 연결된다(여기에 도시되지 않았지만 도 12에 도시됨). 셀(1010) 및 소스 라인 스트랩 셀(1020-2)은 소스 라인(1105)을 공유하고, 공유된 소스 라인(1105)은 판독 또는 소거 모드 동안 풀다운 회로(1210)에 반응적인 풀다운 회로 접촉(1201)을 통해 접지로 풀다운되고, 도 12를 참조하여 이전에 논의된 바와 같이, 프로그램 모드 동안의 풀다운 회로(1210)에 반응적인 풀다운 회로 접촉(1201)을 통해 VDD로 당겨진다.
도 17은 제어 게이트 라인 스트랩(1710)을 포함하는 어레이(1700)를 도시한다. 어레이(1700)는 도 11c의 어레이(1100-3)와 유사하고, 단, 제어 게이트 라인 스트랩(1710)의 비트 라인 단자는 비트 라인의 양단에 있는 풀다운 회로 접촉(1201)에 연결되고, 이는 차례로 각각의 풀다운 회로(1210)의 전환 가능한 접촉에 연결된다(여기에 도시되지 않았지만 도 12에 도시됨). 셀(1010) 및 제어 게이트 스트랩 셀(1020-3)은 소스 라인(1105)을 공유하고, 소스 라인(1105)은 판독 모드 또는 소거 모드 동안 풀다운 회로(1210)에 반응적인 풀다운 회로 접촉(1201)을 통해 접지로 풀다운되고, 도 12를 참조하여 이전에 논의된 바와 같이, 프로그램 모드 동안의 풀다운 회로(1210)에 반응적인 풀다운 회로 접촉(1201)을 통해 VDD로 당겨진다.
도 18은 워드 라인 스트랩(1810)을 포함하는 어레이(1800)를 도시한다. 어레이(1800)는 도 11d의 어레이(1100-4)와 유사하고, 단, 워드 라인 스트랩(1810)의 비트 라인 단자는 비트 라인의 양단에 있는 풀다운 회로 접촉(1201)에 각각 연결되고, 이는 차례로 각각의 풀다운 회로(1210)의 전환 가능한 접촉에 연결된다(여기에 도시되지 않았지만 도 12에 도시됨). 셀(1010) 및 워드 라인 스트랩 셀(1020-4)은 소스 라인(1105)을 공유하고, 소스 라인(1105)은 판독 모드 또는 소거 모드 동안 풀다운 회로(1210)에 반응적인 풀다운 회로 접촉(1201)을 통해 접지로 풀다운되고, 도 12를 참조하여 이전에 논의된 바와 같이, 프로그램 모드 동안의 풀다운 회로(1210)에 반응적인 풀다운 회로 접촉(1201)을 통해 VDD로 당겨진다.
전술한 실시예들은 도 8 및 도 9의 종래 기술의 시스템들의 시스템보다 더 적은 다이 공간을 이용한다. 이는 제조 복잡성 및 비용을 감소시키는 상당한 개선이다.
본원에 사용된 바와 같이, 용어 "~ 위에" 및 "~ 상에"는 둘 다 "직접적으로 ~ 상에"(어떠한 중간 재료, 요소, 또는 공간도 사이에 배치되지 않음)와 "간접적으로 ~ 상에"(중간 재료, 요소, 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 점을 유의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접 인접한"(중간 재료, 요소 또는 공간이 그 사이에 배치되지 않음) 및 "간접적으로 인접한"(중간 재료, 요소 또는 공간이 그 사이에 배치됨)을 포함하며, "결합된"은 "직접 결합된"(요소를 전기적으로 함께 연결하는 중간 재료 또는 요소가 없음) 및 "간접적으로 결합된"(요소를 전기적으로 함께 연결하는 중간 재료 또는 요소가 있음)을 포함한다. 예를 들어, 요소를 "기판 위에" 형성한다는 것은 사이에 중간 재료/요소 없이 요소를 직접적으로 기판 상에 형성하는 것뿐만 아니라 하나 이상의 중간 재료/요소를 사이에 두고 요소를 간접적으로 기판 상에 형성하는 것도 포함할 수 있다.

Claims (14)

  1. 메모리 시스템으로서,
    제1 비트 라인 단자 및 제1 소스 라인 단자를 포함하는 메모리 셀;
    제2 비트 라인 단자 및 제2 소스 라인 단자를 포함하는 스트랩 셀;
    상기 제1 소스 라인 단자 및 상기 제2 소스 라인 단자에 결합된 소스 라인; 및
    상기 메모리 셀이 판독 또는 소거되고 있을 때 상기 제2 비트 라인 단자를 접지에 선택적으로 결합시키고, 상기 메모리 셀이 프로그래밍되고 있을 때 전압 소스로 선택적으로 결합하는 풀다운 회로를 포함하는, 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 셀은 제1 워드 라인 단자를 포함하고, 상기 스트랩 셀은 제2 워드 라인 단자를 포함하는, 시스템.
  3. 제2항에 있어서, 상기 메모리 셀은 제1 제어 게이트 단자를 포함하고, 상기 스트랩 셀은 제2 제어 게이트 단자를 포함하는, 시스템.
  4. 제3항에 있어서, 상기 메모리 셀은 제1 소거 게이트 단자를 포함하고, 상기 스트랩 셀은 제2 소거 게이트 단자를 포함하는, 시스템.
  5. 제4항에 있어서, 상기 스트랩 셀은 소스 라인 스트랩 셀이고, 상기 제2 소스 라인 단자는 소스 라인 접촉부에 연결되는, 시스템.
  6. 제4항에 있어서, 상기 스트랩 셀은 워드 라인 스트랩 셀이고, 상기 제2 워드 라인 단자는 워드 라인 접촉부에 연결되는, 시스템.
  7. 제4항에 있어서, 상기 스트랩 셀은 제어 게이트 스트랩 셀이고, 상기 제2 제어 라인 단자는 제어 게이트 접촉부에 연결되는, 시스템.
  8. 제4항에 있어서, 상기 스트랩 셀은 소거 게이트 스트랩 셀이고, 상기 제2 소거 게이트 단자는 소거 게이트 접촉부에 연결되는, 시스템.
  9. 제3항에 있어서, 상기 스트랩 셀은 소스 라인 스트랩 셀이고, 상기 제2 소스 라인 단자는 소스 라인 접촉부에 연결되는, 시스템.
  10. 제3항에 있어서, 상기 스트랩 셀은 워드 라인 스트랩 셀이고, 상기 제2 워드 라인 단자는 워드 라인 접촉부에 연결되는, 시스템.
  11. 제3항에 있어서, 상기 스트랩 셀은 제어 게이트 스트랩 셀이고, 상기 제2 제어 라인 단자는 제어 게이트 접촉부에 연결되는, 시스템.
  12. 제2항에 있어서, 상기 스트랩 셀은 소스 라인 스트랩 셀이고, 상기 제2 소스 라인 단자는 소스 라인 접촉부에 연결되는, 시스템.
  13. 제2항에 있어서, 상기 스트랩 셀은 워드 라인 스트랩 셀이고, 상기 제2 워드 라인 단자는 워드 라인 접촉부에 연결되는, 시스템.
  14. 제1항에 있어서, 상기 스트랩 셀은 소스 라인 스트랩 셀이고, 상기 제2 소스 라인 단자는 소스 라인 접촉부에 연결되는, 시스템.
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