JP7426505B2 - ソース線プルダウン回路においてストラップセルを使用する不揮発性メモリシステム - Google Patents
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Description
本出願は、2020年4月17日に出願された中国特許出願第202010304167.2号及び、2020年10月19日に出願された米国特許出願第17/074,103号に対する利益を主張する。
本発明は、ソース線プルダウン回路におけるアレイ内で既存のストラップセルを利用する不揮発性メモリデバイスに関する。
表1:図1の積み上げゲート型の不揮発性メモリセル110の動作
表2:図2の不揮発性メモリセル210の動作
表3:図4の不揮発性メモリセル410の動作
表4:図6の不揮発性メモリセル610の動作
1. 消去ゲートストラップセル
2. ソース線ストラップセル
3. 制御ゲートストラップセル
4. ワード線ストラップセル
Claims (14)
- メモリシステムであって、
第1のビット線端子及び第1のソース線端子を含むメモリセルと、
第2のビット線端子及び第2のソース線端子を含むストラップセルと、
前記第1のソース線端子及び前記第2のソース線端子に結合されたソース線と、
前記第2のビット線端子を、前記メモリセルが読み出されているか又は消去されているときには接地に、前記メモリセルがプログラムされているときには電圧源に、選択的に結合するプルダウン回路と、を備える、メモリシステム。 - 前記メモリセルが第1のワード線端子を含み、前記ストラップセルが第2のワード線端子を含む、請求項1に記載のシステム。
- 前記メモリセルが第1の制御ゲート端子を備え、前記ストラップセルが第2の制御ゲート端子を備える、請求項2に記載のシステム。
- 前記メモリセルが第1の消去ゲート端子を備え、前記ストラップセルが第2の消去ゲート端子を備える、請求項3に記載のシステム。
- 前記ストラップセルがソース線ストラップセルであり、前記第2のソース線端子がソース線接点に接続されている、請求項4に記載のシステム。
- 前記ストラップセルがワード線ストラップセルであり、前記第2のワード線端子がワード線接点に接続されている、請求項4に記載のシステム。
- 前記ストラップセルが制御ゲートストラップセルであり、第2の制御線端子が制御ゲート接点に接続されている、請求項4に記載のシステム。
- 前記ストラップセルが消去ゲートストラップセルであり、前記第2の消去ゲート端子が消去ゲート接点に接続されている、請求項4に記載のシステム。
- 前記ストラップセルがソース線ストラップセルであり、前記第2のソース線端子がソース線接点に接続されている、請求項3に記載のシステム。
- 前記ストラップセルがワード線ストラップセルであり、前記第2のワード線端子がワード線接点に接続されている、請求項3に記載のシステム。
- 前記ストラップセルが制御ゲートストラップセルであり、第2の制御線端子が制御ゲート接点に接続されている、請求項3に記載のシステム。
- 前記ストラップセルがソース線ストラップセルであり、前記第2のソース線端子がソース線接点に接続されている、請求項2に記載のシステム。
- 前記ストラップセルがワード線ストラップセルであり、前記第2のワード線端子がワード線接点に接続されている、請求項2に記載のシステム。
- 前記ストラップセルがソース線ストラップセルであり、前記第2のソース線端子がソース線接点に接続されている、請求項1に記載のシステム。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100008141A1 (en) | 2008-07-09 | 2010-01-14 | Yi-Shin Chu | Strap-Contact Scheme for Compact Array of Memory Cells |
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US8018773B2 (en) | 2009-03-04 | 2011-09-13 | Silicon Storage Technology, Inc. | Array of non-volatile memory cells including embedded local and global reference cells and system |
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---|---|---|---|---|
US20100008141A1 (en) | 2008-07-09 | 2010-01-14 | Yi-Shin Chu | Strap-Contact Scheme for Compact Array of Memory Cells |
JP2018526762A (ja) | 2015-09-11 | 2018-09-13 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | ソース線プルダウン回路としてダミーメモリセルを使用するフラッシュメモリシステム |
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