JPH0982923A

JPH0982923A - 不揮発性半導体記憶装置

Info

Publication number: JPH0982923A
Application number: JP23451595A
Authority: JP
Inventors: Hiroshi Nakamura; 寛中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-09-12
Filing date: 1995-09-12
Publication date: 1997-03-28
Anticipated expiration: 2015-09-12
Also published as: JP3350308B2

Abstract

(57)【要約】【課題】チップ面積を増大させることなく、従来よりも
動作の高速化を可能にするため、左右のロウデコーダに
接続されメモリセルアレイを横断する配線をセルブロッ
ク１個当たり１本にすることを特徴とする。【解決手段】メモリセルが複数個接続されて、複数のワ
ード線を含むメモリセルブロックがアレイ状に配列され
たメモリセルアレイ３６を挟んで、両側にロウデコーダ
３５ａ及び３５ｂが配置される。そして、各メモリセル
ブロック毎に設けられて、上記ロウデコーダ３５ａと３
５ｂの間に、上記ワード線と異なる配線層の横断配線Ｎ
１が設けられる。また、ロウデコーダ３５ｂには、横断
配線Ｎ１の信号を反転状態に設定する第２相補信号発生
部３７が設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に係り、例えば複数のメモリセルを直列若しくは並
列に接続してＮＡＮＤセル、ＡＮＤセル、ＤＩＮＯＲセ
ル等のメモリセルユニットを構成した不揮発性半導体記
憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置の１つとして、電
気的に書替えを可能としたＥＥＰＲＯＭが知られてい
る。なかでも、メモリセルを複数個直列接続してＮＡＮ
Ｄセルブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭ
は、ビット線コンタクトの数を低減できるため、高集積
化ができるものとして注目されている。

【０００３】図２１は、こうしたＮＡＮＤセル型ＥＥＰ
ＲＯＭの従来のロウデコーダの回路構成及びメモリセル
アレイの等価回路図である。

【０００４】図２１に於いて、ＮＡＮＤセルブロックデ
コード信号及びロウデコーダ起動信号ＲＤＥＣＤが、ナ
ンド回路１及びノット回路２からノア回路３を介して入
力され、電圧切換回路４で電圧が切換えられる。電圧切
換回路４からは、ノードＮ１、Ｎ２を経てロウデコーダ
５ａ及び５ｂに、そして複数のメモリセルから構成され
るメモリセルアレイ６に上記信号が供給されるようにな
っている。

【０００５】こうしたＮＡＮＤセル型ＥＥＰＲＯＭに於
ける１つのメモリセルは、半導体基板上に絶縁膜を介し
て浮遊ゲート（電荷蓄積層）と制御ゲートが積層された
ＦＥＴＭＯＳ構造を有している。また、複数個のメモリ
セルが隣接するもの同士でソース・ドレインを共用する
形で直列接続されてＮＡＮＤセルを構成し、これを１単
位として上記ＮＡＮＤセルの一端部が選択ゲートトラン
ジスタを介してビット線に接続されるものである。この
ようなＮＡＮＤセルが、マトリックス配列されてメモリ
セルアレイが構成される。尚、メモリセルアレイ６は、
ｐ型基板、またはｐ型ウェル内に集積形成される。

【０００６】また、ＮＡＮＤセルの他端側ソースは、や
はり選択ゲートトランジスタを介して共通ソース線に接
続されている。また、メモリトランジスタの制御ゲート
及び選択ゲートトランジスタのゲート電極は、メモリセ
ルアレイ６の行方向にそれぞれ制御ゲート線（ワード
線）、選択ゲート線として共通接続されている。

【０００７】次に、このＮＡＮＤセル型ＥＥＰＲＯＭの
動作について、図２２乃至図２４を参照して説明する。

【０００８】図２２、図２３及び図２４は、それぞれ図
２１に示されるロウデコーダ５ａ、５ｂを用いた場合の
データ読出し、書込み、消去の各動作のタイミング図で
ある。

【０００９】データ書込みの動作は、ビット線コンタク
トから最も離れた位置のメモリセルから順に行われる。
選択されたメモリセルの制御ゲートには、高電圧Ｖpp
（＝２０Ｖ程度）が印加され、それよりビット線コンタ
クト側にあるメモリセルの制御ゲート及び選択ゲートに
は中間電位ＶＭ（＝１０Ｖ程度）が印加され、ビット線
にはデータに応じて０Ｖまたは中間電位ＶＭが与えられ
る。

【００１０】上記ビット線に０Ｖが与えられたとき、そ
の電位は選択メモリセルのドレインまで伝達されて、ド
レインから浮遊ゲートに電子注入が生じる。これによ
り、その選択されたメモリセルの閾値は、負に設定され
ていたものが正方向にシフトされる。この状態を、例え
ば“１”とする。一方、ビット線に中間電位が与えられ
たときは、電子注入が起こらず、従ってメモリセルの閾
値は変化せず、負に止まる。この状態は“０”である。

【００１１】データ消去は、選択されたＮＡＮＤセルブ
ロック内の全てのメモリセルに対して同時に行われる。
すなわち、選択されたＮＡＮＤセルブロック内の全ての
制御ゲートが０Ｖとされ、ビット線、ソース線、ｐ型ウ
ェル（若しくはｐ型基板）、非選択ＮＡＮＤセルブロッ
ク中の制御ゲート及び全ての選択ゲートに、高電圧２０
Ｖ程度の電圧が印加される。これにより、選択ＮＡＮＤ
セルブロック中の全てのメモリセルで、浮遊ゲートの電
子がｐ型ウェル（若しくはｐ型基板）に放出され、閾値
電圧は正方向にシフトされていたメモリセルを含めて、
全てのメモリセルが負方向に設定される。

【００１２】また、データ読出し動作は、選択されたメ
モリセルの制御ゲートが０Ｖとされ、それ以外のメモリ
セルの制御ゲート及び選択ゲートが電源電圧Ｖcc若しく
は電源電圧より高い電圧ＶＨとして、選択メモリセルで
電流が流れるか否かが検出されることにより行われる。

【００１３】図２５は、図２１に示されたロウデコーダ
５ａ、５ｂを用いた場合のＮＡＮＤセルブロック〜ロウ
デコーダ〜メモリセルアレイの横断配線の配列、及びメ
モリセルアレイ横断配線の読出し動作時の電位状態を示
したものである。また、図２６は、図２１に示されたロ
ウデコーダ５ａ、５ｂを用いた場合のＮＡＮＤセルメブ
ロック、ロウデコーダ、メモリセルアレイ横断配線の配
列、及びメモリセルアレイ横断配線の書込み、消去動作
時の電位状態を示したものである。

【００１４】図２１及び図２５、図２６からわかるよう
に、従来はメモリセルアレイ６の左右両側にロウデコー
ダ５ａ、５ｂが配置され、メモリセルアレイ６の左右に
あるロウデコーダ５ａ、５ｂ間に、２本のメモリセルア
レイ横断配線（ノード）Ｎ１、Ｎ２が配設されていた。
これらの２本の横断配線Ｎ１、Ｎ２は、各ＮＡＮＤセル
ブロック内で、一方が０Ｖ、他方が“Ｈ（ハイ）”レベ
ル電位にある。ＮＡＮＤセルブロックは、通常数百個〜
数千個存在するため、“Ｈ”レベル電位にある配線数も
数百個〜数千個あり、従って“Ｈ”レベル電位の負荷容
量は大きくなる。

【００１５】更に、チップ内部で発生される高電圧（Ｖ
ccより高い電圧）が上記メモリセルアレイ６の横断配線
Ｎ１、Ｎ２に充電される場合、高電圧の供給能力が小さ
いため、高電圧の充電所要時間が長くなる。したがっ
て、上記高電圧充電を行う動作の動作速度が遅くなる、
という課題を有していた。また、高電圧充電時間を短縮
するために高電圧の供給能力を増加させると、高電圧発
生回路のパターン面積が増大し、そのためにチップサイ
ズが大きくなるという課題があった。

【００１６】このような課題は、ＮＡＮＤ型以外のＥＥ
ＰＲＯＭ等に於いても、同様に生じ得るものである。

【００１７】

【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤセル型等のＥＥＰＲＯＭ等に於いては、メモリセ
ルアレイの横断配線が、ＮＡＮＤセルブロック１個当た
りに２本存在し、この横断配線２本のうちの１本が
“Ｈ”レベル電位に充電されるため、“Ｈ”レベル電位
がＶccより高いチップ内部昇圧電圧である場合にはこの
昇圧電圧の充電所要時間が長時間化し、動作速度の低下
を招く、という課題を有していた。

【００１８】また、昇圧電圧の充電所要時間を短縮する
ために、昇圧電圧の供給能力を増加させようとすると、
チップ面積が増大するという課題を有していた。

【００１９】本発明は上記実情を考慮してなされたもの
であり、その目的とするところは、チップ面積を増大さ
せることなく、従来よりも動作の高速化が可能な不揮発
性半導体記憶装置を提供することにある。

【００２０】

【課題を解決するための手段】すなわち本発明は、少な
くとも１つのメモリセルが複数個接続されて、複数のワ
ード線を含むメモリセルブロックがアレイ状に配列され
たメモリセルアレイと、このメモリセルアレイのビット
線を選択する列選択手段と、上記メモリセルアレイを挟
んで、該メモリセルの第１の側及びこの第１の側と反対
側の第２の側に配置され、上記メモリセルブロックを１
つの単位として選択する第１及び第２の行選択手段と、
各メモリセルブロック毎に設けられ、上記メモリセルア
レイの第１の側に配置された第１の行選択手段と上記メ
モリセルアレイの第２の側に配置された第２の行選択手
段との間に接続される第１の配線と、上記メモリセルア
レイの第１の側に設けられて、対応するメモリセルブロ
ックが選択状態にあるか否かにより上記第１の配線を異
なる第１の電位に設定する第１の電位設定手段と、上記
メモリセルアレイの第２の側に設けられて、上記第１の
配線の信号の反転状態に対応する第２の電位に設定する
第２の電位設定手段と、この第２の電位を上記第２の行
選択手段に供給する第２の配線とを具備し、上記第１の
配線と上記ワード線は、それぞれ異なる配線層に配設さ
れた配線材により構成されることを特徴とする。

【００２１】本発明に於いては、ＮＡＮＤセルブロック
１個当たりメモリセルアレイ横断配線数を１本とするこ
とができるため、昇圧電圧を充電する配線数を減少させ
ることができ、従ってチップサイズをほとんど増加させ
ることなく、昇圧電圧の充電所要時間を短縮させること
ができ、動作速度の向上を実現することができる。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００２３】図２は、本発明の一実施形態のＮＡＮＤセ
ル型ＥＥＰＲＯＭシステム構成を示すブロック図であ
る。

【００２４】図２に於いて、メモリセルアレイ１１に対
し、データ書込み、再書込み、書込みベリファイ読出し
及び消去ベリファイ読出しを行うために、ビット線制御
回路１２が設けられている。このビット線制御回路１２
は、データ入出力バッファ１３に結合されると共に、ア
ドレスバッファ１４からのアドレス信号を受けるカラム
デコーダ１５の出力を入力として受ける。

【００２５】また、メモリセルアレイ１１には、制御ゲ
ート及び選択ゲートを制御するためにロウデコーダ１６
が結合されると共に、メモリセルアレイ１１が形成され
るｐ基板（またはｐ型ウェル）の電位を制御するための
基板電位制御回路１７が結合されている。

【００２６】高電圧発生回路１８は、読出し、書込み、
消去動作時にメモリセル１１へのデータの読出し、書込
み、消去を行うために、メモリセルに印加する読出し、
書込み、消去用高電圧を発生、供給するためのものであ
る。また、中間電位発生回路１９は、書込み動作時にメ
モリセルやビット線等に印加する中間電位（＞Ｖcc電
位）を発生、供給するものである。

【００２７】図３（ａ）及び（ｂ）はメモリセルアレイ
１１の１つのＮＡＮＤセル部分の平面図及びその等価回
路図であり、図４（ａ）及び（ｂ）はそれぞれ図３
（ａ）のＩ−Ｉ′線及びII−II′線に沿った断面図であ
る。

【００２８】素子分離酸化膜２２で囲まれたｐ型シリコ
ン基板（またはｐ型ウェル）２１に、複数のＮＡＮＤセ
ルから成るメモリセルアレイが形成されている。１つの
ＮＡＮＤセルに着目して説明すると、この実施の形態に
於いては、８個のメモリセルＭ₁〜Ｍ₈が直列接続され
て１つのＮＡＮＤセルを構成している。

【００２９】メモリセルＭ₁〜Ｍ₈は、それぞれ基板２
１にゲート絶縁膜２３を介して浮遊ゲート２４（２
４₁、２４₂、…、２４₈）が形成され、この上に層間
絶縁膜２５を介して制御ゲート２６（２６₁、２６₂、
…、２６₈）が形成されて構成されている。これらのメ
モリセルのソース・ドレインであるｎ型拡散層２７（２
７₀、２７₁、…、２７₁₀）は、隣接するもの同志共用
する形で接続され、これによりメモリセルが直列接続さ
れる。

【００３０】ＮＡＮＤセルのドレイン側及びソース側に
は、メモリセルの浮遊ゲート、制御ゲートと同時に形成
された選択ゲート２４₉、２６₉及び２４₁₀、２６
₁₀が、それぞれ設けられている。素子形成された基板上
は、後述する横断配線２８を含めてＣＶＤ酸化膜２９に
より覆われ、このＣＶＤ酸化膜２９上にビット線３０が
配設されている。

【００３１】ビット線３０は、ＮＡＮＤセルの一端のド
レイン側拡散層２７にはコンタクトさせている。行方向
に配列されたＮＡＮＤセルの制御ゲート２４は、共通に
制御ゲート線ＣＧ（１）、ＣＧ（２）、…、ＣＧ（８）
として配設されている。これら制御ゲート線は、ワード
線となる。選択ゲート２４₉、２６₉及び２４₁₀、２６
₁₀も、それぞれ行方向に連続的に選択ゲート線ＳＧ₁、
ＳＧ₂として配設されている。

【００３２】尚、図４に於いては、横断配線２８はビッ
ト線３０より下のＣＶＤ酸化膜２９中に配置されていた
が、制御ゲート２６と異なる配線層に配設されるもので
あれば良い。

【００３３】例えば、図５に示されるように、横断配線
２８′は、ビット線３０上のＣＶＤ酸化膜２９′中に配
設されていても良い。

【００３４】また、選択ゲート２４₉、２４₁₀と基板２
１との間のゲート絶縁膜２３を、メモリセル部のゲート
絶縁膜より厚くして、その信頼性を高めるようにしても
良い。

【００３５】図６は、このようなＮＡＮＤセルがマトリ
ックス配列されたメモリセルアレイの等価回路を示した
ものである。

【００３６】ＮＡＮＤセル型ＥＥＰＲＯＭでは、図６に
破線で示されたＮＡＮＤセルブロックを１つの単位とし
て選択、非選択が行われている。そして、読出し動作や
書込み動作では、選択されたブロック中の８本の制御ゲ
ートＣＧ（１）〜ＣＧ（８）のうち１本が選択される。
また、消去動作では、ブロック単位の選択、非選択のみ
行われ、選択ブロック中の８本の制御ゲートは一括して
選択若しくは非選択状態となる。

【００３７】尚、以降の実施の形態の説明に於いては、
選択ブロック中の８本の制御ゲートのうちＣＧ（３）が
選択された場合を例にとっているが、選択制御ゲートと
してＣＧ（３）以外の７本の何れかが選択される場合で
も、本発明は同様に実施可能であり、有効である。

【００３８】図１は、本発明の一実施形態に於けるロウ
デコーダの回路構成及びメモリセルアレイの等価回路図
である。

【００３９】図１に於いて、ＮＡＮＤセルブロックデコ
ード信号及びロウデコーダ起動信号ＲＤＥＣＤが、ナン
ド回路３１及びノット回路３２からノア回路３３を介し
て入力され、電圧切換回路３４で電圧が切換えられる。
電圧切換回路３４からは、ノードＮ１及びノードＮ２Ｌ
を経て第１相補信号発生部を有するロウデコーダ３５ａ
に、そしてノードＮ１を経てロウデコーダ３５ｂに上記
信号が供給されるようになっている。これらロウデコー
ダ３５ａ、３５ｂは、複数のメモリセルから構成される
メモリセルアレイ３６の左右両側に素子を有している。

【００４０】上記ロウデコーダ３５ａ、３５ｂは、メモ
リセルアレイ３６中を横断する１本の横断配線（ノー
ド）Ｎ１を含んでいる（図１２及び図１３も合わせて参
照）。このロウデコーダ３５ａ、３５ｂの回路構成上の
特徴は、メモリセルアレイ３６を横断する配線数が１本
であることである。そして、この配線数１本を実現する
ために、ロウデコーダ３５ｂ側に第２相補信号発生部３
７と、ノードＮ２Ｒが設けられている。

【００４１】図１に示されるように、ロウデコーダ３５
ａ、３５ｂ中の素子がメモリセルアレイ３６の左右両側
に配置されているのは、メモリセルアレイ３６中の制御
ゲート線のピッチが小さく、また制御ゲート線１本当た
りのロウデコーダ回路内素子数が３個と多いため、メモ
リセルアレイの片側だけではロウデコーダ回路が収まら
ないからである。

【００４２】次に、図７、図８及び図９のタイミングチ
ャートを参照して、図１に示されたロウデコーダを用い
て実現されるメモリセルデータ読出し動作、書込み動作
及び消去動作のそれぞれについて説明する。

【００４３】最初に、図７のタイミングチャートを参照
して、メモリセルデータ読出し動作タイミングを説明す
る。但し、図７中のセルｐウェルノードは、メモリセル
が構成されているウェル（若しくは基板）電位を表して
いる。

【００４４】読出し動作が始まると、先ずロウデコーダ
起動信号ＲＤＥＣＤがＶccとなる。すると、ロウアドレ
スにより選択されたブロック内ではノードＳ１がＶccと
なるため、この選択されたブロックに対応するロウデコ
ーダが活性状態となる。つまり、ノードＮ１、Ｎ２Ｒ、
Ｎ２Ｌが、それぞれＶcc、０Ｖ、０Ｖとなり、ロウデコ
ーダが選択状態となる。

【００４５】次に、ビット線が０ＶからＶccまでプリチ
ャージされた後、ＣＧＤi （Control Gate Drain）（ｉ
＝１，２，４〜８）、ＳＧＤ（Select Gate Drain ）、
ＳＧＳ（Select Gate Source）がＶccまで充電されるこ
とにより、選択ブロック内のＣＧ(i) （ｉ＝１，２，４
〜８）、ＳＧ（Select Gate ）（１）、ＳＧ（２）がＶ
ccまで充電される。

【００４６】続いて、チップ内部の高電圧発生回路１８
により、Ｖccより高い電圧が発生され、上記高電圧発生
回路１８の電圧出力ノードＶＰＰを介してＶＰＰＲＷ、
ＣＧＤi （ｉ＝１，２，４〜８）、ＳＧＤ、ＳＧＳや選
択ブロック内のノードＮ１、ＣＧ(i) （ｉ＝１，２，４
〜８）、ＳＧ（１）、ＳＧ（２）等が、ＶccからＶ
_H（但し、Ｖ_HはＶccより高い電圧、例えばＶcc３Ｖに
対して４〜５Ｖ）まで充電される。この状態がしばらく
保持される。

【００４７】この時には、選択されたメモリセル（制御
ゲートＣＧ（３）に接続されたメモリセル）の閾値電圧
が正であれば、対応するＮＡＮＤセルにはセル電流が流
れず、ビット線電位は低下せず、ビット線は“Ｈ”レベ
ル電位にある。また、選択されたメモリセルの閾値電圧
が負であれば、対応するＮＡＮＤセルにはセル電流が流
れ、ビット線電位が“Ｌ（ロー）”レベル電位まで低下
する。

【００４８】続いて、ＣＧＤi （ｉ＝１，２，４〜
８）、ＳＧＤ、ＳＧＳや選択ブロック内のＣＧ(i) （ｉ
＝１，２，４〜８）、ＳＧ（１）、ＳＧ（２）が０Ｖと
なった後、ビット線電位をセンスして（図７中のＴ₁₁の
部分）、メモリセルデータの判定が行われる。

【００４９】次いで、高電圧発生回路１８によるＶ_H電
位発生が停止されると共に、Ｖ_H電位にある各ノードが
Ｖcc電位に設定される。最後に、ロウデコーダ起動信号
ＲＤＥＣＤが０Ｖにされることにより、ロウデコーダが
非活性状態にされて、メモリセルデータ読出し動作が終
了する。

【００５０】次に、図８のタイミングチャートを参照し
て、図１に示されたロウデコーダを用いて実現されるメ
モリセルへのデータ書込み動作を説明する。但し、図８
中のセルｐウェルノードは、メモリセルが構成されてい
るウェル（若しくは基板）電位を表す。以下に、図８の
動作タイミングの説明を行う。

【００５１】書込み動作が始まると、先ずロウデコーダ
起動信号ＲＤＥＣＤがＶccとなる。すると、ロウアドレ
スにより選択されたブロック内では、ノードＳ１がＶcc
となるため、この選択されたブロックに対応するロウデ
コーダが活性状態となる。つまり、ノードＮ１、Ｎ２
Ｒ、Ｎ２Ｌが、それぞれＶcc、０Ｖ、０Ｖとなり、ロウ
デコーダが選択状態となる。

【００５２】続いて、ＣＧＤi （ｉ＝１〜８）、ＳＧＤ
がＶccまで充電されることにより、選択ブロック内のＣ
Ｇ(i) （ｉ＝１〜８）、ＳＧ（１）がＶccまで充電され
る。この時には、“０”データ書込みのメモリセル（メ
モリセルの閾値電圧を書込み動作前の状態から変動させ
ないメモリセル）に接続されたビット線も、Ｖcc電位ま
で充電される。

【００５３】次いで、チップ内部の高電圧発生回路１８
によりＶccより高い電圧が発生され、上記高電圧発生回
路１８の電圧出力ノードＶＰＰを介して、ＶＰＰＲＷ、
選択ブロック内のノードＮ１、非選択ブロック内のノー
ドＮ２Ｒ及びＮ２Ｌが、それぞれＶccから２０Ｖ（但
し、２０ＶはＶccより高い電圧）まで充電される。同様
に、チップ内部の中間電圧発生回路１９によりＶccより
高い電圧が発生される。そして、上記中間電圧発生回路
１９の電圧出力ノードＶＭを介して、ＣＧＤi （ｉ＝
１，２，４〜８）、ＳＧＤや選択ブロック内のＣＧ(i)
（ｉ＝１，２，４〜８）、ＳＧ（１）が、Ｖccから１０
Ｖ（但し、１０ＶはＶccより高い電圧）まで充電され
る。

【００５４】次に、ＣＧＤ３がＶccから２０Ｖまで充電
されることにより、選択ブロック内のＣＧ（３）が２０
Ｖまで充電される。この状態がしばらく保持されて、選
択されたメモリセルへのデータ書込みが行われる。

【００５５】その後、ＣＧＤi （ｉ＝１〜８）、ＳＧＤ
が０Ｖまで放電されることにより、選択ブロック内のＣ
Ｇ(i) （ｉ＝１〜８）、ＳＧ（１）が０Ｖまで放電され
る。続いて、“０”データ書込みのメモリセル（メモリ
セルの閾値電圧を書込み動作前の状態から変動させない
メモリセル）に接続されたビット線が、０Ｖに放電され
る。また、高電圧発生回路１８や中間電圧発生回路１９
によるＶccより高い電圧の発生を止めると共に、２０Ｖ
や１０ＶにあるノードをＶcc電位にする。

【００５６】最後に、ロウデコーダ起動信号ＲＤＥＣＤ
が０Ｖにされることにより、ロウデコーダが非活性状態
にされて、メモリセルへのデータ書込み動作が終了す
る。

【００５７】次に、図９のタイミングチャートを参照し
て、図１に示されたロウデコーダを用いて実現されるメ
モリセルへのデータ消去動作について説明する。但し、
図９中のセルｐウェルノードは、メモリセルが構成され
ているウェル（若しくは基板）電位を表す。以下に、図
９の動作タイミングの説明を行う。

【００５８】消去動作が始まると、先ず、ロウデコーダ
起動信号ＲＤＥＣＤがＶccとなる。すると、ロウアドレ
スにより選択されたブロック内では、ノードＳ１がＶcc
となる。このため、この選択されたブロックに対応する
ロウデコーダが、活性状態となる。つまり、ノードＮ
１、Ｎ２Ｒ、Ｎ２Ｌが、それぞれＶcc、０Ｖ、０Ｖとな
り、ロウデコーダが選択状態となる。

【００５９】続いて、ＳＧＤ、ＳＧＳ、ＳＧＤＳがＶcc
まで充電されることにより、選択ブロック内のＳＧ
（１）、ＳＧ（２）がＶccまで充電されると共に、非選
択ブロック内のＳＧ（１）、ＳＧ（２）がＶccに、非選
択ブロック中のＣＧ(i) （ｉ＝１〜８）が（Ｖcc−Ｖ
_thn）に充電される（但し、Ｖ_thnはＳＧＤＳノードと
ＣＧ(i) （ｉ＝１〜８）の間のｎチャネルトランジスタ
の閾値電圧）。また、メモリセルが構成されているウェ
ル（若しくは基板）であるセルｐウェルや、メモリセル
アレイ内ソース線セル・ソース、ビット線が、Ｖcc電位
に充電される。

【００６０】次いで、チップ内部の高電圧発生回路１８
により、Ｖccより高い電圧が発生される。そして、上記
高電圧発生回路１８の電圧出力ノードＶＰＰを介して、
ＶＰＰＲＷ、ＳＧＤ、ＳＧＤＳ、セルｐウェル、セル・
ソース、ビット線、選択ブロック内のノードＮ１、ＳＧ
（１）、ＳＧ（２）、非選択ブロック内のノードＮ２
Ｒ、Ｎ２Ｌ、ＳＧ（１）、ＳＧ（２）が、それぞれＶcc
から２０Ｖ（但し、２０ＶはＶccより高い電圧）まで充
電され、非選択ブロック内ＣＧ(i) （ｉ＝１〜８）がＶ
ccから（２０Ｖ−Ｖｔｈｎ）まで充電される。この状態
がしばらく保持されて、選択ブロック内のメモリセルの
データ消去が行われる。

【００６１】その後、ＳＧＤ、ＳＧＳ、ＳＧＤＳ、セル
ｐウェル、セル・ソース、ビット線が、２０ＶからＶcc
電位程度まで低下することにより、選択ブロック内ＳＧ
（１）、ＳＧ（２）や非選択ブロック内ＣＧ(i) （ｉ＝
１〜８）、ＳＧ（１）、ＳＧ（２）が、Ｖcc電位程度ま
で低下する。

【００６２】続いて、高電圧発生回路１８によるＶccよ
り高い電圧の発生を止めると共に、２０Ｖにあるノード
がＶcc電位にされる。また、ＳＧＤ、ＳＧＳ、ＳＧＤ
Ｓ、セルｐウェル、セル・ソース、ビット線が０Ｖまで
放電されることにより、選択ブロック内ＳＧ（１）、Ｓ
Ｇ（２）や非選択ブロック内ＣＧ(i) （ｉ＝１〜８）、
ＳＧ（１）、ＳＧ（２）が０Ｖまで放電される。

【００６３】最後に、ロウデコーダ起動信号ＲＤＥＣＤ
が０Ｖにされることにより、ロウデコーダが非活性状態
にされて、データ消去動作が終了する。

【００６４】図１０は、図１に示されたロウデコーダの
回路構成及びメモリセルアレイの等価回路の変形例を示
したものである。

【００６５】図１０に示されるロウデコーダ３５ｂ′の
回路構成は、セルアレイ３６中のＳＧ（２）の電位設定
用部分の回路構成のみが、図１のロウデコーダ３５ｂの
回路構成と異なっている。

【００６６】図１０のロウデコーダ３５ａ、３５ｂ′を
用いた場合には、図１のロウデコーダ３５ａ、３５ｂを
用いた場合に比べて、書込み動作時、消去動作時に於け
る各ノードの電位は全く同じとなり、それぞれ図８及び
図９に示されたようになる。そして、読出し動作時に於
いてのみ、図１のロウデコーダと図１０のロウデコーダ
の間での動作が異なる。

【００６７】図１１は、図１０に示されたロウデコーダ
３５ａ、３５ｂ′を用いた場合の読出し動作を説明する
タイミングチャートである。図７のタイミングチャート
と図１１のタイミングチャートとでは、非選択ブロック
内のＳＧ（２）の動作が異なるのみで、他の部分は全く
同じ動作タイミングとなる。

【００６８】次に、本実施の形態を用いた場合に従来例
よりも優れている点について述べる。

【００６９】図１２は、上記実施の形態に係るＮＡＮＤ
セルブロック及びロウデコーダの配列、及び読出し動作
時に於けるノードＮ１の電位状態を示したものである。
また、図１３は、上記実施の形態に係るＮＡＮＤセルブ
ロック及びロウデコーダの配列、及び書込み、消去動作
時に於けるノードＮ１の電位状態を示したものである。

【００７０】また、従来のロウデコーダの回路構成を図
２１に、この図２１のロウデコーダを用いた場合の読出
し動作時、書込み動作時、消去動作時に於ける従来の動
作タイミングチャートを図２２、図２３及び図２４に示
す。更に、従来例に係るＮＡＮＤセルブロック及びロウ
デコーダの配列、及び読出し動作時に於けるノードＮ
１、ノードＮ２の電位状態を図２５に、従来例に係るＮ
ＡＮＤセルブロック及びロウデコーダの配列、及び書込
み、消去動作時に於けるノードＮ１、ノードＮ２の電位
状態を図２６に示す。

【００７１】従来のロウデコーダでは、メモリセルアレ
イの左右両端にある回路を接続する配線、つまりメモリ
セルアレイを横断する配線の数が２本となり、ノードＮ
２がメモリセルアレイ左右の回路で共通となっている。
これに対し、図１、図１０に於いては、上記接続する配
線は、ノードＮ２Ｒ、ノードＮ２Ｌに分割されている。

【００７２】そして、図２１に示される従来のロウデコ
ーダを用いた場合には、読出し、書込み、消去の各動作
は、図１及び図１０の構成の回路の各動作に比べて、動
作所要時間が長くなる。これは、図７（Ｔ₁₁）、図８
（Ｔ₁₂）、図９（Ｔ₁₃）の部分の所要時間に比べて、そ
れぞれ図２２（Ｔ₁）、図２３（Ｔ₂）、図２４
（Ｔ₃）の所要時間がずっと長くなるためである。この
理由について、以下、図１２、図１３、図２５、図２６
を用いて説明する。

【００７３】図２１に示される従来のロウデコーダ５
ａ、５ｂを用いた場合には、メモリセルアレイ６を横断
する配線数は２本である。この２本の横断配線Ｎ１、Ｎ
２のうちの一方は０Ｖ、他方は“Ｈ”レベル電位（Ｖ_H
や２０Ｖ等の電位）にある（図２５、図２６参照）た
め、１つのＮＡＮＤセルブロック中に１本の“Ｈ”レベ
ル電位にあるメモリセルアレイの横断配線が存在する。
したがって、ＮＡＮＤセルブロック数と同じ数だけメモ
リセルアレイの横断配線を“Ｈ”レベル電位に充電させ
なければならない。

【００７４】ところが、通常、ＮＡＮＤセルブロック数
は数百個〜数千個あるため、“Ｈ”レベル電圧の負荷容
量は大変大きい値となる。特に、“Ｈ”レベル電位がＶ
ccより高い電圧であり、且つこの“Ｈ”レベル電圧がチ
ップ内部で発生される電圧である場合には、“Ｈ”レベ
ル電圧の供給能力が電源電圧の供給能力に対してずっと
小さいため、数百個〜数千個の上記メモリセルアレイの
横断配線の充電所要時間は、大変長いものとなる。ま
た、上記充電所要時間を短縮するために高電圧の供給能
力を増加させようとすると、高電圧発生回路のパターン
面積を大幅に増加させねばならず、従ってチップ面積が
大幅に増加するという問題があった。

【００７５】一方、図１や図１０に示される回路構成の
ロウデコーダを用いた場合には、メモリセルアレイ３６
を横断する配線数は１本である。このメモリセルアレイ
３６の横断配線Ｎ１の電位が、選択ブロック内では
“Ｈ”レベル電位（Ｖ_Hや２０Ｖ等の電位）に、そして
非選択ブロック内では０Ｖ電位にある（図１２、図１３
参照）ため、“Ｈ”レベル電位にあるメモリセルアレイ
横断配線の数は、選択ブロック数と同数になる。

【００７６】選択ブロック数は、読出し動作時及び書込
み動作時には、通常１個である。そのため、“Ｈ”レベ
ル電位にあるメモリセルアレイの横断配線は１本だけと
なり、“Ｈ”レベル電位の負荷容量は、図２１に示され
た従来のロウデコーダを用いた場合に比べて、ずっと小
さくなる。

【００７７】そして、“Ｈ”レベル電位がＶccより高い
電圧であり、且つこの“Ｈ”レベル電圧がチップ内部で
発生される電圧である場合に於いても、“Ｈ”レベル電
圧の供給能力が電源電圧に対してずっと小さいにもかか
わらず、“Ｈ”レベル電位の負荷容量があまり大きくな
いため、“Ｈ”レベル電位充電所要時間はあまり長くな
らない。これは、例えば、図７のＴ₁₁、図８のＴ₁₂が、
それぞれ図２２のＴ₁、図２３のＴ₂に対して大幅に短
いことに相当する。したがって、読出し動作、書込み動
作の所要時間は、図２１の従来のロウデコーダを用いた
場合に比べて、大幅に短縮することができる。

【００７８】また、消去動作時に於いては、選択ブロッ
ク数は通常１個とは限らず、複数個ある場合もある。消
去動作時に高電圧が充電されるメモリセルアレイの横断
配線数は、選択ブロック数と同じである。したがって、
選択ブロック数が少ないほど高電圧の負荷容量が小さく
なり、高電圧充電所要時間すなわち消去動作所要時間を
短縮することができる。

【００７９】実際には、選択ブロック数がＮＡＮＤセル
ブロック数に比べて十分少ない場合には、“Ｈ”レベル
電位にあるメモリセルアレイの横断配線がＮＡＮＤセル
ブロック数に比べて十分少ない。そのため、図２１のロ
ウデコーダを用いた場合に比べて、“Ｈ”レベル電位の
負荷容量を大幅に減少、すなわち“Ｈ”レベル電位充電
所要時間の大幅な短縮を実現することができる。このこ
とは、例えば、図９のＴ₁₃が図２３のＴ₃に対して大幅
に短いことに相当している。

【００８０】また、図１や図１０に示されたような構成
のロウデコーダを用いた場合には、図２１に示される従
来のロウデコーダ回路に比べ、第２相補信号発生部３７
の部分の素子２個分だけ素子数が増える。しかしなが
ら、図１等に示されているロウデコーダ中には、１個の
ＮＡＮＤセルブロック当たり７０個程度の素子が含まれ
ているので、素子数が２個程度増えてもパターン面積の
増加量はロウデコーダ全体のパターン面積に対して非常
に小さい。したがって、図２１に示される従来のロウデ
コーダを用いて、図１の構成のロウデコーダを用いたと
きの動作速度と同等の動作速度を実現する場合に比べ
て、図１のロウデコーダを用いる場合の方がチップ面積
の増加量はずっと小さくなる。

【００８１】図１４は、図１に示されたロウデコーダの
回路構成及びメモリセルアレイの等価回路の更に他の変
形例を示したものである。

【００８２】図１４に示された構成のロウデコーダと、
図１に示され構成のロウデコーダの回路構成上の差異
は、以下の通りである。

【００８３】すなわち、図１４に於いて、ノア回路３３
と電圧切換回路３４の間に第３の相補信号発生部３８が
設けられている。更に、図１に於いてはＣＧ(i) （ｉ＝
１〜８）がｎチャネルトランジスタを介して接続してい
るノードがＳＧＤＳからとなっているのに対し、この図
１４では該ノードは０Ｖとなっている。

【００８４】ここで、図１４に於ける信号ＥＲＡＳＥ
は、消去動作中には“Ｈ”レベル、消去動作時以外には
“Ｌ”レベルとなる信号である。このため、読出し動作
時と書込み動作時では、図１のロウデコーダを用いた場
合と図１４のロウデコーダを用いた場合での差異はな
い。

【００８５】次に、図１４に示された構成のロウデコー
ダを用いた場合の読出し動作、書込み動作及び消去動作
について説明する。

【００８６】図１４に示された構成のロウデコーダ３５
ａ′、３５ｂ″を用いると、読出し動作タイミング、書
込み動作タイミングは、図１のロウデコーダ３５ａ、３
５ｂを用いた場合と全く同じものが得られる。つまり、
図１４のロウデコーダ３５ａ′、３５ｂ″を用いた場合
の読出し動作タイミング、書込み動作タイミングは、そ
れぞれ図７、図８のタイミングチャートと同じものにな
る。同様に、読出し動作時、書込み動作時それぞれに於
けるメモリセルアレイ３６の横断配線Ｎ１の電位状態
は、図１のロウデコーダ３５ａ、３５ｂを用いた場合と
図１４のロウデコーダ３５ａ′、３５ｂ″を用いた場合
では同じとなる。

【００８７】すなわち、図１４のロウデコーダを用いた
場合の読出し動作時、書込み動作時に於けるメモリセル
アレイ３６の横断配線Ｎ１の電位状態は、それぞれ図１
２、図１３に示した状態となる。したがって、図１４に
示された構成のロウデコーダを用いることにより、図１
や図１０に示された構成のロウデコーダを用いる場合と
同様に、読出し動作高速化や書込み動作高速化を実現す
ることができる。

【００８８】一方、消去動作時に於いては、図１の構成
のロウデコーダを用いた場合と図１４の構成のロウデコ
ーダを用いた場合で、各部の電圧が異なる。

【００８９】消去動作時には、信号ＥＲＡＳＥが“Ｈ”
レベルとなるため、ノードＳ１とノードＳ２の電圧レベ
ルが同じになる。ここで、図１のロウデコーダに於ける
全ての動作時、及び図１４のロウデコーダに於ける消去
動作以外の動作時には、ノードＳ１とノードＳ２の電圧
レベルは異なる、つまり電圧レベルが反転状態にある。

【００９０】図１５は、図１４に示された構成のロウデ
コーダを用いた場合の消去動作のタイミングを示したタ
イミングチャートである。

【００９１】図９及び図１５よりわかるように、消去動
作中には、図１中のノードＮ１と図１４中のノードＮ２
Ｒ、ノードＮ２Ｌは同電位であり、また図１中のノード
Ｎ２Ｒ、ノードＮ２Ｌと図１４中のノードＮ１は同電位
となっている。したがって、図１４に示されたロウデコ
ーダを用いた場合には、図１６に示されるように、選択
ブロック内のメモリセルアレイ３６の横断配線の電位は
０Ｖ、非選択ブロック内のメモリセルアレイ３６の横断
配線の電位は２０Ｖとなる。

【００９２】したがって、図１４のロウデコーダを用い
た場合には、高電圧を充電するメモリセルアレイ３６の
横断配線数は、ＮＡＮＤセルブロック数−選択ブロック数となる。つまり、図１のロウデコーダを用いた場合に
は、選択ブロック数が少などほど高電圧の負荷容量が小
さくなるのに対し、図１４のロウデコーダを用いた場合
には、選択ブロック数が多いほど高電圧の負荷容量が小
さくなる。

【００９３】何れにしても、選択ブロック数によらず
に、図１４に示されたロウデコーダを用いた場合に於い
ても、図２１に示された従来のロウデコーダを用いた場
合に比べて、高電圧を充電する配線数が減少し、高電圧
の負荷容量を低減することができる。つまり、高電圧充
電所要時間を短縮でき、消去動作の高速化を実現するこ
とが可能となる。

【００９４】また、図１、図１０及び図１４に示された
ロウデコーダ中に於けるメモリセルアレイの横断配線の
配線材としては、制御ゲート線や選択ゲート線として用
いた配線材よりも抵抗率の低い配線材を用いることが望
ましい。この理由について、以下に説明する。

【００９５】メモリセルアレイの横断配線は、抵抗値を
有しており、また容量としても配線そのものの容量値に
加えてトランジスタのゲート容量が含まれる。したがっ
て、図１、図１０及び図１４中のメモリセルアレイの横
断配線Ｎ１の左側と右側で、信号伝達の遅延が生じてし
まう。

【００９６】この場合には、図１、図１０及び図１４中
の制御ゲート線のうち、ＣＧ（１）、ＣＧ（３）、ＣＧ
（５）、ＣＧ（７）の充電開始のタイミングが、ＣＧ
（２）、ＣＧ（４）、ＣＧ（６）、ＣＧ（８）の充電開
始のタイミングより、メモリセルアレイ横断配線の左か
ら右に信号が伝達する時の遅延時間の分だけ遅れること
になる。この遅延時間が、制御ゲート線や選択ゲート線
の充放電時の遅延時間に対して同程度以上の長さであれ
ば、メモリセルアレイ横断配線の遅延時間が動作時間を
大幅に長くする原因となり得る。

【００９７】メモリセルアレイ横断配線の抵抗値を低減
することにより、横断配線の遅延時間を短縮することが
できるので、上記横断配線の抵抗値は小さいほど望まし
い。図３乃至図５に示されるように、メモリセルアレイ
部分の制御ゲート線、選択ゲート線の配列より、制御ゲ
ート線や選択ゲート線と同じ配線層を用いてメモリセル
アレイ横断配線を作ることは困難であることがわかる。
制御ゲート線と同じ配線層の配線を新たに加える隙間が
ないことは、図面から明らかである。

【００９８】したがって、メモリセルアレイ横断配線の
配線材は、制御ゲート線、選択ゲート線と異なる配線層
となる。故に、メモリセルアレイ横断配線の配線材の抵
抗率を、制御ゲート線、選択ゲート線の配線材の抵抗値
より小さくすることは、それほど困難ではない。つま
り、抵抗率の低い配線材を用いることにより、上記横断
配線の抵抗値の低減化、更に遅延時間の短縮が実現可能
である。

【００９９】しかしながら、上記横断配線の配線材の抵
抗率が制御ゲート線、選択ゲート線と同程度以下の場合
であっても、図１、図１０及び図１４に示された構成の
ロウデコーダを用いることにより、従来より動作の高速
化を実現できることは言うまでもない。

【０１００】以上、本発明を実施の形態を用いて説明し
たが、本発明は上述した実施の形態に限定されるもので
はなく種々変更可能である。

【０１０１】例えば、図１、図１０及び図１４に示され
た構成のロウデコーダ回路に於ける第２相補信号発生部
３７は、図１７に示される構成の回路３７′、３７″に
代えて用いる場合も本発明は有効である。

【０１０２】尚、上述した実施の形態に於いては、ＮＡ
ＮＤセルとして８個のメモリセルをビット線コンタクト
とソース線の間に直列接続した場合を例にとって説明し
たが、直列接続するメモリセルアレイの数は８個ではな
く、例えば２、４、１６、３２、６４個等の場合に於い
ても、同様に本発明は適用可能である。

【０１０３】また、上記実施の形態に於いては、ＮＡＮ
Ｄセル型ＥＥＰＲＯＭを例にとって説明を行ったが、本
発明は上記実施の形態に限られるものではなく、他のデ
バイス、例えばＮＯＲセル型ＥＥＰＲＯＭ、ＤＩＮＯＲ
セル型ＥＥＰＲＯＭ、ＡＮＤセル型ＥＥＰＲＯＭ等に於
いても、同様に適用可能である。

【０１０４】更に、不揮発性メモリ以外の、例えば、Ｎ
ＡＮＤ構造若しくはカスケード構造をしたＤＲＡＭ等に
於いても、本発明は有効である。その他、本発明の要旨
を逸脱しない範囲で種々変形して実施することができ
る。

【０１０５】図１８は、一般的なＮＯＲセル型ＥＥＰＲ
ＯＭに於けるメモリセルアレイの等価回路図である。ま
た、図１９は、ＤＩＮＯＲセル型ＥＥＰＲＯＭに於ける
メモリセルアレイの等価回路図を示したものである。こ
のＤＩＮＯＲセル型ＥＥＰＲＯＭは、“Ｈ．Ｏｎｏｄａ
ｅｔａｌ．，ＩＥＤＭＴｅｃｈ．Ｄｉｇｅｓｔ，
１９９２，ｐｐ．５９９−６０２”に詳細が記されてい
るので説明は省略する。

【０１０６】更に、図２０は、ＡＮＤセル型ＥＥＰＲＯ
Ｍに於けるメモリセルアレイの等価回路図を示したもの
である。このＡＮＤセル型ＥＥＰＲＯＭの詳細に関して
は、“Ｈ．Ｋｕｍｅｅｔａｌ．，ＩＥＤＭＴｅｃ
ｈ．Ｄｉｇｅｓｔ，１９９２，ｐｐ．９９１−９９３”
に記されているので、説明は省略する。

【０１０７】以上、実施の形態を用いて本発明の説明を
行ったが、本発明はその他、その要旨を逸脱しない範囲
で種々変更可能である。

【０１０８】

【発明の効果】以上説明したように本発明によれば、メ
モリセルアレイの左右両側にロウデコーダ回路を備えた
デバイスに於いて、左右のロウデコーダに接続されメモ
リセルアレイを横断する配線をセルブロック１個当たり
１本にすることができるので、高電圧を充電する配線数
を減少させることができる。したがって、チップ面積を
ほとんど増大させることなく、データ読出し、書込み、
消去の各動作時にチップ内部で発生する高電圧の負荷容
量を低減させることができ、データ読出し、書込み、消
去の各動作速度の高速化を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るＮＡＮＤセル型Ｅ
ＥＰＲＯＭシステムのロウデコーダの回路構成及びメモ
リセルアレイの等価回路図である。

【図２】本発明の一実施形態に係るＮＡＮＤセル型ＥＥ
ＰＲＯＭシステムの概略構成を示すブロック図である。

【図３】（ａ）及び（ｂ）は図２のメモリセルアレイ１
１の１つのＮＡＮＤセル部分の平面図及びその等価回路
図である。

【図４】（ａ）及び（ｂ）はそれぞれ図３（ａ）のＩ−
Ｉ′線及びII−II′線に沿った断面図である。

【図５】図２のメモリセルアレイ１１の１つのＮＡＮＤ
セル部分の他の例を示す断面図である。

【図６】ＮＡＮＤセルがマトリックス配列されたメモリ
セルアレイの等価回路図である。

【図７】本発明の一実施の形態に係るデータ読出し動作
タイミングを説明するタイミングチャートである。

【図８】本発明の一実施の形態に係るデータ書込み動作
タイミングを説明するタイミングチャートである。

【図９】本発明の一実施の形態に係るデータ消去動作タ
イミングを説明するタイミングチャートである。

【図１０】図１に示されたロウデコーダの回路構成及び
メモリセルアレイの等価回路の変形例を示した図であ
る。

【図１１】図１０に示されたロウデコーダ３５ａ、３５
ｂ′を用いた場合の読出し動作タイミングを説明するタ
イミングチャートである。

【図１２】本発明の一実施の形態に係るＮＡＮＤセルブ
ロック、ロウデコーダ、メモリセルアレイ横断配線の配
列及びデータ読出し動作時に於けるメモリセルアレイ横
断配線の電位を示した図である。

【図１３】本発明の一実施の形態に係るＮＡＮＤセルブ
ロック、ロウデコーダ、メモリセルアレイ横断配線の配
列及びデータ書込み、消去動作時に於けるメモリセルア
レイ横断配線の電位を示した図である。

【図１４】図１に示されたロウデコーダの回路構成及び
メモリセルアレイの等価回路の更に他の変形例を示した
図である。

【図１５】図１４に示された構成のロウデコーダを用い
た場合の消去動作のタイミングを示したタイミングチャ
ートである。

【図１６】図１４に示された構成のロウデコーダを用い
た場合のＮＡＮＤセルブロック、ロウデコーダ、メモリ
セルアレイ横断配線の配列及びデータ消去動作時に於け
るメモリセルアレイ横断配線の電位状態を示した図であ
る。

【図１７】図１、図１０及び図１４に示された構成のロ
ウデコーダ回路に於ける第２相補信号発生部３７の他の
構成例を示した図である。

【図１８】一般的なＮＯＲセル型ＥＥＰＲＯＭに於ける
メモリセルアレイの等価回路図である。

【図１９】ＤＩＮＯＲセル型ＥＥＰＲＯＭに於けるメモ
リセルアレイの等価回路図を示した図である。

【図２０】ＡＮＤセル型ＥＥＰＲＯＭに於けるメモリセ
ルアレイの等価回路図である。

【図２１】ＮＡＮＤセル型ＥＥＰＲＯＭの従来のロウデ
コーダの回路構成及びメモリセルアレイの等価回路図で
ある。

【図２２】図２１に示されるロウデコーダ５ａ、５ｂを
用いた場合のデータ読出し動作のタイミング図である。

【図２３】図２１に示されるロウデコーダ５ａ、５ｂを
用いた場合のデータ書込み動作のタイミング図である。

【図２４】図２１に示されるロウデコーダ５ａ、５ｂを
用いた場合のデータ消去動作のタイミング図である。

【図２５】図２１に示されたロウデコーダ５ａ、５ｂを
用いた場合のＮＡＮＤセルブロック、ロウデコーダ、メ
モリセルアレイの横断配線の配列及びメモリセルアレイ
横断配線の読出し動作時の電位状態を示した図である。

【図２６】図２１に示されたロウデコーダ５ａ、５ｂを
用いた場合のＮＡＮＤセルブロック、ロウデコーダ、メ
モリセルアレイ横断配線の配列及びメモリセルアレイ横
断配線の書込み、消去動作時の電位状態を示した図であ
る。

【符号の説明】

６、１１、３６…メモリセルアレイ、１２…ビット線制
御回路、１３…データ入出力バッファ、１４…アドレス
バッファ、１５…カラムデコーダ、１６…ロウデコー
ダ、１７…基板電位制御回路、１８…高電圧発生回路、
１９…中間電圧発生回路、２１…ｐ型シリコン基板（ｐ
型ウェル）、２２…素子分離酸化膜、２３…ゲート絶縁
膜、２４（２４₁、２４₂、…、２４₈）…浮遊ゲー
ト、２４₉、２４₁₀、２６₉、２６₁₀…選択ゲート、２
５…層間絶縁膜、２６（２６₁、２６₂、…、２６₈）
…制御ゲート、２７（２７₀、２７₁、…、２７₁₀）…
ｎ型拡散層、２８…横断配線、２９、２９′…ＣＶＤ酸
化膜、３０…ビット線、３５ａ、３５ａ′、３５ｂ、３
５ｂ′、３５ｂ″…ロウデコーダ。

Claims

【特許請求の範囲】

【請求項１】少なくとも１つのメモリセルが複数個接
続されて、複数のワード線を含むメモリセルブロックが
アレイ状に配列されたメモリセルアレイと、このメモリセルアレイのビット線を選択する列選択手段
と、上記メモリセルアレイを挟んで、該メモリセルの第１の
側及びこの第１の側と反対側の第２の側に配置され、上
記メモリセルブロックを１つの単位として選択する第１
及び第２の行選択手段と、各メモリセルブロック毎に設けられ、上記メモリセルア
レイの第１の側に配置された第１の行選択手段と上記メ
モリセルアレイの第２の側に配置された第２の行選択手
段との間に接続される第１の配線と、上記メモリセルアレイの第１の側に設けられて、対応す
るメモリセルブロックが選択状態にあるか否かにより上
記第１の配線を異なる第１の電位に設定する第１の電位
設定手段と、上記メモリセルアレイの第２の側に設けられて、上記第
１の配線の信号の反転状態に対応する第２の電位に設定
する第２の電位設定手段と、この第２の電位を上記第２の行選択手段に供給する第２
の配線とを具備し、上記第１の配線と上記ワード線は、それぞれ異なる配線
層に配設された配線材により構成されることを特徴とす
る不揮発性半導体記憶装置。
【請求項２】上記第１の配線の配線材の抵抗率は上記
ワード線の配線材の抵抗率より低いことを特徴とする請
求項１に記載の不揮発性半導体記憶装置。
【請求項３】上記第１及び第２の行選択手段に電源電
圧より高い第１の電圧が入力される第１の動作期間に、
上記メモリセルブロックに於いて上記第１の配線及び上
記第２の配線の何れかが上記第１の電圧に設定されるこ
とを特徴とする請求項１に記載の不揮発性半導体記憶装
置。
【請求項４】上記メモリセルは、半導体基板上に積層
形成された電荷蓄積層と、制御ゲートとを有して、上記
電荷蓄積層と上記半導体基板の間の電荷の授受により電
気的書替えが行われることを特徴とする請求項１に記載
の不揮発性半導体記憶装置。
【請求項５】上記メモリセルは、上記第１の動作期間
にデータ書替え動作を行うことを特徴とする請求項４に
記載の不揮発性半導体記憶装置。
【請求項６】上記メモリセルブロックは、上記メモリ
セルを複数個直列接続して構成されるＮＡＮＤセルであ
ることを特徴とする請求項１乃至５に記載の不揮発性半
導体記憶装置。
【請求項７】上記メモリセルブロックは、上記メモリ
セルを複数個並列接続して構成されるＡＮＤセルである
ことを特徴とする請求項１乃至５に記載の不揮発性半導
体記憶装置。
【請求項８】上記メモリセルブロックは、上記メモリ
セルを複数個並列接続して構成されるＤＩＮＯＲセルで
あることを特徴とする請求項１乃至５に記載の不揮発性
半導体記憶装置。