KR100453673B1 - 반도체 기억 장치 - Google Patents

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KR100453673B1
KR100453673B1 KR10-2001-0067460A KR20010067460A KR100453673B1 KR 100453673 B1 KR100453673 B1 KR 100453673B1 KR 20010067460 A KR20010067460 A KR 20010067460A KR 100453673 B1 KR100453673 B1 KR 100453673B1
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Abstract

반도체 기억 장치는 메모리 셀 어레이, 블록 선택 회로, 복수의 워드선 구동 신호선, 및 복수의 전송 트랜지스터를 구비하고 있다. 상기 메모리 셀 어레이는 복수의 블록을 구비하고, 각각의 블록에 메모리 셀이 배열되어 있다. 상기 블록 선택 회로는 상기 메모리 셀 어레이에 있어서의 블록을 선택한다. 상기 복수의 워드선 구동 신호선에는 상기 블록 내의 복수의 워드선으로의 인가 전압이 입력된다. 상기 복수의 전송 트랜지스터는 상기 워드선 구동 신호선과 메모리 셀내 워드선과의 사이에 접속되고, 상기 블록 선택 회로의 출력에 의해 제어된다. 인접한 두 개의 워드선에 대응하는 두 개의 전송 트랜지스터는 세로 방향 및 가로 방향으로 각각 이격하여 배치되고, 상기 전송 트랜지스터 사이에 별도의 워드선에 대응하는 전송 트랜지스터가 배치된다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 보다 상세하게는 로우 디코더 내에 설치된 전송 트랜지스터의 패턴 레이아웃에 관한 것으로, 예를 들면 NAND형 플래시 메모리 등의 불휘발성 메모리에 사용되는 것이다.
도 1은 NAND형 플래시 메모리의 로우 디코더 내에 설치된 전송 트랜지스터부의 패턴 레이아웃 이미지를 나타내고 있다. 전송 트랜지스터부는 메모리 셀 어레이 중의 선택된 블록에, 워드선의 어드레스에 대응한 워드선 구동 신호 및 선택 게이트 구동 신호를 전송하기 위한 것이다. 여기서는 도면 및 설명을 간략화하기 위해서, 전송 트랜지스터가 8개인 경우를 예로 들고 있다.
파선 Yt, Yd 사이의 거리는 NAND 셀의 사이즈에 의해 결정되고, 도 1에서는 전송 트랜지스터 Q0∼Q7을 2단으로 하여 배치하고 있다. 각 전송 트랜지스터 Q0 ∼Q7은 p형 기판 상에 형성된 N채널형 MOS(NMOS) 트랜지스터로 구성되어 있으며, 소스·드레인 영역은 기입 전압 및 소거 전압의 인가에 대하여 충분한 내압을 갖는 구조로 되어 있다.
상기 도 1에 도시한 바와 같은 전송 트랜지스터 Q0∼Q7의 배치에 있어서, 기입(Program)을 행하는 경우에는 전송 트랜지스터 Q0∼Q7의 게이트(5)에 20+Vth(전송 트랜지스터의 임계치 전압), 워드선 WL0∼WL7 중 선택된 워드선에 20V를 인가하고, 이 선택된 워드선에 인접한 비선택 워드선에 0V를 인가하고, 그 외의 비선택의 워드선에 10V를 인가한다. 그리고, "1"을 기입하는 경우에는 상기한 전압 인가 상태에서, 선택된 비트선에 전원 전압 Vdd 레벨의 전위를 인가하고, "0"을 기입하는 경우에는 상기한 전압 인가 상태에서 선택된 비트선에 접지 전위 Vss 레벨의 전위를 인가한다.
이러한 기입 동작 시의 바이어스 상태를 도 2에 도시한다. 도 2에 있어서는 워드선 구동 신호 CG3에 대응하는 워드선 WL3이 선택된 경우를 나타내고 있다. 이 선택된 워드선 WL3에 인접한 비선택의 워드선은 워드선 WL2와 WL4이다.
이 바이어스 상태에서, 워드선 구동 신호 CG2와 CG3이 공급되는 전송 트랜지스터 Q2, Q3 사이의 거리 X1은 Q3을 드레인, Q2를 소스, 게이트(5)를 게이트로 간주한 필드 트랜지스터에 있어서, 소정의 누설 전류 이하의 조건을 만족하는 크기로 해야 한다. 또한, 워드선 구동 신호 CG3과 CG4가 공급되는 전송 트랜지스터 Q3, Q4 사이의 거리 Y1은 p형 기판 상의 소자 분리 영역을 끼운 n형 확산층 영역 사이에 20V가 인가되었을 때, 소정의 누설 전류 이하의 조건을 만족하는 크기로 해야 한다.
물론, 다른 워드선이 선택된 경우도 마찬가지이고, 각 거리 X2, X3, Y2∼Y4에도 마찬가지라 할 수 있다.
그러나, 상기한 바와 같은 패턴 레이아웃에 있어서, 메모리 셀의 미세화에 의해, 거리 YB가 현저하게 작아지면 디바이스 설계나 프로세스로 결정되는 거리 X1이나 Y1의 크기에 의해, 전송 트랜지스터를 2단 배치할 수 없게 되어, 전송 트랜지스터를 횡배열로 하는 수가 증가하여 로우 디코더의 횡폭이 현저히 커질 가능성이 있다.
상기한 바와 같이 종래의 반도체 기억 장치에서는 메모리 셀의 제어 게이트에 기입 전압이나 소거 전압을 인가하는 로우 디코더 내의 전송 트랜지스터에는 기입, 소거 전압에 대하여 충분한 내압을 갖는 사이즈가 큰 것이 필요하게 된다. 또한, 큰 소자 분리 영역도 필요하게 된다. 그 결과, 로우 디코더의 패턴 점유 면적이 커진다고 하는 문제가 있었다.
도 1은 종래의 반도체 기억 장치에 대하여 설명하기 위한 것으로, 로우 디코더 내에 설치된 전송 트랜지스터를 2단으로 하여 배치한 경우의 패턴 평면도.
도 2는 기입 시에서의 바이어스 상태에 대하여 설명하기 위한 패턴 평면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, NAND형 플래시 메모리에 있어서의 로우 디코더와 메모리 셀 어레이의 일부를 추출하여 나타내는 회로도.
도 4는 도 3에 도시한 NAND형 플래시 메모리의 기입 시에 있어서의 각 신호의 타이밍차트.
도 5a는 도 3에 도시한 회로에서의 NAND 셀의 단면 구성과, 기입 시의 NAND 셀내의 바이어스 조건에 대하여 설명하기 위한 것으로, "0" 기입 시를 모식적으로 나타내는 다이어그램.
도 5b는 도 3에 도시한 회로에서의 NAND 셀의 단면 구성과, 기입 시의 NAND 셀내의 바이어스 조건에 대하여 설명하기 위한 것으로, "1" 기입 시를 모식적으로 나타내는 다이어그램.
도 6은 도 3에 도시한 로우 디코더 내에 설치된 전송 트랜지스터의 배치를 나타내는 패턴 평면도.
도 7은 도 6에 도시한 전송 트랜지스터의 배치에 있어서의 전송 트랜지스터 사이의 전위차에 대하여 설명하기 위한 패턴 평면도.
도 8은 본 발명의 제2 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, 16개의 메모리 셀이 직렬 접속된 NAND 셀에 적용되는 전송 트랜지스터의 배치예를 나타내는 패턴 평면도.
도 9는 본 발명의 제3 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, 하나의 NAND 셀에 대응하는 전송 트랜지스터가 3단의 경우인 예를 나타내는 패턴 평면도.
도 10은 도 9에 도시한 전송 트랜지스터의 배치에 있어서의 비선택 블록의 소거 동작 시의 상태에서, 전송 트랜지스터 사이의 전위차에 대하여 설명하기 위한 패턴 평면도.
도 11a는 소거 시의 동작을 설명하기 위한 것으로, 메모리 셀의 단면도.
도 11b는 기입 시의 동작을 설명하기 위한 것으로, 메모리 셀의 단면도.
도 11c는 기입 전과 기입 후의 메모리 셀의 임계치 분포를 나타내는 다이어그램.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 디코드부
2 : 부스터부
3 : 전송 트랜지스터부
4 : 블록
5 : 게이트
본 발명의 일 특징에 따른 반도체 기억 장치는, 복수의 블록을 구비하며, 각각의 블록 중에 메모리 셀이 배열된 메모리 셀 어레이, 상기 메모리 셀 어레이에 있어서의 블록을 선택하는 블록 선택 회로, 상기 블록 내의 복수의 워드선으로의 인가 전압이 입력되는 복수의 워드선 구동 신호선, 및 각각의 전류 통로가 상기 워드선 구동 신호선과 상기 블록 내의 워드선과의 사이에 각각 접속되고, 상기 블록 선택 회로의 출력에 의해 제어되는 복수의 전송 트랜지스터를 포함하며, 인접한 두 개의 워드선에 대응하는 두 개의 전송 트랜지스터는 세로 방향 및 가로 방향으로 각각 이격하여 배치되고, 상기 전송 트랜지스터 사이에 별도의 워드선에 대응하는 전송 트랜지스터가 배치된다.
본 발명의 다른 특징에 따른 반도체 기억 장치는, 복수의 블록을 구비하며, 각각의 블록 중에 메모리 셀이 배열된 메모리 셀 어레이, 상기 메모리 셀 어레이에있어서의 블록을 선택하는 블록 선택 회로, 상기 블록 내의 복수의 워드선으로의 인가 전압이 입력되는 복수의 워드선 구동 신호선, 및 워드선 구동 신호선과 메모리 셀내 워드선과의 사이에 접속되고, 상기 블록 선택 수단의 출력에 의해 제어되는 복수의 전송 트랜지스터를 포함하며, 상기 블록 내의 복수의 전송 트랜지스터에 있어서의 전송 트랜지스터의 워드선측 단자가 대향하여 배치되는 측의 제1 소자 분리 영역 폭은 전송 트랜지스터의 워드선측 단자와 워드선 구동 신호선측 단자가 대향하여 배치되는 측의 제2 소자 분리 영역 폭보다 작다.
본 발명의 또 다른 특징에 따른 반도체 기억 장치는, 전기적으로 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이, 상기 메모리 셀 어레이에 있어서의 복수의 워드선을 갖는 블록을 선택하는 블록 선택 수단, 상기 블록 내의 복수의 워드선으로의 인가 전압이 입력되는 복수의 워드선 구동 신호선, 및 각각의 전류 통로가 상기 워드선 구동 신호선과 상기 블록 내의 워드선과의 사이에 각각 접속되고, 상기 블록 선택 수단의 출력에 의해 제어되는 복수의 전송 트랜지스터를 포함하며, 인접한 두 개의 워드선에 대응하는 두 개의 전송 트랜지스터는 세로 방향 및 가로 방향으로 각각 이격하여 배치되고, 상기 전송 트랜지스터 사이에 별도의 워드선에 대응하는 전송 트랜지스터가 배치된다.
본 발명의 또 다른 특징에 따른 반도체 기억 장치는, 전기적으로 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이, 상기 메모리 셀 어레이에 있어서의 복수의 워드선을 갖는 블록을 선택하는 블록 선택 수단, 상기 블록 내의 복수의 워드선으로의 인가 전압이 입력되는 복수의 워드선 구동 신호선, 및 워드선구동 신호선과 메모리 셀내 워드선과의 사이에 접속되고, 상기 블록 선택 수단의 출력에 의해 제어되는 복수의 전송 트랜지스터를 포함하며, 상기 블록 내의 복수의 전송 트랜지스터에 있어서의, 전송 트랜지스터의 워드선측 단자가 대향하여 배치되는 측의 제1 소자 분리 영역 폭은 전송 트랜지스터의 워드선측 단자와 워드선 구동 신호선측 단자가 대향하여 배치되는 측의 제2 소자 분리 영역 폭보다 작다.
본 발명의 또 다른 특징에 따른 반도체 기억 장치는, 복수의 블록을 구비하며, 전기적으로 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이, 상기 블록 내의 복수의 워드선으로의 입력 전압이 입력되는 복수의 워드선 구동 신호선, 및 상기 블록을 선택하는 블록 선택 수단-상기 블록 선택 수단은 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호를 디코드하는 디코드부와, 상기 디코드부로부터 출력되는 디코드 신호가 공급되는 부스터부와, 상기 부스터부의 출력 신호로 온/오프 제어되고, 상기 블록 내의 복수의 워드선으로 상기 워드선 구동 신호선의 전압을 전송하기 위한 복수의 전송 트랜지스터를 포함함-을 포함하며, 동일 블록 내에 포함되는 인접한 두 개의 워드선에 대응하는 두 개의 전송 트랜지스터는 세로 방향 및 가로 방향으로 각각 이격하여 배치되고, 상기 전송 트랜지스터 사이에 별도의 워드선에 대응하는 전송 트랜지스터가 배치된다.
〈제1 실시예〉
도 3은 본 발명의 제1 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, NAND형 플래시 메모리에 있어서의 로우 디코더와 메모리 셀 어레이의 일부를 추출하여 나타내고 있다. 이 회로는 디코드부(1), 부스터부(2), 전송 트랜지스터부(3) 및 NAND 셀 블록(4) 등을 포함하여 구성되어 있다.
로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호 A0, A1, …, Am은 디코드부(1)에 공급되어 디코드되고, 이 디코드부(1)에 의해 메모리 셀 어레이 중의 하나의 NAND 셀 블록(4)이 선택된다. 상기 디코드부(1)로부터 출력되는 디코드 신호는 부스터부(2)에 공급된다. 이 부스터부(2)는 선택된 블록(4) 내에만, 워드선의 어드레스에 대응한 워드선 구동 신호 CG0∼CGi 및 선택 게이트 구동 신호 SG1, SG2를 공급하기 위해서, 전송 트랜지스터부(3)의 게이트(5)를 제어하고 있다. 이 전송 트랜지스터부(3)는 워드선 구동 신호 CG0∼CGi를 워드선 WL0∼WLi에 전송하기 위한 전송 트랜지스터 Q0∼Qi와, 선택 게이트 구동 신호 SG1, SG2를 선택 게이트선 SGS, SGD에 전송하기 위한 전송 트랜지스터 ST1, ST2로 구성되어 있다. 블록(4)이 선택된 상태일 때, 부스터부(2)는 디코드부(1)로부터 출력되는 디코드 신호에 응답하여, 전송 트랜지스터부(3)의 게이트(5)에 소정의 전압을 인가하여 온 상태로 한다. 한편, 블록(4)이 비선택된 상태일 때에는 전송 트랜지스터부(3)의 게이트(5)를 접지 레벨로 하여 오프 상태로 한다.
NAND형 플래시 메모리에 있어서의 하나의 NAND 셀(4a)은 두 개의 선택 트랜지스터 S1, S2와 메모리 셀(메모리 셀 트랜지스터) MC0∼MCi로 구성되어 있다. 상기 선택 트랜지스터 S1, S2의 게이트는 각각 선택 게이트선 SGS, SGD에 접속되어 있다. 상기 메모리 셀 MC0∼MCi의 전류 통로는 상기 선택 트랜지스터 S1, S2의 전류 통로의 일단 사이에 직렬 접속되고, 각각의 게이트(제어 게이트)는 워드선 WL0∼WLi에 각각 접속되어 있다. 상기 선택 트랜지스터 S1의 전류 통로의 타단은 소스선 CELSRC에 접속되고, 상기 선택 트랜지스터 S2의 전류 통로의 타단은 비트선 BL0(BL1∼BLj)에 접속된다.
그리고, 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호 A0, A1, …, Am에 의해 NAND 셀 블록(4)이 선택되고, 다시 NAND 셀(4a)내의 워드선 WL0 ∼WLi의 어드레스가 선택되면, 개개의 메모리 셀 MC0∼MCi가 액세스된다.
도 4는 상기 NAND형 플래시 메모리의 기입 시에 있어서의 각 신호의 파형도(타이밍차트)를 나타내고 있다. 또한, 도 5a와 도 5b는 각각 상기 NAND 셀(4a)의 단면 구성과, 기입 시의 NAND 셀(4a)내의 바이어스 조건을 나타내고 있으며, 도 5a는 "0" 기입(Program) 시, 도 5b는 "1" 기입 시이다. 도 5a와 도 5b에서는 메모리 셀 MC2가 선택 셀인 경우를 나타내고 있으며, 워드선 WL2가 선택 워드선이 된다. 그 밖의 메모리 셀 MC0, MC1, MC3, MC4, MC5, …은 전부 비선택 셀이 된다. 도 4에 있어서의 워드선 WL1과 WL3은 선택 워드선 WL2에 인접한 비선택 워드선, 그 밖의 워드선 WL0, WL4, WL5, …가 비선택 워드선이다. 도 4에 도시한 기입 방식에 있어서는 기입을 행하기 전에는 NAND내 셀(4a)은 소거 상태(메모리 셀 트랜지스터의 임계치 전압이 마이너스)로 되어 있다.
메모리 셀에 데이터를 기입하는 경우에는, 우선 비트선 BL에 기입 데이터를 전송한다. NAND형 플래시 메모리에서는 1개의 워드선으로 선택되는 메모리 셀에 대하여, 일괄적으로 기입 동작을 행함으로써, 기입 속도를 고속화하고 있으며, 동시에 기입하는 단위, 예를 들면 512 바이트분의 데이터 래치를 갖고 있다. 이들 데이터 래치로부터, "1" 기입 셀에는 비트선 BL에 전원 전압 Vdd가 전송되고, "0"기입 셀에는 비트선 BL에 접지 전위(0V)가 전송된다(t1). 또한, 기입을 행하는 워드선을 갖는 선택 블록에 있어서는 로우 디코더용 구동 전압 VRDEC이 인가되면, 전송 트랜지스터부(3)의 게이트(5)에도 이 로우 디코더용 구동 전압 VRDEC 이상의 전압, 예를 들면 22V가 인가된다(t2).
이에 따라, 선택 NAND 셀에 있어서는 선택 트랜지스터 S2의 게이트에 전원 전압 Vdd가 인가되고, NAND 셀(4a)내의 채널이 비트선 BL로부터 프리차지된다.
다음으로, 비선택 워드선 WL0, WL4, WL5, …에 10V 정도의 전위 VPASS를 인가한다(t3).
도 5a에 도시한 바와 같이 "0" 기입에서는 선택된 메모리 셀 MC2로부터 선택 트랜지스터 S2까지의 메모리 셀 MC3, MC4, …는 임계치 전압이 마이너스이기 때문에 도통되어 있으며, 채널 전위는 0V로 유지된다. 한편, 도 5b에 도시한 바와 같이 "1" 기입에서는 선택 트랜지스터 S2는 비트선 BL이 전원 전압 Vdd, 게이트가 전원 전압 Vdd, NAND 셀측의 소스가 「Vdd-Vt」에 충전되어 차단하고 있기 때문에, NAND 셀내의 채널 전위는 비선택 워드선의 전위 상승에 따라, 용량 커플링에 의해 승압된다. 따라서, 채널 전위 Vch1 및 Vch3은 비선택 워드선의 전위 VPASS에 따른 전위로 상승된다. 이 때, 채널 전위 Vch2는 워드선 WL1, WL2, WL3이 0V이기 때문에, 이들에 의한 전위의 변화는 없지만, 채널 전위 Vch1과 Vch3의 상승에 따라, 메모리 셀 MC1과 MC3의 임계치 전압분만큼 저하한 정도의 전압으로 충전되어 있다.
다음으로, 선택 워드선 WL2에 20V 정도의 기입 전압 VPGM을 인가한다(t4).
도 5a의 "0" 기입 셀에 있어서는 메모리 셀 MC2의 채널과 비트선 BL이 0V로도통된 상태를 유지하기 때문에, 워드선 WL2와 채널 사이에 20V의 전위차가 생기고, 부유 게이트에 채널로부터 전자가 주입되어 임계치 전압이 높아진다. 즉, 기입이 행해진다. 도 5b의 "1" 기입 셀에 있어서는 메모리 셀 MC2의 채널 전위가 메모리 셀 MC1과 MC3의 임계치 전압분만큼 저하한 전위로 충전된 부유 상태로부터, 워드선 WL2의 승압에 의해 보다 높은 전위의 부유 상태로 변화한다. 워드선 WL2의 전위 변화에 따라, 메모리 셀 MC2의 채널 전위도 높아지기 때문에, 채널로부터 부유 게이트로의 전자 주입은 거의 행해지지 않고, 기입 전의 상태를 유지한다.
이와 같이 하여, "0" 기입과 "1" 기입(비기입)이 행해진다. 로우 디코더는 상술한 바와 같은 워드선 전압을 선택적으로 전송한다.
도 6은 로우 디코더 내에 설치된 본 실시예에 있어서의 전송 트랜지스터 Q0∼Q7의 패턴 레이아웃을 나타내는 평면도이다. 도 6에서는 도 1에 도시한 종래의 배치예에 대하여, 전송 트랜지스터 Q0∼Q7의 배열을 변경하고 있다.
즉, 페이지 어드레스가 연속하고, 인접한 두 개의 워드선에 대응하는 두 개의 전송 트랜지스터를 세로 방향 및 가로 방향으로 각각 이격하여 배치하고, 상기 전송 트랜지스터 사이에 별도의 워드선에 대응하는 전송 트랜지스터를 배치하고 있다. 그리고, 상하, 좌우에 인접하여 배치되는 전송 트랜지스터에 접속되는 워드선의 어드레스가 2이상 떨어지도록 하고 있다. 도 7에는 일례로서, 워드선 구동 신호 CG3에 대응하는 워드선 WL3이 선택된 경우의 기입 동작 중의 전압을 나타내고 있다.
도 6 및 도 7에 도시한 바와 같이 전송 트랜지스터 Q0∼Q3의 하단의 배열을CG1(WL1), CG3(WL3), CG0(WL0), CG2(WL2)로 함으로써, X 방향으로 인접한 전송 트랜지스터 Q1, Q3, Q0, Q2 사이의 전위차가 10V로 억제되어 있다. 또한, 전송 트랜지스터 Q4∼Q7의 상단의 배열을 CG5(WL5), CG7(WL7), CG4(WL4), CG6(WL6)으로 함으로써, 마찬가지로 이들의 X 방향으로 인접한 전송 트랜지스터 사이의 전위차가 10V로 억제됨과 함께, Y 방향에 대해서도 트랜지스터 Q0, Q4 사이 및 Q3, Q7 사이에서도 10V의 전위차로 억제하도록 하고 있다. 도 7의 경우에 한하지 않고, 어떤 워드선이 선택된 경우에 있어서도 상하, 좌우에 인접한 전송 트랜지스터 사이의 전위차는 10V로 억제되어 있다.
따라서, 도 4, 도 5a 및 도 5b에 도시한 바와 같이 기입 방식을 채용한 경우에 있어서, 동일 블록 내의 전송 트랜지스터 사이에 인가되는 전위차를 작게 할 수 있다. 따라서, 로우 디코더 내에 설치된 전송 트랜지스터 Q0∼Q7 주위의 사이즈, 예를 들면 소자 분리 영역의 폭(거리 X1∼X3, Y1∼Y4)을 10V 이상의 내압을 갖도록 설계하면 좋고, 종래에 비하여 좁게 할 수 있다. 이에 따라, 로우 디코더의 패턴 점유 면적을 작게 할 수 있다.
또, 전송 트랜지스터부(3)의 워드선 WL0∼WL7의 어드레스의 할당은 도 6 및 도 7은 일례이고, 상하, 좌우의 전송 트랜지스터부(3)의 어드레스가 연속하지 않으면, 다른 할당법이어도 상관없다.
특히, 실제의 레이아웃에 있어서는 각 전송 트랜지스터 Q0∼Q7의 워드선측 단자로부터 워드선으로 인출하는 배선의 룰에 의해, 도 6과 같은 할당을 할 수 없는 경우가 있기 때문에, 배선의 통과 방법을 고려하여 어드레스 할당을 적절하게최적화한다.
상기 도 6은 전송 트랜지스터부(3)의 각 워드선측 단자로부터, 텅스텐 배선에 의해 메모리 셀측으로 배선이 인출되는 패턴을 이미지한 것이다. 도 6에 도시한 바와 같이 워드선의 어드레스와 동일한 배열이 되도록 텅스텐 배선으로 인출된 곳에서 메모리 셀 어레이 중의 워드선을 형성하는 폴리실리콘 배선 또는 폴리사이드 배선에 접속된다. 메모리 셀 어레이 중의 워드선의 피치는 디자인 룰이 가장 미세화되어 있기 때문에, 전송 트랜지스터로부터의 인출 배선과 워드선의 배선과의 접속을 쉽게 하기 위해서는 배열을 일치시킬 필요가 있다. 또한, 이 인출 배선은 메모리 셀의 제어 게이트인 워드선 배선층(이 경우, 폴리실리콘 배선 또는 폴리사이드 배선)에 가급적 가까운 금속 배선층만에서 워드선으로 인출하는 것이 바람직하다. 왜냐하면, 다른 금속 배선으로의 연결 교환이 증가하면, 불휘발성 메모리의 제어 게이트인 워드선이 부유 상태로 비아 컨택트 프로세스를 경과하게 되어, 메모리 셀에 불필요한 프로세스 손상을 입힐 가능성이 있기 때문이다. 따라서, 복수의 전송 트랜지스터로부터 워드선으로의 인출 배선이 교차하지 않고, 예를 들면 도 6에 도시한 바와 같은 인출 방법으로, 상술한 어드레스 할당을 실현하는 것이 바람직하다.
상기한 바와 같이 블록 내의 복수의 전송 트랜지스터의 워드선측 단자로부터 각각의 워드선으로의 인출 배선을 메모리 셀 어레이 중의 워드선과 동일한 배열이 되도록 인출하고, 인출 배선의 배열과 메모리 셀 어레이 중의 워드선의 배열을 동일하게 하면, 디자인 룰이 가장 엄격한 워드선과 인출 배선의 접속을 용이하게 할수 있다.
또한, 전송 트랜지스터의 워드선측 단자로부터, 워드선에 이르기까지의 인출 배선을 워드선을 형성하는 배선보다 하나 상층의 금속 배선만으로 레이아웃하면, 금속 배선의 연결 교환을 없앨 수 있어서, 워드선, 즉 불휘발성 메모리의 제어 게이트로의 불필요한 프로세스 손상을 경감시킬 수 있다.
상술한 바와 같이 전송 트랜지스터를 적절한 패턴 레이아웃으로 형성함으로써, 전송 트랜지스터간의 거리를 쓸데없이 확대할 필요가 없어져서, 로우 디코더의 패턴 점유 면적을 작게 할 수 있다.
〈제2 실시예〉
도 8은 본 발명의 제2 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, 16개의 메모리 셀이 직렬 접속된 NAND 셀에 적용되는 전송 트랜지스터 Q0∼Q15의 패턴 레이아웃예를 나타내고 있다. 다른 기본적인 구성 및 동작은 상술한 제1 실시예와 마찬가지이다.
또한, 도 8에서는 CG1에 대응하는 워드선(WL1)이 선택된 경우의 기입 동작 중의 전압을 나타내고 있다. 도 8에는 워드선을 나타내는 부호를 기입하지 않지만, 워드선 구동 신호 CGi의 타단측의 노드가 워드선측 단자로 되어 있다.
도 8에 도시한 바와 같이 전송 트랜지스터 Q0∼Q7의 하단의 배열을 CG 0(WL0), CG2(WL2), CG4(WL4), CG6(WL6), CG1(WL1), CG3(WL3), CG5(WL5), CG7(WL7)로 함으로써, X 방향으로 인접한 전송 트랜지스터 사이의 전위차가 10V 이하로 억제되어 있다. 또한, 전송 트랜지스터 Q8∼Q15의 상단의 배열을 CG8(WL8), CG10(WL10), CG12(WL12), CG14(WL14), CG9(WL9), CG11(WL11), CG13(WL13), CG15(WL15)로 함으로써, 이들의 X 방향으로 인접한 전송 트랜지스터 Q8, Q10, Q12, Q14, Q9, Q11, Q13, Q15 사이의 전위차가 10V 이하로 억제된다. 또한, Y 방향으로 인접한 전송 트랜지스터 사이에서도 10V의 전위차 밖에 걸리지 않는다.
이 패턴 레이아웃으로부터 분명한 바와 같이 도 8에 도시한 배치는 도 6 및 도 7과 마찬가지로 어드레스의 할당이 상하, 좌우로 연속하지 않는다. 또한, 본 실시예에서는 상하, 좌우뿐만 아니라, 상하의 경사 방향도 포함시켜서 워드선 WL0 ∼WL15의 어드레스가 연속하지 않는 어드레스의 할당으로 되어 있다.
따라서, 본 실시예에 따르면, 16개의 메모리 셀이 직렬 접속된 NAND 셀이어도 전송 트랜지스터 Q0∼Q15를 적절한 배치로 할 수 있으며, 각 전송 트랜지스터 Q0∼Q15 사이의 거리를 쓸데없이 확대할 필요가 없어져서, 로우 디코더의 패턴 점유 면적을 작게 할 수 있다.
〈제3 실시예〉
도 9는 본 발명의 제3 실시예에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, 하나의 NAND 셀에 대응하는 전송 트랜지스터가 3단으로 배치되는 경우의 패턴 레이아웃예를 나타내고 있다. 다른 기본적인 구성 및 동작은 상술한 제1 실시예와 마찬가지이다. 도 9에서는 CG3에 대응하는 워드선(WL3)이 선택된 경우의 기입 동작 중의 전압을 나타내고 있다.
NAND형 메모리 셀은 상술한 바와 같이 전류 통로가 직렬로 접속된 메모리 셀과 두 개의 선택 트랜지스터에 의해 구성되어 있으며, 두 개의 선택 트랜지스터가하나의 메모리 셀에 대한 오버헤드로 되어 있다. 따라서, 메모리 셀 어레이를 작게 하기 위해서는 선택 트랜지스터가 포함되는 비율을 메모리 셀 8개에 2개, 메모리 셀 16개에 2개, 또는 메모리 셀 32개에 2개와 같이 줄이는 것이 하나의 유효한 방법이 된다.
그러나, 메모리 셀의 직렬 접속수가 증가하면, 파선 Yt, Yd 사이의 거리 YB도 커지기 때문에, 로우 디코더의 패턴 점유 면적을 작게 하기 위해서는 Y 방향으로 배치하는 전송 트랜지스터의 수, 즉 단 수를 늘려서, 로우 디코더의 X 방향의 폭을 작게 하는 것이 유효하다. 그래서, 도 9에 도시한 본 실시예에서는 전송 트랜지스터를 3단으로 배치하고 있다.
즉, 도 9에 도시한 바와 같이 전송 트랜지스터 Q0∼Q5의 하단의 배열을 CG0 (WL0), CG2(WL2), CG4(WL4), CG1(WL1), CG3(WL3), CG5(WL5)로 함으로써, X 방향으로 인접한 전송 트랜지스터 사이에 걸리는 전위차를 10V로 억제하고 있다. 또한, 전송 트랜지스터 Q6∼Q11의 중단의 배열을 CG6(WL6), CG8(WL8), CG10(WL10), CG7(WL7), CG9(WL9), CG5(WL11)로 함으로써, 그 중 어느 하나가 선택 워드선이 된 경우라도 X 방향으로 인접한 전송 트랜지스터 사이에 걸리는 전위차가 10V로 충분하도록 하고 있다. 또한, 전송 트랜지스터 Q12∼Q17의 상단의 배열을 CG12(WL12), CG14(WL14), CG16(WL16), CG13(WL13), CG15(WL15), CG17(WL17)로 함으로써, 그 중의 어느 하나가 선택 워드선이 된 경우라도 X 방향으로 인접한 전송 트랜지스터 사이에 걸리는 전위차가 10V로 충분하다. 또한, 하단과 중단의 각각의 전송 트랜지스터 사이, 중단과 상단의 각각의 전송 트랜지스터 사이의 전위차에 대해서도, 어떤 워드선이 선택된 경우라도 전위차는 10V로 억제된다.
그런데, 이 패턴 레이아웃의 경우, 전송 트랜지스터의 워드선 구동 신호 단자와, 다른 전송 트랜지스터의 워드선측 단자가 대향하는 부위가 생긴다. 도 10에 비선택 블록의 소거 동작에 있어서의 바이어스 상태를 나타낸다. 도 10에 있어서, 중단의 전송 트랜지스터 Q6, Q8, Q10, Q7, Q9, Q11의 워드선 구동 신호 CG6, CG8, CG10, CG7, CG9, CG11 단자는 0V가 되고, 상단의 전송 트랜지스터 Q12, Q14, Q16, Q13, Q15, Q17의 워드선측 단자는 20V가 된다.
왜냐하면, 소거 시에는 선택 블록의 워드선을 0V로 하기 때문에, 워드선 구동 신호 CG0∼CGi 단자에는 전부 0V가 인가된다. 비선택 블록에 있어서는 전송 트랜지스터부(3)의 게이트(5)가 접지되어 있기 때문에, 워드선측 노드는 부유 상태가 된다. 소거 시의 바이어스 상태는 도 11a에 도시한 바와 같이 메모리 셀 트랜지스터 MC가 형성되는 p 웰 영역(셀 p 웰 영역: 513)에 20V가 인가되고, 선택 블록에 있어서는 모든 워드선이 0V가 된다. 이에 따라, 메모리 셀 트랜지스터 MC의 제어 게이트(워드선: 510)와 셀 p 웰 영역(513) 사이에 20V의 전위차가 인가되고, 부유 게이트(511)로부터 채널 영역[소스·드레인 영역(512) 사이의 셀 p 웰 영역 (513)]으로 전자가 방출된다.
한편, 소거 동작 시의 비선택 블록에 있어서는 워드선이 부유 상태가 되기 때문에, 셀 p 웰 영역(513)에 20V가 인가되면, 용량 커플링에 의해 부유 상태의 워드선 전위가 동시에 상승하기 때문에, 메모리 셀 트랜지스터 MC의 제어 게이트 (510)와 셀 p 웰 영역(513) 사이에 소거에 충분한 전위차가 생성되지 않고 소거되지 않는다. 따라서, 도 10에 도시한 바와 같이 소거 동작 시의 비선택 블록에 있어서는 전송 트랜지스터의 워드선측 단자는 소거 전압과 거의 같은 20V가 된다.
또, 기입 시에는 도 11b에 도시한 바와 같이 메모리 셀 트랜지스터 MC가 형성되는 p 웰 영역(셀 p 웰 영역: 513)에 0V가 인가되고, 메모리 셀 트랜지스터 MC의 제어 게이트(워드선: 510)에 20V가 인가됨으로써, 채널 영역으로부터 부유 게이트(511)에 전자가 주입된다. 이에 따라, 도 11c에 도시한 바와 같이 기입 전과 기입 후의 메모리 셀 트랜지스터 MC의 임계치 전압의 분포가 시프트한다 ("0" 기입의 경우). 따라서, 도 10에 있어서, 중단의 전송 트랜지스터와 상단의 전송 트랜지스터와의 사이에서 20V 가까운 전위차가 생긴다. 그래서, 이러한 경우에는 하단과 중단과의 사이의 소자 분리 영역의 폭 YA1보다 중단과 상단 사이의 소자 분리 영역의 폭 YA2를 크게 한다. 그리고, 소자 분리 영역의 폭 YA2와 YA1을 개별적으로 최적화함으로써, 전송 트랜지스터 영역의 사이즈를 작게 할 수 있다.
상기한 바와 같은 구성에 따르면, 로우 디코더의 동일 블록 내의 전송 트랜지스터를 3단 이상의 배치로 한 경우에, 전송 트랜지스터 사이에 인가되는 전위차가 작은 장소는 소자 분리 영역을 작게 하고, 전위차가 큰 장소는 소자 분리 영역을 크게 하기 때문에, 불필요하게 소자 분리 영역을 크게 하지 않는다. 특히, 전송 트랜지스터의 워드선측 단자와 워드선 구동 신호 단자가 대향하는 소자 분리 영역에서 큰 전위차가 생기는 경우에, 이 소자 분리 영역을 크게 하는 것은 피할 수 없지만, 그 외의 부분에서는 전송 트랜지스터의 소자 분리 영역에 인가되는 전위차를 작게 하도록 어드레스를 할당하기 때문에, 로우 디코더를 최적의 사이즈로 할수 있다.
이상 설명한 바와 같이 본 발명의 하나의 측면에 따르면, 전송 트랜지스터를 적절하게 배치함으로써, 전송 트랜지스터간의 거리를 불필요하게 확대할 필요가 없어, 로우 디코더의 패턴 점유 면적을 작게 할 수 있는 반도체 기억 장치를 얻을 수 있다.
이상, 본 발명에 따른 실시예에 대하여 설명했지만, 본 기술 분야의 숙련된 자에게는 상술한 특징 및 이 점 이외에 추가의 이점 및 변경이 가능함을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구의 범위에 의해 정의된 일군의 발명 개념의 정신 또는 영역과 그들의 등가군으로부터 벗어남 없이 다양한 변경이 이루어질 수 있다.

Claims (30)

  1. 반도체 기억 장치에 있어서,
    복수의 블록을 구비하며, 각각의 블록 중에 메모리 셀이 배열된 메모리 셀 어레이,
    상기 메모리 셀 어레이에 있어서의 블록을 선택하는 블록 선택 회로,
    상기 블록 내의 복수의 워드선으로의 인가 전압이 입력되는 복수의 워드선 구동 신호선, 및
    각각의 전류 통로가 상기 워드선 구동 신호선과 상기 블록 내의 워드선과의 사이에 각각 접속되며, 상기 블록 선택 회로의 출력에 의해 제어되는 복수의 전송 트랜지스터를 포함하며,
    인접한 두 개의 워드선에 대응하는 두 개의 전송 트랜지스터는 세로 방향 및 가로 방향으로 각각 이격하여 배치되고, 상기 전송 트랜지스터 사이에 별도의 워드선에 대응하는 전송 트랜지스터가 배치되는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 전송 트랜지스터들중 인접한 전송 트랜지스터들에 접속되어 있는 워드선들에 할당된 각 어드레스 번호는 서로 2 이상 떨어져 있는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터에 있어서의, 전송 트랜지스터의 워드선측 단자가 대향하여 배치되는 측의 제1 소자 분리 영역 폭은 전송 트랜지스터의 워드선측 단자와 워드선 구동 신호선측 단자가 대향하여 배치되는 측의 제2 소자 분리 영역 폭보다 작은 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터의 워드선측 단자로부터 각각의 워드선으로의 인출 배선은 메모리 셀 어레이 중의 워드선과 동일한 배열이 되도록 인출되는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터의 워드선측 단자로부터 각각의 워드선으로의 인출 배선은 워드선을 형성하는 배선보다 하나 상층의 금속 배선인 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 블록 선택 회로는 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호를 디코드하는 디코드부와, 상기 디코드부로부터 출력되는 디코드 신호가 공급되는 부스터부를 포함하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 블록의 각각은, 각각의 게이트가 상기 전송 트랜지스터의 전류 통로의 일단에 접속된 제1, 제2 선택 트랜지스터와, 상기 제1, 제2 선택 트랜지스터 사이에 전류 통로가 직렬 접속되고, 게이트가 상기 전송 트랜지스터의 전류 통로의 일단에 각각 접속된 메모리 셀을 포함하는 반도체 기억 장치.
  8. 반도체 기억 장치에 있어서,
    복수의 블록을 구비하며, 각각의 블록 중에 메모리 셀이 배열된 메모리 셀 어레이,
    상기 메모리 셀 어레이에 있어서의 블록을 선택하는 블록 선택 회로,
    상기 블록 내의 복수의 워드선으로의 인가 전압이 입력되는 복수의 워드선 구동 신호선, 및
    워드선 구동 신호선과 메모리 셀내 워드선과의 사이에 접속되며, 상기 블록 선택 수단의 출력에 의해 제어되는 복수의 전송 트랜지스터를 포함하며,
    상기 블록 내의 복수의 전송 트랜지스터에 있어서의, 전송 트랜지스터의 워드선측 단자가 대향하여 배치되는 측의 제1 소자 분리 영역 폭은 전송 트랜지스터의 워드선측 단자와 워드선 구동 신호선측 단자가 대향하여 배치되는 측의 제2 소자 분리 영역 폭보다 작은 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터의 워드선측 단자로부터 각각의 워드선으로의 인출 배선은 메모리 셀 어레이 중의 워드선과 동일한 배열이 되도록 인출되는 반도체 기억 장치.
  10. 제8항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터의 워드선측 단자로부터 각각의 워드선으로의 인출 배선은 워드선을 형성하는 배선보다 하나 상층의 금속 배선인 반도체 기억 장치.
  11. 제8항에 있어서,
    상기 블록 선택 수단은 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호를 디코드하는 디코드부와, 상기 디코드부로부터 출력되는 디코드 신호가 공급되는 부스터부를 포함하는 반도체 기억 장치.
  12. 제8항에 있어서,
    상기 블록의 각각은, 각각의 게이트가 상기 전송 트랜지스터의 전류 통로의 일단에 접속된 제1, 제2 선택 트랜지스터와, 상기 제1, 제2 선택 트랜지스터 사이에 전류 통로가 직렬 접속되고, 게이트가 상기 전송 트랜지스터의 전류 통로의 일단에 각각 접속된 메모리 셀을 포함하는 반도체 기억 장치.
  13. 반도체 기억 장치에 있어서,
    전기적으로 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이,
    상기 메모리 셀 어레이에 있어서의 복수의 워드선을 갖는 블록을 선택하는 블록 선택 수단,
    상기 블록 내의 복수의 워드선으로의 인가 전압이 입력되는 복수의 워드선 구동 신호선, 및
    각각의 전류 통로가 상기 워드선 구동 신호선과 상기 블록 내의 워드선과의 사이에 각각 접속되며, 상기 블록 선택 수단의 출력에 의해 제어되는 복수의 전송 트랜지스터를 포함하며,
    인접한 두 개의 워드선에 대응하는 두 개의 전송 트랜지스터는 세로 방향 및 가로 방향으로 각각 이격하여 배치되고, 상기 전송 트랜지스터 사이에 별도의 워드선에 대응하는 전송 트랜지스터가 배치되는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 전송 트랜지스터들중 인접한 전송 트랜지스터들에 접속되어 있는 워드선들에 할당된 각 어드레스 번호는 서로 2 이상 떨어져 있는 반도체 기억 장치.
  15. 제13항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터에 있어서의, 전송 트랜지스터의 워드선측 단자가 대향하여 배치되는 측의 제1 소자 분리 영역 폭은 전송 트랜지스터의 워드선측 단자와 워드선 구동 신호선측 단자가 대향하여 배치되는 측의 제2 소자 분리 영역 폭보다 작은 반도체 기억 장치.
  16. 제13항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터의 워드선측 단자로부터 각각의 워드선으로의 인출 배선은 메모리 셀 어레이 중의 워드선과 동일한 배열이 되도록 인출되는 반도체 기억 장치.
  17. 제13항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터의 워드선측 단자로부터 각각의 워드선으로의 인출 배선은 워드선을 형성하는 배선보다 하나 상층의 금속 배선인 반도체 기억 장치.
  18. 제13항에 있어서,
    상기 블록 선택 수단은 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호를 디코드하는 디코드부와, 상기 디코드부로부터 출력되는 디코드 신호가 공급되는 부스터부를 포함하는 반도체 기억 장치.
  19. 제13항에 있어서,
    상기 블록의 각각은, 각각의 게이트가 상기 전송 트랜지스터의 전류 통로의일단에 접속된 제1, 제2 선택 트랜지스터와, 상기 제1, 제2 선택 트랜지스터 사이에 전류 통로가 직렬 접속되고, 게이트가 상기 전송 트랜지스터의 전류 통로의 일단에 각각 접속된 메모리 셀을 포함하는 반도체 기억 장치.
  20. 반도체 기억 장치에 있어서,
    전기적으로 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이,
    상기 메모리 셀 어레이에 있어서의 복수의 워드선을 갖는 블록을 선택하는 블록 선택 수단,
    상기 블록 내의 복수의 워드선으로의 인가 전압이 입력되는 복수의 워드선 구동 신호선, 및
    워드선 구동 신호선과 메모리 셀내 워드선과의 사이에 접속되며, 상기 블록 선택 수단의 출력에 의해 제어되는 복수의 전송 트랜지스터를 포함하며,
    상기 블록 내의 복수의 전송 트랜지스터에 있어서의, 전송 트랜지스터의 워드선측 단자가 대향하여 배치되는 측의 제1 소자 분리 영역 폭은 전송 트랜지스터의 워드선측 단자와 워드선 구동 신호선측 단자가 대향하여 배치되는 측의 제2 소자 분리 영역 폭보다 작은 반도체 기억 장치.
  21. 제20항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터의 워드선측 단자로부터 각각의 워드선으로의 인출 배선은 메모리 셀 어레이 중의 워드선과 동일한 배열이 되도록 인출되는 반도체 기억 장치.
  22. 제20항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터의 워드선측 단자로부터 각각의 워드선으로의 인출 배선은 워드선을 형성하는 배선보다 하나 상층의 금속 배선인 반도체 기억 장치.
  23. 제20항에 있어서,
    상기 블록 선택 수단은 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호를 디코드하는 디코드부와, 상기 디코드부로부터 출력되는 디코드 신호가 공급되는 부스터부를 포함하는 반도체 기억 장치.
  24. 제20항에 있어서,
    상기 블록의 각각은, 각각의 게이트가 상기 전송 트랜지스터의 전류 통로의 일단에 접속된 제1, 제2 선택 트랜지스터와, 상기 제1, 제2 선택 트랜지스터 사이에 전류 통로가 직렬 접속되고, 게이트가 상기 전송 트랜지스터의 전류 통로의 일단에 각각 접속된 메모리 셀을 포함하는 반도체 기억 장치.
  25. 반도체 기억 장치에 있어서,
    복수의 블록을 구비하며, 전기적으로 재기입 가능한 불휘발성 메모리 셀이배열된 메모리 셀 어레이,
    상기 블록 내의 복수의 워드선으로의 입력 전압이 입력되는 복수의 워드선 구동 신호선, 및
    상기 블록을 선택하는 블록 선택 수단-상기 블록 선택 수단은 로우 어드레스, 또는 로우 어드레스의 프리 디코드 신호를 디코드하는 디코드부와, 상기 디코드부로부터 출력되는 디코드 신호가 공급되는 부스터부와, 상기 부스터부의 출력 신호로 온/오프 제어되며, 상기 블록 내의 복수의 워드선으로 상기 워드선 구동 신호선의 전압을 전송하기 위한 복수의 전송 트랜지스터를 포함함-을 포함하며,
    동일 블록 내에 포함되는 인접한 두 개의 워드선에 대응하는 두 개의 전송 트랜지스터는 세로 방향 및 가로 방향으로 각각 이격하여 배치되고, 상기 전송 트랜지스터 사이에 별도의 워드선에 대응하는 전송 트랜지스터가 배치되는 반도체 기억 장치.
  26. 제25항에 있어서,
    상기 전송 트랜지스터들중 인접한 전송 트랜지스터들에 접속되어 있는 워드선들에 할당된 각 어드레스 번호는 서로 2 이상 떨어져 있는 반도체 기억 장치.
  27. 제25항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터에 있어서의, 전송 트랜지스터의 워드선측 단자가 대향하여 배치되는 측의 제1 소자 분리 영역 폭은 전송 트랜지스터의 워드선측 단자와 워드선 구동 신호선측 단자가 대향하여 배치되는 측의 제2 소자 분리 영역 폭보다 작은 반도체 기억 장치.
  28. 제25항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터의 워드선측 단자로부터 각각의 워드선으로의 인출 배선은 메모리 셀 어레이 중의 워드선과 동일한 배열이 되도록 인출되는 반도체 기억 장치.
  29. 제25항에 있어서,
    상기 블록 내의 복수의 전송 트랜지스터의 워드선측 단자로부터 각각의 워드선으로의 인출 배선은 워드선을 형성하는 배선보다 하나 상층의 금속 배선인 반도체 기억 장치.
  30. 제25항에 있어서,
    상기 블록의 각각은, 각각의 게이트가 상기 전송 트랜지스터의 전류 통로의 일단에 접속된 제1, 제2 선택 트랜지스터와, 상기 제1, 제2 선택 트랜지스터 사이에 전류 통로가 직렬 접속되고, 게이트가 상기 전송 트랜지스터의 전류 통로의 일단에 각각 접속된 메모리 셀을 포함하는 반도체 기억 장치.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4503809B2 (ja) * 2000-10-31 2010-07-14 株式会社東芝 半導体記憶装置
KR100481857B1 (ko) 2002-08-14 2005-04-11 삼성전자주식회사 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치
JP3857640B2 (ja) * 2002-11-29 2006-12-13 株式会社東芝 半導体記憶装置
JP4531340B2 (ja) 2003-02-27 2010-08-25 ルネサスエレクトロニクス株式会社 マルチプレクサセルのレイアウト構造
JP2005039016A (ja) 2003-07-18 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置、電子カード及び電子装置
JP2005191413A (ja) 2003-12-26 2005-07-14 Toshiba Corp 不揮発性半導体記憶装置
KR100632942B1 (ko) * 2004-05-17 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
JP4817615B2 (ja) * 2004-05-31 2011-11-16 株式会社東芝 不揮発性半導体記憶装置
JP2006059978A (ja) 2004-08-19 2006-03-02 Toshiba Corp 半導体装置
JP4504138B2 (ja) 2004-09-03 2010-07-14 株式会社東芝 記憶システム及びそのデータコピー方法
JP4690713B2 (ja) 2004-12-08 2011-06-01 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
US7289363B2 (en) * 2005-05-19 2007-10-30 Micron Technology, Inc. Memory cell repair using fuse programming method in a flash memory device
JP2006331501A (ja) * 2005-05-24 2006-12-07 Toshiba Corp 半導体記憶装置
JP4928752B2 (ja) 2005-07-14 2012-05-09 株式会社東芝 半導体記憶装置
JP2007207380A (ja) * 2006-02-03 2007-08-16 Renesas Technology Corp 不揮発性半導体記憶装置
KR100763093B1 (ko) * 2006-09-29 2007-10-04 주식회사 하이닉스반도체 플래쉬 메모리 장치의 프로그램 방법
JP2008103643A (ja) * 2006-10-20 2008-05-01 Toshiba Corp 不揮発性半導体メモリ
JP2009266946A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2009272000A (ja) * 2008-05-07 2009-11-19 Toshiba Microelectronics Corp 不揮発性半導体記憶装置およびそのテスト方法
KR101250984B1 (ko) * 2008-07-11 2013-04-03 삼성전자주식회사 구동 트랜지스터들을 포함하는 반도체 소자
JP5091788B2 (ja) 2008-07-15 2012-12-05 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
JP5491741B2 (ja) 2009-01-30 2014-05-14 株式会社東芝 半導体記憶装置
JP2011044222A (ja) * 2009-07-22 2011-03-03 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
JP2012199292A (ja) * 2011-03-18 2012-10-18 Toshiba Corp 半導体記憶装置
US8804430B2 (en) 2012-03-26 2014-08-12 Sandisk Technologies Inc. Selected word line dependent select gate diffusion region voltage during programming
US8638608B2 (en) * 2012-03-26 2014-01-28 Sandisk Technologies Inc. Selected word line dependent select gate voltage during program
KR102189684B1 (ko) 2013-12-05 2020-12-11 삼성전자주식회사 반도체 메모리 장치의 동작 방법
JP2015177002A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
KR102242037B1 (ko) 2014-04-07 2021-04-21 삼성전자주식회사 불 휘발성 메모리 장치
CN108962901B (zh) * 2017-05-26 2020-08-28 中芯国际集成电路制造(上海)有限公司 半导体存储器件及其制造方法和掩膜版
CN108053857B (zh) * 2017-12-21 2020-12-08 北京兆易创新科技股份有限公司 Nand flash的cg分组方法和cg分组装置
WO2019147774A1 (en) 2018-01-26 2019-08-01 Commscope Technologies Llc Connectors for a single twisted pair of conductors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06251590A (ja) * 1993-02-24 1994-09-09 Hitachi Ltd 半導体集積回路装置
JPH0982923A (ja) * 1995-09-12 1997-03-28 Toshiba Corp 不揮発性半導体記憶装置
JPH11203858A (ja) * 1998-01-05 1999-07-30 Mitsubishi Electric Corp ワード線駆動回路および半導体記憶装置
US5953250A (en) * 1997-06-05 1999-09-14 Aplus Integrated Circuits, Inc. Flash memory array and decoding architecture
US6072721A (en) * 1997-05-23 2000-06-06 Sony Corporation Semiconductor nonvolatile memory, method of data programming of same, and method of producing same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6059677B2 (ja) * 1981-08-19 1985-12-26 富士通株式会社 半導体記憶装置
US5402386A (en) * 1992-10-14 1995-03-28 Sun Microsystems, Inc. Word line decoder/driver circuit and method
JPH07111084A (ja) * 1993-10-13 1995-04-25 Oki Micro Design Miyazaki:Kk 半導体集積回路装置
JPH07235193A (ja) * 1993-12-28 1995-09-05 Toshiba Corp 半導体記憶装置
KR0137320B1 (ko) * 1994-12-15 1998-04-29 김광호 반도체 메모리장치의 워드라인 디코딩회로
KR0145475B1 (ko) * 1995-03-31 1998-08-17 김광호 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법
US5604711A (en) * 1995-05-19 1997-02-18 Cypress Semiconductor, Corporation Low power high voltage switch with gate bias circuit to minimize power consumption
US5715194A (en) * 1996-07-24 1998-02-03 Advanced Micro Devices, Inc. Bias scheme of program inhibit for random programming in a nand flash memory
US5875149A (en) * 1997-02-06 1999-02-23 Hyndai Electronics America Word line driver for semiconductor memories
US5896340A (en) * 1997-07-07 1999-04-20 Invox Technology Multiple array architecture for analog or multi-bit-cell memory
JP3853981B2 (ja) 1998-07-02 2006-12-06 株式会社東芝 半導体記憶装置の製造方法
JP2000076880A (ja) 1998-08-27 2000-03-14 Toshiba Corp 半導体記憶装置
JP3344331B2 (ja) * 1998-09-30 2002-11-11 日本電気株式会社 不揮発性半導体記憶装置
JP2000243094A (ja) * 1999-02-19 2000-09-08 Sony Corp 不揮発性半導体記憶装置およびそのプログラミング方法
US6504757B1 (en) * 2000-08-11 2003-01-07 Advanced Micro Devices, Inc. Double boosting scheme for NAND to improve program inhibit characteristics
JP4503809B2 (ja) * 2000-10-31 2010-07-14 株式会社東芝 半導体記憶装置
KR100385229B1 (ko) * 2000-12-14 2003-05-27 삼성전자주식회사 스트링 선택 라인에 유도되는 노이즈 전압으로 인한프로그램 디스터브를 방지할 수 있는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
US6621745B1 (en) * 2002-06-18 2003-09-16 Atmel Corporation Row decoder circuit for use in programming a memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06251590A (ja) * 1993-02-24 1994-09-09 Hitachi Ltd 半導体集積回路装置
JPH0982923A (ja) * 1995-09-12 1997-03-28 Toshiba Corp 不揮発性半導体記憶装置
US6072721A (en) * 1997-05-23 2000-06-06 Sony Corporation Semiconductor nonvolatile memory, method of data programming of same, and method of producing same
US5953250A (en) * 1997-06-05 1999-09-14 Aplus Integrated Circuits, Inc. Flash memory array and decoding architecture
JPH11203858A (ja) * 1998-01-05 1999-07-30 Mitsubishi Electric Corp ワード線駆動回路および半導体記憶装置

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