CN116867280A - 存储装置 - Google Patents

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Abstract

一实施方式的存储装置包含第1导电体、第1存储器柱、第2导电体、第3导电体、第2存储器柱、第4导电体及第5导电体。第1导电体沿着第1轴及第2轴扩展。第1存储器柱设置在第1导电体的内部，包含第1半导体及第1半导体周围的电荷蓄积层。第2导电体沿着第2轴延伸，与第1存储器柱相接。第3导电体沿着第1轴及第2轴扩展，且沿着第2轴与第1导电体留有间隔地排列。第2存储器柱设置在第3导电体的内部，包含第2半导体及第2半导体周围的电荷蓄积层。第4导电体沿着第2轴延伸，与第2存储器柱相接。第5导电体沿着第2轴延伸，与第1存储器柱及第2存储器柱连接。

Description

存储装置
[相关申请案]
本申请案享有以日本专利申请案2022-47429号(申请日：2022年3月23日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式大体上涉及一种存储装置。
背景技术
已知有包含三维排列的存储单元的存储装置。存储装置需要高速进行动作。
发明内容
实施方式提供一种能够高速进行动作的存储装置。
一实施方式的存储装置包含第1导电体、第1存储器柱、第2导电体、第3导电体、第2存储器柱、第4导电体及第5导电体。所述第1导电体沿着第1轴及第2轴扩展。所述第1存储器柱设置在所述第1导电体的内部，包含第1半导体及所述第1半导体周围的电荷蓄积层。所述第2导电体沿着所述第2轴延伸，与所述第1存储器柱相接。所述第3导电体沿着第1轴及第2轴扩展，且沿着所述第2轴与所述第1导电体留有间隔地排列。所述第2存储器柱设置在所述第3导电体的内部，包含第2半导体及所述第2半导体周围的电荷蓄积层。所述第4导电体沿着所述第2轴延伸，与所述第2存储器柱相接。所述第5导电体沿着所述第2轴延伸，与所述第1存储器柱及所述第2存储器柱连接。
附图说明
图1表示第1实施方式的存储装置的构成要素及构成要素的连接的例子。
图2表示第1实施方式的存储装置的某一个区块的构成要素及构成要素的连接。
图3表示第1实施方式的存储装置的驱动器的构成要素。
图4表示第1实施方式的存储装置的感测放大器的构成要素及构成要素的连接。
图5表示第1实施方式的存储装置的布局。
图6至图10分别表示第1实施方式的存储装置的一部分的布局及若干构成要素。
图11表示第1实施方式的存储装置的存储单元阵列的一部分的平面布局的例子。
图12至图14分别表示第1实施方式的存储装置的一部分的剖面构造。
图15表示第1实施方式的存储装置的一部分的剖面的详细构造的例子。
图16表示第1实施方式的存储装置的存储单元阵列的剖面构造。
图17表示第1实施方式的存储装置的构成要素及向构成要素分配地址的例子。
图18表示第1实施方式的存储装置的存储单元阵列中的构成要素及向构成要素分配地址的例子。
图19表示第1实施方式的存储装置的存储单元阵列中的构成要素的选择的例子。
图20表示第1实施方式的存储装置的行解码器的构成要素及构成要素的连接。
图21更详细地表示第1实施方式的存储装置的行解码器的构成要素及构成要素的连接。
图22表示第1实施方式的存储装置的行解码器的构成要素及构成要素的连接。
图23表示第1实施方式的存储装置中进行动作期间的一状态。
图24表示第1实施方式的第1变化例的存储装置的剖面构造。
图25表示第1实施方式的第2变化例的存储装置的剖面构造。
图26表示第1实施方式的第3变化例的存储装置的剖面构造。
图27表示第1实施方式的第3变化例的存储装置的剖面构造。
图28表示第1实施方式的第4变化例的存储装置的一部分的布局及若干构成要素。
图29表示第1实施方式的第4变化例的存储装置的剖面构造。
图30表示第1实施方式的第5变化例的存储装置的一部分的布局及若干构成要素。
图31表示第1实施方式的第5变化例的存储装置的剖面构造。
图32表示第1实施方式的第6变化例的存储装置的一部分的布局及若干构成要素。
图33表示第1实施方式的第6变化例的存储装置的剖面构造。
图34至图39分别表示在第2实施方式的存储装置与存储器控制器之间所收发的信号的例子。
图40表示第2实施方式的存储装置中进行动作期间的一状态。
图41表示第2实施方式的存储装置中进行动作期间的一状态。
图42表示第3实施方式的存储装置的行解码器的构成要素及构成要素的连接。
图43表示第3实施方式的存储装置的驱动器的构成要素及构成要素的连接。
图44表示第3实施方式的存储装置中进行动作期间的一状态。
图45表示第4实施方式的存储装置的驱动器的构成要素及构成要素的连接。
图46及图47分别表示第5实施方式的存储装置的一部分的布局及若干构成要素。
图48表示第5实施方式的存储装置的一部分的剖面构造。
图49表示第5实施方式的存储装置的存储单元阵列中的构成要素及向构成要素分配地址的例子。
图50表示第5实施方式的存储装置的行解码器的构成要素及构成要素的连接。
图51及图52分别表示在第5实施方式的存储装置与存储器控制器之间所收发的信号的例子。
图53表示第5实施方式的存储装置中进行动作期间的一状态。
具体实施方式
以下记述中，在某一记述过的实施方式之后的实施方式中，主要对与记述过的实施方式不同的点进行记述。对某一实施方式的记述除非明确或显而易见地排除在外，否则也都适合作为另一实施方式的记述。由此，对某一实施方式的记述，除必要时外，原则上不包含与对之前的实施方式的记述相同的内容。某一实施方式中或跨不同的实施方式具有大致相同的功能及构成的多个构成要素有时在参照符号的末尾再附加数字或文字以相互区分。
附图是示意性的图，厚度与平面尺寸的关系、各层的厚度的比率等可能与实物不同。在附图相互间也可能包含彼此的尺寸关系或比率不同的部分。
在本说明书及权利要求书中，某一第1要素“连接”于另一第2要素包括第1要素直接连接于第2要素，或者始终或暂时经由呈导电性的要素连接于第2要素。
以下，使用xyz正交坐标系统记述实施方式。有时图的纵轴的正方向被称为上侧，负方向被称为下侧。有时图的横轴的正方向被称为右侧，负方向被称为左侧。
1.第1实施方式
1.1.构成(构造)
1.1.1.存储装置
图1表示第1实施方式的存储装置1的构成要素及构成要素的连接的例子。另外，图1也表示控制存储装置1的存储器控制器2。
存储装置1通过基于NAND(Not AND，与非)接口的配线与存储器控制器2连接。基于NAND接口的配线传送多个控制信号及宽度为8比特的输入输出信号DQ。控制信号包含信号-CE、CLE、ALE、-WE、-RE、-WP、DQS、-DQS及待命/忙碌信号RB。符号“-”表示反转逻辑。存储装置1接收输入输出信号DQ，发送输入输出信号DQ。输入输出信号DQ包含指令(CMD)、数据(DAT)及地址信息(ADD)。
信号-CE激活存储装置1。信号CLE通知存储装置1发送输入输出信号DQ的指令。信号ALE通知存储装置1发送输入输出信号DQ的地址信息。信号WE指示存储装置1捕获输入输出信号DQ。信号RE指示存储装置1将输入输出信号DQ输出。待命/忙碌信号RB表示存储装置1是待命状态还是忙碌状态，由低电平表示忙碌状态。存储装置1处于待命状态时受理指令，处于忙碌状态时不受理指令。
存储装置1例如构成为1个芯片。存储装置1包含多个存储器面PLN、寄存器12、定序仪13、电压产生电路14、以及驱动器15等构成要素，所述多个存储器面PLN例如为4个存储器面PLN_0、PLN_1、PLN_2及PLN_3。
各存储器面PLN是多个构成要素的集合。存储器面PLN是待写入数据及读出数据的单元(存储区域)。存储器面PLN_0～PLN_3能够相互独立地进行动作。存储器面PLN_0～PLN_3也能并行地进行动作。换句话说，存储装置1具有能够相互独立地被控制的多个存储区域。各存储器面PLN包含相同的构成要素的组，包含存储单元阵列10、行解码器11及感测放大器17。
寄存器12是保存由存储装置1接收的指令CMD及地址信息ADD的电路。指令CMD指示存储装置1进行包括数据读出、数据写入及数据擦除的各种动作。地址信息ADD指定出数据读出、数据写入及数据擦除的对象。地址信息ADD例如包含存储器面地址、区块地址、页地址及列地址。存储器面地址指定出1个存储器面PLN。区块地址指定出1个下述区块BLK。页地址指定出1个下述串组件SU、1个下述字线WL及1个下述页。页地址在不同的部分中指定出串组件SU、字线WL及页。页地址中的指定出字线WL的部分被称为字线地址。列地址指定出下述1个位线BL。
定序仪13是控制存储装置1整体的动作的电路。定序仪13基于从寄存器12接收的指令CMD控制电压产生电路14、行解码器11及感测放大器17，执行包括数据读出、数据写入、数据擦除的各种动作。
电压产生电路14是产生多个不同大小的电压的电路。电压产生电路14从存储装置1的外部接收电源电压，由电源电压产生多个电压。所生成的电压供给到存储单元阵列10及驱动器15等构成要素。
驱动器15是对若干构成要素施加存储装置1进行动作所需的各种电压的电路。驱动器15从电压产生电路14接收多个电压，并将多个电压中的所选择的电压供给到1个以上行解码器11。
各存储器面PLN的存储单元阵列10是所排列的存储单元的集合。存储单元阵列10包含n个区块BLK，即BLK_0、BLK_1、…BLK_n－1。各区块BLK包含多个存储单元晶体管MT(未图示)。字线WL(未图示)及位线BL(未图示)也位于存储单元阵列10。
行解码器11是用于选择区块BLK的电路。各存储器面PLN的行解码器11是为了在包含该行解码器11的存储器面PLN进行动作而发挥功能。行解码器11向基于从寄存器12接收的区块地址所选择的1个区块BLK传输由驱动器15供给的电压。
感测放大器17是将基于存储在存储单元晶体管MT中的数据的信号输出的电路。各存储器面PLN的感测放大器17是为了在包含该存储单元阵列10的存储器面PLN进行动作而发挥功能。感测放大器17感测存储单元晶体管MT的状态，并基于所感测的状态产生读出数据，或者将写入数据传输到存储单元晶体管MT。
1.1.2.存储单元阵列
图2表示第1实施方式的1个区块BLK_0的构成要素及构成要素的连接。多个区块BLK，例如所有区块BLK包含图2所示的构成要素及连接。
1个区块BLK包含多个串组件SU，例如4个串组件SU_0～SU_3。
m条位线BL_0～BL_m－1的每一个在各区块BLK中与来自串组件SU_0～SU_3的每一个的1个NAND串NS连接。m为正整数，例如为16kB，即16×1024×8。以下记述基于该例子。
各NAND串NS包含1个选择栅极晶体管ST、多个存储单元晶体管MT及1个选择栅极晶体管DT，所述多个存储单元晶体管MT例如为8个存储单元晶体管MT0～MT7。存储单元晶体管MT是包含控制栅极电极及与周围绝缘的电荷蓄积层，且基于电荷蓄积层中的电荷量非易失地存储数据的元件。晶体管ST、MT及DT依序在源极线SL与1个位线BL之间串联连接。
不同的多个位线BL及各自所连接的多个NAND串NS构成1个串组件SU。在各串组件SU中，存储单元晶体管MT0～MT7的控制栅极电极分别与字线WL0～WL7连接。在1个串组件SU中共用字线WL的存储单元晶体管MT的组被称为单元组件CU。各单元组件CU存储1页或多页数据。在某一单元组件CU的各存储单元晶体管MT存储1比特数据的情况下，该单元组件CU存储1页数据。同样，在某一单元组件CU的各存储单元晶体管MT存储p比特数据的情况下，该单元组件CU存储p页数据。此处，p为2以上的整数。以下记述基于各存储单元晶体管MT存储1比特数据的例子，以便于理解。由此，1个单元组件CU仅被分配1个页地址。
如果基于位线的数量m为16kB的例子，那么1页的大小为16kB。
在各区块BLK中，任一串组件SU的存储单元晶体管MT0～MT7都分别连接于字线WL0～WL7。
选择栅极晶体管DT0～DT3分别属于串组件SU_0～SU_3。在图2中，DT2、DT3未图示。串组件SU_0的多个NAND串NS各自的选择栅极晶体管DT0的栅极连接于选择栅极线SGDL0。同样，串组件SU_1、SU_2及SU_3的每一个的多个NAND串NS各自的选择栅极晶体管DT1、DT2及DT3的栅极连接于选择栅极线SGDL1、SGDL2及SGDL3。
选择栅极晶体管ST的栅极连接于选择栅极线SGSL。
1.1.3.驱动器
图3表示第1实施方式的存储装置1的驱动器15的构成要素。如图3所示，驱动器15包含源极线驱动器SLD。源极线驱动器SLD包含n型MOSFET(Metal-Oxide-SemiconductorField Effect Transistor，金属氧化物半导体场效应晶体管)Tr1。晶体管Tr1在一端与电压产生电路14连接。晶体管Tr1在另一端与源极线SL即作为源极线SL的一部分发挥功能的导电体连接。晶体管Tr1在栅极接收控制信号S1。晶体管Tr1例如从定序仪13或驱动器15中的除源极线驱动器SLD以外的构成要素接收控制信号S1。
1.1.4.感测放大器
图4表示第1实施方式的存储装置1的感测放大器的构成要素及构成要素的连接。如图4所示，感测放大器17包含多个感测放大器电路SAC。感测放大器17包含m个感测放大器电路SAC，即数量与位线BL的数量相同的感测放大器电路SAC。各感测放大器电路SAC与1个位线BL连接。即，在各位线BL连接着1个感测放大器电路SAC。
感测放大器电路SAC是将基于自身所连接的位线BL的电压的信号输出的电路。数据读出期间，在位线BL连接着待读出数据的存储单元晶体管MT，在位线BL上产生基于自身所连接的存储单元晶体管MT存储的数据的电压。感测放大器电路SAC输出基于该位线BL上的电压的信号。所输出的信号表示待读出数据的存储单元晶体管MT存储的数据。
1.1.5.存储装置的布局
图5表示第1实施方式的存储装置的布局。如下所述，存储装置1包含沿着z轴排列的多个层。这些下述若干层的布局也基于参照图5所记述的区域。
如图5所示，存储装置1沿xy面扩展。存储装置1沿着xy面具有四边形状。存储装置1具有沿着y轴对向的2个边及沿着x轴排列的2个边。沿着y轴对向的2个边中的下侧的边被称为下边DS，上侧的边被称为上边US。
存储装置1沿着下边DS具有垫区域PPA。垫区域PPA是在位于z轴上的某一坐标的层中包含下述垫EPD的区域。
存储装置1在垫区域PPA与上边US之间包含多个存储器面区域PNA，作为例子，包含4个存储器面区域PNA。存储器面区域PNA沿着x轴排列。各存储器面区域PNA具有实质上相同的尺寸。在本说明书及权利要求书中，“实质上相同”意指虽意图相同但容许因不可避免的原因而产生的误差。
各存储器面区域PNA包含2个子存储器面区域SPNA。关于子存储器面区域SPNA，在各存储器面区域PNA中2个子存储器面区域SPNA沿着y轴排列。沿着y轴排列的2个子存储器面区域SPNA中的沿着y轴位于上侧及下侧的子存储器面区域SPNA有时分别被称为子存储器面区域SPNAu及SPNAd。
上端区域UEA位于存储装置1的上边US与存储器面区域PNA的组的上端之间。
在各存储器面区域PNA形成有存储器面PLN_0～PLN_3中的1个存储器面PLN的构成要素，即形成有存储单元阵列10、行解码器11及感测放大器17。形成于某一存储器面区域PNA的存储单元阵列10、行解码器11、及感测放大器17有时分别被称为“与存储器面区域PNA对应的存储单元阵列10”、“与存储器面区域PNA对应的行解码器11”、及“与存储器面区域PNA对应的感测放大器17”。
图6至图10表示第1实施方式的存储装置的一部分的布局及若干构成要素。图6至图10表示1个存储器面区域PNA。4个存储器面区域PNA具有相同的构成。图6至图10表示z轴上坐标不同的区域。图6至图10的每一个有时使用虚线表示由该图示出的区域及位于z轴上坐标不同的区域的构成要素。图6表示图6～图10所示的区域中沿着z轴最下方的区域，且表示包含下述半导体衬底的表面的区域。图7表示与图6所示的区域相比在z轴上更靠上方的区域。图8表示与图7所示的区域相比在z轴上更靠上方的区域。图9表示与图6所示的区域相比沿着z轴更靠上方且与图7所示的区域相比沿着z轴更靠下方的区域。图10表示与图9所示的区域相比沿着z轴更靠上方且与图7所示的区域相比沿着z轴更靠下方的区域。
如图6所示，存储器面区域PNA在包含左端的部分及包含右端的部分，包含行解码器区域RDA。左侧及右侧的行解码器区域RDA有时分别被称为行解码器区域RDAl及RDAr。行解码器区域RDA是形成有行解码器11的区域。
存储器面区域PNA包含感测放大器区域SAA。感测放大器区域SAA具有与该感测放大器区域SAA所属的存储器面区域PNA对应的感测放大器17的构成要素。感测放大器区域SAA例如面向1个存储器面区域PNA中的2个子存储器面区域SPNA的交界。
子存储器面区域SPNAu包含源极线驱动器区域SDRA。源极线驱动器区域SDRA沿着子存储器面区域SPNAu的上端，且沿着x轴延伸。在源极线驱动器区域SDRA设置着源极线驱动器SLD。在源极线驱动器区域SDRA设置着接触插塞CP5。接触插塞CP5在下表面经由导电体连接于源极线驱动器SLD。
如图7所示，各子存储器面区域SPNA包含子存储单元阵列SMCA。包含在子存储器面区域SPNAu及SPNAd的子存储单元阵列SMCA有时分别被称为子存储单元阵列SMCAu及SMCAd。在构成1个存储器面区域PNA的2个子存储器面区域SPNA中的子存储单元阵列SMCA设置着与该存储器面区域PNA对应的存储单元阵列10的构成要素。
存储器面区域PNA在包含左端的部分及包含右端的部分，包含字线接线区域WHUA。左侧及右侧的字线接线区域WHUA有时分别被称为字线接线区域WHUAl及WHUAr。字线接线区域WHUA是接触插塞与作为字线WL发挥功能的下述导电体44相接的区域。字线接线区域WHUAl及WHUAr沿着y轴延伸。例如，字线接线区域WHUAl及WHUAr的宽度(沿着x轴的尺寸)小于行解码器区域RDAl及RDAr的宽度(沿着x轴的尺寸)。
如图8所示，在子存储器面区域SPNAu及SPNAd中设置着多个导电体CD1及CD2。导电体CD1及CD2沿着y轴延伸。导电体CD1及CD2逐一交替地沿着x轴排列。
导电体CD1跨及子存储器面区域SPNAu及SPNAd而连续。导电体CD1作为源极线SL的一部分发挥功能。导电体CD1的一端位于上端区域UEA中。导电体CD1在上端区域UEA中经由导电体与导电性的贴合垫PD2连接。
导电体CD2的一端位于垫区域PPA中。导电体CD2中的垫区域PPA中的部分作为垫EPD发挥功能。垫EPD作为存储装置1的外部连接端子中的1个发挥功能。导电体CD2在垫区域PPA中与接触插塞CP2重叠。导电体CD2的另一端位于上端区域UEA中。导电体CD2在上端区域UEA中与接触插塞CP3连接。
如图9所示，在子存储器面区域SPNAd中设置着多个导电体CD3。导电体CD3沿着y轴延伸。导电体CD3的一端位于垫区域PPA中。导电体CD3在垫区域PPA中与接触插塞CP2重叠。导电体CD3在垫区域PPA中经由导电体与接触插塞CP2连接。
在子存储器面区域SPNAu中设置着多个导电体CD5及CD6。导电体CD5及CD6沿着y轴延伸。导电体CD5及CD6逐一交替地沿着x轴排列。
导电体CD5的一端位于上端区域UEA中。导电体CD5在上端区域UEA中与图8所示的导电体CD1重叠。导电体CD5在上端区域UEA中与贴合垫PD1重叠。导电体CD5的另一端位于源极线驱动器区域SDRA中。导电体CD5在源极线驱动器区域SDRA中与接触插塞CP6重叠。
导电体CD6的一端位于上端区域UEA中。导电体CD6在上端区域UEA中与图8所示的导电体CD2重叠。导电体CD6在上端区域UEA中与接触插塞CP3重叠。
在子存储器面区域SPNAu及SPNAd中设置着多个导电体26a及26b。导电体26a及26b沿着y轴延伸，跨及子存储器面区域SPNAu及SPNAd两者。导电体26a位于包含子存储器面区域SPNAu及SPNAd的左端的区域。导电体26a沿着x轴排列。导电体26b位于包含子存储器面区域SPNAu及SPNAd右端的区域。导电体26b沿着x轴排列。
如图10所示，在子存储器面区域SPNAu及SPNAd的每一个中设置着多个导电体37。导电体37沿着y轴延伸，且沿着x轴排列。子存储器面区域SPNAu中的各导电体37与子存储器面区域SPNAd中的导电体37都不相接。例如，子存储器面区域SPNAu中的某一导电体37位于子存储器面区域SPNAd中的1个导电体37的延长线上。
图11表示第1实施方式的存储装置1的存储单元阵列10的一部分的平面布局的例子。图11表示包含作为选择栅极线SGSL、字线WL0～WL7及选择栅极线SGDL发挥功能的导电体的端部的区域。图11表示1个区块BLK的区域。
如图11所示，存储单元阵列10包含存储区域MA及字线接线区域WHUA。字线接线区域WHUA及存储区域MA沿着x轴排列。在存储单元阵列10设置着多个导电体44以及多个部件SLT及SHE。各导电体44作为选择栅极线SGSL、字线WL0～WL7或选择栅极线SGDL发挥功能。
存储区域MA是包含多个NAND串NS的区域，且为形成有子存储单元阵列SMCA的区域。在存储区域MA设置着多个存储器柱MP。如下所述，存储器柱MP是作为存储单元晶体管MT的一部分发挥功能的构造。
多个部件SLT沿着x轴延伸，且沿着y轴排列。各部件SLT位于相邻的区块BLK之间的交界。各部件SLT例如具有埋设着绝缘体SP及(或)板状的接点LI的构造。图11表示部件SLT包含绝缘体SP及板状的接点LI两者的例子。绝缘体SP覆盖接点LI的侧面。各部件SLT将导电体44分断。
多个部件SHE沿着x轴延伸，且沿着y轴排列。多个部件SHE位于相邻的各2个部件SLT之间。图11表示4个部件SHE的例子。各部件SHE的两端分别位于字线接线区域WHUA中。各部件SHE例如包含绝缘体。各部件SHE将多个导电体44中的至少1个导电体44分断。由部件SLT及SHE分隔出的各区域是形成有1个串组件SU的区域。
选择栅极线SGSL、字线WL0～WL7及选择栅极线SGDL的沿着x轴的长度不同。由此，在字线接线区域WHUA中，选择栅极线SGSL、字线WL0～WL7及选择栅极线SGDL的端在x轴上位于不同的坐标。因此，选择栅极线SGSL、字线WL0～WL7及选择栅极线SGDL的每一个具有与选择栅极线SGSL、字线WL0～WL7及选择栅极线SGDL都不重叠的部分。选择栅极线SGSL、字线WL0～WL7及选择栅极线SGDL的每一个与选择栅极线SGSL、字线WL0～WL7及选择栅极线SGDL都不重叠的部分被称为阶台部分。选择栅极线SGSL、字线WL0～WL7及选择栅极线SGDL的每一个在阶台部分与接触插塞(未图示)相接。
1.1.6.存储装置的剖面构造
图12表示第1实施方式的存储装置1的一部分的剖面构造。具体来说，图12表示沿着图8～图10的XII-XII线的剖面。
如图12所示，存储装置1包含沿着z轴排列的第1构造100、第2构造200、第3构造300。第1构造100与第2构造200通过分开制造并相互接合而构成图12所示的构造。也就是说，在未图示的半导体的衬底上形成第2构造200的相对于xy面反转的构造，将所形成的构造相对于xy面反转，并接合第1构造100与第2构造200。其后，去除用于第2构造200的形成的衬底，进而形成第3构造300。
第1构造100包含硅等半导体的衬底21、MOSFET Tr1及Tr2、导电体组22及23、导电体CD5、接触插塞CP5、绝缘体25、以及导电性的贴合垫PD1及27。
晶体管Tr1在源极线驱动器区域SDRA中位于包含衬底21的上表面的区域及上表面上。导电体组22包含多个导电体。导电体组22中的沿着z轴相邻的导电体彼此相接。导电体组22连接于晶体管Tr1及导电体CD5的下表面。导电体组22包含接触插塞CP6。导电体CD5经由接触插塞CP5与贴合垫PD1连接。
晶体管Tr2在感测放大器区域SAA中位于包含衬底21的上表面的区域及上表面上。晶体管Tr2作为感测放大器17中所含的晶体管发挥功能。
导电体组23包含多个导电体。导电体组23中的沿着z轴相邻的导电体彼此相接。导电体组23与1个晶体管Tr2及贴合垫27相接，将晶体管Tr2与贴合垫27电连接。贴合垫27与贴合垫PD1位于同一层。
绝缘体25位于贴合垫PD1及27所在的层，沿着xy面扩展。
第1构造100中的不设置以上记述的构成要素的区域例如设置着绝缘体70。
第2构造200包含绝缘体31、导电性的贴合垫PD2及32、导电体组34及35、导电体37、积层构造39、存储器柱MP、半导体40、导电体41及42、部件SLT、导电体44、以及绝缘体45。
绝缘体31位于绝缘体25的上表面上，沿着xy面扩展。
贴合垫PD2位于绝缘体31的层。贴合垫PD2的下表面与贴合垫PD1的上表面相接。
导电体组34包含多个导电体。导电体组34中的沿着z轴相邻的导电体彼此相接。导电体组34的下表面与1个贴合垫PD2的上表面连接。导电体组34的上表面处于半导体40的下表面的高度。
贴合垫32位于绝缘体31的层。贴合垫32的下表面与贴合垫27的上表面相接。
各导电体组35包含多个导电体。导电体组35中的沿着z轴相邻的导电体彼此相接。导电体组35与1个贴合垫32的上表面及1个导电体37的下表面相接。
各导电体37沿着y轴延伸，从子存储器面区域SPNA的一端附近的位置跨及到子存储器面区域SPNA的另一端附近的位置。2个导电体37位于图12所示的yz面。2个导电体37在子存储器面区域SPNA的交界彼此相对，留有间隔。各导电体37作为1个位线BL发挥功能。在与图12所示的yz面不同的yz面上也设置着导电体37。由此，如上文参照图10所述，导电体37沿着x轴留有间隔地排列。
各积层构造39在1个子存储器面区域SPNA中位于导电体37的上方。积层构造39包含多个导电体44及多个绝缘体45。导电体44及绝缘体45逐一交替地沿着z轴设置。沿着z轴排列的导电体44及绝缘体45彼此相接。各积层构造39在1个子存储器面区域SPNA中沿xy面扩展。2个积层构造39在子存储器面区域SPNA的交界彼此相对，留有间隔。也就是说，在2个积层构造39中位于同一层的导电体44在子存储器面区域SPNA的交界彼此相对，留有间隔。同样，在2个积层构造39中位于同一层的绝缘体45在子存储器面区域SPNA的交界彼此相对，留有间隔。2个积层构造39的间隔例如比2个导电体37的间隔宽。各导电体44作为字线WL、选择栅极线SGDL或选择栅极线SGSL发挥功能。
存储器柱MP位于积层构造39中。各存储器柱MP作为1个NAND串NS的一部分发挥功能。存储器柱MP例如沿着z轴延伸，具有柱的形状。存储器柱MP贯通或通过积层构造39，位于积层构造39中。存储器柱MP包含半导体、导电体及绝缘体。存储器柱MP的上端位于半导体40中。存储器柱MP的一部分表面在半导体40中开口。在开口中，存储器柱MP的半导体与半导体40相接。存储器柱MP的构造将在下文更详细地记述。各存储器柱MP的下表面与导电体41相接。
部件SLT位于积层构造39中。部件SLT例如沿着z轴延伸，具有沿着x轴延伸的板状的形状。部件SLT贯通或通过积层构造39。部件SLT的上端位于半导体40中。部件SLT的接点LI与半导体40相接。
半导体40例如为硅，包含杂质，具有导电性。半导体40沿着xy面扩展，且跨及2个子存储器面区域SPNA而扩展。半导体40的一部分下表面与2个积层构造39各自的上表面相接。半导体40作为源极线SL的一部分发挥功能。
导电体42具有柱的形状。各导电体42的下表面与导电体41的上表面相接。导电体41具有柱的形状。导电体41的下表面与导电体37的上表面相接。
第2构造200中的不设置以上记述的构成要素的区域例如设置着绝缘体71。
第3构造300包含绝缘体51及52、导电体CD1、以及接触插塞CP1。
绝缘体51位于半导体40的上表面上。绝缘体51局部开口。开口到达半导体40的上表面。
导电体CD1沿着y轴延伸。导电体CD1局部位于绝缘体51的上表面上，另外，局部位于绝缘体51的开口中。导电体CD1在绝缘体51的开口中与半导体40相接。导电体CD1在子存储器面区域SPNA的外侧的区域中，局部贯穿半导体40而与导电体组34的上表面相接。导电体CD1中的贯穿半导体40而与导电体组34相接的部分作为接触插塞CP1发挥功能。
绝缘体52覆盖导电体CD1的上表面。
图13表示第1实施方式的存储装置1的一部分的剖面构造。具体来说，图13表示沿着图8～图10的XIII-XIII线的剖面。
第1构造100还包含接触插塞24及导电体的贴合垫28。导电体CD4、及接触插塞24在垫区域PPA中位于衬底21的上方。接触插塞24位于导电体CD3的上表面上。贴合垫28位于接触插塞24的上表面上。贴合垫28位于绝缘体25所在的层。
第2构造200还包含导电性的贴合垫33及导电体组36。
贴合垫33位于绝缘体31所在的层。贴合垫33的下表面与贴合垫28的上表面相接。
各导电体组36包含多个导电体。导电体组36中的沿着z轴相邻的导电体彼此相接。导电体组36的下表面与1个贴合垫33的上表面相接。
第3构造300还包含导电体CD2及接触插塞CP2。导电体CD2沿着y轴延伸。导电体CD2局部位于绝缘体51的上表面上，另外，局部位于绝缘体51的开口中。导电体CD2在垫区域PPA中贯穿半导体40而与导电体组36的上表面相接。导电体CD2中的贯穿半导体40而与导电体组36相接的部分作为接触插塞CP2发挥功能。
绝缘体52在垫区域PAA中局部开口。开口到达导电体CD2的上表面。导电体CD2中的在绝缘体52的开口中露出的部分作为垫EPD发挥功能。
图14表示第1实施方式的存储装置1的一部分的剖面构造。具体来说，图14表示沿着图5的XIV-XIV线的剖面。
沿着x轴排列的子存储器面区域SPNA各自的积层构造39相互独立。也就是说，各子存储器面区域SPNA的导电体44及绝缘体45各自独立于沿着x轴相邻的子存储器面区域SPNA的导电体44及绝缘体45。
沿着z轴排列的1个导电体44及绝缘体45构成对。以下，该对有时被称为导电体、绝缘体对。在各子存储器面区域SPNA中，导电体44及绝缘体45的左端具有阶梯的形状。也就是说，处于某一第1层的各导电体、绝缘体对的左端位于比处于该第1层的下一层的第2层的导电体、绝缘体对的左端更靠左侧。同样，在各子存储器面区域SPNA中，导电体44及绝缘体45的右端具有阶梯的形状。也就是说，处于某一第1层的各导电体、绝缘体对的右端位于比处于该第1层的下一层的第2层的导电体、绝缘体对的右端更靠右侧。结果，各导电体44在端部具有不被导电体、绝缘体对覆盖的阶台。各导电体44在阶台部分与接触插塞55的上表面相接。各接触插塞55的下表面与1个导电体56的上表面相接。阶台部分及接触插塞55所在的区域为字线接线区域WHUA。
导电体26a及26b位于比晶体管Tr2更靠上方且比绝缘体25更靠下方的区域。导电体26a及26b作为下文参照图19所述的配线CG的一部分发挥功能。
图15表示第1实施方式的存储装置1的一部分的剖面的详细构造的例子。具体来说，图15表示贴合垫PD1及PD2以及其周边。贴合垫27及32也可具有与以下记述的特征相同的特征，贴合垫PD1及PD2的记述也分别适合于贴合垫27及32。
如图15所示，贴合垫PD1及PD2具有不同的形状。具体来说，贴合垫PD1具有倒锥形，贴合垫PD2具有锥形。也就是说，贴合垫PD1的上表面的半径及(或)沿着xy面的面的面积大于贴合垫PD1的下表面的半径及(或)沿着xy面的面的面积。另一方面，贴合垫PD2的上表面的半径及(或)沿着xy面的面的面积小于贴合垫PD2的下表面的半径及(或)沿着xy面的面的面积。
贴合垫PD1及PD2的形状差异是由形成它们时进行蚀刻的方向不同所致。也就是说，在衬底上形成第2构造200的期间，第2构造200具有相对于xy面使图12所示的构造反转的构造。因此，用于形成贴合垫PD2的孔具有倒锥形。然而，因为第2构造200及其衬底在与第1构造100接合时相对于xy面反转，所以贴合垫PD2具有锥形。
贴合垫PD1及PD2可能会基于将第1构造100与第2构造200及作为第2构造200的基础的衬底的组接合时的错位，而导致沿着xy面的位置发生偏移。因此，贴合垫PD1的上表面与贴合垫PD2的下表面可能在界面具有阶差。
贴合垫PD1与PD2可分开形成，也可形成为一体。贴合垫PD1也可不经由接触插塞CP5而连接于导电体CD5。贴合垫PD1与导电体CD5也可通过多个接触插塞CP5连接。贴合垫PD2也可不经由导电体组34中的接触插塞342而连接于导电体组34中的导电体341。贴合垫PD2与导电体341也可通过多个接触插塞342连接。
图16表示第1实施方式的存储装置1的存储单元阵列10的剖面构造。
如图16所示，绝缘体45及导电体44逐一交替地位于绝缘体71的上表面上。在图16的例子中，导电体44从靠近半导体40一侧起依序作为选择栅极线SGSL、字线WL7、WL6、WL5、WL4、WL3、WL2、Wl1及WL0、以及选择栅极线SGDL发挥功能。2个以上导电体44也可作为选择栅极线SGSL或SGDL发挥功能。
存储器柱MP包含核心101、半导体102、隧道绝缘体103、电荷蓄积层104、阻挡绝缘体105及导电体106。
核心101沿着z轴延伸，具有柱的形状。
半导体102作为存储单元晶体管MT及选择栅极晶体管DT以及ST的信道区域发挥功能。半导体102覆盖核心101的侧面。
隧道绝缘体103覆盖半导体102的表面。电荷蓄积层104覆盖隧道绝缘体103的表面。
阻挡绝缘体105覆盖电荷蓄积层104的表面。阻挡绝缘体105的侧面与导电体44及绝缘体45相接。半导体102、隧道绝缘体103、电荷蓄积层104及阻挡绝缘体105的组中的面向导电体44的部分作为存储单元晶体管MT、选择栅极晶体管DT或选择栅极晶体管ST发挥功能。
隧道绝缘体103、电荷蓄积层104及阻挡绝缘体105在半导体40B中开口，半导体40B局部位于开口中。在开口中，半导体40B与半导体102相接。
导电体106位于导电体42的上表面上。核心101及半导体102位于导电体106的上表面上。
半导体40例如包含半导体40A、40B及40C。半导体40C位于最上方的绝缘体45的上表面上。半导体40B位于半导体40C的上表面上。半导体40A位于半导体40B的上表面上。
1.1.7.子存储单元阵列
图17表示第1实施方式的存储装置的构成要素及向构成要素分配地址的例子。如参照图5所记述，在各存储器面区域PNA中的2个子存储器面区域SPNA形成有1个存储器面PLN的构成要素。由此，形成有1个存储器面PLN的构成要素的2个子存储单元阵列SMCAu及SMCAd被分配相同的存储器面地址PLNA。
图18表示第1实施方式的存储装置1的存储单元阵列中的构成要素及向构成要素分配地址的例子。图18是针对1个存储器面PLN来示出。如图18所示，子存储单元阵列SMCAu及SMCAd包含二分之一区块HBLK的组。二分之一区块HBLK由区块BLK的二分之一构成。子存储单元阵列SMCAu及SMCAd的二分之一区块HBLK有时分别被称为二分之一区块HBLKe及HBLKo。
子存储单元阵列SMCAu的二分之一区块HBLKe由区块BLK_0～BLK_n－1各自的第1二分之一构成。子存储单元阵列SMCAd的二分之一区块HBLKo由区块BLK_0～BLK_n－1各自的第2二分之一构成。
各二分之一区块HBLK包含多个二分之一单元组件HCU。二分之一单元组件HCU包含构成单元组件CU的存储单元晶体管MT的二分之一数量的存储单元晶体管MT。由此，二分之一单元组件HCU在各存储单元晶体管MT存储1比特数据的情况下，存储1页的二分之一大小，即二分之一页数据。二分之一单元组件HCU在各存储单元晶体管MT存储p比特数据的情况下，存储p个二分之一页数据。
向二分之一区块HBLKe的二分之一单元组件HCU的组及二分之一区块HBLKo的二分之一单元组件HCU的组分配共通的页地址PGA的组。也就是说，向各二分之一区块HBLKe的二分之一单元组件HCU分配页地址PGA0～PGAt(t为正整数)，也向各二分之一区块HBLKo的二分之一单元组件HCU分配页地址PGA0～PGAt。
m/2条位线BL位于各子存储单元阵列SMCA。位线BL跨及各子存储单元阵列SMCA中的所有二分之一区块HBLK而延伸。如参照图2所记述，m是1个区块BLK中所含的位线BL的数量，是构成1个单元组件CU的存储单元晶体管MT的数量，例如为16kB。因此，在各二分之一区块HBLK中，m/2个，例如8kB个存储单元晶体管MT沿着位线BL的排列方向排列。二分之一区块HBLKe的存储单元晶体管MT例如分别与地址连续的位线BL连接，例如分别与位线BL_0～BL_m/2－1连接。二分之一区块HBLKo的存储单元晶体管MT例如分别与地址连续的位线BL连接，例如分别与位线BL_m/2～BL_m－1连接。
根据以上构成，如图19所示，子存储单元阵列SMCAu包含二分之一区块HBLKe_0～HBLKe_n－1，子存储单元阵列SMCAd包含二分之一区块HBLKo_0～HBLKo_n－1。n为2以上的整数。二分之一区块HBLKe_0及二分之一区块HBLKo_0是通过区块BLK_0的区块地址BA_0来选择。同样，关于α为0以上n－1以下的所有实例，二分之一区块HBLKe_α及二分之一区块HBLKo_α是通过区块BLK_α的区块地址BA_α来选择。
另一方面，2个子存储单元阵列SMCA包含具有相互独立的位线地址的位线BL的组。位线地址由列地址指定。例如，子存储单元阵列SMCA包含位线BL_0～BL_m/2。子存储单元阵列SMCA包含位线BL_m/2+1～BL_m－1。
通过如上所述的地址的分配，能够通过1个存储器面地址PLNA、1个区块地址BA、1个页地址PGA的指定，来选择2个子存储单元阵列SMCA各自的二分之一单元组件HCU。图19表示指定区块地址BA_0及页地址PGA_1的例子。通过这样的地址的指定，来选择二分之一区块HBLKe_0的二分之一单元组件HCU_1及二分之一区块HBLKo_0的二分之一单元组件HCU_1。
由此，在读出数据的情况下，能够通过1个存储器面地址PLNA、1个区块地址BA及1个页地址PGA的指定，从所选择的2个二分之一单元组件HCU的每一个中读出二分之一页尺寸的数据，即，读出共1页尺寸的数据。
在写入数据的情况下，能够通过1个存储器面地址PLNA、1个区块地址BA及1个页地址PGA的指定，向2个二分之一单元组件HCU写入共1页尺寸的数据。
在擦除数据的情况下，能够通过1个存储器面地址PLNA及1个区块地址BA的指定，擦除2个二分之一区块HBLK的数据，即1个区块BLK的数据。
1.1.8.行解码器
图20表示第1实施方式的存储装置1的行解码器的构成要素及构成要素的连接。图20也表示区块BLK。如图20所示，行解码器11包含n个区块解码器BD_0～BD_n－1、及n个传输开关组XSG_0～XSG_n－1。如上所述，n是1个存储器面PLN中所含的区块BLK的数量。
区块解码器BD是对区块地址BA进行解码，并基于解码结果输出区块选择信号BSS的电路。各区块解码器BD与1个区块BLK建立对应关系。各区块解码器BD进行用于使相关联的区块BLK成为被选择的状态的控制。区块解码器BD_0向传输开关组XSG_0供给区块选择信号BSS_0。同样，关于α为1以上n－1的各个实例，区块解码器BD_α向传输开关电路XSG_α供给区块选择信号BSS_α。区块解码器BD在区块地址BA指定出自身相关联的区块BLK的情况下，输出被生效的区块选择信号BSS。
传输开关组XSG是多个传输开关XS的组。各传输开关组XSG与1个区块BLK建立对应关系。各传输开关组XSG基于区块选择信号BSS使与自身建立对应关系的区块BLK成为被选择的状态。
各传输开关组XSG包含多个传输开关XSD、多个传输开关XSW及1个传输开关XSS。传输开关XSD、XSW及XSS例如为n型MOSFET。各传输开关XSD连接于选择栅极线SGDL与配线SGD之间。各传输开关XSW连接于1个字线WL与1个配线CG之间。传输开关XSS连接于选择栅极线SGSL与配线SGS之间。传输开关XSD、XSW及XSS在自身的栅极中接收区块选择信号BSS。
配线SGD、CG及SGS从驱动器15接受电压。
通过某一区块选择信号BSS被生效，接收该区块选择信号BSS的传输开关XSD、XSW及XSS接通。由此，配线SGD、CG及SGS的电压被传输到所选择的区块BLK的选择栅极线SGDL、字线WL及选择栅极线SGSL。
图21更详细地表示第1实施方式的存储装置1的行解码器的构成要素及构成要素的连接。图21表示关于各区块BLK的构成，以区块BLK0为代表来示出。其它区块BLK也具有图21所示的构成。
基于区块BLK被分为2个二分之一区块HBLK，在各二分之一区块HBLK设置着区块解码器BD及传输开关组XSG的组。具体如下。
区块解码器BD_0包含区块解码器BDe_0及BDo_0。区块解码器BDe_0及BDo_0具有与参照图20所记述的各区块解码器BD相同的构成。各区块解码器BDe_0及BDo_0在所接收的区块地址BA指定出自身相关联的区块BLK_0的情况下，分别输出被生效的区块选择信号BSSe_0及BSSo_0。
传输开关组XSG包含传输开关组XSGe_0及XSGo_0。传输开关组XSGe_0及XSGo_0具有与参照图20所记述的各传输开关组XSG相同的构成。
传输开关组XSGe_0的传输开关XSD、XSW及XSS分别连接于二分之一区块HBLKe_0的选择栅极线SGDL、字线WL及选择栅极线SGSL。传输开关组XSGe_0的传输开关XSD、XSW及XSS在自身的栅极中接收区块选择信号BSSe_0。
传输开关组XSGo_0的传输开关XSD、XSW及XSS分别连接于二分之一区块HBLKo_0的选择栅极线SGDL、字线WL及选择栅极线SGSL。传输开关组XSGo_0的传输开关XSD、XSW及XSS在自身的栅极中接收区块选择信号BSSo_0。
图22表示第1实施方式的存储装置1的行解码器的构成要素及构成要素的连接。图22是针对形成有1个存储器面PLN的构成要素的2个子存储器面区域SPNAu及SPNAd来示出。
行解码器区域RDAl中的包含在子存储器面区域SPNAu的部分包含n/2个区块解码器BDe。n/2个区块解码器BDe是用于偶数的区块地址BA，即区块地址BA_0、BA_2、BA_4、…、BA_n－2的区块解码器BDe_0、BDe_2、BDe_4、…、BDe_n－2。
行解码器区域RDAl中的包含在子存储器面区域SPNAu的部分包含n/2个传输开关组XSGe。n/2个传输开关组XSGe是用于偶数的区块地址BA，即区块地址BA_0、BA_2、BA_4、…、BA_n－2的传输开关组XSGe_0、XSGe_2、XSGe_4、…、XSGe_n－2。
行解码器区域RDAr中的包含在子存储器面区域SPNAu的部分包含n/2个区块解码器BDe。n/2个区块解码器BDe是用于奇数的区块地址BA，即区块地址BA_1、BA_3、BA_5、…、BA_n－1的区块解码器BDe_1、BDe_3、BDe_5、…、BDe_n－1。
行解码器区域RDAr中的包含在子存储器面区域SPNAu的部分包含n/2个传输开关组XSGe。n/2个传输开关组XSGe是用于奇数的区块地址BA，即区块地址BA_1、BA_3、BA_5、…、BA_n－1的传输开关组XSGe_1、XSGe_3、XSGe_5、…、XSGe_n－1。
行解码器区域RDAl中的包含在子存储器面区域SPNAd的部分包含n/2个区块解码器BDo。n/2个区块解码器BDo是用于偶数的区块地址BA，即区块地址BA_0、BA_2、BA_4、…、BA_n－2的区块解码器BDo_0、BDo_2、BDo_4、…、BDo_n－2。
行解码器区域RDAl中的包含在子存储器面区域SPNAd的部分包含n/2个传输开关组XSGo。n/2个传输开关组XSGo是用于偶数的区块地址BA，即区块地址BA_0、BA_2、BA_4、…、BA_n－2的传输开关组XSGo_0、XSGo_2、XSGo_4、…、XSGo_n－2。
行解码器区域RDAr中的包含在子存储器面区域SPNAd的部分包含n/2个区块解码器BDo。n/2个区块解码器BDo是用于奇数的区块地址BA，即区块地址BA_1、BA_3、BA_5、…、BA_n－1的区块解码器BDo_1、BDo_3、BDo_5、…、BDo_n－1。
行解码器区域RDAr中的包含在子存储器面区域SPNAd的部分包含n/2个传输开关组XSGo。n/2个传输开关组XSGo是用于奇数的区块地址BA，即区块地址BA_1、BA_3、BA_5、…、BA_n－1的传输开关组XSGo_1、XSGo_3、XSGo_5、…、XSGo_n－1。
1.2.动作
图23表示第1实施方式的存储装置中进行动作期间的一状态。图23是针对形成有1个存储器面PLN的构成要素的2个子存储器面区域SPNA来示出。图23表示选择1个区块BLK的状态。图23表示指定区块地址BA_1的例子。
如图23所示，通过接收到区块地址BA_1，而启动区块解码器BDe_1及BDo_1。通过启动，区块解码器BDe_1使区块选择信号BSSe_1生效，区块解码器BDo_1使区块选择信号BSSo_1生效。其它区块选择信号BSS被否定。结果，成为选择二分之一区块HBLKo_1及二分之一区块HBLKe_1的状态。也就是说，成为向二分之一区块HBLKo_1及二分之一区块HBLKe_1传输配线CG、SGD及SGS的电压的状态。
利用驱动器15对配线CG、SGD及SGS施加基于存储装置1的动作及地址信息ADD的电压。例如，对与待读出及写入数据的单元组件CU，即选择单元组件CU连接的字线WL施加基于动作的大小的电压。另外，对包含选择单元组件CU的串组件SU的选择栅极线SGDL施加用于选择的电压。进而，对除了与选择单元组件CU连接的字线WL以外的字线WL施加各种电压。驱动器15以基于动作及选择字线WL的地址所确定的电压施加于选择栅极线SGDL及字线WL的方式对配线CG、SGD及SGS施加各种图案的电压。被施加基于动作及地址信息ADD的图案的电压的配线CG、SGD及SGS的电压通过传输开关组XSG传输到所选择的二分之一区块HBLK的字线WL及选择栅极线SGDL、以及SGSL。
1.3.优点(效果)
根据第1实施方式，如以下所记述，可提供一种高速读出数据的存储装置。
响应1个指令集的接收，从存储单元阵列中读出16kB尺寸的1页数据的存储装置可具有如下构成。也就是说，存储1页尺寸的数据的待读出的16kB个存储单元晶体管连接于1个字线。而且，各字线经由1个开关被施加电压。字线的X方向的长度依存于1页尺寸。由此，如果1页尺寸较大，那么字线的长度也较大，字线的充电需要较长的时间。
第1实施方式的存储装置1的存储单元阵列10中，在各串组件SU中，存储二分之一页尺寸的数据的待读出的二分之一存储单元晶体管连接于1个字线。在读出1页数据的情况下，驱动2个字线WL。如果基于1页尺寸为16kB的例子，那么二分之一页的大小为8kB。由此，在作为各读出数据的单元发挥功能的各串组件SU中，待读出的二分之一单元组件HCU的存储单元晶体管MT，即8kB个待读出的存储单元晶体管MT沿着各字线WL，在位线BL的排列方向上排列。与存储1页尺寸的数据的待读出的16kB个存储单元晶体管连接于1个字线的情况相比，各字线WL的X方向的长度较短。字线WL不分别相互电连接，且不彼此相接。因此，基于字线WL的电容，甚至基于电阻(R)及电容(C)的充电所需的时间(或基于电阻(R)及电容(C)的充电的延迟(RC(Resistor-Capacitance,电阻电容)延迟))比待读出的16kB个存储单元晶体管连接于1个字线的情况下字线的充电所需的时间短。这能够使存储装置1在短时间内读出数据。
形成有1个存储器面PLN的构成要素的2个子存储单元阵列SMCA具有同一存储器面地址PLNA、同一区块地址BA的组及同一页地址PGA的组。因此，能够通过1个存储器面地址PLNA、1个区块地址BA及1个页地址PGA的指定，来选择2个子存储单元阵列SMCA各自的二分之一单元组件HCU。由此，能够通过使用与以往相同的指令，读出1页数据，或向1页写入数据，或擦除1个区块BLK的数据。
形成有1个存储器面PLN的构成要素的2个子存储器面区域SPNA中的一个的导电体37与另一个的导电体37不彼此相接。因此，一子存储器面区域SPNA中的导电体37与另一子存储器面区域SPNA中的导电体37可作为不同的位线BL发挥功能。利用这一点，在子存储器面区域SPNA中，即使仅二分之一单元组件HCU的存储单元晶体管MT在位线BL的排列方向上排列，也会由2个子存储器面区域SPNA形成2个不同的二分之一单元组件HCU，由2个二分之一单元组件HCU形成1个单元组件CU。
存储装置1包含跨及形成有1个存储器面PLN的构成要素的2个子存储器面区域SPNA而连续的导电体CD1。导电体CD1作为源极线SL的一部分发挥功能。也就是说，由形成有1个存储器面PLN的构成要素的子存储器面区域SPNA中的子存储单元阵列SMCA共用源极线SL。因此，可由2个子存储单元阵列SMCA共用源极线驱动器SLD。这意味着无需2个源极线驱动器SLD来驱动2个子存储单元阵列SMCA的源极线SL，1个源极线驱动器SLD便足够。由此，可将用于2个子存储单元阵列SMCA的源极线驱动器SLD设置在形成有1个存储器面PLN的构成要素的2个子存储器面区域SPNA中的上侧的子存储器面区域SPNAu，而不设置在混杂着许多构成要素的下侧的子存储器面区域SPNAd。由此，容易配置存储装置1的构成要素。
1.4.变化例
存储装置1的剖面构造并不限于图12及图14所示的剖面构造，可为其它构造。
1.4.1.第1变化例
图24表示第1实施方式的第1变化例的存储装置1的剖面构造。图24与图12相同，表示沿着yz面的剖面。如图24所示，在2个子存储器面区域SPNA的2个积层构造39之间设置着狭缝SLT。2个积层构造39通过狭缝SLT而电分离。在第1变化例中，例如2个积层构造39的间隔比图12所示的构造中的2个积层构造39的间隔窄。另外，例如在第1变化例中，也与图12所示的构造相同，隔着狭缝SLT的2个积层构造39的间隔例如比2个导电体37的间隔宽。
1.4.2.第2变化例
图25表示第1实施方式的第2变化例的存储装置1的剖面构造。图25与图12相同，表示沿着yz面的剖面。第2变化例的存储装置1不包含第3构造300。另一方面，第2变化例的存储装置1的第2构造200还包含硅等半导体的衬底80。如上文参照图12所述，衬底80例如为作为供第2构造200中的除衬底80以外的构造形成的基础发挥功能的衬底。在第2变化例中，与第1实施方式的基本方式不同，第2构造200与第1构造100接合后，也去除衬底80。半导体40被实现为形成于衬底80中的阱。
1.4.3.第3变化例
图26及图27表示第1实施方式的第3变化例的存储装置1的剖面构造。图26与图12相同，表示沿着yz面的剖面。图27与图14相同，表示沿着xz面的剖面。
如图26所示，导电体组23的上表面与导电体61的下表面连接。导电体61沿着y轴延伸，从子存储器面区域SPNA的一端附近的位置跨及到子存储器面区域SPNA的另一端附近的位置。2个导电体61与导电体37相同，在子存储器面区域SPNA的交界彼此相对，留有间隔。各导电体61作为位线BL的一部分发挥功能。在与图26所示的yz面不同的yz面上也设置着导电体61，由此，导电体61沿着x轴留有间隔地排列。
在积层构造39的外侧的区域中，导电体61的上表面与接触插塞63的下表面连接。
在绝缘体25的上表面上设置着半导体62。半导体62相当于图12的半导体40，与半导体40相同，沿着xy面扩展，且跨及2个子存储器面区域SPNA而扩展。半导体62包含杂质，具有导电性。
积层构造39、存储器柱MP、部件SLT、导电体41及导电体42的组具有将图12中的积层构造39、存储器柱MP、部件SLT、导电体41及导电体42的组相对于xy面反转的构造。具体如下。存储器柱MP的下端位于半导体62中。存储器柱MP的一部分表面在半导体62中开口。在开口中，存储器柱MP的半导体与半导体62相接。部件SLT的下端位于半导体62中。部件SLT的导电体与半导体62相接。导电体42在上表面与导电体41的下表面相接。导电体41的上表面与导电体64的下表面相接。
各导电体64沿着y轴延伸，从子存储器面区域SPNA的一端附近的位置跨及到子存储器面区域SPNA的另一端附近的位置。2个导电体64与导电体61相同，在子存储器面区域SPNA的交界彼此相对，留有间隔。各导电体64作为位线BL发挥功能。在与图26所示的yz面不同的yz面上也设置着导电体64。由此，导电体64为第1实施方式的基本方式，与参照图10所记述的导电体37相同，沿着x轴留有间隔地排列。
各导电体64在下表面与导电体41的上表面相接。导电体41的下表面与导电体42相接。导电体42的下表面与接触插塞63的上表面相接。
如图27所示，在各子存储器面区域SPNA中，导电体44及绝缘体45的右端及左端具有阶梯的形状。但是，因为积层构造39具有相对于图12中的积层构造39上下反转的构造，所以阶梯的形状与图14中的阶梯的形状不同。具体如下。处于某一第1层的各导电体、绝缘体对的左端位于比处于该第1层的上一层的第2层的导电体、绝缘体对的左端更靠左侧。同样，处于某一第1层的各导电体、绝缘体对的右端位于比处于该第1层的上一层的第2层的导电体、绝缘体对的右端更靠右侧。结果，各导电体44在端部具有不被导电体、绝缘体对覆盖的阶台部分。各导电体44在阶台部分与接触插塞67的下表面相接。各接触插塞67的上表面与1个导电体68的下表面相接。
1.4.4.第4变化例
第4变化例是基于第3变化例。
图28表示第1实施方式的第4变化例的存储装置1的一部分的布局及若干构成要素。图28表示在z轴上的位置上与图6所示的区域相同的区域。如图28所示，子存储器面区域SPNAu及SPNAd各自包含感测放大器区域SAA。子存储器面区域SPNAu的感测放大器区域SAA面向子存储器面区域SPNAu与SPNAd的交界。子存储器面区域SPNAd的感测放大器区域SAA面向子存储器面区域SPNAu与SPNAd的交界。
图29表示第1实施方式的第4变化例的存储装置1的剖面构造。图29与图12相同，表示沿着yz面的剖面。如图29所示，导电体41及42、以及接触插塞63的各组与第3变化例(图26)不同，位于感测放大器区域SAA的正上方的区域中。例如，导电体41及42、以及接触插塞63的各组位于导电体组23的沿着z轴的正上方。基于这一点，导电体61不沿着x轴延伸。另外，对各子存储器面区域SPNA设置着半导体62。2个子存储器面区域SPNA的2个半导体62在子存储器面区域SPNA的交界留有间隔地排列。2个子存储器面区域SPNA的2个半导体62因为都作为1个存储器面PLN的源极线SL的一部分发挥功能，所以具有相同电位。因此，2个半导体62在图29中未示出的区域中经由导电体相互连接。例如，在导电体64的上方设置着导电体，该导电体经由接触插塞及(或)导电体组连接于2个半导体62两者。
接触插塞63位于半导体62之间的区域。
1.4.5.第5变化例
第5变化例是基于第3变化例。
图30表示第1实施方式的第5变化例的存储装置1的一部分的布局及若干构成要素。图30表示在z轴上的位置上与图6所示的区域相同的区域。如图30所示，子存储器面区域SPNAu及SPNAd各自包含感测放大器区域SAA。子存储器面区域SPNAu的感测放大器区域SAA面向源极线驱动器区域SDRA或与其相接。子存储器面区域SPNAd的感测放大器区域SAA位于包含子存储器面区域SPNAd的下端的区域。
图31表示第1实施方式的第5变化例的存储装置1的剖面构造。图31与图12相同，表示沿着yz面的剖面。如图31所示，感测放大器区域SAA位于导电体41及42、以及接触插塞63的组的下方的区域中。也就是说，晶体管Tr2与第3变化例(图26)不同，位于导电体41及42、以及接触插塞63的组的下方。
1.4.6.第6变化例
第6变化例是基于第3变化例。
图32表示第1实施方式的第6变化例的存储装置1的一部分的布局及若干构成要素。图32表示在z轴上的位置上与图6所示的区域相同的区域。如图32所示，子存储器面区域SPNAu及SPNAd各自包含感测放大器区域SAA。子存储器面区域SPNAu的感测放大器区域SAA位于包含子存储器面区域SPNAu的y轴上的中心的区域。子存储器面区域SPNAd的感测放大器区域SAA位于包含子存储器面区域SPNAd的z轴上的中心的区域。
图33表示第1实施方式的第6变化例的存储装置1的剖面构造。图33与图12相同，表示沿着yz面的剖面。如图33所示，在各子存储器面区域SPNA中，积层构造39包含2个部分。积层构造39的2个部分不连接，之间留有间隔。同样，半导体62也在各子存储器面区域SPNA中包含2个部分。半导体62的2个部分之间留有间隔。半导体62的2个部分分别位于积层构造39的2个部分的下方。各子存储器面区域SPNA中的半导体62的2个部分因为都作为1个存储器面PLN的源极线SL的一部分发挥功能，所以具有相同电位。因此，各子存储器面区域SPNA的半导体62的2个部分在图33中未示出的区域中经由导电体相互连接。例如，在导电体64的上方设置着导电体，该导电体经由接触插塞及(或)导电体组连接于半导体62的2个部分两者。
感测放大器区域SAA位于积层构造39的2个部分之间的区域、及半导体62的2个部分之间的区域的下方区域中。另外，导电体41及42、以及接触插塞63的各组位于积层构造39的2个部分之间的区域、及半导体62的2个部分之间的区域。
2.第2实施方式
第2实施方式涉及第1实施方式的存储装置1的动作的详细内容。
第2实施方式的存储装置1具有与第1实施方式的存储装置1的构成相同的构成。但是，第2实施方式的存储装置1的若干构成要素及存储器控制器2构成为能够进行以下所记述的动作。
图34表示在第2实施方式的存储装置1与存储器控制器2之间所收发的信号的例子。具体来说，图34表示第1类型的写入指令集及待命/忙碌信号。第1类型的写入指令集从存储器控制器2供给到存储装置1。
第1类型的写入指令集包含第1类型的写入地址输入指令WWh、地址信息ADD及写入开始指令AAh。在地址信息ADD与写入开始指令AAh之间发送写入数据Din。第1类型的写入指令集指示向1个单元组件CU写入数据，也就是向16kB个存储单元晶体管MT写入1页尺寸的数据，即16kB尺寸的数据。
第1类型的写入地址输入指令WWh指示写入16kB尺寸的数据，并且通知地址信息ADD跟随。
地址信息ADD指定出要被写入数据的单元组件CU。地址信息ADD例如跨及5个循环。在最初的循环及紧接着的第2循环中，传送列地址C1及C2。在其余的第3循环、第4循环及第5循环中，传送行地址R1、R2及R3。行地址包含存储器面地址PLNA、区块地址BA及页地址PGA。页地址包含字线地址及串组件地址。
16kB尺寸的写入数据Din跨及数十个循环传送。
写入开始指令AAh指示执行数据写入。
存储装置1当接收到写入开始指令AAh时，向所指定的单元组件CU写入16kB的数据。数据写入期间，存储装置1输出表示忙碌的低电平的待命/忙碌信号RB。忙碌的信号例如跨及期间TP1输出。
通过所接收的行地址，如第1实施方式中所记述，选择具有所指定的区块地址BA的2个二分之一区块HBLK。进而，在所指定的2个二分之一区块HBLK中，选择由页地址PGA指定的二分之一单元组件HCU。然后，跨及所指定的2个二分之一单元组件HCU将写入数据Din写入。
图35表示在第2实施方式的存储装置1与存储器控制器2之间所收发的信号的例子。具体来说，图35表示第2类型的写入指令集及待命/忙碌信号。第2类型的写入指令集从存储器控制器2供给到存储装置1。
第2类型的写入指令集包含第2类型的写入地址输入指令XXh、地址信息ADD及写入开始指令AAh。在地址信息ADD与写入开始指令AAh之间发送写入数据Din。第2类型的写入指令集指示向二分之一单元组件HCU写入数据，也就是向8kB个存储单元晶体管MT写入二分之一页尺寸的数据，即8kB尺寸的数据。
第2类型的写入地址输入指令XXh指示写入8kB尺寸的数据，并且通知地址信息ADD跟随。
地址信息ADD指定出要被写入数据的二分之一单元组件HCU。行地址包含存储器面地址PLNA、区块地址BA及页地址PGA。行地址还包含子存储器面地址SPLNA。子存储器面地址SPLNA指定出子存储单元阵列SMCAu及SMCAd中的一个。子存储器面地址SPLNA例如具有1比特的长度。子存储器面地址SPLNA例如通过值“0”指定出子存储单元阵列SMCAu，通过值“1”指定出子存储单元阵列SMCAd。
如上文参照图18所述，形成有1个存储器面PLN的构成要素的2个子存储单元阵列SMCA具有同一存储器面地址PLNA、同一区块地址BA的组及同一页地址PGA的组。因此，由地址信息ADD中的存储器面地址PLNA、区块地址BA、页地址PGA指定出2个子存储单元阵列SMCA各自的共2个二分之一单元组件HCU。然而，第2类型的写入指令集包含子存储器面地址SPLNA，子存储器面地址SPLNA指定出子存储单元阵列SMCA。因此，由子存储器面地址SPLNA仅指定出2个二分之一单元组件HCU中的由子存储器面地址SPLNA指定的子存储单元阵列SMCA中的1个二分之一单元组件HCU。
8kB尺寸的写入数据Din跨及数十个循环传送。
存储装置1当接收到写入开始指令AAh时，向所指定的二分之一单元组件HCU写入8kB的数据，即尺寸小于接收到第1类型的写入指令集的情况下的数据尺寸的数据。数据写入期间，存储装置1输出表示忙碌的低电平的待命/忙碌信号RB。忙碌的信号例如跨及期间TP2输出。期间TP2比接收到第1类型的写入指令集时的忙碌的期间TP1短。
图36表示在第2实施方式的存储装置1与存储器控制器2之间所收发的信号的例子。具体来说，图36表示第1类型的读出指令集及待命/忙碌信号。第1类型的读出指令集从存储器控制器2供给到存储装置1。
第1类型的读出指令集包含第1类型的读出地址输入指令YYh、地址信息ADD及读出开始指令BBh。第1类型的读出指令集指示从1个单元组件CU中读出数据，也就是从16kB个存储单元晶体管MT中读出1页尺寸的数据，即16kB尺寸的数据。
第1类型的读出地址输入指令YYh指示读出16kB尺寸的数据，并且通知地址信息ADD跟随。
地址信息ADD指定出数据要被读出的单元组件CU。行地址包含存储器面地址PLNA、区块地址BA及页地址PGA。
读出开始指令BBh指示执行数据读出。
存储装置1当接收到读出开始指令BBh时，从所指定的单元组件CU中读出16kB尺寸的数据。数据读出期间，存储装置1输出表示忙碌的低电平的待命/忙碌信号RB。忙碌的信号例如跨及期间TR1输出。
通过所接收的行地址，如第1实施方式中所记述，选择具有所指定的区块地址BA的2个二分之一区块HBLK。进而，在所指定的2个二分之一区块HBLK中，选择由页地址PGA指定的二分之一单元组件HCU。然后，从所指定的2个二分之一单元组件HCU中读出共1页尺寸的数据。
当数据读出完成时，存储器控制器2向存储装置1反复供给被生效的信号RE。存储装置1基于信号RE的接收向存储器控制器2输出所读出的16kB尺寸的数据Dout。
图37表示在第2实施方式的存储装置1与存储器控制器2之间所收发的信号的例子。具体来说，图37表示第2类型的读出指令集及待命/忙碌信号。第2类型的读出指令集从存储器控制器2供给到存储装置1。
第2类型的读出指令集包含第2类型的读出地址输入指令ZZh、地址信息ADD及读出开始指令BBh。第2类型的读出指令集指示从二分之一单元组件HCU中读出数据，也就是从8kB个存储单元晶体管MT中读出二分之一页尺寸的数据，即8kB尺寸的数据。
第2类型的读出地址输入指令ZZh指示读出8kB尺寸的数据，并且通知地址信息ADD跟随。
地址信息ADD指定出数据要被读出的二分之一单元组件HCU。行地址包含存储器面地址PLNA、区块地址BA及页地址PGA。行地址还包含子存储器面地址SPLNA。
如上文参照图34所述，由存储器面地址PLNA、区块地址BA、页地址PGA及子存储器面地址SPLNA仅指定出2个二分之一单元组件HCU中的由子存储器面地址SPLNA指定的子存储单元阵列SMCA中的1个二分之一单元组件HCU。
存储装置1当接收到读出开始指令BBh时，从所指定的二分之一单元组件HCU中读出8kB尺寸的数据。数据读出期间，存储装置1输出表示忙碌的低电平的待命/忙碌信号RB。忙碌的信号例如跨及期间TR2输出。期间TR2比接收到第1类型的读出指令集时的忙碌的期间TR1短。
通过所接收的行地址，如上文参照图34所述，选择1个二分之一单元组件HCU。然后，从所指定的二分之一单元组件HCU中读出二分之一页尺寸的数据，即尺寸小于接收到第1类型的读出指令集的情况下的数据尺寸的数据。
当数据读出完成时，存储器控制器2向存储装置1反复供给被生效的信号RE。存储装置1基于信号RE的接收向存储器控制器2输出所读出的8kB尺寸的数据Dout。
图38表示在第2实施方式的存储装置1与存储器控制器2之间所接收的信号的例子。具体来说，图38表示第1类型的擦除指令集及待命/忙碌信号。第1类型的擦除指令集从存储器控制器2供给到存储装置1。
第1类型的擦除指令集包含第1类型的擦除地址输入指令UUh、地址信息ADD及擦除开始指令CCh。第1类型的擦除指令集指示擦除1个区块BLK的数据。
第1类型的擦除地址输入指令UUh指示擦除1个区块BLK的数据，并且通知地址信息ADD跟随。
地址信息ADD例如跨及3个循环。在3个循环中，传送行地址R1、R2及R3。行地址包含存储器面地址PLNA及区块地址BA。
擦除开始指令CCh指示执行数据擦除。
存储装置1当接收到擦除开始指令CCh时，擦除所指定的区块BLK的数据。数据擦除期间，存储装置1输出表示忙碌的低电平的待命/忙碌信号RB。忙碌的信号例如跨及期间TE1输出。
图39表示在第2实施方式的存储装置1与存储器控制器2之间所接收的信号的例子。具体来说，图39表示第2类型的擦除指令集及待命/忙碌信号。第2类型的擦除指令集从存储器控制器2供给到存储装置1。
第2类型的擦除指令集包含第2类型的擦除地址输入指令VVh、地址信息ADD及擦除开始指令CCh。第2类型的擦除指令集指示擦除二分之一区块HBLK的数据。
第2类型的擦除地址输入指令VVh指示擦除二分之一区块HBLK的数据，并且通知地址信息ADD跟随。
地址信息ADD的行地址包含存储器面地址PLNA及区块地址BA。行地址还包含子存储器面地址SPLNA。
存储装置1当接收到擦除开始指令CCh时，擦除所指定的二分之一区块HBLK的数据。此时，存储装置1不擦除由存储器面地址PLNA及区块地址BA指定的区块BLK中的不由子存储器面地址SPLNA指定的二分之一区块HBLK的数据。数据擦除期间，存储装置1输出表示忙碌的低电平的待命/忙碌信号RB。忙碌的信号例如跨及期间TE2输出。期间TE2比接收到第1类型的擦除指令集时的忙碌的期间TE1短。
参照图34、图36及图38所记述的动作期间的状态示于图23。作为例子，在区块地址BA指定出区块BLK_1的情况下，如图23所示，通过接收到区块地址BA，而启动区块解码器BDe_1及区块解码器BDo_1。通过启动，区块解码器BDe_1使区块选择信号BSSo_1生效，区块解码器BDo_1使区块选择信号BSSe_1生效。其它区块选择信号BSS被否定。结果，成为选择二分之一区块HBLKo_1及二分之一区块HBLKe_1的状态。也就是说，向二分之一区块HBLKo_1及二分之一区块HBLKe_1传输配线SGD、CG及SGS的电压。
图40表示第2实施方式的存储装置的一部分的动作期间的一状态。具体来说，图40表示响应接收到如下指令而产生的行解码器11的一状态，所述指令指示向单元组件CU写入数据、从单元组件CU中读出数据、或擦除区块BLK中的数据。也就是说，图40表示参照图35、图37及图39所记述的动作期间的一状态。图40与图23相同，针对区块地址BA指定出区块BLK_1的例子来示出。进而，图40针对子存储器面地址SPLNA指定出子存储单元阵列SMCAd的例子来示出。
如图40所示，与图23相同，区块地址BA_1指示启动区块解码器BDe_1及BDo_1。然而，基于子存储器面地址SPLNA指定出子存储单元阵列SMCAd，区块解码器BDe_1及BDo_1中的区块解码器BDo_1启动，区块解码器BDe_1不启动。因此，仅区块解码器BDo_1使区块选择信号BSSo_1生效，其它区块选择信号BSS被否定。结果，成为选择二分之一区块HBLKo_1的状态。也就是说，向二分之一区块HBLKo_1传输配线SGD、CG及SGS的电压。
另一方面，非选择的二分之一区块HBLKe_1中，传输开关组XSGe_1的任一传输开关XS都断开。因此，非选择的二分之一区块HBLKe_1的字线WL、及选择栅极线SGDL及SGSL电浮动。
在该状态下，通过对配线SGD、CG及SGS施加基于数据读出、数据写入或数据擦除的图案的电压，而进行数据读出、数据写入或数据擦除。数据读出期间，例如对连接于与待读出的二分之一单元组件HCU连接的字线WL的配线CG施加读出电压Vcgr，对其它配线CG施加读出导通电压Vread。读出电压Vcgr具有与待读出的存储单元晶体管MT对应的可变的正的大小。读出导通电压Vread无关于存储在存储单元晶体管MT的数据，具有使该存储单元晶体管MT接通的正的大小，且高于读出电压Vcgr。
数据写入期间，例如对连接于与待写入的二分之一单元组件HCU连接的字线WL的配线CG施加程序电压Vpgm，对其它配线CG施加程序导通电压Vpass。程序电压Vpgm具有可从半导体102向待写入的存储单元晶体管MT的电荷蓄积层104注入电子的正的大小。程序导通电压Vpass具有抑制向接受该电压的存储单元晶体管MT写入数据的正的大小，且低于程序电压Vpgm。
数据擦除期间，例如对配线CG施加Vss(例如0V)。同时，对位线BL及源极线SL施加擦除电压Vera。擦除电压Vera具有可将待擦除数据的存储单元晶体管MT的电荷蓄积层104中的电子拉向半导体102的正的大小。
2.2.优点
第2实施方式的存储装置1支持2种类型的指令集。也就是说，存储装置1可辨识2种类型的指令集，并执行这些指令集的指示。第1类型的指令集指示向单元组件CU写入数据、从单元组件CU中读出数据、或擦除1个区块BLK的数据。第2类型的指令集指示向二分之一单元组件HCU写入数据、从二分之一单元组件HCU中读出数据、或擦除二分之一区块HBLK的数据。也就是说，第1类型的指令集是以1个区块BLK为对象，与此相对，第2类型的指令集是以二分之一区块HBLK为对象。以二分之一区块HBLK为对象的动作小于以1个区块BLK为对象的动作中的消耗电流。由此，仅以二分之一区块HBLK为对象进行动作的情况下的消耗电流小于仅支持以1个区块为对象的指令集的存储装置中的动作对象仅为二分之一区块的情况下的消耗电流。消耗电流例如为存储装置1的动作电流ICC。
另外，根据第2实施方式，因为可对每个二分之一区块HBLK指定出动作的对象，所以能够对每个二分之一区块HBLK进行管理。如果是对每一个区块BLK进行管理，那么在发生某一区块BLK中的局部不良的情况下，就需要由预先准备的备用区块替换该区块BLK整体。由此，尽管是局部不良，也需要1个区块BLK尺寸的备用区块。这种情况效率低，因为被替换的包含不良的区块的正常部分未被利用，需要较多的备用区块。根据第2实施方式，如以下所记述，在产生某一局部不良的情况下无法使用而需要被替换的范围是包含该缺陷的二分之一区块HBLK。图41表示第2实施方式的存储装置1中进行动作期间的一状态的例子。图41表示二分之一区块HBLKo_1包含不良部位，也就是坏掉的二分之一区块，通过控制行解码器11中的替换的电路而替换成某一备用冗余二分之一区块HBLKo_R3的例子。在该状态下，与第1实施方式的图23相同，指定出区块BLK_1。在此情况下，控制正常的二分之一区块HBLKe_1的区块解码器BDe_1通过区块BLK_1的指定而启动。另一方面，控制不良的二分之一区块HBLKo_1的区块解码器BDo_1不启动。取而代之，控制二分之一区块HBLKo_R3的区块解码器BDo_R3通过区块BLK_1的指定而启动。结果，区块选择信号BSSo_R3被生效，传输开关组XSGo_R3中的传输开关XSD、XSW及XSS接通。由此，成为选择二分之一区块HBLKo_R3的状态。需要被替换的单元被限制到二分之一区块HBLK。由此，能够有效率地进行替换。也就是说，能够抑制因被替换而无法被利用的区域，且准备许多备用区域。
3.第3实施方式
第3实施方式与第1实施方式的不同点在于行解码器的详细情况。
图42表示第3实施方式的存储装置1的行解码器的构成要素及构成要素的连接。图42是针对形成有1个存储器面PLN的构成要素的2个子存储器面区域SPNAu及SPNAd来示出。
如图42所示，第3实施方式与第1实施方式的不同点在于行解码器区域RDAl及RDAr的每一个中的包含在子存储器面区域SPNAd的构成要素。
行解码器区域RDAl中的包含在子存储器面区域SPNAd的部分包含n/2个区块解码器BDo。n/2个区块解码器BDo是用于奇数的区块地址BA，即区块地址BA_1、BA_3、BA_5、…、BA_n－1的区块解码器BDo_1、BDo_3、BDo_5、…、BDo_n－1。
行解码器区域RDAl中的包含在子存储器面区域SPNAd的部分包含n/2个传输开关组XSGo。n/2个传输开关组XSGo是用于奇数的区块地址BA，即区块地址BA_1、BA_3、BA_5、…、BA_n－1的传输开关组XSGo_1、XSGo_3、XSGo_5、…、XSGo_n－1。
行解码器区域RDAr中的包含在子存储器面区域SPNAd的部分包含n/2个区块解码器BDo。n/2个区块解码器BDo是用于偶数的区块地址BA，即区块地址BA_0、BA_2、BA_4、…、BA_n－2的区块解码器BDo_0、BDo_2、BDo_4、…、BDo_n－2。
行解码器区域RDAr中的包含在子存储器面区域SPNAd的部分包含n/2个传输开关组XSGo。n/2个传输开关组XSGo是用于偶数的区块地址BA，即区块地址BA_0、BA_2、BA_4、…、BA_n－2的传输开关组XSGo_0、XSGo_2、XSGo_4、…、XSGo_n－2。
通过以上配置，用于构成各区块BLK的2个二分之一区块HBLKe及HBLKo中的一个的传输开关组XSGe及区块解码器BDe配置在行解码器区域RDAl及RDAr中的一个，用于2个二分之一区块HBLKe及HBLKo中的另一个的传输开关组XSGo及区块解码器BDo配置在行解码器区域RDAl及RDAr中的另一个。
也就是说，关于各区块BLK，用于该区块BLK的区块解码器BDe及传输开关组XSGe的组、以及用于该区块BLK的区块解码器BDo及传输开关组XSGo的组位于行解码器区域RDAl及RDAr中的不同行解码器区域。另一方面，在第1实施方式(参照图22)，关于各区块BLK，用于该区块BLK的区块解码器BDe及传输开关组XSGe的组、以及用于该区块BLK的区块解码器BDo及传输开关组XSGo的组位于行解码器区域RDAl及RDAr中的同一行解码器区域。
图43表示第3实施方式的驱动器的构成要素及构成要素的连接。图43也一并示出图42所示的行解码器的构成要素。
以下，与传输开关组XSGo_1、XSGo_3、XSGo_5、…、XSGo_n－1连接的配线CG、SGD及SGS有时分别被称为配线CGl、SGDl及SGSl。与传输开关组XSGo_0、XSGo_2、XSGo_4、…、XSGo_n－2连接的配线CG、SGD及SGS有时分别被称为配线CGr、SGDr及SGSr。
如图43所示，电压产生电路14在多个配线INT上分别输出电压。图43及后续的图表示5条配线INT的例子。
驱动器15包含CG线解码电路151l及151r。CG线解码电路151l及151r是对地址信息ADD进行解码，并将来自电压产生电路14的电压中的基于解码结果的电压输出的电路。CG线解码电路151l与151r具有相同的构成要素及构成要素的连接。也就是说，需要对配线CGl、SGDl及SGSl的组与配线CGr、SGDr及SGSr的组施加共通的图案的电压。为此，设置相同CG线解码电路151l及151r。
CG线解码电路151l与多个配线INT连接，经由配线INT从电压产生电路14接收电压。CG线解码电路151l基于解码结果将来自电压产生电路14的电压施加到配线CGl、SGDl及SGSl的组。
配线CGl、SGDl及SGSl的组以及配线CGr、SGDr及SGSr的组接受实质上相同(同一)图案的电压。
CG线解码电路151r与多个配线INT连接，经由配线INT从电压产生电路14接收电压。CG线解码电路151r基于解码结果将来自电压产生电路14的电压施加到配线CGr、SGDr及SGSr的组。
图44表示第3实施方式的存储装置中进行动作期间的一状态。图44是针对形成有1个存储器面PLN的构成要素的2个子存储器面区域SPNA来示出。图44表示选择1个区块BLK的状态。图44表示指定区块地址BA_1的例子。
如图44所示，通过接收到区块地址BA_1，而启动区块解码器BDe_1及BDo_1。如上文参照图42所述，用于构成各区块BLK的2个二分之一区块HBLKe及HBLKo中的一个的传输开关组XSGe及区块解码器BDe配置在行解码器区域RDAl及RDAr中的一个，用于2个二分之一区块HBLKe及HBLKo中的另一个的传输开关组XSGo及区块解码器BDo配置在行解码器区域RDAl及RDAr中的另一个。因此，通过选择1个区块BLK，而在行解码器区域RDAl及RDAr的每一个中启动传输开关组XSG及区块解码器BD。
通过启动，区块解码器BDe_1使区块选择信号BSSe_1生效，区块解码器BDo_1使区块选择信号BSSo_1生效。其它区块选择信号BSS被否定。结果，成为选择二分之一区块HBLKe_1及HBLKo_1的状态。也就是说，成为向二分之一区块HBLKe_1传输配线CGr、SGDr及SGSr的电压，并且向二分之一区块HBLKo_1传输配线CGl、SGDl及SGSl的电压的状态。
传输开关组XSGe从配线CGr、SGDr及SGSr接受电压，传输开关组XSGo从配线CGl、SGDl及SGSl接受电压。为此，启动CG线解码电路151l及151r两者，以向配线CGl、SGDl、SGSl、CGr、SGDr及SGSr施加电压。
通过以上动作，向二分之一区块HBLKe_1及HBLKo_1两者传输实质上相同图案的电压。
根据第3实施方式，用于构成各区块BLK的2个二分之一区块HBLKe及HBLKo中的一个的传输开关组XSGe及区块解码器BDe配置在行解码器区域RDAl及RDAr中的一个，用于2个二分之一区块HBLKe及HBLKo中的另一个的传输开关组XSGo及区块解码器BDo配置在行解码器区域RDAl及RDAr中的另一个。由此，因为选择某一个区块BLK，所以可从配线CG、SGD及SGS的不同的组向构成所选择的区块BLK的2个二分之一区块HBLK传输电压。由此，配线CGl、SGDl及SGSl的组、以及配线CGr、SGDr及SGSr的组都只流过对二分之一区块HBLK的字线WL及选择栅极线SGDL、以及SGSL进行充电所需的电流。该电流的大小小于在CG线解码电路151l或151r对1个区块BLK的字线WL及选择栅极线SGDL、以及SGSL进行充电的情况下流经配线CG、SGD及SGS的电流。由此，配线CGl、SGDl及SGSl的组中产生的电压下降以及配线CGr、SGDr及SGSr中产生的电压下降小于在CG线解码电路151l或151r对1个区块BLK的字线WL及选择栅极线SGDL、以及SGSL进行充电的情况下配线CG、SGD及SGS中产生的电压下降。因此，通过第3实施方式，经由2组配线CG、SGD及SGS对1个区块BLK的字线WL及选择栅极线SGDL、以及SGSL进行充电所需的时间比仅经由1组配线CG、SGD及SGS对1个区块BLK的字线WL及选择栅极线SGDL、以及SGSL进行充电所需的时间短。
4.第4实施方式
第4实施方式与第3实施方式的不同点在于驱动器15的构成要素。
图45表示第4实施方式的驱动器的构成要素及构成要素的连接。图45也一并示出第3实施方式的图42所示的行解码器的构成要素。
驱动器15包含CG线解码电路152。CG线解码电路152与第3实施方式的CG线解码电路151l及151r相同。CG线解码电路152与多个配线INT连接，经由配线INT从电压产生电路14接受电压。CG线解码电路152与配线CGl、SGDl及SGSl的组、以及配线CGr、SGDr及SGSr的组两者连接。CG线解码电路152基于解码结果将来自电压产生电路14的电压施加到配线CGl、SGDl及SGSl的组、以及配线CGr、SGDr及SGSr的组两者。
根据第4实施方式，与第3实施方式相同，配线CGl、SGDl及SGSl的组、以及配线CGr、SGDr及SGSr的组都只流过对二分之一区块HBLK的字线WL及选择栅极线SGDL、以及SGSL进行充电所需的电流。因此，获得与第3实施方式相同的优点。
5.第5实施方式
第5实施方式与第1实施方式的不同点在于各存储器面区域PNA中的构成要素的布局。
图46及图47表示第5实施方式的存储装置的一部分的布局及若干构成要素。图46及图47表示1个存储器面区域PNA。4个存储器面区域PNA具有相同的构成。图46及图47表示z轴上坐标不同的区域。图46表示在z轴上的位置上与第1实施方式的图6所示的区域不同的区域。图47表示在z轴上的位置上与第1实施方式的图7所示的区域不同的区域。
如图46所示，行解码器区域RDAl及RDAr位于存储器面区域PNA的中央。行解码器区域RDAl与RDAr沿着x轴排列且相邻。
子存储器面区域SPNAu中的1个感测放大器区域SAA位于行解码器区域RDAl的左侧。子存储器面区域SPNAu中的另一个感测放大器区域SAA位于行解码器区域RDAr的右侧。
子存储器面区域SPNAd中的1个感测放大器区域SAA位于行解码器区域RDAl的左侧。子存储器面区域SPNAd中的另一个感测放大器区域SAA位于行解码器区域RDAr的右侧。
如图47所示，各子存储器面区域SPNA包含2个子存储单元阵列SMCA，包含与第1实施方式的子存储单元阵列SMCA被分割后的形状相当的2个子存储单元阵列SMCA。更具体来说，子存储器面区域SPNAu包含子存储单元阵列SMCAul及SMCAur。子存储单元阵列SMCAul位于子存储器面区域SPNAu的左端的区域。子存储单元阵列SMCAur位于子存储器面区域SPNAu的右端的区域。跨及子存储单元阵列SMCAul及SMCAur的组设置着第1实施方式的子存储单元阵列SMCAu中所含的构成要素。
子存储器面区域SPNAd包含子存储单元阵列SMCAdl及SMCAdr。子存储单元阵列SMCAdl位于子存储器面区域SPNAd的左端的区域。子存储单元阵列SMCAdr位于子存储器面区域SPNAd的右端的区域。跨及子存储单元阵列SMCAdl及SMCAdr的组设置着第1实施方式的子存储单元阵列SMCAd中所含的构成要素。
字线接线区域WHUAl及WHUAr跨及子存储单元阵列SMCAul与SMCAur之间的区域、及子存储单元阵列SMCAdl与SMCAdr之间的区域。
某一子存储器面区域SPNA的子存储单元阵列SMCAur与相邻的存储器面区域PNA的子存储单元阵列SMCAul的交界可由沿着yz面扩展的氧化物等的绝缘体分隔。或着，某一存储器面区域PNA的子存储单元阵列SMCAur与相邻的存储器面区域PNA的子存储单元阵列SMCAul的交界也可由如下积层体分隔，所述积层体沿着yz面扩展，并且逐一交替地排列着氧化硅的层与氮化硅的层。
同样，某一存储器面区域PNA的子存储单元阵列SMCAdr与相邻的存储器面区域PNA的子存储单元阵列SMCAdl的交界可由沿着yz面扩展的氧化物等的绝缘体分隔。或着，某一存储器面区域PNA的子存储单元阵列SMCAdr与相邻的存储器面区域PNA的子存储单元阵列SMCAdl的交界也可由如下积层体分隔，所述积层体沿着yz面扩展，并且逐一交替地排列着氧化硅的层与氮化硅的层。
图48表示第5实施方式的存储装置1的一部分的剖面构造。具体来说，图48表示图47所示的构造的沿着xz面的剖面。
图48与图27的构造相似。如图48所示，在子存储器面区域SPNA中设置着2个积层构造39。在各积层构造39中设置着存储器柱MP。包含左侧的积层构造39的右端的部分包含在字线接线区域WHUAl中。左侧的积层构造39的各导电体44在字线接线区域WHUAl中具有阶台部分，即不与另一导电体44重叠的部分。各导电体44在阶台部分与接触插塞67相接。
包含右侧的积层构造39的左端的部分包含在字线接线区域WHUAr中。右侧的积层构造39的各导电体44在字线接线区域WHUAr中具有阶台部分，即不与另一导电体44重叠的部分。各导电体44在阶台部分与接触插塞67相接。
图49表示第5实施方式的存储单元阵列中的构成要素及向构成要素分配地址的例子。图49是针对1个存储器面PLN来示出。在第5实施方式中，各二分之一区块HBLK隔着2个行解码器区域RDAl及RDAr在两侧分开设置。也就是说，如图49所示，子存储单元阵列SMCA包含四分之一区块QBLK。更具体来说，子存储单元阵列SMCAul包含四分之一区块QBLKel。子存储单元阵列SMCAur包含四分之一区块QBLKer。子存储单元阵列SMCAdl包含四分之一区块QBLKol。子存储单元阵列SMCAdr包含四分之一区块QBLKor。四分之一区块QBLK由区块BLK的四分之一构成，由二分之一区块HBLK的二分之一构成。
四分之一区块QBLKel及QBLKer构成二分之一区块HBLKe。四分之一区块QBLKol及QBLKor构成二分之一区块HBLKo。
各四分之一区块QBLK包含多个四分之一单元组件QCU。四分之一单元组件QCU包含构成单元组件CU的存储单元晶体管MT的四分之一数量的存储单元晶体管MT。由此，四分之一单元组件QCU在各存储单元晶体管MT存储1比特数据的情况下，存储1页的四分之一大小，即四分之一页数据。同样，四分之一单元组件QCU在各存储单元晶体管MT存储p比特数据的情况下，存储p个四分之一页数据。
4个四分之一区块QBLK的四分之一单元组件QCU的组被分配共通的页地址的组。也就是说，向各四分之一区块QBLK均分配页地址PGA0～PGAt。
m/4条位线BL位于各子存储单元阵列SMCA。位线BL跨及各子存储单元阵列SMCA中的四分之一区块QBLK而延伸。如果基于m为16kB的例子，那么在各四分之一区块QBLK中，m/4个，例如4kB个存储单元晶体管MT沿着位线BL的排列方向排列。四分之一区块QBLKel的存储单元晶体管MT例如分别与位线BL_0～BL_m/4－1连接。四分之一区块QBLKer的存储单元晶体管MT例如分别与位线BL_m/4～BL_m/2－1连接。四分之一区块QBLKol的存储单元晶体管MT例如分别与位线BL_m/2～BL_3m/4－1连接。四分之一区块QBLKor的存储单元晶体管MT例如分别与位线BL_3m/4～BL_m－1连接。
关于基于某一地址信息ADD的四分之一单元组件QCU的选择，与第1实施方式相同。也就是说，第5实施方式与第1实施方式的不同点在于：第1实施方式的二分之一区块HBLK跨及独立的2个区域而配置。该差异是构成要素的配置及布局的差异，至于构成要素的连接，即电路，第1实施方式与第5实施方式相同。由此，在第1实施方式中选择某一二分之一单元组件HCU的状态在第5实施方式中相当于选择与该二分之一单元组件HCU相当的2个四分之一单元组件QCU的状态。由此，在第4实施方式中，能够通过1个存储器面地址PLNA、1个区块地址BA、1个页地址PGA的指定，来选择4个子存储单元阵列SMCA各自的四分之一单元组件QCU。
图50表示第5实施方式的行解码器的构成要素及构成要素的连接。图50是针对形成有1个存储器面PLN的构成要素的2个子存储器面区域SPNAu及SPNAd来示出。
行解码器区域RDAl及RDAr中所含的构成要素与第1实施方式中的相同。
如图50所示，各传输开关组XSG与2个四分之一区块QBLK连接，向所连接的2个四分之一区块QBLK两者传输配线CG、SGD及SGS的电压的图案。也就是说，关于α为0以上n－1以下的所有实例，各传输开关组XSGe_α向1个四分之一区块QBLKel_α及1个四分之一区块QBLKer_α传输电压。关于α为0以上n－1以下的所有实例，各传输开关组XSGo_α向1个四分之一区块QBLKol_α及1个四分之一区块QBLKor_α传输电压。
图51表示在第5实施方式的存储装置1与存储器控制器2之间所收发的信号的例子。具体来说，图51表示第3类型的写入指令集及待命/忙碌信号。第3类型的写入指令集从存储器控制器2供给到存储装置1。
第3类型的写入指令集包含第3类型的写入地址输入指令SSh、地址信息ADD及写入开始指令AAh。在地址信息ADD与写入开始指令AAh之间发送写入数据Din。第3类型的写入指令集指示向四分之一单元组件QCU写入数据，也就是向4kB个存储单元晶体管MT写入四分之一页尺寸的数据，即4kB尺寸的数据。
第3类型的写入地址输入指令SSh指示写入4kB尺寸的数据，并且通知地址信息ADD跟随。
地址信息ADD指定出要被写入数据的四分之一单元组件QCU。行地址包含存储器面地址PLNA、区块地址BA及页地址PGA、子存储器面地址SPLNA。子存储器面地址SPLNA指定出子存储单元阵列SMCAul、SMCAur、SMCAdl及SMCAdr中的1个。子存储器面地址SPLNA例如具有2比特的长度。子存储器面地址SPLNA例如通过值“00”指定出子存储单元阵列SMCAul，通过值“01”指定出子存储单元阵列SMCAur，通过值“10”指定出子存储单元阵列SMCAdl，通过值“11”指定出子存储单元阵列SMCAdr。
如上文参照图18所述，形成有1个存储器面PLN的构成要素的2个子存储单元阵列MCA具有同一存储器面地址PLNA、同一区块地址BA的组及同一页地址PGA的组。因此，由地址信息ADD中的存储器面地址PLNA、区块地址BA、页地址PGA指定出4个子存储单元阵列SMCA各自的共4个四分之一单元组件QCU。然而，第3类型的写入指令集包含子存储器面地址SPLNA，子存储器面地址SPLNA指定出子存储单元阵列SMCA。因此，由子存储器面地址SPLNA仅指定出4个四分之一单元组件QCU中的由子存储器面地址SPLNA指定的子存储单元阵列SMCA中的1个四分之一单元组件QCU。
4kB尺寸的写入数据Din跨及数十个循环传送。
存储装置1当接收到写入开始指令AAh时，向所指定的四分之一单元组件QCU写入4kB的数据，即尺寸小于接收到第2类型的写入指令集的情况下的数据尺寸的数据。数据写入期间，存储装置1输出表示忙碌的低电平的待命/忙碌信号RB。忙碌的信号例如跨及期间TP3输出。期间TP3比接收到第2类型的写入指令集时的忙碌的期间TP2短。期间TP3与期间TP2的差小于期间TP2与接收到第1类型的写入指令集时的忙碌期间TP1的差。
图52表示在第5实施方式的存储装置1与存储器控制器2之间所收发的信号的例子。具体来说，图52表示第3类型的读出指令集及待命/忙碌信号。第3类型的读出指令集从存储器控制器2供给到存储装置1。
第3类型的读出指令集包含第3类型的读出地址输入指令TTh、地址信息ADD及读出开始指令BBh。第3类型的读出指令集指示从四分之一单元组件QCU中读出数据，也就是从4kB个存储单元晶体管MT中读出四分之一页尺寸的数据，即4kB尺寸的数据。
第3类型的读出地址输入指令TTh指示读出4kB尺寸的数据，并且通知地址信息ADD跟随。
地址信息ADD指定出数据要被读出的四分之一单元组件QCU。行地址包含存储器面地址PLNA、区块地址BA及页地址PGA。行地址还包含子存储器面地址SPLNA。
由存储器面地址PLNA、区块地址BA、页地址PGA及子存储器面地址SPLNA仅指定出4个四分之一单元组件QCU中的由子存储器面地址SPLNA指定的子存储单元阵列SMCA中的1个四分之一单元组件QCU。
存储装置1当接收到读出开始指令BBh时，从所指定的四分之一单元组件QCU中读出4kB尺寸的数据。数据读出期间，存储装置1输出表示忙碌的低电平的待命/忙碌信号RB。忙碌的信号例如跨及期间TR2输出。期间TR3比接收到第2类型的读出指令集时的忙碌的期间TR2短。期间TR3与期间TR2的差小于期间TR2与接收到第1类型的读出指令集时的忙碌期间TR1的差。
通过所接收的行地址选择1个四分之一单元组件QCU。然后，从所指定的四分之一单元组件QCU中读出四分之一页尺寸的数据，即尺寸小于接收到第2类型的读出指令集的情况下的数据尺寸的数据。
当数据读出完成时，存储器控制器2向存储装置1反复供给被生效的信号RE。存储装置1基于信号RE的接收向存储器控制器2输出所读出的4kB尺寸的数据Dout。
图53表示第5实施方式的存储装置中进行动作期间的一状态。图53是针对形成有1个存储器面PLN的构成要素的2个子存储器面区域SPNA来示出。图53表示选择1个区块BLK的状态。图53表示指定区块地址BA_1的例子。
如图53所示，通过接收到区块地址BA_1，而启动区块解码器BDe_1及区块解码器BDo_1。与第3实施方式相同，用于构成各区块BLK的2个二分之一区块HBLKe及HBLKo中的一个的传输开关组XSGe及区块解码器BDe配置在行解码器区域RDAl及RDAr中的一个，用于2个二分之一区块HBLKe及HBLKo中的另一个的传输开关组XSGo及区块解码器BDo配置在行解码器区域RDAl及RDAr中的另一个。因此，通过选择1个区块BLK，而在行解码器区域RDAl及RDAr的每一个中启动传输开关组XSG及区块解码器BD的组。
通过启动，区块解码器BDe_1使区块选择信号BSSe_1生效，区块解码器BDo_1使区块选择信号BSSo_1生效。其它区块选择信号BSS被否定。结果，成为选择四分之一区块QBLKel_1、QBLKer_1、QBLKol_1及QBLKor_1的状态。也就是说，成为向四分之一区块QBLKol_1及QBLKor_1传输配线CGl、SGDl及SGSl的电压，并且向四分之一区块QBLKel_1及QBLKer_1传输配线CGr、SGDr及SGSr的电压的状态。由此，向四分之一区块QBLKel_1、QBLKer_1、QBLKol_1及QBLKor_1全部传输实质上相同图案的电压。
根据第5实施方式，基于行解码器区域RDAl及RDAr位于存储器面区域PNA的中央，子存储单元阵列SMCA包含位于行解码器区域RDAl及RDAr的两侧的独立的部分。然而，各传输开关组XSG与2个四分之一区块QBLK两者连接，可向所连接的2个四分之一区块QBLK两者传输配线CG、SGD及SGS的电压的图案。因此，能够通过选择1个区块BLK，向4个四分之一区块QBLK全部传输实质上相同图案的电压。由此，即使在行解码器区域RDAl及RDAr位于存储器面区域PNA的中央的情况下，也获得与第1实施方式相同的优点。
6.变化例等
以上的记述涉及存储单元晶体管MT存储1比特数据，由此向1个单元组件分配1个页地址PGA的例子。向1个单元组件CU分配多个页地址的实例也与向1个单元组件CU分配1个页地址PGA的实例相同。也就是说，与图19相同，指定区块地址BA_0，进而指定页地址PGA_1。通过这样的指定，在二分之一区块HBLKe_1及HBLK_o1两者中，选择与相同字线地址WLA的字线WL连接的二分之一单元组件HCU。进而，指定出由所选择的二分之一单元组件HCU提供的多个页中的基于页地址PGA_1的1个。
虽对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能够以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书中所记载的发明及其同等的范围内。

Claims (20)

1.一种存储装置，具备：
第1导电体，沿着第1轴及第2轴扩展；
第1存储器柱，设置在所述第1导电体的内部，包含第1半导体及所述第1半导体周围的电荷蓄积层；
第2导电体，沿着所述第2轴延伸，与所述第1存储器柱相接；
第3导电体，沿着所述第1轴及所述第2轴扩展，且沿着所述第2轴与所述第1导电体留有间隔地排列；
第2存储器柱，设置在所述第3导电体的内部，包含第2半导体及所述第2半导体周围的电荷蓄积层；
第4导电体，沿着所述第2轴延伸，与所述第2存储器柱相接；及
第5导电体，沿着所述第2轴延伸，与所述第1存储器柱及所述第2存储器柱连接。
2.根据权利要求1所述的存储装置，还具备第3半导体，所述第3半导体与所述第1半导体及所述第2半导体相接，且与所述第5导电体相接，包含杂质。
3.根据权利要求1所述的存储装置，其中
所述第2导电体与第1感测放大器电路连接，
所述第4导电体与第2感测放大器电路连接。
4.根据权利要求3所述的存储装置，其中所述第1感测放大器电路及所述第2感测放大器电路位于所述第1导电体及所述第3导电体的沿着与所述第1轴及所述第2轴相交的第3轴的下方。
5.根据权利要求1所述的存储装置，还具备：
第1垫；及
第1晶体管，与所述第5导电体连接；且
所述第1垫、所述第3导电体、所述第1导电体、所述第1晶体管依序沿着所述第2轴排列。
6.根据权利要求1所述的存储装置，还具备：
衬底；
第2晶体管，位于所述衬底上；
第6导电体，与所述第2晶体管连接，具有倒锥形；及
第7导电体，设置在所述第6导电体上，具有锥形。
7.根据权利要求1所述的存储装置，还具备：
衬底；
第2晶体管，设置在所述衬底上，位于所述衬底与所述第1导电体之间；
第8导电体，位于所述第1存储器柱的沿着第3轴的上方，与所述第1存储器柱连接，所述第3轴与所述第1轴及所述第2轴相交；及
第9导电体，连接于所述第2晶体管及所述第8导电体，沿着所述第3轴延伸。
8.根据权利要求1所述的存储装置，还具备第10导电体，所述第10导电体沿着所述第2轴延伸，与所述第5导电体沿着所述第1轴排列，具有向外部露出的部分。
9.根据权利要求1所述的存储装置，还具备：
第11导电体，与所述第1导电体沿着所述第1轴排列，且沿着所述第1轴及所述第2轴扩展；
第3存储器柱，设置在所述第11导电体的内部，包含第3半导体及所述第3半导体周围的电荷蓄积层，与所述第5导电体连接；
第12导电体，位于所述第1导电体的沿着与所述第1轴及所述第2轴相交的第3轴的上方，与所述第1导电体连接，沿着所述第3轴延伸；及
第13导电体，位于所述第11导电体的沿着所述第3轴的上方，与所述第11导电体连接，沿着所述第3轴延伸。
10.根据权利要求9所述的存储装置，还具备：
第1开关，具有与所述第1导电体连接的第1端及与第1配线连接的第2端；
第1解码器，经由第2配线与所述第1开关的控制端子连接；
第2开关，具有与所述第3导电体连接的第3端及与所述第1配线连接的第4端；以及
第2解码器，经由第3配线与所述第2开关的控制端子连接；且
在所述第2配线上的信号被否定并且所述第3配线上的信号被生效的期间，对所述第3导电体施加第1电压。
11.根据权利要求1所述的存储装置，还具备第1绝缘体，所述第1绝缘体位于所述第1导电体与所述第3导电体之间且所述第2导电体与所述第4导电体对向的区域的上方。
12.根据权利要求11所述的存储装置，还具备第4半导体，所述第4半导体与所述第1存储器柱及所述第2存储器柱连接且包含杂质，
所述第1绝缘体局部位于所述第4半导体中。
13.根据权利要求1所述的存储装置，还具备：
第1开关，具有与所述第1导电体连接的第1端及与第1配线连接的第2端；
第1解码器，经由第2配线与所述第1开关的控制端子连接；
第2开关，具有与所述第3导电体连接的第3端及与所述第1配线连接的第4端；以及
第2解码器，经由第3配线与所述第2开关的控制端子连接。
14.根据权利要求13所述的存储装置，其中在所述第2配线上的信号被生效的期间，所述第3配线上的信号被生效。
15.根据权利要求13所述的存储装置，其中
基于第1指令的接收，在所述第2配线上的信号被生效的期间，所述第3配线上的信号被生效，
基于第2指令的接收，跨及所述第2配线上的信号被否定的期间，所述第3配线上的信号被生效。
16.根据权利要求13所述的存储装置，还具备：
第13导电体，沿着所述第1轴及所述第2轴扩展；
第4存储器柱，设置在所述第13导电体的内部，包含第4半导体及所述第4半导体周围的电荷蓄积层；
第3开关，具有与所述第13导电体连接的第5端及与所述第1配线连接的第6端；以及
第3解码器，经由第4配线与所述第3开关的控制端子连接；且
基于指示所述第2配线上的信号及所述第3配线上的信号的生效的第1指令的接收，所述第2配线上的信号及所述第4配线上的信号被生效。
17.根据权利要求1所述的存储装置，还具备：
第1开关，具有与所述第1导电体连接的第1端及与第4解码器连接的第2端；以及
第2开关，具有与所述第3导电体连接的第3端及与第5解码器连接的第4端。
18.根据权利要求1所述的存储装置，还具备：
第1开关，具有与所述第1导电体连接的第1端及与第6解码器连接的第2端；以及
第2开关，具有与所述第3导电体连接的第3端及与所述第6解码器连接的第4端。
19.根据权利要求1所述的存储装置，还具备构成如下的控制器，即，当所述存储装置接收到第3指令时，读出基于所述第1存储器柱的所述电荷蓄积层中的电荷的数据，而不读出基于所述第2存储器柱的所述电荷蓄积层中的电荷的数据。
20.根据权利要求1所述的存储装置，还具备构成如下的控制器，即，当所述存储装置接收到第4指令时，擦除基于所述第1存储器柱的所述电荷蓄积层中的电荷的数据，而不擦除基于所述第2存储器柱的所述电荷蓄积层中的电荷的数据。
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