JP2023141219A - 記憶装置 - Google Patents

Abstract

【課題】 高速で動作できる記憶装置を提供する。【解決手段】 一実施形態による記憶装置は、第１導電体と、第１メモリピラーと、第２導電体と、第３導電体と、第２メモリピラーと、第４導電体と、第５導電体と、を含む。第１導電体は、第１軸及び第２軸に沿って広がる。第１メモリピラーは、第１導電体の内部に設けられ、第１半導体及び第１半導体の周囲の電荷蓄積層を含む。第２導電体は、第２軸に沿って延び、第１メモリピラーと接する。第３導電体は、第１軸及び第２軸に沿って広がり、第２軸に沿って第１導電体と間隔を有して並ぶ。第２メモリピラーは、第３導電体の内部に設けられ、第２半導体及び第２半導体の周囲の電荷蓄積層を含む。第４導電体は、第２軸に沿って延び、第２メモリピラーと接する。第５導電体は、第２軸に沿って延び、第１メモリピラー及び第２メモリピラーと接続されている。【選択図】 図１２

Description

実施形態は、概して記憶装置に関する。

三次元に配列されたメモリセルを含んだ記憶装置が知られている。記憶装置は、高速で動作することを要求される。

特開２０２１－６４７３１号公報

高速で動作できる記憶装置を提供しようとするものである。

一実施形態による記憶装置は、第１導電体と、第１メモリピラーと、第２導電体と、第３導電体と、第２メモリピラーと、第４導電体と、第５導電体と、を含む。上記第１導電体は、第１軸及び第２軸に沿って広がる。上記第１メモリピラーは、上記第１導電体の内部に設けられ、第１半導体及び上記第１半導体の周囲の電荷蓄積層を含む。上記第２導電体は、上記第２軸に沿って延び、上記第１メモリピラーと接する。上記第３導電体は、第１軸及び第２軸に沿って広がり、上記第２軸に沿って上記第１導電体と間隔を有して並ぶ。上記第２メモリピラーは、上記第３導電体の内部に設けられ、第２半導体及び上記第２半導体の周囲の電荷蓄積層を含む。上記第４導電体は、上記第２軸に沿って延び、上記第２メモリピラーと接する。上記第５導電体は、上記第２軸に沿って延び、上記第１メモリピラー及び上記第２メモリピラーと接続されている。

第１実施形態の記憶装置の構成要素及び構成要素の接続の例を示す図。 第１実施形態の記憶装置の或る１つのブロックの構成要素及び構成要素の接続を示す図。 第１実施形態の記憶装置のドライバの構成要素を示す図。 第１実施形態の記憶装置のセンスアンプの構成要素及び構成要素の接続を示す図。 第１実施形態の記憶装置のレイアウトを示す図。 第１実施形態の記憶装置の一部のレイアウト及びいくつかの構成要素を示す図。 第１実施形態の記憶装置の一部のレイアウト及びいくつかの構成要素を示す図。 第１実施形態の記憶装置の一部のレイアウト及びいくつかの構成要素を示す図。 第１実施形態の記憶装置の一部のレイアウト及びいくつかの構成要素を示す図。 第１実施形態の記憶装置の一部のレイアウト及びいくつかの構成要素を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の平面レイアウトの例を示す図。 第１実施形態の記憶装置の一部の断面の構造を示す図。 第１実施形態の記憶装置の一部の断面の構造を示す図。 第１実施形態の記憶装置の一部の断面の構造を示す図。 第１実施形態の記憶装置の一部の断面の詳細な構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの断面の構造を示す図。 第１実施形態の記憶装置の構成要素及び構成要素へのアドレスの割当ての例を示す図。 第１実施形態の記憶装置のメモリセルアレイ中の構成要素及び構成要素へのアドレスの割当ての例を示す図。 第１実施形態の記憶装置のメモリセルアレイでの構成要素の選択の例を示す図。 第１実施形態の記憶装置のロウデコーダの構成要素及び構成要素の接続を示す図。 第１実施形態の記憶装置のロウデコーダの構成要素及び構成要素の接続をより詳細に示す図。 第１実施形態の記憶装置のロウデコーダの構成要素及び構成要素の接続を示す図。 第１実施形態の記憶装置での動作の間の一状態を示す図。 第１実施形態の第１変形例の記憶装置の断面の構造を示す図。 第１実施形態の第２変形例の記憶装置の断面の構造を示す図。 第１実施形態の第３変形例の記憶装置の断面の構造を示す図。 第１実施形態の第３変形例の記憶装置の断面の構造を示す図。 第１実施形態の第４変形例の記憶装置の一部のレイアウト及びいくつかの構成要素を示す図。 第１実施形態の第４変形例の記憶装置の断面の構造を示す図。 第１実施形態の第５変形例の記憶装置の一部のレイアウト及びいくつかの構成要素を示す図。 第１実施形態の第５変形例の記憶装置の断面の構造を示す図。 第１実施形態の第６変形例の記憶装置の一部のレイアウト及びいくつかの構成要素を示す図。 第１実施形態の第６変形例の記憶装置の断面構造を示す図。 第２実施形態の記憶装置とメモリコントローラとの間で送受信される信号の例を示す図。 第２実施形態の記憶装置とメモリコントローラとの間で送受信される信号の例を示す図。 第２実施形態の記憶装置とメモリコントローラとの間で送受信される信号の例を示す図。 第２実施形態の記憶装置とメモリコントローラとの間で送受信される信号の例を示す図。 第２実施形態の記憶装置とメモリコントローラとの間で送受信される信号の例を示す図。 第２実施形態の記憶装置とメモリコントローラとの間で送受信される信号の例を示す図。 第２実施形態の記憶装置での動作の間の一状態を示す図。 第２実施形態の記憶装置での動作の間の一状態を示す図。 第３実施形態の記憶装置のロウデコーダの構成要素及び構成要素の接続を示す図。 第３実施形態の記憶装置のドライバの構成要素及び構成要素の接続を示す図。 第３実施形態の記憶装置での動作の間の一状態を示す図。 第４実施形態の記憶装置のドライバの構成要素及び構成要素の接続を示す図。 第５実施形態の記憶装置の一部のレイアウト及びいくつかの構成要素を示す図。 第５実施形態の記憶装置の一部のレイアウト及びいくつかの構成要素を示す図。 第５実施形態の記憶装置の一部の断面の構造を示す図。 第５実施形態の記憶装置のメモリセルアレイ中の構成要素及び構成要素へのアドレスの割当ての例を示す図。 第５実施形態の記憶装置のロウデコーダの構成要素及び構成要素の接続を示す図。 第５実施形態の記憶装置とメモリコントローラとの間で送受信される信号の例を示す図。 第５実施形態の記憶装置とメモリコントローラとの間で送受信される信号の例を示す図。 第５実施形態の記憶装置での動作の間の一状態を示す図。

以下の記述において、或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。よって、或る実施形態についての記述は、先行する実施形態についての記述と同じ内容を、必要な場合を除いて、原則、含まない。或る実施形態中又は相違する実施形態に亘って略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。

図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。

本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは一時的に導電性となる要素を介して第２要素に接続されていることを含む。

以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。図の縦軸のプラス方向は上側、マイナス方向は下側と称される場合がある。図の横軸のプラス方向は右側、マイナス方向は左側と称される場合がある。

１．第１実施形態
１．１．構成（構造）
１．１．１．記憶装置
図１は、第１実施形態の記憶装置１の構成要素及び構成要素の接続の例を示す。図１はまた、記憶装置１を制御するメモリコントローラ２も示す。

記憶装置１は、ＮＡＮＤインターフェースに基づく配線によって、メモリコントローラ２と接続されている。ＮＡＮＤインターフェースに基づく配線は、複数の制御信号及び８ビットの幅の入出力信号ＤＱを伝送する。制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、ＤＱＳ、￣ＤＱＳ、及びレディー・ビジー信号ＲＢを含む。符号「￣」は、反転論理を示す。記憶装置１は、入出力信号ＤＱを受け取り、入出力信号ＤＱを送信する。入出力信号ＤＱは、コマンド（ＣＭＤ）、データ（ＤＡＴ）、及びアドレス情報（ＡＤＤ）を含む。

信号￣ＣＥは記憶装置１をイネーブルにする。信号ＣＬＥは、入出力信号ＤＱによるコマンドの送信を記憶装置１に通知する。信号ＡＬＥは、入出力信号ＤＱによるアドレス情報の送信を記憶装置１に通知する。信号￣ＷＥは、入出力信号ＤＱの取り込みを記憶装置１に指示する。信号￣ＲＥは、入出力信号ＤＱの出力を記憶装置１に指示する。レディー・ビジー信号ＲＢは、記憶装置１がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。記憶装置１は、レディー状態にあると、コマンドを受け付け、ビジー状態にあると、コマンドを受け付けない。

記憶装置１は、例えば、１つのチップとして構成される。記憶装置１は、複数のプレーンＰＬＮ、例えば４つのプレーンＰＬＮ＿０、ＰＬＮ＿１、ＰＬＮ＿２、及びＰＬＮ＿３、レジスタ１２、シーケンサ１３、電圧生成回路１４、並びにドライバ１５等の構成要素を含む。

各プレーンＰＬＮは、複数の構成要素の集合である。プレーンＰＬＮは、データの書込み及びデータ読出しの対象の単位（メモリ領域）である。プレーンＰＬＮ＿０～ＰＬＮ＿３は、互いに独立して動作することが可能である。プレーンＰＬＮ＿０～ＰＬＮ＿３は、並列に動作することも可能である。換言すれば、記憶装置１は、互いに独立して制御されることが可能な複数のメモリ領域を有する。各プレーンＰＬＮは、同じ構成要素の組を含み、メモリセルアレイ１０、ロウデコーダ１１、及びセンスアンプ１７を含む。

レジスタ１２は、記憶装置１によって受け取られたコマンドＣＭＤ及びアドレス情報ＡＤＤを保持する回路である。コマンドＣＭＤは、記憶装置１にデータ読出し、データ書込み、及びデータ消去を含む種々の動作を指示する。アドレス情報ＡＤＤは、データ読出し、データ書込み、及びデータ消去の対象を指定する。アドレス情報ＡＤＤは、例えば、プレーンアドレス、ブロックアドレス、ページアドレス、及びカラムアドレスを含む。プレーンアドレスは、１つのプレーンＰＬＮを指定する。ブロックアドレスは、１つの後述のブロックＢＬＫを指定する。ページアドレスは、１つの後述のストリングユニットＳＵ、１つの後述のワード線ＷＬ、及び１つの後述のページを指定する。ページアドレスは、相違する部分において、ストリングユニットＳＵ、ワード線ＷＬ、及びページを指定する。ページアドレスのうちのワード線ＷＬを指定する部分は、ワード線アドレスと称される。カラムアドレスは、後述の１つのビット線ＢＬを指定する。

シーケンサ１３は、記憶装置１全体の動作を制御する回路である。シーケンサ１３は、レジスタ１２から受け取られたコマンドＣＭＤに基づいて、電圧生成回路１４、ロウデコーダ１１、及びセンスアンプ１７を制御して、データ読出し、データ書込み、データ消去を含む種々の動作を実行する。

電圧生成回路１４は、複数の相違する大きさの電圧を生成する回路である。電圧生成回路１４は、記憶装置１の外部から電源電圧を受け取り、電源電圧から複数の電圧を生成する。生成された電圧は、メモリセルアレイ１０及びドライバ１５等の構成要素に供給される。

ドライバ１５は、記憶装置１の動作に必要な種々の電圧を幾つかの構成要素に印加する回路である。ドライバ１５は、電圧生成回路１４から、複数の電圧を受け取り、複数の電圧のうちの選択されたものを１以上のロウデコーダ１１に供給する。

各プレーンＰＬＮのメモリセルアレイ１０は、配列されたメモリセルの集合である。メモリセルアレイ１０は、ｎ個のブロックＢＬＫ、すなわち、ＢＬＫ＿０、ＢＬＫ＿１、…ＢＬＫ＿ｎ－１を含む。各ブロックＢＬＫは、複数のメモリセルトランジスタＭＴ（図示せず）を含む。メモリセルアレイ１０には、ワード線ＷＬ（図示せず）及びビット線ＢＬ（図示せず）も位置する。

ロウデコーダ１１は、ブロックＢＬＫを選択するための回路である。各プレーンＰＬＮのロウデコーダ１１は、このロウデコーダ１１が含まれるプレーンＰＬＮでの動作のために機能する。ロウデコーダ１１は、レジスタ１２から受け取られたブロックアドレスに基づいて選択された１つのブロックＢＬＫにドライバ１５から供給される電圧を転送する。

センスアンプ１７は、メモリセルトランジスタＭＴに記憶されているデータに基づく信号を出力する回路である。各プレーンＰＬＮのセンスアンプ１７は、このメモリセルアレイ１０が含まれるプレーンＰＬＮでの動作のために機能する。センスアンプ１７は、メモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいて読出しデータを生成し、又は、書込みデータをメモリセルトランジスタＭＴに転送する。

１．１．２．メモリセルアレイ
図２は、第１実施形態の１つのブロックＢＬＫ＿０の構成要素及び構成要素の接続を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、図２に示される構成要素及び接続を含む。

１つのブロックＢＬＫは、複数のストリングユニットＳＵ、例えば４つのストリングユニットＳＵ＿０～ＳＵ＿３を含む。

ｍ本のビット線ＢＬ＿０～ＢＬ＿ｍ－１の各々は、各ブロックＢＬＫにおいて、ストリングユニットＳＵ＿０～ＳＵ＿３の各々からの１つのＮＡＮＤストリングＮＳと接続されている。ｍは正の整数であり、例えば、１６ｋＢ、すなわち、１６×１０２４×８である。以下の記述は、この例に基づいく。

各ＮＡＮＤストリングＮＳは、１つの選択ゲートトランジスタＳＴ、複数のメモリセルトランジスタＭＴ、例えば、８つのメモリセルトランジスタＭＴ０～ＭＴ７、及び１つの選択ゲートトランジスタＤＴを含む。メモリセルトランジスタＭＴは、制御ゲート電極、及び周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に記憶する素子である。トランジスタＳＴ、ＭＴ、及びＤＴは、この順で、ソース線ＳＬと１つのビット線ＢＬとの間に直列に接続されている。

相違する複数のビット線ＢＬとそれぞれ接続された複数のＮＡＮＤストリングＮＳは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲート電極は、ワード線ＷＬ０～ＷＬ７とそれぞれ接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。各セルユニットＣＵは、１又は複数のページのデータを記憶する。或るセルユニットＣＵの各メモリセルトランジスタＭＴが１ビットのデータを記憶する場合、このセルユニットＣＵは１ページのデータを記憶している。同様に、或るセルユニットＣＵの各メモリセルトランジスタＭＴがｐビットのデータを記憶する場合、このセルユニットＣＵはｐページのデータを記憶している。ここで、ｐは２以上の整数である。以下の記述は、理解の促進のために、各メモリセルトランジスタＭＴが１ビットのデータを記憶している例に基づく。よって、１つのセルユニットＣＵは、１つのページアドレスのみを割り当てられている。

ビット線の数ｍが１６ｋＢである例に基づくと、１ページの大きさは、１６ｋＢである。

各ブロックＢＬＫにおいて、いずれのストリングユニットＳＵのメモリセルトランジスタＭＴ０～ＭＴ７も、それぞれ、ワード線ＷＬ０～ＷＬ７に接続されている。

選択ゲートトランジスタＤＴ０～ＤＴ３はストリングユニットＳＵ＿０～ＳＵ＿３にそれぞれ属する。図２において、ＤＴ２、ＤＴ３は図示されていない。ストリングユニットＳＵ＿０の複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ０のゲートは選択ゲート線ＳＧＤＬ０に接続されている。同様に、ストリングユニットＳＵ＿１、ＳＵ＿２、及びＳＵ＿３のそれぞれの複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ１、ＤＴ２、及びＤＴ３のゲートは選択ゲート線ＳＧＤＬ１、ＳＧＤＬ２、及びＳＧＤＬ３に接続されている。

選択ゲートトランジスタＳＴのゲートは選択ゲート線ＳＧＳＬに接続されている。

１．１．３．ドライバ
図３は、第１実施形態の記憶装置１のドライバ１５の構成要素を示す。図３に示されるように、ドライバ１５は、ソース線ドライバＳＬＤを含む。ソース線ドライバＳＬＤは、ｎ型のＭＯＳＦＥＴ Ｔｒ１を含む。トランジスタＴｒ１は、一端において、電圧生成回路１４と接続されている。トランジスタＴｒ１は、他端において、ソース線ＳＬ、すなわちソース線ＳＬの一部として機能する導電体と接続されている。トランジスタＴｒ１は、ゲートにおいて、制御信号Ｓ１を受け取る。トランジスタＴｒ１は、制御信号Ｓ１を、例えば、シーケンサ１３又はドライバ１５中のソース線ドライバＳＬＤ以外の構成要素から受け取る。

１．１．４．センスアンプ
図４は、第１実施形態の記憶装置１のセンスアンプの構成要素及び構成要素の接続を示す。図４に示されるように、センスアンプ１７は、複数のセンスアンプ回路ＳＡＣを含む。センスアンプ１７は、ｍ個のセンスアンプ回路ＳＡＣ、すなわち、ビット線ＢＬの数と同じ数のセンスアンプ回路ＳＡＣを含む。各センスアンプ回路ＳＡＣは、１つのビット線ＢＬと接続されている。すなわち、各ビット線ＢＬに１つのセンスアンプ回路ＳＡＣが接続されている。

センスアンプ回路ＳＡＣは、自身が接続されているビット線ＢＬの電圧に基づく信号を出力する回路である。データの読出しの間、ビット線ＢＬに、データ読出しの対象のメモリセルトランジスタＭＴが接続され、ビット線ＢＬに、自身が接続されたメモリセルトランジスタＭＴが記憶しているデータに基づく電圧が生じる。センスアンプ回路ＳＡＣは、このビット線ＢＬ上の電圧に基づく信号を出力する。出力される信号は、データ読出し対象のメモリセルトランジスタＭＴが記憶しているデータを表す。

１．１．５．記憶装置のレイアウト
図５は、第１実施形態の記憶装置のレイアウトを示す。後述のように、記憶装置１はｚ軸に沿って並ぶ複数の層を含む。これらの後述されるいくつかの層のレイアウトも、図５を参照して記述される領域に基づく。

図５に示されるように、記憶装置１は、ｘｙ面に広がる。記憶装置１は、ｘｙ面に沿って、四辺形状を有する。記憶装置１は、ｙ軸に沿って対向する２つの辺、及びｘ軸に沿って並ぶ２つの辺を有する。ｙ軸に沿って対向する２つの辺のうちの下側の辺は下辺ＤＳと称され、上側の辺は、上辺ＵＳと称される。

記憶装置１は、下辺ＤＳに沿って、パッド領域ＰＰＡを有する。パッド領域ＰＰＡは、ｚ軸上の或る座標に位置する層において、後述のパッドＥＰＤを含む領域である。

記憶装置１は、パッド領域ＰＰＡと上辺ＵＳとの間において、複数のプレーン領域ＰＮＡ、例として、４つのプレーン領域ＰＮＡを含む。プレーン領域ＰＮＡは、ｘ軸に沿って並ぶ。各プレーン領域ＰＮＡは、実質的に同じ寸法を有する。本明細書及び特許請求の範囲において、「実質的に同じ」は、同じであることを意図されているものの不可避な理由によって生じる誤差を許容することを意味する。

各プレーン領域ＰＮＡは、２つのサブプレーン領域ＳＰＮＡからなる。サブプレーン領域ＳＰＮＡは、各プレーン領域ＰＮＡにおいて、２つのサブプレーン領域ＳＰＮＡは、ｙ軸に沿って並ぶ。ｙ軸に沿って並ぶ２つのサブプレーン領域ＳＰＮＡのうちのｙ軸に沿って上側及び下側に位置するものは、それぞれ、サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄと称される場合がある。

記憶装置１の上辺ＵＳと、プレーン領域ＰＮＡの組の上端との間には、上端領域ＵＥＡが位置する。

各プレーン領域ＰＮＡに、プレーンＰＬＮ＿０～ＰＬＮ＿３のうちの１つのプレーンＰＬＮの構成要素が形成されており、すなわち、メモリセルアレイ１０、ロウデコーダ１１、及びセンスアンプ１７が形成されている。或るプレーン領域ＰＮＡに形成されるメモリセルアレイ１０、ロウデコーダ１１、及びセンスアンプ１７は、それぞれ、「プレーン領域ＰＮＡに対応するメモリセルアレイ１０」、「プレーン領域ＰＮＡに対応するロウデコーダ１１」、及び「プレーン領域ＰＮＡに対応するセンスアンプ１７」と称される場合がある。

図６乃至図１０は、第１実施形態の記憶装置の一部のレイアウト及びいくつかの構成要素を示す。図６乃至図１０は、１つのプレーン領域ＰＮＡを示す。４つのプレーン領域ＰＮＡは、同じ構成を有する。図６乃至図１０は、ｚ軸上で相違する座標の領域を示す。図６乃至図１０の各々は、当該図によって示される領域とｚ軸上で相違する座標の領域に位置する構成要素を破線を使用して示す場合がある。図６は、図６～図１０に示される領域のうちでｚ軸に沿って最も下の領域を示し、後述の半導体基板の表面を含む領域を示す。図７は、図６に示される領域よりもｚ軸上で上方の領域を示す。図８は、図７に示される領域よりもｚ軸上で上方の領域を示す。図９は、図６に示される領域よりもｚ軸に沿って上方且つ図７に示される領域よりもｚ軸に沿って下方の領域を示す。図１０は、図９に示される領域よりもｚ軸に沿って上方且つ図７に示される領域よりもｚ軸に沿って下方の領域を示す。

図６に示されるように、プレーン領域ＰＮＡは、左端を含む部分及び右端を含む部分において、ロウデコーダ領域ＲＤＡを含む。左側及び右側のロウデコーダ領域ＲＤＡは、それぞれ、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒと称される場合がある。ロウデコーダ領域ＲＤＡは、ロウデコーダ１１が形成される領域である。

プレーン領域ＰＮＡは、センスアンプ領域ＳＡＡを含む。センスアンプ領域ＳＡＡは、このセンスアンプ領域ＳＡＡが属するプレーン領域ＰＮＡに対応する対応するセンスアンプ１７の構成要素を有する。センスアンプ領域ＳＡＡは、例えば、１つのプレーン領域ＰＮＡ中の２つのサブプレーン領域ＳＰＮＡの境界に面する。

サブプレーン領域ＳＰＮＡｕは、ソース線ドライバ領域ＳＤＲＡを含む。ソース線ドライバ領域ＳＤＲＡは、サブプレーン領域ＳＰＮＡｕの上端に沿い、ｘ軸に沿って延びている。ソース線ドライバ領域ＳＤＲＡには、ソース線ドライバＳＬＤが設けられている。ソース線ドライバ領域ＳＤＲＡには、コンタクトプラグＣＰ５が設けられている。コンタクトプラグＣＰ５は、下面において、導電体を介してソース線ドライバＳＬＤに接続されている。

図７に示されるように、各サブプレーン領域ＳＰＮＡは、サブメモリセルアレイＳＭＣＡを含む。サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄに含まれるサブメモリセルアレイＳＭＣＡは、それぞれ、サブメモリセルアレイＳＭＣＡｕ及びＳＭＣＡｄと称される場合がある。１つのプレーン領域ＰＮＡを構成する２つのサブプレーン領域ＳＰＮＡ中のサブメモリセルアレイＳＭＣＡには、このプレーン領域ＰＮＡに対応するメモリセルアレイ１０の構成要素が設けられている。

プレーン領域ＰＮＡは、左端を含む部分及び右端を含む部分において、ワード線フックアップ領域ＷＨＵＡを含む。左側及び右側のワード線フックアップ領域ＷＨＵＡは、それぞれ、ワード線フックアップ領域ＷＨＵＡｌ及びＷＨＵＡｒと称される場合がある。ワード線フックアップ領域ＷＨＵＡは、ワード線ＷＬとして機能する後述の導電体４４にコンタクトプラグが接する領域である。ワード線フックアップ領域ＷＨＵＡｌ及びＷＨＵＡｒは、ｙ軸に沿って延びる。例えば、ワード線フックアップ領域ＷＨＵＡｌ及びＷＨＵＡｒの幅（ｘ軸に沿った寸法）は、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの幅（ｘ軸に沿った寸法）より小さい。

図８に示されるように、サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄにおいて、複数の導電体ＣＤ１及びＣＤ２が設けられている。導電体ＣＤ１及びＣＤ２は、ｙ軸に沿って延びる。導電体ＣＤ１及びＣＤ２は、１つずつ交互にｘ軸に沿って並ぶ。

導電体ＣＤ１は、サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄに亘って連続している。導電体ＣＤ１は、ソース線ＳＬの一部として機能する。導電体ＣＤ１の一端は、上端領域ＵＥＡ中に位置する。導電体ＣＤ１は、上端領域ＵＥＡにおいて、導電体を介して導電性の貼合パッドＰＤ２と接続されている。

導電体ＣＤ２の一端は、パッド領域ＰＰＡ中に位置する。導電体ＣＤ２のうちのパッド領域ＰＰＡ中の部分は、パッドＥＰＤとして機能する。パッドＥＰＤは、記憶装置１の外部接続端子の1つとして機能する。導電体ＣＤ２は、パッド領域ＰＰＡにおいて、コンタクトプラグＣＰ２と重なっている。導電体ＣＤ２の他端は、上端領域ＵＥＡ中に位置する。導電体ＣＤ２は、上端領域ＵＥＡにおいて、コンタクトプラグＣＰ３と接続されている。

図９に示されるように、サブプレーン領域ＳＰＮＡｄにおいて複数の導電体ＣＤ３が設けられている。導電体ＣＤ３は、ｙ軸に沿って延びる。導電体ＣＤ３の一端は、パッド領域ＰＰＡ中に位置する。導電体ＣＤ３は、パッド領域ＰＰＡ中で、コンタクトプラグＣＰ２と重なっている。導電体ＣＤ３は、パッド領域ＰＰＡにおいて、導電体を介してコンタクトプラグＣＰ２と接続されている。

サブプレーン領域ＳＰＮＡｕにおいて複数の導電体ＣＤ５及びＣＤ６が設けられている。導電体ＣＤ５及びＣＤ６は、ｙ軸に沿って延びる。導電体ＣＤ５及びＣＤ６は、１つずつ交互にｘ軸に沿って並ぶ。

導電体ＣＤ５の一端は、上端領域ＵＥＡ中に位置する。導電体ＣＤ５は、上端領域ＵＥＡにおいて、図８に示される導電体ＣＤ１と重なっている。導電体ＣＤ５は、上端領域ＵＥＡにおいて、貼合パッドＰＤ１と重なっている。導電体ＣＤ５の他端は、ソース線ドライバ領域ＳＤＲＡ中に位置する。導電体ＣＤ５は、ソース線ドライバ領域ＳＤＲＡ中で、コンタクトプラグＣＰ６と重なっている。

導電体ＣＤ６の一端は、上端領域ＵＥＡ中に位置する。導電体ＣＤ６は、上端領域ＵＥＡ中で、図８に示される導電体ＣＤ２と重なっている。導電体ＣＤ６は、上端領域ＵＥＡにおいて、コンタクトプラグＣＰ３と重なっている。

サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄにおいて、複数の導電体２６ａ及び２６ｂが設けられている。導電体２６ａ及び２６ｂは、ｙ軸に沿って延び、サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄの両方に亘る。導電体２６ａは、サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄの左端を含む領域に位置する。導電体２６ａは、ｘ軸に沿って並ぶ。導電体２６ｂは、サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄ右端を含む領域に位置する。導電体２６ｂは、ｘ軸に沿って並ぶ。

図１０に示されるように、サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄの各々において、複数の導電体３７が設けられている。導電体３７は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。サブプレーン領域ＳＰＮＡｕ中の各導電体３７は、サブプレーン領域ＳＰＮＡｄ中のいずれの導電体３７とも接していない。例えば、サブプレーン領域ＳＰＮＡｕ中の或る導電体３７は、サブプレーン領域ＳＰＮＡｄ中の１つの導電体３７の延長線上に位置する。

図１１は、第１実施形態の記憶装置１のメモリセルアレイ１０の一部の平面レイアウトの例を示す。図１１は、選択ゲート線ＳＧＳＬ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤＬとして機能する導電体の端部を含む領域を示す。図１１は、１つのブロックＢＬＫの領域を示す。

図１１に示されように、メモリセルアレイ１０は、メモリ領域ＭＡ、並びにワード線フックアップ領域ＷＨＵＡを含む。ワード線フックアップ領域ＷＨＵＡ及びメモリ領域ＭＡは、ｘ軸に沿って並ぶ。メモリセルアレイ１０には、複数の導電体４４、及び複数の部材ＳＬＴ及びＳＨＥが設けられている。各導電体４４は、選択ゲート線ＳＧＳＬ、ワード線ＷＬ０～ＷＬ７、又は選択ゲート線ＳＧＤＬとして機能する。

メモリ領域ＭＡは、複数のＮＡＮＤストリングＮＳを含む領域であり、サブメモリセルアレイＳＭＣＡが形成される領域である。メモリ領域ＭＡには、複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、後述のように、メモリセルトランジスタＭＴの一部と機能する構造である。

複数の部材ＳＬＴは、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各部材ＳＬＴは、隣り合うブロックＢＬＫの間の境界に位置する。各部材ＳＬＴは、例えば、絶縁体ＳＰ及び（又は）板状のコンタクトＬＩが埋め込まれた構造を有する。図１１は、部材ＳＬＴが、絶縁体ＳＰ及び板状のコンタクトＬＩの両方を含む例を示す。絶縁体ＳＰは、コンタクトＬＩの側面を覆う。各部材ＳＬＴは、導電体４４を分断する。

複数の部材ＳＨＥは、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。隣り合う各２つの部材ＳＬＴの間に複数の部材ＳＨＥが位置している。図１１は、４つの部材ＳＨＥの例を示す。各部材ＳＨＥの両端はそれぞれ、ワード線フックアップ領域ＷＨＵＡ中に位置する。各部材ＳＨＥは、例えば、絶縁体を含む。各部材ＳＨＥは、複数の導電体４４のうち少なくとも１つの導電体４４を分断する。部材ＳＬＴ及びＳＨＥによって区切られた各領域は、１つのストリングユニットＳＵが形成される領域である。

選択ゲート線ＳＧＳＬ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤＬのｘ軸に沿った長さは、相違する。よって、ワード線フックアップ領域ＷＨＵＡにおいて、選択ゲート線ＳＧＳＬ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤＬの端は、ｘ軸上で相違する座標に位置する。このため、選択ゲート線ＳＧＳＬ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤＬの各々は、選択ゲート線ＳＧＳＬ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤＬのいずれとも重なっていない部分を有する。選択ゲート線ＳＧＳＬ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤＬの各々は、選択ゲート線ＳＧＳＬ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤＬのいずれとも重なっていない部分は、テラス部分と称される。選択ゲート線ＳＧＳＬ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤＬの各々は、テラス部分において、コンタクトプラグ（図示せず）と接する。

１．１．６．記憶装置の断面構造
図１２は、第１実施形態の記憶装置１の一部の断面の構造を示す。具体的には、図１２は、図８～図１０のＸＩＩ－ＸＩＩ線に沿った断面を示す。

図１２に示されるように、記憶装置１は、ｚ軸に沿って並ぶ第１構造１００、第２構造２００、第３構造３００を含む。第１構造１００と第２構造２００は、別々に製造されて、互いに接合されることにより、図１２に示される構造を構成する。すなわち、第２構造２００のｘｙ面に関して反転された構造が図示せぬ半導体の基板上に形成され、形成された構造がｘｙ面に関して反転されて、第１構造１００と第２構造２００が接合される。その後、第２構造２００の形成に使用された基板が除去され、さらに、第３構造３００が形成される。

第１構造１００は、シリコン等の半導体の基板２１、ＭＯＳＦＥＴ Ｔｒ１及びＴｒ２、導電体セット２２及び２３、導電体ＣＤ５、コンタクトプラグＣＰ５、絶縁体２５、並びに導電性の貼合パッドＰＤ１及び２７を含む。

トランジスタＴｒ１は、ソース線ドライバ領域ＳＤＲＡにおいて、基板２１の上面を含む領域及び上面上に位置する。導電体セット２２は、複数の導電体を含む。導電体セット２２中のｚ軸に沿って隣接する導電体は互いに接する。導電体セット２２は、トランジスタＴｒ１と導電体ＣＤ５の下面とに接続されている。導電体セット２２は、コンタクトプラグＣＰ６を含む。導電体ＣＤ５はコンタクトプラグＣＰ５を介して貼合パッドＰＤ１と接続されている。

トランジスタＴｒ２は、センスアンプ領域ＳＡＡにおいて、基板２１の上面を含む領域及び上面上に位置する。トランジスタＴｒ２は、センスアンプ１７に含まれるトランジスタとして機能する。

導電体セット２３は、複数の導電体を含む。導電体セット２３中のｚ軸に沿って隣接する導電体は互いに接する。導電体セット２３は、１つのトランジスタＴｒ２と貼合パッド２７とに接しており、トランジスタＴｒ２と貼合パッド２７とを電気的に接続する。貼合パッド２７は、貼合パッドＰＤ１と同じ層に位置する。

絶縁体２５は、貼合パッドＰＤ１及び２７が位置する層に位置し、ｘｙ面に沿って広がる。

第１構造１００のうち、ここまで記述された構成要素が設けられていない領域は、例えば絶縁体７０を設けられている。

第２構造２００は、絶縁体３１、導電性の貼合パッドＰＤ２及び３２、導電体セット３４及び３５、導電体３７、積層構造３９、メモリピラーＭＰ、半導体４０、導電体４１及び４２、部材ＳＬＴ、導電体４４、並びに絶縁体４５を含む。

絶縁体３１は、絶縁体２５の上面上に位置し、ｘｙ面に沿って広がる。

貼合パッドＰＤ２は、絶縁体３１の層に位置する。貼合パッドＰＤ２の下面は、貼合パッドＰＤ１の上面と接する。

導電体セット３４は、複数の導電体を含む。導電体セット３４中のｚ軸に沿って隣接する導電体は互いに接する。導電体セット３４の下面は、１つの貼合パッドＰＤ２の上面と接続されている。導電体セット３４の上面は、半導体４０の下面の高さに位置する。

貼合パッド３２は、絶縁体３１の層に位置する。貼合パッド３２の下面は、貼合パッド２７の上面と接する。

各導電体セット３５は、複数の導電体を含む。導電体セット３５中のｚ軸に沿って隣接する導電体は互いに接する。導電体セット３５は、１つの貼合パッド３２の上面及び１つの導電体３７の下面と接する。

各導電体３７は、ｙ軸に沿って延び、サブプレーン領域ＳＰＮＡの一端の近傍の位置からサブプレーン領域ＳＰＮＡの他端の近傍の位置に亘る。図１２に示されるｙｚ面に、２つの導電体３７が位置する。２つの導電体３７は、サブプレーン領域ＳＰＮＡの境界において、互いに面しており、間隔を有している。各導電体３７は、１つのビット線ＢＬとして機能する。図１２に示されるｙｚ面とは異なるｙｚ面においても導電体３７が設けられている。よって、導電体３７は、図１０を参照して上記されているように、ｘ軸に沿って、間隔を有して並ぶ。

各積層構造３９は、１つのサブプレーン領域ＳＰＮＡにおいて、導電体３７の上方に位置する。積層構造３９は、複数の導電体４４及び複数の絶縁体４５を含む。導電体４４及び絶縁体４５は、１つずつｚ軸に沿って交互に設けられている。ｚ軸に沿って並ぶ導電体４４及び絶縁体４５は互いに接する。各積層構造３９は、１つのサブプレーン領域ＳＰＮＡ中でｘｙ面に広がっている。２つの積層構造３９は、サブプレーン領域ＳＰＮＡの境界において、互いに面しており、間隔を有している。すなわち、２つの積層構造３９中で同じ層に位置する導電体４４は、サブプレーン領域ＳＰＮＡの境界において、互いに面しており、間隔を有している。同様に、２つの積層構造３９中で同じ層に位置する絶縁体４５は、サブプレーン領域ＳＰＮＡの境界において、互いに面しており、間隔を有している。２つの積層構造３９の間隔は、例えば、２つの導電体３７の間隔より広い。各導電体４４は、ワード線ＷＬ、選択ゲート線ＳＧＤＬ、又は選択ゲート線ＳＧＳＬとして機能する。

メモリピラーＭＰは、積層構造３９中に位置する。各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳの一部として機能する。メモリピラーＭＰは、例えば、ｚ軸に沿って延び、柱の形状を有する。メモリピラーＭＰは、積層構造３９を貫通又は通過し、積層構造３９中に位置する。メモリピラーＭＰは、半導体、導電体、及び絶縁体を含む。メモリピラーＭＰの上端は、半導体４０中に位置する。メモリピラーＭＰの表面の一部は半導体４０中で開口している。開口中で、メモリピラーＭＰの半導体は、半導体４０と接する。メモリピラーＭＰの構造は、後にさらに詳細に記述される。各メモリピラーＭＰの下面は、導電体４１と接する。

部材ＳＬＴは、積層構造３９中に位置する。部材ＳＬＴは、例えば、ｚ軸に沿って延び、ｘ軸に沿って延びる板状の形状を有する。部材ＳＬＴは、積層構造３９を貫通又は通過する。部材ＳＬＴの上端は、半導体４０中に位置する。部材ＳＬＴのコンタクトＬＩは、半導体４０と接する。

半導体４０は、例えば、シリコンであり、不純物を含み、導電性を有する。半導体４０は、ｘｙ面に沿って広がり、２つのサブプレーン領域ＳＰＮＡに亘って広がる。半導体４０の下面の一部は、２つの積層構造３９のそれぞれの上面と接する。半導体４０は、ソース線ＳＬの一部として機能する。

導電体４２は、柱の形状を有する。各導電体４２の下面は、導電体４１の上面と接する。導電体４１は、柱の形状を有する。導電体４１の下面は、導電体３７の上面と接する。

第２構造２００のうち、ここまで記述された構成要素が設けられていない領域は、例えば絶縁体７１を設けられている。

第３構造３００は、絶縁体５１及び５２、導電体ＣＤ１、並びにコンタクトプラグＣＰ１を含む。

絶縁体５１は、半導体４０の上面上に位置する。絶縁体５１は、部分的に開口している。開口は、半導体４０の上面に達している。

導電体ＣＤ１は、ｙ軸に沿って延びる。導電体ＣＤ１は、部分的に絶縁体５１の上面上に位置し、また、部分的に絶縁体５１の開口中に位置する。導電体ＣＤ１は、絶縁体５１の開口中で半導体４０に接する。導電体ＣＤ１は、サブプレーン領域ＳＰＮＡの外側の領域において、部分的に、半導体４０を貫いて導電体セット３４の上面に接する。導電体ＣＤ１のうちの半導体４０を貫いて導電体セット３４に接する部分は、コンタクトプラグＣＰ１として機能する。

絶縁体５２は、導電体ＣＤ１の上面を覆う。

図１３は、第１実施形態の記憶装置１の一部の断面の構造を示す。具体的には、図１３は、図８～図１０のＸＩＩＩ－ＸＩＩＩ線に沿った断面を示す。

第１構造１００は、コンタクトプラグ２４、及び導電体の貼合パッド２８をさらに含む。導電体ＣＤ４、コンタクトプラグ及び２４は、パッド領域ＰＰＡにおいて、基板２１の上方に位置する。コンタクトプラグ２４は、導電体ＣＤ３の上面上に位置する。貼合パッド２８は、コンタクトプラグ２４の上面上に位置する。貼合パッド２８は、絶縁体２５が位置する層に位置する。

第２構造２００は、導電性の貼合パッド３３及び導電体セット３６をさらに含む。

貼合パッド３３は、絶縁体３１が位置する層に位置する。貼合パッド３３の下面は貼合パッド２８の上面と接する。

各導電体セット３６は、複数の導電体を含む。導電体セット３６中のｚ軸に沿って隣接する導電体は互いに接する。導電体セット３６の下面は、１つの貼合パッド３３の上面と接する。

第３構造３００は、導電体ＣＤ２及びコンタクトプラグＣＰ２をさらに含む。導電体ＣＤ２は、ｙ軸に沿って延びる。導電体ＣＤ２は、部分的に絶縁体５１の上面上に位置し、また、部分的に絶縁体５１の開口中に位置する。導電体ＣＤ２は、パッド領域ＰＰＡにおいて、半導体４０を貫いて導電体セット３６の上面に接する。導電体ＣＤ２のうちの半導体４０を貫いて導電体セット３６に接する部分は、コンタクトプラグＣＰ２として機能する。

絶縁体５２は、パッド領域ＰＡＡにおいて、部分的に開口している。開口は、導電体ＣＤ２の上面に達している。導電体ＣＤ２のうちの絶縁体５２の開口中で露出している部分は、パッドＥＰＤとして機能する。

図１４は、第１実施形態の記憶装置１の一部の断面の構造を示す。具体的には、図１４は、図５のＸＩＶ－ＸＩＶ線に沿った断面を示す。

ｘ軸に沿って並ぶサブプレーン領域ＳＰＮＡのそれぞれの積層構造３９は、互いに独立している。すなわち、各サブプレーン領域ＳＰＮＡの導電体４４及び絶縁体４５の各々は、ｘ軸に沿って隣のサブプレーン領域ＳＰＮＡの導電体４４及び絶縁体４５から独立している。

ｚ軸に沿って並ぶ１つの導電体４４及び絶縁体４５は対を構成する。以下、この対は、導電体・絶縁体対と称される場合がある。各サブプレーン領域ＳＰＮＡにおいて、導電体４４及び絶縁体４５の左端は階段の形状を有する。すなわち、ある第１層に位置する各導電体・絶縁体対の左端は、この第１層の１つ下の第２層に位置する導電体・絶縁体対の左端よりも左側に位置する。同様に、各サブプレーン領域ＳＰＮＡにおいて、導電体４４及び絶縁体４５の右端は階段の形状を有する。すなわち、ある第１層に位置する各導電体・絶縁体対の右端は、この第１層の１つ下の第２層に位置する導電体・絶縁体対の右端よりも右側に位置する。この結果、各導電体４４は、端において、導電体・絶縁体対によって覆われていないテラスを有する。各導電体４４は、テラス部分において、コンタクトプラグ５５の上面と接する。各コンタクトプラグ５５の下面は、１つの導電体５６の上面と接する。テラス部分及びコンタクトプラグ５５が位置する領域は、ワード線フックアップ領域ＷＨＵＡである。

導電体２６ａ及び２６ｂは、トランジスタＴｒ２より上方且つ絶縁体２５より下方の領域に位置する。導電体２６ａ及び２６ｂは、図１９を参照して後述される配線ＣＧの一部として機能する。

図１５は、第１実施形態の記憶装置１の一部の断面の詳細な構造の例を示す。具体的には、図１５は、貼合パッドＰＤ１及びＰＤ２とその周辺を示す。貼合パッド２７及び３２も、以下に記述される特徴と同じ特徴を有し得、貼合パッドＰＤ１及びＰＤ２の記述は、それぞれ、貼合パッド２７及び３２にも当てはまる。

図１５に示されるように、貼合パッドＰＤ１及びＰＤ２は、異なる形状を有している。具体的には、貼合パッドＰＤ１は、逆テーパー形状を有し、貼合パッドＰＤ２は、テーパー形状を有する。すなわち、貼合パッドＰＤ１の上面の半径及び（又は）ｘｙ面に沿う面の面積は、貼合パッドＰＤ１の下面の半径及び（又は）ｘｙ面に沿う面の面積より大きい。一方、貼合パッドＰＤ２の上面の半径及び（又は）ｘｙ面に沿う面の面積は、貼合パッドＰＤ２の下面の半径及び（又は）ｘｙ面に沿う面の面積より小さい。

貼合パッドＰＤ１及びＰＤ２の形状の違いは、これらが形成される際のエッチングが行われる方向の違いに起因する。すなわち、第２構造２００が基板上に形成される間、第２構造２００は、ｘｙ面に関して、図１２に示される構造が反転された構造を有する。このため、貼合パッドＰＤ２を形成するためのホールは、逆テーパー形状を有する。しかしながら、第２構造２００とその基板が、第１構造１００に接合される際に、ｘｙ面に関して反転されるため、貼合パッドＰＤ２は、テーパー形状を有する。

貼合パッドＰＤ１及びＰＤ２は、第１構造１００と、第２構造２００及び第２構造２００の土台である基板の組とが接合される際の合わせずれに基づいて、ｘｙ面に沿った位置がずれ得る。このため、貼合パッドＰＤ１の上面と貼合パッドＰＤ２の下面は、界面において、段差を有し得る。

貼合パッドＰＤ１及びＰＤ２は、別々に形成されてもよいし、一体として形成されていてもよい。貼合パッドＰＤ１は、コンタクトプラグＣＰ５を介さずに導電体ＣＤ５に接続されていてもよい。貼合パッドＰＤ１と導電体ＣＤ５は、複数のコンタクトプラグＣＰ５によって接続されていてもよい。貼合パッドＰＤ２は、導電体セット３４のうちのコンタクトプラグ３４２を介さずに導電体セット３４のうちの導電体３４１に接続されていてもよい。貼合パッドＰＤ２と導電体３４１は、複数のコンタクトプラグ３４２によって接続されていてもよい。

図１６は、第１実施形態の記憶装置１のメモリセルアレイ１０の断面の構造を示す。

図１６に示されるように、絶縁体７１の上面上に、絶縁体４５及び導電体４４が、１つずつ交互に位置する。導電体４４は、図１６の例では、半導体４０に近い側から順に、選択ゲート線ＳＧＤＬ、ワード線ＷＬ７、ＷＬ６、ＷＬ５、ＷＬ４、ＷＬ３、ＷＬ２、Ｗｌ１、及びＷＬ０、並びに選択ゲート線ＳＧＳＬとして機能する。２以上の導電体４４が選択ゲート線ＳＧＳＬ又はＳＧＤＬとして機能してもよい。

メモリピラーＭＰは、コア１０１、半導体１０２、トンネル絶縁体１０３、電荷蓄積層１０４、ブロック絶縁体１０５、及び導電体１０６を含む。

コア１０１は、ｚ軸に沿って延び、柱の形状を有する。

半導体１０２は、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＤＴ並びにＳＴのチャネル領域として機能する。半導体１０２は、コア１０１の側面を覆う。

トンネル絶縁体１０３は、半導体１０２の表面を覆う。電荷蓄積層１０４は、トンネル絶縁体１０３の表面を覆う。

ブロック絶縁体１０５は、電荷蓄積層１０４の表面を覆う。ブロック絶縁体１０５の側面は、導電体４４及び絶縁体４５と接する。半導体１０２、トンネル絶縁体１０３、電荷蓄積層１０４、及びブロック絶縁体１０５の組のうちの、導電体４４と面する部分は、メモリセルトランジスタＭＴ、選択ゲートトランジスタＤＴ、又は選択ゲートトランジスタＳＴとして機能する。

トンネル絶縁体１０３、電荷蓄積層１０４、及びブロック絶縁体１０５は、半導体４０Ｂ中で開口しており、開口中に半導体４０Ｂが部分的に位置する。開口中で、半導体４０Ｂと半導体１０２は接する。

導電体１０６は、導電体４２の上面上に位置する。コア１０１及び半導体１０２は、導電体１０６の上面上に位置する。

半導体４０は、例えば、半導体４０Ａ、４０Ｂ、及び４０Ｃを含む。半導体４０Ｃは、最上の絶縁体４５の上面上に位置する。半導体４０Ｂは、半導体４０Ｃの上面上に位置する。半導体４０Ａは、半導体４０Ｂの上面上に位置する。

１．１．７．サブメモリセルアレイ
図１７は、第１実施形態の記憶装置の構成要素及び構成要素へのアドレスの割当ての例を示す。図５を参照して記述されているように、各プレーン領域ＰＮＡ中の２つのサブプレーン領域ＳＰＮＡに、１つのプレーンＰＬＮの構成要素が形成されている。よって、１つのプレーンＰＬＮの構成要素が形成される２つのサブメモリセルアレイＳＭＣＡｕ及びＳＭＣＡｄは、同じプレーンアドレスＰＬＮＡを割り当てられている。

図１８は、第１実施形態の記憶装置１のメモリセルアレイ中の構成要素及び構成要素へのアドレスの割当ての例を示す。図１８は、１つのプレーンＰＬＮについて示す。図１８に示されるように、サブメモリセルアレイＳＭＣＡｕ及びＳＭＣＡｄは、半ブロックＨＢＬＫの組からなる。半ブロックＨＢＬＫは、ブロックＢＬＫの半分からなる。サブメモリセルアレイＳＭＣＡｕ及びＳＭＣＡｄの半ブロックＨＢＬＫは、それぞれ、半ブロックＨＢＬＫｅ及びＨＢＬＫｏと称される場合がある。

サブメモリセルアレイＳＭＣＡｕの半ブロックＨＢＬＫｅは、ブロックＢＬＫ＿０～ＢＬＫ＿ｎ－１の各々の第１の半分からなる。サブメモリセルアレイＳＭＣＡｄの半ブロックＨＢＬＫｏは、ブロックＢＬＫ＿０～ＢＬＫ＿ｎ－１の各々の第２の半分からなる。

各半ブロックＨＢＬＫは、複数の半セルユニットＨＣＵからなる。半セルユニットＨＣＵは、セルユニットＣＵを構成するメモリセルトランジスタＭＴの半分の数のメモリセルトランジスタＭＴからなる。よって、半セルユニットＨＣＵは、各メモリセルトランジスタＭＴが１ビットのデータを記憶している場合、１ページの半分の大きさ、すなわち半ページのデータを記憶している。半セルユニットＨＣＵは、各メモリセルトランジスタＭＴがｐビットのデータを記憶している場合、ｐ個の半ページデータを記憶している。

半ブロックＨＢＬＫｅの半セルユニットＨＣＵの組と、半ブロックＨＢＬＫｏの半セルユニットＨＣＵの組とには、共通のページアドレスＰＧＡの組が割り当てられている。すなわち、各半ブロックＨＢＬＫｅの半セルユニットＨＣＵには、ページアドレスＰＧＡ０～ＰＧｔ（ｔは正の整数）が割り当てられており、各半ブロックＨＢＬＫｏの半セルユニットＨＣＵにもページアドレスＰＧＡ０～ＰＧＡｔが割り当てられている。

各サブメモリセルアレイＳＭＣＡには、ｍ／２本のビット線ＢＬが位置する。ビット線ＢＬは、各サブメモリセルアレイＳＭＣＡ中の全ての半ブロックＨＢＬＫに亘って延びる。ｍは、図２を参照して記述されているように、１ブロックＢＬＫに含まれるビット線ＢＬの数であり、１つのセルユニットＣＵを構成するメモリセルトランジスタＭＴの数であり、例えば、１６ｋＢである。したがって、各半ブロックＨＢＬＫにおいて、ビット線ＢＬの並ぶ方向に沿って、ｍ／２個、例えば８ｋＢ個のメモリセルトランジスタＭＴが並ぶ。半ブロックＨＢＬＫｅのメモリセルトランジスタＭＴは、例えば、連続するアドレスのビット線ＢＬとそれぞれ接続されており、例えば、ビット線ＢＬ＿０～ＢＬ＿ｍ／２－１とそれぞれ接続されている。半ブロックＨＢＬＫｏのメモリセルトランジスタＭＴは、例えば、連続するアドレスのビット線ＢＬとそれぞれ接続されており、例えば、ビット線ＢＬ＿ｍ／２～ＢＬ＿ｍ－１とそれぞれ接続されている。

以上の構成により、図１９に示されるように、サブメモリセルアレイＳＭＣＡｕは、半ブロックＨＢＬＫｅ＿０～ＨＢＬＫｅ＿ｎ－１を含み、サブメモリセルアレイＳＭＣＡｄは、半ブロックＨＢＬＫｏ＿０～ＨＢＬＫｏ＿ｎ－１を含む。ｎは２以上の整数である。半ブロックＨＢＬＫｅ＿０と半ブロックＨＢＬＫｏ＿０は、ブロックＢＬＫ＿０のブロックアドレスＢＡ＿０によって選択される。同様に、αが０以上ｎ－１以下の全てのケースについて、半ブロックＨＢＬＫｅ＿αと半ブロックＨＢＬＫｏ＿αは、ブロックＢＬＫ＿αのブロックアドレスＢＡ＿αによって選択される。

一方、２つのサブメモリセルアレイＳＭＣＡは、互いに独立したビット線アドレスを有するビット線ＢＬの組を含む。ビット線アドレスはカラムアドレスにより指定される。例えば、サブメモリセルアレイＳＭＣＡは、ビット線ＢＬ＿０～ＢＬ＿ｍ／２を含む。サブメモリセルアレイＳＭＣＡは、ビット線ＢＬ＿ｍ／２＋１～ＢＬ＿ｍ－１を含む。

以上のようなアドレスの割当てによって、１つのプレーンアドレスＰＬＮＡ、１つのブロックアドレスＢＡ、１つのページアドレスＰＧＡの指定により、２つのサブメモリセルアレイＳＭＣＡのそれぞれの半セルユニットＨＣＵが選択されることが可能である。図１９は、ブロックアドレスＢＡ＿０、及びページアドレスＰＧＡ＿１が指定されている例を示す。このようなアドレスの指定により、半ブロックＨＢＬＫｅ＿０の半セルユニットＨＣＵ＿１、及び半ブロックＨＢＬＫｏ＿０の半セルユニットＨＣＵ１＿が選択される。

よって、データ読出しの場合は、１つのプレーンアドレスＰＬＮＡ、１つのブロックアドレスＢＡ、及び１つのページアドレスＰＧＡの指定によって、選択された２つの半セルユニットＨＣＵの各々から、半ページのサイズのデータが読み出されること、すなわち、計１ページのサイズのデータが読み出されることが可能である。

データ書込みの場合は、１つのプレーンアドレスＰＬＮＡ、１つのブロックアドレスＢＡ、及び１つのページアドレスＰＧＡの指定によって、２つの半セルユニットＨＣＵに、計１ページのサイズのデータが書き込まれることが可能である。

データ消去の場合は、１つのプレーンアドレスＰＬＮＡ、及び１つのブロックアドレスＢＡの指定によって、２つの半ブロックＨＢＬＫのデータ、すなわち１ブロックＢＬＫのデータが消去されることが可能である。

１．１．８．ロウデコーダ
図２０は、第１実施形態の記憶装置１のロウデコーダの構成要素及び構成要素の接続を示す。図２０は、ブロックＢＬＫも示す。図２０に示されるように、ロウデコーダ１１は、ｎ個のブロックデコーダＢＤ＿０～ＢＤ＿ｎ－１、及びｎ個の転送スイッチセットＸＳＧ＿０～ＸＳＧ＿ｎ－１を含む。上記のように、ｎは、１つのプレーンＰＬＮに含まれるブロックＢＬＫの数である。

ブロックデコーダＢＤは、ブロックアドレスＢＡをデコードし、デコードの結果に基づいてブロック選択信号ＢＳＳを出力する回路である。各ブロックデコーダＢＤは、１つのブロックＢＬＫと対応付けられている。各ブロックデコーダＢＤは、対応付けられたブロックＢＬＫを選択されている状態にするための制御を行う。ブロックデコーダＢＤ＿０は転送スイッチセットＸＳＧ＿０にブロック選択信号ＢＳＳ＿０を供給する。同様に、αが１以上ｎ－１の各々のケースについて、ブロックデコーダＢＤ＿αは転送スイッチ回路ＸＳ＿αにブロック選択信号ＢＳＳ＿αを供給する。ブロックデコーダＢＤは、ブロックアドレスＢＡが、自身が対応付けられているブロックＢＬＫを指定している場合、アサートされているブロック選択信号ＢＳＳを出力する。

転送スイッチセットＸＳＧは、複数の転送スイッチＸＳの組である。各転送スイッチセットＸＳＧは、１つのブロックＢＬＫと対応付けられている。各転送スイッチセットＸＳＧは、ブロック選択信号ＢＳＳに基づいて、自身と対応付けられているブロックＢＬＫを選択されている状態にする。

各転送スイッチセットＸＳＧは、複数の転送スイッチＸＳＤ、複数の転送スイッチＸＳＷ、及び１つの転送スイッチＸＳＳを含む。転送スイッチＸＳＤ、ＸＳＷ、及びＸＳＳは、例えば、ｎ型のＭＯＳＦＥＴである。各転送スイッチＸＳＤは、選択ゲート線ＳＧＤＬと配線ＳＧＤとの間に接続されている。各転送スイッチＸＳＷは、１つのワード線ＷＬと１つの配線ＣＧとの間に接続されている。転送スイッチＸＳＳは、選択ゲート線ＳＧＳＬと配線ＳＧＳとの間に接続されている。転送スイッチＸＳＤ、ＸＳＷ、及びＸＳＳは、自身のゲートにおいて、ブロック選択信号ＢＳＳを受け取る。

配線ＳＧＤ、ＣＧ、及びＳＧＳは、ドライバ１５から電圧を受ける。

或るブロック選択信号ＢＳＳがアサートされることにより、このブロック選択信号ＢＳＳを受け取る転送スイッチＸＳＤ、ＸＳＷ、及びＸＳＳがオンする。これにより、配線ＳＧＤ、ＣＧ、及びＳＧＳの電圧が、選択されたブロックＢＬＫの選択ゲート線ＳＧＤＬ、ワード線ＷＬ、及び選択ゲート線ＳＧＳＬに転送される。

図２１は、第１実施形態の記憶装置１のロウデコーダの構成要素及び構成要素の接続をより詳細に示す。図２１は、各ブロックＢＬＫについての構成を示し、代表として、ブロックＢＬＫ０について示す。他のブロックＢＬＫも図２１に示される構成を有する。

ブロックＢＬＫが２つの半ブロックＨＢＬＫに分かれていることに基づいて、各半ブロックＨＢＬＫに、ブロックデコーダＢＤ及び転送スイッチセットＸＳＧの組が設けられている。具体的には以下の通りである。

ブロックデコーダＢＤ＿０は、ブロックデコーダＢＤｅ＿０及びＢＤｏ＿０を含む。ブロックデコーダＢＤｅ＿０及びＢＤｏ＿０は、図２０を参照して記述されている各ブロックデコーダＢＤと同じ構成を有する。各ブロックデコーダＢＤｅ＿０及びＢＤｏ＿０は、受け取ったブロックアドレスＢＡが、自身が対応付けられているブロックＢＬＫ＿０を指定している場合、それぞれ、アサートされているブロック選択信号ＢＳＳｅ＿０及びＢＳＳｏ＿０を出力する。

転送スイッチセットＸＳＧは、転送スイッチセットＸＳＧｅ＿０及びＸＳＧｏ＿０を含む。転送スイッチセットＸＳＧｅ＿０及びＸＳＧｏ＿０は、図２０を参照して記述されている各ブロックデコーダＢＤと同じ構成を有する。

転送スイッチセットＸＳＧｅ＿０の転送スイッチＸＳＤ、ＸＳＷ、及びＸＳＳは、それぞれ、半ブロックＨＢＬＫｅ＿０の選択ゲート線ＳＧＤＬ、ワード線ＷＬ、及び選択ゲート線ＳＧＳＬに接続されている。転送スイッチセットＸＳＧｅ＿０の転送スイッチＸＳＤ、ＸＳＷ、及びＸＳＳは、自身のゲートにおいて、ブロック選択信号ＢＳＳｅ＿０を受け取る。

転送スイッチセットＸＳＧｏ＿０の転送スイッチＸＳＤ、ＸＳＷ、及びＸＳＳは、それぞれ、半ブロックＨＢＬＫｏ＿０の選択ゲート線ＳＧＤＬ、ワード線ＷＬ、及び選択ゲート線ＳＧＳＬに接続されている。転送スイッチセットＸＳＧｏ＿０の転送スイッチＸＳＤ、ＸＳＷ、及びＸＳＳは、自身のゲートにおいて、ブロック選択信号ＢＳＳｏ＿０を受け取る。

図２２は、第１実施形態の記憶装置１のロウデコーダの構成要素及び構成要素の接続を示す。図２２は、１つのプレーンＰＬＮの構成要素が形成される２つのサブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄについて示す。

ロウデコーダ領域ＲＤＡｌのうち、サブプレーン領域ＳＰＮＡｕに含まれる部分は、ｎ／２個のブロックデコーダＢＤｅを含む。ｎ／２個のブロックデコーダＢＤｅは、偶数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿０、ＢＡ＿２、ＢＡ＿４、…、ＢＡ＿ｎ－２のためのブロックデコーダＢＤｅ＿０、ＢＤｅ＿２、ＢＤｅ＿４、…、ＢＤｅ＿ｎ－２である。

ロウデコーダ領域ＲＤＡｌのうち、サブプレーン領域ＳＰＮＡｕに含まれる部分は、ｎ／２個の転送スイッチセットＸＳＧｅを含む。ｎ／２個の転送スイッチセットＸＳＧｅは、偶数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿０、ＢＡ＿２、ＢＡ＿４、…、ＢＡ＿ｎ－２のための転送スイッチセットＸＳＧｅ＿０、ＸＳＧｅ＿２、ＸＳＧｅ＿４、…、ＸＳＧｅ＿ｎ－２である。

ロウデコーダ領域ＲＤＡｒのうち、サブプレーン領域ＳＰＮＡｕに含まれる部分は、ｎ／２個のブロックデコーダＢＤｅを含む。ｎ／２個のブロックデコーダＢＤｅは、奇数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿１、ＢＡ＿３、ＢＡ＿５、…、ＢＡ＿ｎ－１のためのブロックデコーダＢＤｅ＿１、ＢＤｅ＿３、ＢＤｅ＿５、…、ＢＤｅ＿ｎ－１である。

ロウデコーダ領域ＲＤＡｒのうち、サブプレーン領域ＳＰＮＡｕに含まれる部分は、ｎ／２個の転送スイッチセットＸＳＧｅを含む。ｎ／２個の転送スイッチセットＸＳＧｅは、奇数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿１、ＢＡ＿３、ＢＡ＿５、…、ＢＡ＿ｎ－１のための転送スイッチセットＸＳＧｅ＿１、ＸＳＧｅ＿３、ＸＳＧｅ＿５、…、ＸＳＧｅ＿ｎ－１である。

ロウデコーダ領域ＲＤＡｌのうち、サブプレーン領域ＳＰＮＡｄに含まれる部分は、ｎ／２個のブロックデコーダＢＤｏを含む。ｎ／２個のブロックデコーダＢＤｏは、偶数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿０、ＢＡ＿２、ＢＡ＿４、…、ＢＡ＿ｎ－２のためのブロックデコーダＢＤｏ＿０、ＢＤｏ＿２、ＢＤｏ＿４、…、ＢＤｏ＿ｎ－２である。

ロウデコーダ領域ＲＤＡｌのうち、サブプレーン領域ＳＰＮＡｄに含まれる部分は、ｎ／２個の転送スイッチセットＸＳＧｏを含む。ｎ／２個の転送スイッチセットＸＳＧｏは、偶数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿０、ＢＡ＿２、ＢＡ＿４、…、ＢＡ＿ｎ－２のための転送スイッチセットＸＳＧｏ＿０、ＸＳＧｏ＿２、ＸＳＧｏ＿４、…、ＸＳＧｏ＿ｎ－２である。

ロウデコーダ領域ＲＤＡｒのうち、サブプレーン領域ＳＰＮＡｄに含まれる部分は、ｎ／２個のブロックデコーダＢＤｏを含む。ｎ／２個のブロックデコーダＢＤｏは、奇数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿１、ＢＡ＿３、ＢＡ＿５、…、ＢＡ＿ｎ－１のためのブロックデコーダＢＤｏ＿１、ＢＤｏ＿３、ＢＤｏ＿５、…、ＢＤｏ＿ｎ－１である。

ロウデコーダ領域ＲＤＡｒのうち、サブプレーン領域ＳＰＮＡｄに含まれる部分は、ｎ／２個の転送スイッチセットＸＳＧｏを含む。ｎ／２個の転送スイッチセットＸＳＧｏは、奇数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿１、ＢＡ＿３、ＢＡ＿５、…、ＢＡ＿ｎ－１のための転送スイッチセットＸＳＧｏ＿１、ＸＳＧｏ＿３、ＸＳＧｏ＿５、…、ＸＳＧｏ＿ｎ－１である。

１．２．動作
図２３は、第１実施形態の記憶装置での動作の間の一状態を示す。図２３は、１つのプレーンＰＬＮの構成要素が形成される２つのサブプレーン領域ＳＰＮＡについて示す。図２３は、１つのブロックＢＬＫが選択されている状態を示す。図２３は、ブロックアドレスＢＡ＿１が指定されている例を示す。

図２３に示されるように、ブロックアドレスＢＡ＿１の受信によって、ブロックデコーダＢＤｅ＿１及びＢＤｏ＿１が活性化される。活性化により、ブロックデコーダＢＤｅ＿１はブロック選択信号ＢＳＳｅ＿１をアサートし、ブロックデコーダＢＤｏ＿１はブロック選択信号ＢＳＳｏ＿１をアサートする。その他のブロック選択信号ＢＳＳは、ネゲートされている。この結果、半ブロックＨＢＬＫｏ＿１及び半ブロックＨＢＬＫｅ＿１が選択されている状態になる。すなわち、半ブロックＨＢＬＫｏ＿１及び半ブロックＨＢＬＫｅ＿１に、配線ＣＧ、ＳＧＤ、及びＳＧＳの電圧が転送される状態になる。

配線ＣＧ、ＳＧＤ、及びＳＧＳには、ドライバ１５によって、記憶装置１の動作及びアドレス情報Ａｄｄに基づく電圧が印加されている。例えば、データ読出し及びデータ書込みのデータの読出し及び書込みの対象のセルユニットＣＵ、すなわち選択セルユニットＣＵと接続されたワード線ＷＬに、動作に基づく大きさの電圧が印加される。また、選択セルユニットＣＵを含んだストリングユニットＳＵの選択ゲート線ＳＧＤＬに選択のための電圧が印加される。さらに、選択セルユニットＣＵと接続されたワード線ＷＬ以外のワード線ＷＬに、種々の電圧が印加される。ドライバ１５は、動作及び選択ワード線ＷＬのアドレスに基づいて定まる電圧が選択ゲート線ＳＧＤＬ及びワード線ＷＬに印可されるように、配線ＣＧ、ＳＧＤ、及びＳＧＳに種々のパターンの電圧を印加する。動作及びアドレス情報ＡＤＤに基づくパターンの電圧を印加されている配線ＣＧ、ＳＧＤ、及びＳＧＳが、転送スイッチセットＸＳＧによって、選択されている半ブロックＨＢＬＫのワード線ＷＬ及び選択ゲート線ＳＧＤＬ並びにＳＧＳＬに転送される。

１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、高速にデータを読み出す記憶装置が提供されることが可能である。

１つのコマンドセットの受信に応答して、１６ｋＢのサイズの１ページのデータをメモリセルアレイから読み出す記憶装置は、以下のような構成を有し得る。すなわち、１ページのサイズのデータを記憶する、読み出し対象の１６ｋＢ個のメモリセルトランジスタが１つのワード線に接続される。そして、各ワード線が１つのスイッチを介して電圧を印加される。ワード線のＸ方向の長さは、１ページのサイズに依存する。よって、１ページのサイズが大きいとワード線の長さも大きく、ワード線の充電に長い時間を要する。

第１実施形態の記憶装置１のメモリセルアレイ１０では、各ストリングユニットＳＵにおいて、半ページのサイズのデータを記憶する、読み出し対象の半分のメモリセルトランジスタが１つのワード線に接続される。１ページのデータを読み出す場合、２つのワード線ＷＬが駆動する。半ページの大きさは、１ページのサイズが１６ｋＢである例に基づくと、８ｋＢである。よって、各データ読出しの単位として機能する各ストリングユニットＳＵにおいて、各ワード線ＷＬに沿って、ビット線ＢＬの並ぶ方向に、読み出し対象である半セルユニットＨＣＵのメモリセルトランジスタＭＴ、すなわち、８ｋＢ個の読み出し対象のメモリセルトランジスタＭＴが並ぶ。各ワード線ＷＬのＸ方向の長さは、１ページのサイズのデータを記憶する、読み出し対象の１６ｋＢ個のメモリセルトランジスタが１つのワード線に接続される場合に比べ、短い。ワード線ＷＬは、それぞれ互いに電気的に接続されておらず、互いに接していない。このため、ワード線ＷＬの容量、ひいては抵抗（Ｒ）及び容量（Ｃ）に基づく充電に要する時間（又は抵抗（Ｒ）及び容量（Ｃ）に基づく充電の遅延（ＲＣ遅延））は、読み出し対象の１６ｋＢ個のメモリセルトランジスタが１つのワード線に接続する場合にワード線の充電に要する時間より短い。このことは、記憶装置１が短時間でデータを読み出せることを可能にする。

１つのプレーンＰＬＮの構成要素が形成される２つのサブメモリセルアレイＳＭＣＡは、同一のプレーンアドレスＰＬＮＡ、同一のブロックアドレスＢＡの組、及び同一のページアドレスＰＧＡの組を有している。このため、１つのプレーンアドレスＰＬＮＡ、１つのブロックアドレスＢＡ、及び１つのページアドレスＰＧＡの指定により、２つのサブメモリセルアレイＳＭＣＡのそれぞれの半セルユニットＨＣＵが選択されることが可能である。よって、従来と同じコマンドの使用によって、１ページのデータが読み出されたり、１ページにデータが書き込まれたり、１ブロックＢＬＫのデータが消去されることが可能である。

１つのプレーンＰＬＮの構成要素が形成される２つのサブプレーン領域ＳＰＮＡの一方の導電体３７と、他方の導電体３７は、互いに接していない。このため、一方のサブプレーン領域ＰＳＮＡ中の導電体３７と、他方のサブプレーン領域ＰＳＮＡ中の導電体３７は、別々のビット線ＢＬとして機能することが可能である。このことが利用されて、サブプレーン領域ＳＰＮＡでは、ビット線ＢＬの並ぶ方向に、半セルユニットＨＣＵのメモリセルトランジスタＭＴしか並ばなくとも、２つのサブプレーン領域ＳＰＮＡによって、２つの別々の半セルユニットＨＣＵが形成され、２つの半セルユニットＨＣＵによって１セルユニットＣＵが形成されている。

記憶装置１は、１つのプレーンＰＬＮの構成要素が形成される２つのサブプレーン領域ＳＰＮＡに亘って連続する導電体ＣＤ１を含む。導電体ＣＤ１は、ソース線ＳＬの一部として機能する。すなわち、１つのプレーンＰＬＮの構成要素が形成されるサブプレーン領域ＳＰＮＡ中のサブメモリセルアレイＳＭＣＡによってソース線ＳＬが共有される。このため、２つのサブメモリセルアレイＳＭＣＡによってソース線ドライバＳＬＤが供用されることが可能である。このことは、２つのサブメモリセルアレイＳＭＣＡのソース線ＳＬの駆動のために、２つのソース線ドライバＳＬＤが必要ではなく、１つのソース線ドライバＳＬＤで足りることを意味する。よって、２つのサブメモリセルアレイＳＭＣＡのためのソース線ドライバＳＬＤが、１つのプレーンＰＬＮの構成要素が形成される２つのサブプレーン領域ＳＰＮＡのうちの、多くの構成要素で込み合っている下側のサブプレーン領域ＳＰＮＡｄではなく、上側のサブプレーン領域ＳＰＮＡｕに設けられることが可能である。よって、記憶装置１の構成要素の配置が容易である。

１．４．変形例
記憶装置１の断面の構造は、図１２及び図１４に示される断面構造に限られず、他の構造が可能である。

１．４．１．第１変形例
図２４は、第１実施形態の第１変形例の記憶装置１の断面の構造を示す。図２４は、図１２と同じく、ｙｚ面に沿った断面を示す。図２４に示されるように、２つのサブプレーン領域ＳＰＮＡの２つの積層構造３９の間に、スリットＳＬＴが設けられている。スリットＳＬＴによって、２つの積層構造３９は、電気的に分離されている。第１変形例では、例えば、２つの積層構造３９の間隔は、図１２に示される構造での２つの積層構造３９の間隔より狭い。また、例えば、第１変形例でも、図１２に示される構造と同じく、スリットＳＬＴを挟む２つの積層構造３９の間隔は、例えば、２つの導電体３７の間隔より広い。

１．４．２．第２変形例
図２５は、第１実施形態の第２変形例の記憶装置１の断面の構造を示す。図２５は、図１２と同じく、ｙｚ面に沿った断面を示す。第２変形例の記憶装置１は、第３構造３００を含まない。一方、第２変形例の記憶装置１の第２構造２００は、シリコン等の半導体の基板８０をさらに含む。基板８０は、例えば、図１２を参照して上記されているように、第２構造２００のうちの基板８０を除く構造が形成される土台として機能する基板である。第２変形例では、第１実施形態の基本の形態と異なり、第２構造２００と第１構造１００が接合された後も、基板８０が除去されない。半導体４０は、基板８０中に形成されたウェルとして実現される。

１．４．３．第３変形例
図２６及び図２７は、第１実施形態の第３変形例の記憶装置１の断面構造を示す。図２６は、図１２と同じく、ｙｚ面に沿った断面を示す。図２７は、図１４と同じく、ｘｚ面に沿った断面を示す。

図２６に示されるように、導電体セット２３の上面は、導電体６１の下面と接続されている。導電体６１は、ｙ軸に沿って延び、サブプレーン領域ＳＰＮＡの一端の近傍の位置からサブプレーン領域ＳＰＮＡの他端の近傍の位置に亘る。２つの導電体６１は、導電体３７と同じく、サブプレーン領域ＳＰＮＡの境界において、互いに面しており、間隔を有する。各導電体６１は、ビット線ＢＬの一部として機能する。図１２に示されるｙｚ面とは異なるｙｚ面においても導電体６１が設けられており、よって、導電体６１は、ｘ軸に沿って、間隔を有して並ぶ。

積層構造３９の外側の領域において、導電体６１の上面は、コンタクトプラグ６３の下面と接続されている。

絶縁体２５の上面上に、半導体６２が設けられている。半導体６２は、図１２の半導体４０に相当し、半導体４０と同じく、ｘｙ面に沿って広がり、２つのサブプレーン領域ＳＰＮＡに亘って広がる。半導体６２は、不純物を含んでおり、導電性を有する。

積層構造３９、メモリピラーＭＰ、部材ＳＬＴ、導電体４１、及び導電体４２の組は、図１２での積層構造３９、メモリピラーＭＰ、部材ＳＬＴ、導電体４１、及び導電体４２の組がｘｙ面に関して反転された構造を有する。具体的には、以下の通りである。メモリピラーＭＰの下端は、半導体６２中に位置する。メモリピラーＭＰの表面の一部は半導体６２中で開口している。開口中で、メモリピラーＭＰの半導体は、半導体６２と接する。部材ＳＬＴの下端は、半導体６２中に位置する。部材ＳＬＴの導電体は、半導体６２と接する。導電体４２は、下面において、導電体４１の上面と接する。導電体４２の上面は、導電体４１の下面と接する。導電体４１の上面は、導電体６４の下面と接する。

各導電体６４は、ｙ軸に沿って延び、サブプレーン領域ＳＰＮＡの一端の近傍の位置からサブプレーン領域ＳＰＮＡの他端の近傍の位置に亘る。２つの導電体６４は、導電体６１と同じく、サブプレーン領域ＳＰＮＡの境界において、互いに面しており、間隔を有する。各導電体６４は、ビット線ＢＬとして機能する。図２６に示されるｙｚ面とは異なるｙｚ面においても導電体６４が設けられている。よって、導電体６４は、第１実施形態の基本の形態で、図１０を参照して記述されている導電体３７と同じく、ｘ軸に沿って、間隔を有して並ぶ。

各導電体６４は、下面において、導電体４１の上面と接する。導電体４１の下面は導電体４２と接する。導電体４２の下面は、コンタクトプラグ６３の上面と接する。

図２７に示されるように、各サブプレーン領域ＳＰＮＡにおいて、導電体４４及び絶縁体４５の右端及び左端は階段の形状を有する。ただし、積層構造３９が図１２での積層構造３９と上下が反転された構造を有するため、階段の形状は図１４での階段の形状と異なる。具体的には、以下の通りである。ある第１層に位置する各導電体・絶縁体対の左端は、この第１層の１つ上の第２層に位置する導電体・絶縁体対の左端よりも左側に位置する。同様に、ある第１層に位置する各導電体・絶縁体対の右端は、この第１層の１つ上の第２層に位置する導電体・絶縁体対の右端よりも右側に位置する。この結果、各導電体４４は、端において、導電体・絶縁体対によって覆われていないテラス部分を有する。各導電体４４は、テラス部分において、コンタクトプラグ６７の下面と接する。各コンタクトプラグ６７の上面は、１つの導電体６８の下面と接する。

１．４．４．第４変形例
第４変形例は、第３変形例に基づく。

図２８は、第１実施形態の第４変形例の記憶装置１の一部のレイアウト及びいくつかの構成要素を示す。図２８は、ｚ軸上の位置に関して、図６に示される領域と同じ領域を示す。図２８に示されるように、サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄの各々は、センスアンプ領域ＳＡＡを含む。サブプレーン領域ＳＰＮＡｕのセンスアンプ領域ＳＡＡは、サブプレーン領域ＳＰＮＡｕとＳＰＮＡｄとの境界に面する。サブプレーン領域ＳＰＮＡｄのセンスアンプ領域ＳＡＡは、サブプレーン領域ＳＰＮＡｕとＳＰＮＡｄとの境界に面する。

図２９は、第１実施形態の第４変形例の記憶装置１の断面の構造を示す。図２９は、図１２と同じく、ｙｚ面に沿った断面を示す。図２９に示されるように、導電体４１及び４２並びにコンタクトプラグ６３の各組は、第３変形例（図２６）と異なり、センスアンプ領域ＳＡＡの直上の領域中に位置する。例えば、導電体４１及び４２並びにコンタクトプラグ６３の各組は、導電体セット２３のｚ軸に沿った真上に位置する。このことに基づいて、導電体６１は、ｘ軸に沿って延びていない。また、各サブプレーン領域ＳＰＮＡに対して、半導体６２が設けられている。２つのサブプレーン領域ＳＰＮＡの２つの半導体６２は、サブプレーン領域ＳＰＮＡの境界で間隔を有して並ぶ。２つのサブプレーン領域ＳＰＮＡの２つの半導体６２はいずれも、１つのプレーンＰＬＮのソース線ＳＬの一部として機能するため、同じ電位を有する。そのために、２つの半導体６２は、図２９に示されていない領域で導電体を介して互いに接続されている。例えば、導電体６４の上方に導電体が設けられ、この導電体が、コンタクトプラグ及び（又は）導電体セットを介して、２つの半導体６２の両方に接続されている。

コンタクトプラグ６３は、半導体６２の間の領域に位置する。

１．４．５．第５変形例
第５変形例は、第３変形例に基づく。

図３０は、第１実施形態の第５変形例の記憶装置１の一部のレイアウト及びいくつかの構成要素を示す。図３０は、ｚ軸上の位置に関して、図６に示される領域と同じ領域を示す。図３０に示されるように、サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄの各々は、センスアンプ領域ＳＡＡを含む。サブプレーン領域ＳＰＮＡｕのセンスアンプ領域ＳＡＡは、ソース線ドライバ領域ＳＤＲＡと面する、又は接する。サブプレーン領域ＳＰＮＡｄのセンスアンプ領域ＳＡＡは、サブプレーン領域ＳＰＮＡｄの下端を含む領域に位置する。

図３１は、第１実施形態の第５変形例の記憶装置１の断面の構造を示す。図３１は、図１２と同じく、ｙｚ面に沿った断面を示す。図３１に示されるように、センスアンプ領域ＳＡＡは、導電体４１及び４２並びにコンタクトプラグ６３の組の下方の領域中に位置する。すなわち、トランジスタＴｒ２は、第３変形例（図２６）と異なり、導電体４１及び４２並びにコンタクトプラグ６３の組の下方に位置する。

１．４．６．第６変形例
第６変形例は、第３変形例に基づく。

図３２は、第１実施形態の第６変形例の記憶装置１の一部のレイアウト及びいくつかの構成要素を示す。図３２は、ｚ軸上の位置に関して、図６に示される領域と同じ領域を示す。図３２に示されるように、サブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄの各々は、センスアンプ領域ＳＡＡを含む。サブプレーン領域ＳＰＮＡｕのセンスアンプ領域ＳＡＡは、サブプレーン領域ＳＰＮＡｕのｚ軸上での中心を含む領域に位置する。サブプレーン領域ＳＰＮＡｄのセンスアンプ領域ＳＡＡは、サブプレーン領域ＳＰＮＡｄのｚ軸上での中心を含む領域に位置する。

図３３は、第１実施形態の第６変形例の記憶装置１の断面構造を示す。図３３は、図１２と同じく、ｙｚ面に沿った断面を示す。図３３に示されるように、各サブプレーン領域ＳＰＮＡにおいて、積層構造３９は、２つの部分からなる。積層構造３９の２つの部分は、接続されておらず、間に間隔を有する。同じく、半導体６２も、各サブプレーン領域ＳＰＮＡにおいて、２つの部分からなる。半導体６２の２つの部分は、間に間隔を有する。半導体６２の２つの部分は、それぞれ、積層構造３９の２つの部分の下方に位置する。各サブプレーン領域ＳＰＮＡ中の半導体６２の２つの部分はいずれも、１つのプレーンＰＬＮのソース線ＳＬの一部として機能するため、同じ電位を有する。そのために、各サブプレーン領域ＳＰＮＡの半導体６２の２つの部分は、図３３に示されていない領域で導電体を介して互いに接続されている。例えば、導電体６４の上方に導電体が設けられ、この導電体が、コンタクトプラグ及び（又は）導電体セットを介して、半導体６２の２つの部分の両方に接続されている。

積層構造３９の２つの部分の間の領域、及び半導体６２の２つの部分の間の領域の下方の領域中にセンスアンプ領域ＳＡＡが位置する。また、積層構造３９の２つの部分の間の領域、及び半導体６２の２つの部分の間の領域に、導電体４１及び４２並びにコンタクトプラグ６３の各組が位置する。

２．第２実施形態
第２実施形態は、第１実施形態の記憶装置１の動作の詳細に関する。

第２実施形態の記憶装置１は、第１実施形態の記憶装置１の構成と同じ構成を有する。ただし、第２実施形態の記憶装置１のいくつかの構成要素及びメモリコントローラ２は、以下に記述される動作を行えるように構成されている。

図３４は、第２実施形態の記憶装置１とメモリコントローラ２との間で送受信される信号の例を示す。具体的には、図３４は、第１タイプの書込みコマンドセット及びレディー・ビジー信号を示す。第１タイプの書込みコマンドセットは、メモリコントローラ２から記憶装置１に供給される。

第１タイプの書込みコマンドセットは、第１タイプの書込みアドレス入力コマンドＷＷｈ、アドレス情報ＡＤＤ、及び書込み開始コマンドＡＡｈを含む。アドレス情報ＡＤＤと書込み開始コマンドＡＡｈの間に、書込みデータＤｉｎが送信される。第１タイプの書込みコマンドセットは、１セルユニットＣＵへのデータの書込み、すなわち、１６ｋＢ個のメモリセルトランジスタＭＴへの１ページのサイズのデータ、すなわち、１６ｋＢのサイズのデータの書込みを指示する。

第１タイプの書込みアドレス入力コマンドＷＷｈは、１６ｋＢのサイズのデータの書込みを指示するとともに、アドレス情報ＡＤＤが後続することを通知する。

アドレス情報ＡＤＤは、データの書込み先のセルユニットＣＵを指定する。アドレス情報ＡＤＤは、例えば５サイクルに亘る。最初のサイクルと続く第２サイクルで、カラムアドレスＣ１及びＣ２が伝送される。残りの第３サイクル、第４サイクル、及び第５サイクルで、ロウアドレスＲ１、Ｒ２、及びＲ３が伝送される。ロウアドレスは、プレーンアドレスＰＬＮＡ、ブロックアドレスＢＡ、及びページアドレスＰＧＡを含む。ページアドレスは、ワード線アドレスと、ストリングユニットアドレスを含む。

１６ｋＢのサイズの書込みデータＤｉｎは、数十サイクルに亘って伝送される。

書込み開始コマンドＡＡｈは、データ書込みの実行を指示する。

記憶装置１は、書込み開始コマンドＡＡｈを受け取ると、指定されたセルユニットＣＵへの１６ｋＢのデータの書込みを行う。データ書込みの間、記憶装置１は、ビジーを示すローレベルのレディー・ビジー信号ＲＢを出力する。ビジーの信号は、例えば、期間ＴＰ１に亘って出力される。

受け取られたロウアドレスによって、第１実施形態において記述されるように、指定されるブロックアドレスＢＡを有する２つの半ブロックＨＢＬＫが選択される。さらに、指定される２つの半ブロックＨＢＬＫにおいて、ページアドレスＰＧＡによって指定される半セルユニットＨＣＵが選択される。そして、指定される２つの半セルユニットＨＣＵに亘って、書込みデータＤｉｎが書き込まれる。

図３５は、第２実施形態の記憶装置１とメモリコントローラ２との間で送受信される信号の例を示す。具体的には、図３５は、第２タイプの書込みコマンドセット及びレディー・ビジー信号を示す。第２タイプの書込みコマンドセットは、メモリコントローラ２から記憶装置１に供給される。

第２タイプの書込みコマンドセットは、第２タイプの書込みアドレス入力コマンドＸＸｈ、アドレス情報ＡＤＤ、及び書込み開始コマンドＡＡｈを含む。アドレス情報ＡＤＤと書込み開始コマンドＡＡｈの間に、書込みデータＤｉｎが送信される。第２タイプの書込みコマンドセットは、半セルユニットＨＣＵへのデータの書込み、すなわち、８ｋＢ個のメモリセルトランジスタＭＴへの半ページのサイズのデータ、すなわち、８ｋＢのサイズのデータの書込みを指示する。

第２タイプの書込みアドレス入力コマンドＸＸｈは、８ｋＢのサイズのデータの書込みを指示するとともに、アドレス情報ＡＤＤが後続することを通知する。

アドレス情報ＡＤＤは、データの書込み先の半セルユニットＨＣＵを指定する。ロウアドレスは、プレーンアドレスＰＬＮＡ、ブロックアドレスＢＡ、及びページアドレスＰＧＡを含む。ロウアドレスは、さらに、サブプレーンアドレスＳＰＬＮＡを含む。サブプレーンアドレスＳＰＬＮＡは、サブメモリセルアレイＳＭＣＡｕ及びＳＭＣＡｄの一方を指定する。サブプレーンアドレスＳＰＬＮＡは、例えば、１ビットの長さを有する。サブプレーンアドレスＳＰＬＮＡは、例えば、値“０”によって、サブメモリセルアレイＳＭＣＡｕを指定し、値“１”によって、サブメモリセルアレイＳＭＣＡｄを指定する。

図１８を参照して上記されているように、１つのプレーンＰＬＮの構成要素が形成される２つのサブメモリセルアレイＭＣＡは、同一のプレーンアドレスＰＬＮＡ、同一のブロックアドレスＢＡの組、及び同一のページアドレスＰＧＡの組を有している。このため、アドレス情報ＡＤＤ中のプレーンアドレスＰＬＮＡ、ブロックアドレスＢＡ、ページアドレスＰＧＡによって、２つのサブメモリセルアレイＳＭＣＡのそれぞれの計２つの半セルユニットＨＣＵが指定される。しかしながら、第２タイプの書込みコマンドセットは、サブプレーンアドレスＳＰＬＮＡを含み、サブプレーンアドレスＳＰＬＮＡは、サブメモリセルアレイＳＭＣＡを指定する。このため、サブプレーンアドレスＳＰＬＮＡによって、２つの半セルユニットＨＣＵのうちのサブプレーンアドレスＳＰＬＮＡによって指定されるサブメモリセルアレイＳＭＣＡ中の１つの半セルユニットＨＣＵのみが指定される。

８ｋＢのサイズの書込みデータＤｉｎは、数十サイクルに亘って伝送される。

記憶装置１は、書込み開始コマンドＡＡｈを受け取ると、指定された半セルユニットＨＣＵへの８ｋＢのデータの書込みを行う。データ書込みの間、記憶装置１は、ビジーを示すローレベルのレディー・ビジー信号ＲＢを出力する。ビジーの信号は、例えば、期間ＴＰ２に亘って出力される。期間ＴＰ２は、第１タイプの書込みコマンドセットが受け取られたときのビジーの期間ＴＰ１より短い。

図３６は、第２実施形態の記憶装置１とメモリコントローラ２との間で送受信される信号の例を示す。具体的には、図３６は、第１タイプの読出しコマンドセット及びレディー・ビジー信号を示す。第１タイプの読出しコマンドセットは、メモリコントローラ２から記憶装置１に供給される。

第１タイプの読出しコマンドセットは、第１タイプの読出しアドレス入力コマンドＹＹｈ、アドレス情報ＡＤＤ、及び読出し開始コマンドＢＢｈを含む。第１タイプの読出しコマンドセットは、１つのセルユニットＣＵからのデータの読出し、すなわち、１６ｋＢ個のメモリセルトランジスタＭＴからの１ページのサイズのデータ、すなわち、１６ｋＢのサイズのデータの読出しを指示する。

第１タイプの読出しアドレス入力コマンドＹＹｈは、１６ｋＢのサイズのデータの読出しを指示するとともに、アドレス情報ＡＤＤが後続することを通知する。

アドレス情報ＡＤＤは、データが読み出される元のセルユニットＣＵを指定する。ロウアドレスは、プレーンアドレスＰＬＮＡ、ブロックアドレスＢＡ、及びページアドレスＰＧＡを含む。

読出し開始コマンドＢＢｈは、データ読出しの実行を指示する。

記憶装置１は、読出し開始コマンドＢＢｈを受け取ると、指定されたセルユニットＣＵから１６ｋＢのサイズのデータを読み出す。データ読出しの間、記憶装置１は、ビジーを示すローレベルのレディー・ビジー信号ＲＢを出力する。ビジーの信号は、例えば、期間ＴＲ１に亘って出力される。

受け取られたロウアドレスによって、第１実施形態において記述されるように、指定されるブロックアドレスＢＡを有する２つの半ブロックＨＢＬＫが選択される。さらに、指定される２つの半ブロックＨＢＬＫにおいて、ページアドレスＰＧＡによって指定される半セルユニットＨＣＵが選択される。そして、指定される２つの半セルユニットＨＣＵから、計１ページのサイズのデータが読み出される。

データ読出しが完了すると、メモリコントローラ２は、記憶装置１に繰り返しアサートされる信号ＲＥを供給する。記憶装置１は、信号ＲＥの受信に基づいて、読み出された１６ｋＢのサイズのデータＤｏｕｔをメモリコントローラ２に出力する。

図３７は、第２実施形態の記憶装置１とメモリコントローラ２との間で送受信される信号の例を示す。具体的には、図３７は、第２タイプの読出しコマンドセット及びレディー・ビジー信号を示す。第２タイプの読出しコマンドセットは、メモリコントローラ２から記憶装置１に供給される。

第２タイプの読出しコマンドセットは、第２タイプの読出しアドレス入力コマンドＺＺｈ、アドレス情報ＡＤＤ、及び読出し開始コマンドＢＢｈを含む。第２タイプの読出しコマンドセットは、半セルユニットＨＣＵからのデータの読出し、すなわち、８ｋＢ個のメモリセルトランジスタＭＴからの半ページのサイズのデータ、すなわち、８ｋＢのサイズのデータの読出しを指示する。

第２タイプの読出しアドレス入力コマンドＺＺｈは、８ｋＢのサイズのデータの読出しを指示するとともに、アドレス情報ＡＤＤが後続することを通知する。

アドレス情報ＡＤＤは、データが読み出される元の半セルユニットＨＣＵを指定する。ロウアドレスは、プレーンアドレスＰＬＮＡ、ブロックアドレスＢＡ、及びページアドレスＰＧＡを含む。ロウアドレスは、さらに、サブプレーンアドレスＳＰＬＮＡを含む。

図３４を参照して上記されているように、プレーンアドレスＰＬＮＡ、ブロックアドレスＢＡ、ページアドレスＰＧＡ、及びサブプレーンアドレスＳＰＬＮＡによって、２つの半セルユニットＨＣＵのうちのサブプレーンアドレスＳＰＬＮＡによって指定されるサブメモリセルアレイＳＭＣＡ中の１つの半セルユニットＨＣＵのみが指定される。

記憶装置１は、読出し開始コマンドＢＢｈを受け取ると、指定された半セルユニットＨＣＵからの８ｋＢのサイズのデータを読み出す。データ読出しの間、記憶装置１は、ビジーを示すローレベルのレディー・ビジー信号ＲＢを出力する。ビジーの信号は、例えば、期間ＴＲ２に亘って出力される。期間ＴＲ２は、第１タイプの読出しコマンドセットが受け取られたときのビジーの期間ＴＲ１より短い。

受け取られたロウアドレスによって、図３４を参照して上記されているように、１つの半セルユニットＨＣＵが選択される。そして、指定された半セルユニットＨＣＵから、半ページのサイズのデータが読み出される。

データ読出しが完了すると、メモリコントローラ２は、記憶装置１に繰り返しアサートされる信号ＲＥを供給する。記憶装置１は、信号ＲＥの受信に基づいて、読み出された８ｋＢのサイズのデータＤｏｕｔをメモリコントローラ２に出力する。

図３８は、第２実施形態の記憶装置１とメモリコントローラ２との間で受信される信号の例を示す。具体的には、図３８は、第１タイプの消去コマンドセット及びレディー・ビジー信号を示す。第１タイプの読出しコマンドセットは、メモリコントローラ２から記憶装置１に供給される。

第１タイプの消去コマンドセットは、第１タイプの消去アドレス入力コマンドＵＵｈ、アドレス情報ＡＤＤ、及び消去開始コマンドＣＣｈを含む。第１タイプの消去コマンドセットは、１つのブロックＢＬＫのデータの消去を指示する。

第１タイプの消去アドレス入力コマンドＵＵｈは、１つのブロックＢＬＫのデータの消去を指示するとともに、アドレス情報ＡＤＤが後続することを通知する。

アドレス情報ＡＤＤは、例えば３サイクルに亘る。３つのサイクルで、ロウアドレスＲ１、Ｒ２、及びＲ３が伝送される。ロウアドレスは、プレーンアドレスＰＬＮＡ及びブロックアドレスＢＡを含む。

消去開始コマンドＣＣｈは、データ消去の実行を指示する。

記憶装置１は、消去開始コマンドＣＣｈを受け取ると、指定されたブロックＢＬＫのデータの消去を行う。データ消去の間、記憶装置１は、ビジーを示すローレベルのレディー・ビジー信号ＲＢを出力する。ビジーの信号は、例えば、期間ＴＥ１に亘って出力される。

図３９は、第２実施形態の記憶装置１とメモリコントローラ２との間で受信される信号の例を示す。具体的には、図３９は、第２タイプの消去コマンドセット及びレディー・ビジー信号を示す。第２タイプの読出しコマンドセットは、メモリコントローラ２から記憶装置１に供給される。

第２タイプの消去コマンドセットは、第２タイプの消去アドレス入力コマンドＶＶｈ、アドレス情報ＡＤＤ、及び消去開始コマンドＣＣｈを含む。第２タイプの消去コマンドセットは、半ブロックＨＢＬＫのデータの消去を指示する。

第２タイプの消去アドレス入力コマンドＶＶｈは、半ブロックＨＢＬＫのデータの消去を指示するとともに、アドレス情報ＡＤＤが後続することを通知する。

アドレス情報ＡＤＤのロウアドレスは、プレーンアドレスＰＬＮＡ及びブロックアドレスＢＡを含む。ロウアドレスは、さらに、サブプレーンアドレスＳＰＬＮＡを含む。

記憶装置１は、消去開始コマンドＣＣｈを受け取ると、指定されたブロックＢＬＫのデータの消去を行う。データ消去の間、記憶装置１は、ビジーを示すローレベルのレディー・ビジー信号ＲＢを出力する。ビジーの信号は、例えば、期間ＴＥ２に亘って出力される。期間ＴＥ２は、第１タイプの消去コマンドセットが受け取られたときのビジーの期間ＴＥ１より短い。

図３４、図３６、及び図３８を参照して記述される動作の間の状態は、図２３に示されている。例として、ブロックアドレスＢＡがブロックＢＬＫ＿１を指定している場合、図２３に示されるように、ブロックアドレスＢＡの受信によって、ブロックデコーダＢＤｅ＿１及びブロックデコーダＢＤｏ＿１が活性化される。活性化により、ブロックデコーダＢＤｅ＿１はブロック選択信号ＢＳＳｏ＿１をアサートし、ブロックデコーダＢＤｏ＿１はブロック選択信号ＢＳＳｅ＿１をアサートする。その他のブロック選択信号ＢＳＳは、ネゲートされている。この結果、半ブロックＨＢＬＫｏ＿１及び半ブロックＨＢＬＫｅ＿１が選択されている状態になる。すなわち、半ブロックＨＢＬＫｏ＿１及び半ブロックＨＢＬＫｅ＿１に、配線ＳＧＤ、ＣＧ、及びＳＧＳの電圧が転送される。

図４０は、第２実施形態の記憶装置の一部の動作の間の一状態を示す。具体的には、図４０は、セルユニットＣＵへのデータの書込み、セルユニットＣＵからのデータの読出し、又はブロックＢＬＫ中のデータの消去を指示するコマンドを受信したことに応答して生じる、ロウデコーダ１１の一状態を示す。すなわち、図４０は、図３５、図３７、及び図３９を参照して記述されている動作の間の一状態を示す。図４０は、図２３と同じく、ブロックアドレスＢＡがブロックＢＬＫ＿１を指定している例について示す。さらに、図４０は、サブプレーンアドレスＳＰＬＮＡが、サブメモリセルアレイＳＭＣＡｄを指定している例について示す。

図４０に示されるように、図２３と同じく、ブロックアドレスＢＡ＿１は、ブロックデコーダＢＤｅ＿１及びＢＤｏ＿１の活性化を指示する。しかしながら、サブプレーンアドレスＳＰＬＮＡがサブメモリセルアレイＳＭＣＡｄを指定していることに基づいて、ブロックデコーダＢＤｅ＿１及びＢＤｏ＿１のうち、ブロックデコーダＢＤｏ＿１が活性化し、ブロックデコーダＢＤｅ＿１は活性化しない。このため、ブロックデコーダＢＤｏ＿１のみがブロック選択信号ＢＳＳｏ＿１をアサートし、その他のブロック選択信号ＢＳＳは、ネゲートされている。この結果、半ブロックＨＢＬＫｏ＿１が選択されている状態になる。すなわち、半ブロックＨＢＬＫｏ＿１に、配線ＳＧＤ、ＣＧ、及びＳＧＳの電圧が転送される。

一方、非選択の半ブロックＨＢＬＫｅ＿１は、転送スイッチセットＸＳＧｅ＿１のいずれの転送スイッチＸＳもオフしている。このため、非選択の半ブロックＨＢＬＫｅ＿１のワード線ＷＬ、及び選択ゲート線ＳＧＤＬ及びＳＧＳＬは電気的にフローティングしている。

この状態で、配線ＳＧＤ、ＣＧ、及びＳＧＳに、データ読出し、データ書込み、又はデータ消去に基づくパターンの電圧が印加されることにより、データ読出し、データ書込み、又はデータ消去が行われる。データ読出しの間は、例えば、読出し対象の半セルユニットＨＣＵと接続されているワード線ＷＬと接続されている配線ＣＧに、読出し電圧Ｖｖｇｒが印加され、その他の配線ＣＧに、読出しパス電圧Ｖｒｅａｄが印加される。読出し電圧Ｖｃｇｒは、読出し対象のメモリセルトランジスタＭＴに応じた可変の正の大きさを有する。読出しパス電圧Ｖｒｅａｄは、メモリセルトランジスタＭＴに記憶されているデータによらずに、このメモリセルトランジスタＭＴをオンさせる正の大きさを有し、読出し電圧Ｖｃｇｒより高い。

データ書込みの間は、例えば、書込み対象の半セルユニットＨＣＵと接続されているワード線ＷＬと接続されている配線ＣＧにプログラム電圧Ｖｐｇｍが印加され、その他の配線ＣＧにプログラムパス電圧Ｖｐａｓｓが印加される。プログラム電圧Ｖｐｇｍは、書込み対象のメモリセルトランジスタＭＴの電荷蓄積層１０４に、半導体１０２から電子を注入できる正の大きさを有する。プログラムパス電圧Ｖｐａｓｓは、この電圧を受けるメモリセルトランジスタＭＴへのデータ書込みを抑制する正の大きさを有し、プログラム電圧Ｖｐｇｍより低い。

データ消去の間は、例えば、配線ＣＧにＶｓｓ（例えば、０Ｖ）が印加される。併せて、ビット線ＢＬ及びソース線ＳＬに消去電圧Ｖｅｒａが印加される。消去電圧Ｖｅｒａは、データ消去の対象のメモリセルトランジスタＭＴの電荷蓄積層１０４中の電子を半導体１０２に引き抜くことができる正の大きさを有する。

２．２．利点
第２実施形態の記憶装置１は、２つのタイプのコマンドセットをサポートする。すなわち、記憶装置１は、２つのタイプのコマンドセットを認識し、これらのコマンドセットによる指示を実行できる。第１タイプのコマンドセットは、セルユニットＣＵへのデータの書込み、セルユニットＣＵからのデータの読出し、又は１ブロックＢＬＫのデータの消去を指示する。第２タイプのコマンドセットは、半セルユニットＨＣＵへのデータの書込み、半セルユニットＨＣＵからのデータの読出し、又は半ブロックＨＢＬＫのデータの消去を指示する。すなわち、第２タイプのコマンドセットは、第１タイプのコマンドセットが１つのブロックＢＬＫを対象とするのに対し、半ブロックＨＢＬＫを対象とする。半ブロックＨＢＬＫを対象とする動作は、１ブロックＢＬＫを対象とする動作での消費電流より小さい。よって、半ブロックＨＢＬＫのみを対象とする動作の場合の消費電流は、１つのブロックを対象とするコマンドセットのみをサポートする記憶装置での動作の対象が半ブロックのみである場合の消費電流よりも少ない。消費電流は、例えば、記憶装置１の動作電流ＩＣＣである。

また、第２実施形態によれば、半ブロックＨＢＬＫごとに動作の対象を指定できるため、半ブロックＨＢＬＫごとの管理が可能である。１ブロックＢＬＫごとの管理であれば、或る１ブロックＢＬＫ中の局所的な不良が生じている場合、このブロックＢＬＫ全体が、予め用意された予備のブロックによって置換される必要がある。よって、局所的な不良であるにも関わらず、１ブロックＢＬＫのサイズの予備のブロックが必要である。このことは、置換された、不良を含んだブロックの正常な部分が活用されないこと、予備のブロックが多く必要であることから、非効率である。第２実施形態によれば、以下に記述されるように、或る局所的な不良が生じた場合に使用不能として置換される必要がある範囲は、この不具合を含んだ半ブロックＨＢＬＫである。図４１は、第２実施形態の記憶装置１での動作の間の一状態の例を示す。図４１は、半ブロックＨＢＬＫｏ＿１が不良の箇所を含んでおり、すなわち、バッド半ブロックであり、ロウデコーダ１１中の置換を制御する回路によって、或る予備の冗長半ブロックＨＢＬＫｏ＿Ｒ３に置換されている例を示す。この状態で、第１実施形態の図２３と同じく、ブロックＢＬＫ＿１が指定されているとする。この場合、正常な半ブロックＨＢＬＫｅ＿１を制御するブロックデコーダＢＤｅ＿１は、ブロックＢＬＫ＿１の指定によって活性化する。一方、不良な半ブロックＨＢＬＫｏ＿１を制御するブロックデコーダＢＤｏ＿１は活性化しない。代わりに、半ブロックＨＢＬＫｏ＿３を制御するブロックデコーダＢＤｏ＿Ｒ３が、ブロックＢＬＫ＿１の指定によって、活性化する。この結果、ブロック選択信号ＢＳＳｏ＿Ｒ３がアサートされ、転送スイッチセットＸＳＧｏ＿Ｒ３中の転送スイッチＸＳＤ、ＸＳＷ、及びＸＳＳがオンする。よって、半ブロックＨＢＬＫｏ＿Ｒ３が選択されている状態になる。置換される必要のある単位は、半ブロックＨＢＬＫに限られる。よって、置換が効率的に行われることが可能である。すなわち、置換されることによって活用されなくなる領域が抑制され、かつ多くの予備の領域が用意されることが可能である。

３．第３実施形態
第３実施形態は、ロウデコーダの詳細の点で第１実施形態と異なる。

図４２は、第３実施形態の記憶装置１のロウデコーダの構成要素及び構成要素の接続を示す。図４２は、１つのプレーンＰＬＮの構成要素が形成される２つのサブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄについて示す。

図４２に示されるように、第３実施形態は、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの各々のうちのサブプレーン領域ＳＰＮＡｄに含まれる構成要素の点で第１実施形態と異なる。

ロウデコーダ領域ＲＤＡｌのうち、サブプレーン領域ＳＰＮＡｄに含まれる部分は、ｎ／２個のブロックデコーダＢＤｏを含む。ｎ／２個のブロックデコーダＢＤｏは、奇数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿１、ＢＡ＿３、ＢＡ＿５、…、ＢＡ＿ｎ－１のためのブロックデコーダＢＤｏ＿１、ＢＤｏ＿３、ＢＤｏ＿５、…、ＢＤｏ＿ｎ－１である。

ロウデコーダ領域ＲＤＡｌのうち、サブプレーン領域ＳＰＮＡｄに含まれる部分は、ｎ／２個の転送スイッチセットＸＳＧｏを含む。ｎ／２個の転送スイッチセットＸＳＧｏは、奇数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿１、ＢＡ＿３、ＢＡ＿５、…、ＢＡ＿ｎ－１のための転送スイッチセットＸＳＧｏ＿１、ＸＳＧｏ＿３、ＸＳＧｏ＿５、…、ＸＳＧｏ＿ｎ－１である。

ロウデコーダ領域ＲＤＡｒのうち、サブプレーン領域ＳＰＮＡｄに含まれる部分は、ｎ／２個のブロックデコーダＢＤｏを含む。ｎ／２個のブロックデコーダＢＤｏは、偶数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿０、ＢＡ＿２、ＢＡ＿４、…、ＢＡ＿ｎ－２のためのブロックデコーダＢＤｏ＿０、ＢＤｏ＿２、ＢＤｏ＿４、…、ＢＤｏ＿ｎ－２である。

ロウデコーダ領域ＲＤＡｒのうち、サブプレーン領域ＳＰＮＡｄに含まれる部分は、ｎ／２個の転送スイッチセットＸＳＧｏを含む。ｎ／２個の転送スイッチセットＸＳＧｏは、偶数のブロックアドレスＢＡ、すなわち、ブロックアドレスＢＡ＿０、ＢＡ＿２、ＢＡ＿４、…、ＢＡ＿ｎ－２のための転送スイッチセットＸＳＧｏ＿０、ＸＳＧｏ＿２、ＸＳＧｏ＿４、…、ＸＳＧｏ＿ｎ－２である。

以上の配置により、各ブロックＢＬＫを構成する２つの半ブロックＨＢＬＫｅ及びＨＢＬＫｏの一方のための転送スイッチセットＸＳＧｅ及びブロックデコーダＢＤｅは、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの一方に配置され、２つの半ブロックＨＢＬＫｅ及びＨＢＬＫｏの他方のための転送スイッチセットＸＳＧｏ及びブロックデコーダＢＤｏは、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの他方に配置されている。

すなわち、各ブロックＢＬＫについて、このブロックＢＬＫのためのブロックデコーダＢＤｅ及び転送スイッチセットＸＳＧｅの組、並びにこのブロックＢＬＫのためのブロックデコーダＢＤｏ及び転送スイッチセットＸＳＧｏの組は、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの相違する方に位置する。一方、第１実施形態（図２２を参照）では、各ブロックＢＬＫについて、このブロックＢＬＫのためのブロックデコーダＢＤｅ及び転送スイッチセットＸＳＧｅの組、並びにこのブロックＢＬＫのためのブロックデコーダＢＤｏ及び転送スイッチセットＸＳＧｏの組は、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒのうちの同じ方に位置する。

図４３は、第３実施形態のドライバの構成要素及び構成要素の接続を示す。図４３は、図４２に示されるロウデコーダの構成要素も併せて示す。

以下、転送スイッチセットＸＳＧｏ＿１、ＸＳＧｏ＿３、ＸＳＧｏ＿５、…、ＸＳＧｏ＿ｎ－１と接続されている配線ＣＧ、ＳＧＤ、及びＳＧＳは、それぞれ、配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌと称される場合がある。転送スイッチセットＸＳＧｏ＿０、ＸＳＧｏ＿２、ＸＳＧｏ＿４、…、ＸＳＧｏ＿ｎ－２と接続されている配線ＣＧ、ＳＧＤ、及びＳＧＳは、それぞれ、配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒと称される場合がある。

図４３に示されるように、電圧生成回路１４は、複数の配線ＩＮＴ上で、それぞれ電圧を出力する。図４３及び後続の図は、５本の配線ＩＮＴの例を示す。

ドライバ１５は、ＣＧ線デコード回路１５１ｌ及び１５１ｒを含む。ＣＧ線デコード回路１５１ｌ及び１５１ｒは、アドレス情報ＡＤＤをデコードし、電圧生成回路１４からの電圧のうちデコードの結果に基づく電圧を出力する回路である。ＣＧ線デコード回路１５１ｌ及び１５１ｒは、同じ構成要素及び構成要素の接続を有する。すなわち、配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌの組と、配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒの組とに共通のパターンの電圧が印加される必要がある。その目的で、同一のＣＧ線デコード回路１５１ｌ及び１５１ｒが設けられている。

ＣＧ線デコード回路１５１ｌは、複数の配線ＩＮＴと接続されており、配線ＩＮＴを介して電圧生成回路１４から電圧を受け取る。ＣＧ線デコード回路１５１ｌは、デコードの結果に基づいて、電圧生成回路１４からの電圧を、配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌの組に印加する。

配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌの組並びに配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒの組は、実質的に同じ（同一の）パターンの電圧を受ける。

ＣＧ線デコード回路１５１ｒは、複数の配線ＩＮＴと接続されており、配線ＩＮＴを介して電圧生成回路１４から電圧を受け取る。ＣＧ線デコード回路１５１ｒは、デコードの結果に基づいて、電圧生成回路１４からの電圧を、配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒの組に印加する。

図４４は、第３実施形態の記憶装置での動作の間の一状態を示す。図４４は、１つのプレーンＰＬＮの構成要素が形成される２つのサブプレーン領域ＳＰＮＡについて示す。図４４は、１つのブロックＢＬＫが選択されている状態を示す。図４４は、ブロックアドレスＢＡ＿１が指定されている例を示す。

図４４に示されるように、ブロックアドレスＢＡ＿１の受信によって、ブロックデコーダＢＤｅ＿１及びＢＤｏ＿１が活性化される。図４２を参照して上記されているように、各ブロックＢＬＫを構成する２つの半ブロックＨＢＬＫｅ及びＨＢＬＫｏの一方のための転送スイッチセットＸＳＧｅ及びブロックデコーダＢＤｅは、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの一方に配置され、２つの半ブロックＨＢＬＫｅ及びＨＢＬＫｏの他方のための転送スイッチセットＸＳＧｏ及びブロックデコーダＢＤｏは、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの他方に配置されている。このため、１つのブロックＢＬＫの選択によって、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの各々において、転送スイッチセットＸＳＧ及びブロックデコーダＢＤが活性化される。

活性化により、ブロックデコーダＢＤｅ＿１はブロック選択信号ＢＳＳｅ＿１をアサートし、ブロックデコーダＢＤｏ＿１はブロック選択信号ＢＳＳｏ＿１をアサートする。その他のブロック選択信号ＢＳＳは、ネゲートされている。この結果、半ブロックＨＢＬＫｅ＿１及びＨＢＬＫｏ＿１が選択されている状態になる。すなわち、半ブロックＨＢＬＫｅ＿１に配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒの電圧が転送されるとともに半ブロックＨＢＬＫｏ＿１に配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌの電圧が転送される状態になる。

転送スイッチセットＸＳＧｅは、配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒから電圧を受け、転送スイッチセットＸＳＧｏは、配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌから電圧を受ける。このため、配線ＣＧｌ、ＳＧＤｌ、ＳＧＳｌ、ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒへの電圧の印加のために、ＣＧ線デコード回路１５１ｌ及び１５１ｒの両方が活性化される。

以上の動作により、半ブロックＨＢＬＫｅ＿１及びＨＢＬＫｏ＿１の両方に、実質的に同じパターンの電圧が転送される。

第３実施形態によれば、各ブロックＢＬＫを構成する２つの半ブロックＨＢＬＫｅ及びＨＢＬＫｏの一方のための転送スイッチセットＸＳＧｅ及びブロックデコーダＢＤｅは、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの一方に配置され、２つの半ブロックＨＢＬＫｅ及びＨＢＬＫｏの他方のための転送スイッチセットＸＳＧｏ及びブロックデコーダＢＤｏは、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒ他方に配置される。これにより、或る１つのブロックＢＬＫの選択のために、選択されるブロックＢＬＫを構成する２つの半ブロックＨＢＬＫへの電圧の転送は、配線ＣＧ、ＳＧＤ、及びＳＧＳの別々の組から行われることが可能である。よって、配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌの組、及び配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒの組のいずれも、半ブロックＨＢＬＫのワード線ＷＬ、及び選択ゲート線ＳＧＤＬ並びにＳＧＳＬを充電するのに必要な電流しか流れない。この電流の大きさは、ＣＧ線デコード回路１５１ｌ又は１５１ｒが１ブロックＢＬＫのワード線ＷＬ及び選択ゲート線ＳＧＤＬ並びにＳＧＳＬを充電する場合に配線ＣＧ、ＳＧＤ、及びＳＧＳを流れる電流よりも小さい。よって、配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌの組で生じる電圧降下、及び配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒで生じる電圧降下は、ＣＧ線デコード回路１５１ｌ又は１５１ｒが１ブロックＢＬＫのワード線ＷＬ及び選択ゲート線ＳＧＤＬ並びにＳＧＳＬを充電する場合に配線ＣＧ、ＳＧＤ、及びＳＧＳで生じる電圧降下より小さい。このため、第３実施形態によって２組の配線ＣＧ、ＳＧＤ、及びＳＧＳを介して１ブロックＢＬＫのワード線ＷＬ及び選択ゲート線ＳＧＤＬ並びにＳＧＳＬを充電するのに要する時間は、１組の配線ＣＧ、ＳＧＤ、及びＳＧＳだけを介して１ブロックＢＬＫのワード線ＷＬ及び選択ゲート線ＳＧＤＬ並びにＳＧＳＬを充電するのに要する時間より短い。

４．第４実施形態
第４実施形態は、ドライバ１５の構成要素の点で第３実施形態と異なる。

図４５は、第４実施形態のドライバの構成要素及び構成要素の接続を示す。図４５は、第３実施形態の図４２に示されるロウデコーダの構成要素も併せて示す。

ドライバ１５は、ＣＧ線デコード回路１５２を含む。ＣＧ線デコード回路１５２は、第３実施形態のＣＧ線デコード回路１５１ｌ及び１５１ｒと同じである。ＣＧ線デコード回路１５２は、複数の配線ＩＮＴと接続されており、配線ＩＮＴを介して電圧生成回路１４から電圧を受ける。ＣＧ線デコード回路１５２は、配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌの組、並びに配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒの組の両方と接続されている。ＣＧ線デコード回路１５２は、デコードの結果に基づいて、電圧生成回路１４からの電圧を、配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌの組、並びに配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒの組の両方に印加する。

第４実施形態によれば、第３実施形態と同じく、配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌの組、及び配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒの組を、いずれも、半ブロックＨＢＬＫのワード線ＷＬ及び選択ゲート線ＳＧＤＬ並びにＳＧＳＬを充電するのに必要な電流しか流れない。このため、第３実施形態と同じ利点が得られる。

５．第５実施形態
第５実施形態は、各プレーン領域ＰＮＡでの構成要素のレイアウトの点で第１実施形態と異なる。

図４６及び図４７は、第５実施形態の記憶装置の一部のレイアウト及びいくつかの構成要素を示す。図４６及び図４７は、１つのプレーン領域ＰＮＡを示す。４つのプレーン領域ＰＮＡは、同じ構成を有する。図４６及び図４７は、ｚ軸上で相違する座標の領域を示す。図４６は、ｚ軸上の位置に関して、第１実施形態の図６に示される領域と同じ領域を示す。図４７は、ｚ軸上の位置に関して、第１実施形態の図７に示される領域と同じ領域を示す。

図４６に示されるように、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒは、プレーン領域ＰＮＡの中央に位置する。ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒは、ｘ軸に沿って並び、隣接する。

サブプレーン領域ＳＰＮＡｕ中の１つのセンスアンプ領域ＳＡＡは、ロウデコーダ領域ＲＤＡｌの左側に位置する。サブプレーン領域ＳＰＮＡｕ中のもう１つのセンスアンプ領域ＳＡＡは、ロウデコーダ領域ＲＤＡｒの右側に位置する。

サブプレーン領域ＳＰＮＡｄ中の１つのセンスアンプ領域ＳＡＡは、ロウデコーダ領域ＲＤＡｌの左側に位置する。サブプレーン領域ＳＰＮＡｄ中のもう１つのセンスアンプ領域ＳＡＡは、ロウデコーダ領域ＲＤＡｒの右側に位置する。

図４７に示されるように、各サブプレーン領域ＳＰＮＡは、２つのサブメモリセルアレイＳＭＣＡを含み、第１実施形態のサブメモリセルアレイＳＭＣＡが分割された形に相当する２つのサブメモリセルアレイＳＭＣＡを含んでいる。より具体的には、サブプレーン領域ＳＰＮＡｕは、サブメモリセルアレイＳＭＣＡｕｌ及びＳＭＣＡｕｒを含む。サブメモリセルアレイＳＭＣＡｕｌは、サブプレーン領域ＳＰＮＡｕの左端の領域に位置する。サブメモリセルアレイＳＭＣＡｕｒは、サブプレーン領域ＳＰＮＡｕの右端の領域に位置する。サブメモリセルアレイＳＭＣＡｕｌ及びＳＭＣＡｕｒの組に亘って、第１実施形態のサブメモリセルアレイＳＭＣＡｕに含まれる構成要素が設けられている。

サブプレーン領域ＳＰＮＡｄは、サブメモリセルアレイＳＭＣＡｄｌ及びＳＭＣＡｄｒを含む。サブメモリセルアレイＳＭＣＡｄｌは、サブプレーン領域ＳＰＮＡｄの左端の領域に位置する。サブメモリセルアレイＳＭＣＡｄｒは、サブプレーン領域ＳＰＮＡｄの右端の領域に位置する。サブメモリセルアレイＳＭＣＡｄｌ及びＳＭＣＡｄｒの組に亘って、第１実施形態のサブメモリセルアレイＳＭＣＡｄに含まれる構成要素が設けられている。

ワード線フックアップ領域ＷＨＵＡｌ及びＷＨＵＡｒは、サブメモリセルアレイＳＭＣＡｕｌとＳＭＣＡｕｒの間の領域と、サブメモリセルアレイＳＭＣＡｄｌとＳＭＣＡｄｒの間の領域に亘る。

或るサブプレーン領域ＳＰＮＡのサブメモリセルアレイＳＭＣＡｕｒと隣のプレーン領域ＰＮＡのサブメモリセルアレイＳＭＣＡｕｌの境界は、ｙｚ面に沿って広がる酸化物等の絶縁体によって区切られていてもよい。又は、或るプレーン領域ＰＮＡのサブメモリセルアレイＳＭＣＡｕｒと隣のプレーン領域ＰＮＡのサブメモリセルアレイＳＭＣＡｕｌの境界は、ｙｚ面に沿って広がるとともに、酸化シリコンの層と窒化シリコンの層が１つずつ交互に並ぶ積層体によって区切られていてもよい。

同じく、或るプレーン領域ＰＮＡのサブメモリセルアレイＳＭＣＡｄｒと隣のプレーン領域ＰＮＡのサブメモリセルアレイＳＭＣＡｄｌの境界は、ｙｚ面に沿って広がる酸化物等の絶縁体によって区切られていてもよい。又は、或るプレーン領域ＰＮＡのサブメモリセルアレイＳＭＣＡｄｒと隣のプレーン領域ＰＮＡのサブメモリセルアレイＳＭＣＡｄｌの境界は、ｙｚ面に沿って広がるとともに、酸化シリコンの層と窒化シリコンの層が１つずつ交互に並ぶ積層体によって区切られていてもよい。

図４８は、第５実施形態の記憶装置１の一部の断面の構造を示す。具体的には、図４８は、図４７に示される構造のｘｚ面に沿った断面を示す。

図４８は、図２７の構造に類似する。図４８に示されるように、サブプレーン領域ＳＰＮＡにおいて、２つの積層構造３９が設けられている。各積層構造３９中に、メモリピラーＭＰが設けられている。左側の積層構造３９の右端を含む部分は、ワード線フックアップ領域ＷＬＵＡｌに含まれる。左側の積層構造３９の各導電体４４は、ワード線フックアップ領域ＷＬＵＡｌ中で、テラス部分、すなわち、別の導電体４４と重なっていない部分を有する。各導電体４４は、テラス部分においてコンタクトプラグ６７と接する。

右側の積層構造３９の左端を含む部分は、ワード線フックアップ領域ＷＬＵＡｒに含まれる。右側の積層構造３９の各導電体４４は、ワード線フックアップ領域ＷＬＵＡｒ中で、テラス部分、すなわち、別の導電体４４と重なっていない部分を有する。各導電体４４は、テラス部分においてコンタクトプラグ６７と接する。

図４９は、第５実施形態のメモリセルアレイ中の構成要素及び構成要素へのアドレスの割当ての例を示す。図４９は、１つのプレーンＰＬＮについて示す。第５実施形態では、各半ブロックＨＢＬＫは、２つのロウデコーダ領域ＲＤＡｌ及びＲＤＡｒを挟んで両側に分かれて設けられている。すなわち、図４９に示されるように、サブメモリセルアレイＳＭＣＡは、四半ブロックＱＢＬＫからなる。より具体的には、サブメモリセルアレイＳＭＣＡｕｌは、四半ブロックＱＢＬＫｅｌからなる。サブメモリセルアレイＳＭＣＡｕｒは、四半ブロックＱＢＬＫｅｒからなる。サブメモリセルアレイＳＭＣＡｄｌは、四半ブロックＱＢＬＫｏｌからなる。サブメモリセルアレイＳＭＣＡｄｒは、四半ブロックＱＢＬＫｏｒからなる。四半ブロックＱＢＬＫは、ブロックＢＬＫの四半分からなり、半ブロックＨＢＬＫの半分からなる。

四半ブロックＱＢＬＫｅｌ及びＱＢＬＫｅｒは、半ブロックＨＢＬＫｅを構成する。四半ブロックＱＢＬＫｏｌ及びＱＢＬＫｏｒは、半ブロックＨＢＬＫｏを構成する。

各四半ブロックＱＢＬＫは、複数の四半セルユニットＱＣＵからなる。四半セルユニットＱＣＵは、セルユニットＣＵを構成するメモリセルトランジスタＭＴの四半分の数のメモリセルトランジスタＭＴからなる。よって、四半セルユニットＱＣＵは、各メモリセルトランジスタＭＴが１ビットのデータを記憶している場合、１ページの四半分の大きさ、すなわち四半ページのデータを記憶している。同様に、四半セルユニットＱＣＵは、各メモリセルトランジスタＭＴがｐビットのデータを記憶している場合、ｐ個の四半ページデータを記憶している。

４つの四半ブロックＱＢＬＫの四半セルユニットＱＣＵの組は、共通のページアドレスの組を割り当てられている。すなわち、各四半ブロックＱＢＬＫのいずれにも、ページアドレスＰＧＡ０～ＰＧｔが割り当てられている。

各サブメモリセルアレイＳＭＣＡには、ｍ／４本のビット線ＢＬが位置する。ビット線ＢＬは、各サブメモリセルアレイＳＭＣＡ中の四半ブロックＱＢＬＫに亘って延びる。ｍが１６ｋＢの例に基づくと、各四半ブロックＱＢＬＫにおいて、ビット線ＢＬの並ぶ方向に沿って、ｍ／４個、例えば４ｋＢ個のメモリセルトランジスタＭＴが並ぶ。四半ブロックＱＢＬＫｅｌのメモリセルトランジスタＭＴは、例えば、ビット線ＢＬ＿０～ＢＬ＿ｍ／４－１とそれぞれ接続されている。四半ブロックＱＢＬＫｅｒのメモリセルトランジスタＭＴは、例えば、ビット線ＢＬ＿ｍ／４～ＢＬ＿ｍ／２－１とそれぞれ接続されている。四半ブロックＱＢＬＫｏｌのメモリセルトランジスタＭＴは、例えば、ビット線ＢＬ＿ｍ／２～ＢＬ＿３ｍ／４－１とそれぞれ接続されている。四半ブロックＱＢＬＫｏｒのメモリセルトランジスタＭＴは、例えば、ビット線ＢＬ＿３ｍ／４～ＢＬ＿ｍ－１とそれぞれ接続されている。

或るアドレス情報ＡＤＤに基づく四半セルユニットＱＣＵの選択については、第１実施形態と同様である。すなわち、第４実施形態は、第１実施形態の半ブロックＨＢＬＫが独立した２つの領域に亘って配置されている点で第１実施形態と異なる。この違いは、構成要素の配置及びレイアウトの違いであり、構成要素の接続、すなわち回路について第１実施形態と第４実施形態は同じである。よって、第１実施形態で或る半セルユニットＨＣＵが選択されている状態は、第４実施形態では、この半セルユニットＨＣＵに相当する２つの四半セルユニットＱＣＵが選択される状態に相当する。よって、第４実施形態では、１つのプレーンアドレスＰＬＮＡ、１つのブロックアドレスＢＡ、１つのページアドレスＰＧＡの指定により、４つのサブメモリセルアレイＳＭＣＡのそれぞれの四半セルユニットＱＣＵが選択されることが可能である。

図５０は、第５実施形態のロウデコーダの構成要素及び構成要素の接続を示す。図５０は、１つのプレーンＰＬＮの構成要素が形成される２つのサブプレーン領域ＳＰＮＡｕ及びＳＰＮＡｄについて示す。

ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒに含まれる構成要素については、第１実施形態でのものと同じである。

図５０に示されるように、各転送スイッチセットＸＳＧは、２つの四半ブロックＱＢＬＫと接続されており、接続されている２つの四半ブロックＱＢＬＫの両方に、配線ＣＧ、ＳＧＤ、及びＳＧＳの電圧のパターンを転送する。すなわち、αが０以上ｎ－１以下の全てのケースについて、各転送スイッチセットＸＳＧｅ＿αは、１つの四半ブロックＱＢＬＫｅｌ＿α及び１つの四半ブロックＱＢＬＫｅｒ＿αに電圧を転送する。αが０以上ｎ－１以下の全てのケースについて、各転送スイッチセットＸＳＧｏ＿αは、１つの四半ブロックＱＢＬＫｏｌ＿α及び１つの四半ブロックＱＢＬＫｏｒ＿αに電圧を転送する。

図５１は、第５実施形態の記憶装置１とメモリコントローラ２との間で送受信される信号の例を示す。具体的には、図５１は、第３タイプの書込みコマンドセット及びレディー・ビジー信号を示す。第３タイプの書込みコマンドセットは、メモリコントローラ２から記憶装置１に供給される。

第３タイプの書込みコマンドセットは、第３タイプの書込みアドレス入力コマンドＳＳｈ、アドレス情報ＡＤＤ、及び書込み開始コマンドＡＡｈを含む。アドレス情報ＡＤＤと書込み開始コマンドＡＡｈの間に、書込みデータＤｉｎが送信される。第３タイプの書込みコマンドセットは、四半セルユニットＱＣＵへのデータの書込み、すなわち、４ｋＢ個のメモリセルトランジスタＭＴへの四半ページのサイズのデータ、すなわち、４ｋＢのサイズのデータの書込みを指示する。

第３タイプの書込みアドレス入力コマンドＳＳｈは、４ｋＢのサイズのデータの書込みを指示するとともに、アドレス情報ＡＤＤが後続することを通知する。

アドレス情報ＡＤＤは、データの書込み先の四半セルユニットＱＣＵを指定する。ロウアドレスは、プレーンアドレスＰＬＮＡ、ブロックアドレスＢＡ、及びページアドレスＰＧＡ、サブプレーンアドレスＳＰＬＮＡを含む。サブプレーンアドレスＳＰＬＮＡは、サブメモリセルアレイＳＭＣＡｕｌ、ＳＭＣＡｕｒ、ＳＭＣＡｄｌ、及びＳＭＣＡｄｒの１つを指定する。サブプレーンアドレスＳＰＬＮＡは、例えば、２ビットの長さを有する。サブプレーンアドレスＳＰＬＮＡは、例えば、値“００”によって、サブメモリセルアレイＳＭＣＡｕｌを指定し、値“０１”によって、サブメモリセルアレイＳＭＣＡｕｒを指定し、値“１０”によって、サブメモリセルアレイＳＭＣＡｄｌを指定し、値“１１”によって、サブメモリセルアレイＳＭＣＡｄｒを指定する。

図１８を参照して上記されているように、１つのプレーンＰＬＮの構成要素が形成される２つのサブメモリセルアレイＭＣＡは、同一のプレーンアドレスＰＬＮＡ、同一のブロックアドレスＢＡの組、及び同一のページアドレスＰＧＡの組を有している。このため、アドレス情報ＡＤＤ中のプレーンアドレスＰＬＮＡ、ブロックアドレスＢＡ、ページアドレスＰＧＡによって、４つのサブメモリセルアレイＳＭＣＡのそれぞれの計４つの四半セルユニットＱＣＵが指定される。しかしながら、第３タイプの書込みコマンドセットは、サブプレーンアドレスＳＰＬＮＡを含み、サブプレーンアドレスＳＰＬＮＡは、サブメモリセルアレイＳＭＣＡを指定する。このため、サブプレーンアドレスＳＰＬＮＡによって、４つの四半セルユニットＱＣＵのうちのサブプレーンアドレスＳＰＬＮＡによって指定されるサブメモリセルアレイＳＭＣＡ中の１つの四半セルユニットＱＣＵのみが指定される。

４ｋＢのサイズの書込みデータＤｉｎは、数十サイクルに亘って伝送される。

記憶装置１は、書込み開始コマンドＡＡｈを受け取ると、指定された四半セルユニットＱＣＵへの４ｋＢのデータの書込みを行う。データ書込みの間、記憶装置１は、ビジーを示すローレベルのレディー・ビジー信号ＲＢを出力する。ビジーの信号は、例えば、期間ＴＰ２に亘って出力される。期間ＴＰ３は、第２タイプの書込みコマンドセットが受け取られたときのビジーの期間ＴＰ２より短い。期間ＴＰ３と期間ＴＰ２の差は、期間ＴＰ２と、第１タイプの書込みコマンドセットが受け取られたときのビジー期間ＴＰ１の差より小さい。

図５２は、第５実施形態の記憶装置１とメモリコントローラ２との間で送受信される信号の例を示す。具体的には、図５２は、第３タイプの読出しコマンドセット及びレディー・ビジー信号を示す。第３タイプの読出しコマンドセットは、メモリコントローラ２から記憶装置１に供給される。

第３タイプの読出しコマンドセットは、第３タイプの読出しアドレス入力コマンドＴＴｈ、アドレス情報ＡＤＤ、及び読出し開始コマンドＢＢｈを含む。第３タイプの読出しコマンドセットは、四半セルユニットＱＣＵからのデータの読出し、すなわち、４ｋＢ個のメモリセルトランジスタＭＴからの四半ページのサイズのデータ、すなわち、４ｋＢのサイズのデータの読出しを指示する。

第３タイプの読出しアドレス入力コマンドＴＴｈは、４ｋＢのサイズのデータの読出しを指示するとともに、アドレス情報ＡＤＤが後続することを通知する。

アドレス情報ＡＤＤは、データが読み出される元の四半セルユニットＱＣＵを指定する。ロウアドレスは、プレーンアドレスＰＬＮＡ、ブロックアドレスＢＡ、及びページアドレスＰＧＡを含む。ロウアドレスは、さらに、サブプレーンアドレスＳＰＬＮＡを含む。

プレーンアドレスＰＬＮＡ、ブロックアドレスＢＡ、ページアドレスＰＧＡ、及びサブプレーンアドレスＳＰＬＮＡによって、４つの四半セルユニットＱＣＵのうちのサブプレーンアドレスＳＰＬＮＡによって指定されるサブメモリセルアレイＳＭＣＡ中の１つの四半セルユニットＱＣＵのみが指定される。

記憶装置１は、読出し開始コマンドＢＢｈを受け取ると、指定された四半セルユニットＱＣＵからの４ｋＢのサイズのデータを読み出す。データ読出しの間、記憶装置１は、ビジーを示すローレベルのレディー・ビジー信号ＲＢを出力する。ビジーの信号は、例えば、期間ＴＲ２に亘って出力される。期間ＴＲ３は、第２タイプの読出しコマンドセットが受け取られたときのビジーの期間ＴＲ２より短い。期間ＴＲ３と期間ＴＲ２の差は、期間ＴＲ２と、第１タイプの読出しコマンドセットが受け取られたときのビジー期間ＴＲ１の差より小さい。

受け取られたロウアドレスによって、１つの四半セルユニットＱＣＵが選択される。そして、指定された四半セルユニットＱＣＵから、四半ページのサイズのデータが読み出される。

データ読出しが完了すると、メモリコントローラ２は、記憶装置１に繰り返しアサートされる信号ＲＥを供給する。記憶装置１は、信号ＲＥの受信に基づいて、読み出された４ｋＢのサイズのデータＤｏｕｔをメモリコントローラ２に出力する。

図５３は、第５実施形態の記憶装置での動作の間の一状態を示す。図５３は、１つのプレーンＰＬＮの構成要素が形成される２つのサブプレーン領域ＳＰＮＡについて示す。図５３は、１つのブロックＢＬＫが選択されている状態を示す。図５３は、ブロックアドレスＢＡ＿１が指定されている例を示す。

図５３に示されるように、ブロックアドレスＢＡ＿１の受信によって、ブロックデコーダＢＤｅ＿１及びブロックデコーダＢＤｏ＿１が活性化される。第３実施形態と同じく、各ブロックＢＬＫを構成する２つの半ブロックＨＢＬＫｅ及びＨＢＬＫｏの一方のための転送スイッチセットＸＳＧｅ及びブロックデコーダＢＤｅは、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの一方に配置され、２つの半ブロックＨＢＬＫｅ及びＨＢＬＫｏの他方のための転送スイッチセットＸＳＧｏ及びブロックデコーダＢＤｏは、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの他方に配置されている。このため、１つのブロックＢＬＫの選択によって、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの各々において、転送スイッチセットＸＳＧ及びブロックデコーダＢＤの組が活性化される。

活性化により、ブロックデコーダＢＤｅ＿１はブロック選択信号ＢＳＳｅ＿１をアサートし、ブロックデコーダＢＤｏ＿１はブロック選択信号ＢＳＳｏ＿１をアサートする。その他のブロック選択信号ＢＳＳは、ネゲートされている。この結果、四半ブロックＱＢＬＫｅｌ＿１、ＱＢＬＫｅｒ＿１、ＱＢＬＫｏｌ＿１、及びＱＢＬＫｏｒ＿１が選択されている状態になる。すなわち、四半ブロックＱＢＬＫｏｌ＿１及びＱＢＬＫｏｒ＿１に配線ＣＧｌ、ＳＧＤｌ、及びＳＧＳｌの電圧が転送されるとともに、四半ブロックＱＢＬＫｅｌ＿１及びＱＢＬＫｅｒ＿１＿１に配線ＣＧｒ、ＳＧＤｒ、及びＳＧＳｒの電圧が転送される状態になる。よって、四半ブロックＱＢＬＫｅｌ＿１、ＱＢＬＫｅｒ＿１、ＱＢＬＫｏｌ＿１、及びＱＢＬＫｏｒ＿１の全てに実質的に同じパターンの電圧が転送される。

第５実施形態によれば、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒがプレーン領域ＰＮＡの中央に位置することに基づいて、サブメモリセルアレイＳＭＣＡが、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒの両側に位置する独立した部分によって構成されている。しかしながら、各転送スイッチセットＸＳＧは、２つの四半ブロックＱＢＬＫの両方と接続されており、接続されている２つの四半ブロックＱＢＬＫの両方に、配線ＣＧ、ＳＧＤ、及びＳＧＳの電圧のパターンを転送できる。このため、１つのブロックＢＬＫの選択によって、４つの四半ブロックＱＢＬＫの全てに、実質的に同じパターンの電圧が転送されることが可能である。よって、ロウデコーダ領域ＲＤＡｌ及びＲＤＡｒがプレーン領域ＰＮＡの中央に位置する場合でも、第１実施形態と同じ利点が得られる。

６．変形例等
ここまでの記述は、メモリセルトランジスタＭＴが１ビットのデータを記憶し、よって、１つのセルユニットに１つのページアドレスＰＧＡが割り当てられている例に関する。１つのセルユニットＣＵに複数のページアドレスが割り当てられているケースも、１つのセルユニットＣＵに１つのページアドレスＰＧＡが割り当てられているケースと同じである。すなわち、図１９と同じく、ブロックアドレスＢＡ＿０が指定され、さらにページアドレスＰＧＡ１１が指定されているとする。このような指定によって、半ブロックＨＢＬＫｅ＿１及びＨＢＬＫ＿ｏの両方において、同じワード線アドレスＷＬＡのワード線ＷＬと接続された半セルユニットＨＣＵが選択される。さらに、選択された半セルユニットＨＣＵ中によって提供される複数のページのうちのページアドレスＰＧＡ＿１１に基づく１つが指定される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…記憶装置、２…メモリコントローラ、ＰＬＮ…プレーン、１０…メモリセルアレイ、１１…ロウデコーダ、１２…レジスタ、１３…シーケンサ、１４…電圧生成回路、１５…ドライバ、１７…センスアンプ、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＰＮＡ…プレーン領域、ＳＰＮＡ、ＳＰＮＡｕ、ＳＰＮＡｄ…サブプレーン領域、ＳＭＣＡ、ＳＭＣＡｕ、ＳＭＣＡｄ…サブメモリセルアレイ、ＨＢＬＫ、ＨＢＬＫｅ、ＨＢＬＫｏ…半ブロック、ＨＣＵ…半セルユニット

Claims (20)

1. 第１軸及び第２軸に沿って広がる第１導電体と、
   前記第１導電体の内部に設けられ、第１半導体及び前記第１半導体の周囲の電荷蓄積層を含んだ第１メモリピラーと、
   前記第２軸に沿って延び、前記第１メモリピラーと接する第２導電体と、
   前記第１軸及び前記第２軸に沿って広がり、前記第２軸に沿って前記第１導電体と間隔を有して並ぶ第３導電体と、
   前記第３導電体の内部に設けられ、第２半導体及び前記第２半導体の周囲の電荷蓄積層を含んだ第２メモリピラーと、
   前記第２軸に沿って延び、前記第２メモリピラーと接する第４導電体と、
   前記第２軸に沿って延び、前記第１メモリピラー及び前記第２メモリピラーと接続された第５導電体と、
   を備える記憶装置。
2. 前記第１半導体及び前記第２半導体と接し、前記第５導電体と接し、不純物を含んだ第３半導体をさらに備える、
   請求項１に記載の記憶装置。
3. 前記第２導電体は、第１センスアンプ回路と接続されており、
   前記第４導電体は、第２センスアンプ回路と接続されている、
   請求項１に記載の記憶装置。
4. 前記第１センスアンプ回路及び前記第２センスアンプ回路は、前記第１導電体及び前記第３導電体の前記第１軸及び前記第２軸と交わる第３軸に沿った下方に位置する、
   請求項３に記載の記憶装置。
5. 第１パッドと、
   前記第５導電体と接続された第１トランジスタと、
   をさらに備え、
   前記第１パッド、前記第３導電体、前記第１導電体、前記第１トランジスタは、この順で、前記第２軸に沿って並ぶ、
   請求項１に記載の記憶装置。
6. 基板と、
   前記基板上の第２トランジスタと、
   前記第２トランジスタと接続され、逆テーパー形状を有する第６導電体と、
   前記第６導電体上に設けられ、テーパー形状を有する。第７導電体と、
   を備える、
   請求項１に記載の記憶装置。
7. 基板と、
   前記基板上に設けられ、前記基板と前記第１導電体との間に位置する第２トランジスタと、
   前記第１メモリピラーの第３軸に沿った上方に位置し、前記第１メモリピラーと接続され、前記第３軸は前記第１軸及び前記第２軸と交わる、第８導電体と、
   前記第２トランジスタと前記第８導電体とに接続された第９導電体と、
   をさらに備える、
   請求項１に記載の記憶装置。
8. 前記第２軸に沿って延び、前記第５導電体と前記第１軸に沿って並び、外部に露出した部分を有する第１０導電体をさらに備える、
   請求項１に記載の記憶装置。
9. 前記第１導電体と前記第１軸に沿って並び、前記第１軸及び前記第２軸に沿って広がる第１１導電体と、
   前記第１１導電体の内部に設けられ、第３半導体及び前記第３半導体の周囲の電荷蓄積層を含み、前記第５導電体と接続された第３メモリピラーと、
   前記第１導電体の前記第１軸及び前記第２軸と交わる第３軸に沿った上方に位置し、前記第１導電体と接続され、前記第３軸に沿って延びる第１２導電体と、
   前記第１１導電体の前記第３軸に沿った上方に位置し、前記第１１導電体と接続され、前記第３軸に沿って延びる第１３導電体と、
   をさらに備える、
   請求項１に記載の記憶装置。
10. 前記第１導電体と接続された第１端と、第１配線と接続された第２端と、を有する第１スイッチと、
    第２配線を介して前記第１スイッチの制御端子と接続された第１デコーダと、
    前記第３導電体と接続された第３端と、前記第１配線と接続された第４端と、を有する第２スイッチと、
    第３配線を介して前記第２スイッチの制御端子と接続された第２デコーダと、
    をさらに備え、
    前記第２配線上の信号がネゲートされているとともに前記第３配線上の信号がアサートされている間に前記第３導電体に第１電圧が印加される、
    請求項９に記載の記憶装置。
11. 前記第１導電体と前記第３導電体との間であって、前記第２導電体と前記第４導電体とが対向する領域の上方に位置する第１絶縁体をさらに備える、
    請求項１に記載の記憶装置。
12. 前記第１メモリピラー及び前記第２メモリピラーと接続され、不純物を含んだ第４半導体をさらに備え、
    前記第１絶縁体は、部分的に前記第４半導体中に位置する、
    請求項１１に記載の記憶装置。
13. 前記第１導電体と接続された第１端と、第１配線と接続された第２端と、を有する第１スイッチと、
    第２配線を介して前記第１スイッチの制御端子と接続された第１デコーダと、
    前記第３導電体と接続された第３端と、前記第１配線と接続された第４端と、を有する第２スイッチと、
    第３配線を介して前記第２スイッチの制御端子と接続された第２デコーダと、
    をさらに備える、
    請求項１に記載の記憶装置。
14. 前記第２配線上の信号がアサートされている間に前記第３配線上の信号がアサートされる、
    請求項１３に記載の記憶装置。
15. 第１コマンドの受信に基づいて、前記第２配線上の信号がアサートされている間に前記第３配線上の信号がアサートされ、
    第２コマンドの受信に基づいて、前記第２配線上の信号がネゲートされている間に亘って前記第３配線上の信号がアサートされる、
    請求項１３に記載の記憶装置。
16. 前記第２配線上の信号がネゲートされているとともに前記第３配線上の信号がアサートされている間に、前記第３導電体に第１電圧が印加される、
    請求項１３に記載の記憶装置。
17. 前記第２配線上の信号がネゲートされているとともに前記第３配線上の信号がアサートされている間に、前記第３導電体に第２電圧が印加されるとともに前記第５導電体に前記第２電圧より高い第３電圧が印加される、
    請求項１３に記載の記憶装置。
18. 前記第１軸及び前記第２軸に沿って広がる第１３導電体と、
    前記第１３導電体の内部に設けられ、第４半導体及び前記第４半導体の周囲の電荷蓄積層を含んだ第４メモリピラーと、
    前記第１３導電体と接続された第５端と、前記第１配線と接続された第６端と、を有する第３スイッチと、
    第４配線を介して前記第３スイッチの制御端子と接続された第３デコーダと、
    をさらに備え、
    前記第２配線上の信号及び前記第３配線上の信号のアサートを指示する第１コマンドの受信に基づいて、前記第２配線上の信号及び前記第４配線上の信号がアサートされる、
    請求項１３に記載の記憶装置。
19. 前記第１導電体と接続された第１端と、第４デコーダと接続された第２端と、を有する第１スイッチと、
    前記第３導電体と接続された第３端と、第５デコーダと接続された第４端と、を有する第２スイッチと、
    をさらに備える、
    請求項１に記載の記憶装置。
20. 前記第１導電体と接続された第１端と、第６デコーダと接続された第２端と、を有する第１スイッチと、
    前記第３導電体と接続された第３端と、前記第６デコーダと接続された第４端と、を有する第２スイッチと、
    を備える、
    請求項１に記載の記憶装置。