JP2023141219A - 記憶装置 - Google Patents
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Abstract
【課題】 高速で動作できる記憶装置を提供する。【解決手段】 一実施形態による記憶装置は、第1導電体と、第1メモリピラーと、第2導電体と、第3導電体と、第2メモリピラーと、第4導電体と、第5導電体と、を含む。第1導電体は、第1軸及び第2軸に沿って広がる。第1メモリピラーは、第1導電体の内部に設けられ、第1半導体及び第1半導体の周囲の電荷蓄積層を含む。第2導電体は、第2軸に沿って延び、第1メモリピラーと接する。第3導電体は、第1軸及び第2軸に沿って広がり、第2軸に沿って第1導電体と間隔を有して並ぶ。第2メモリピラーは、第3導電体の内部に設けられ、第2半導体及び第2半導体の周囲の電荷蓄積層を含む。第4導電体は、第2軸に沿って延び、第2メモリピラーと接する。第5導電体は、第2軸に沿って延び、第1メモリピラー及び第2メモリピラーと接続されている。【選択図】 図12
Description
実施形態は、概して記憶装置に関する。
三次元に配列されたメモリセルを含んだ記憶装置が知られている。記憶装置は、高速で動作することを要求される。
高速で動作できる記憶装置を提供しようとするものである。
一実施形態による記憶装置は、第1導電体と、第1メモリピラーと、第2導電体と、第3導電体と、第2メモリピラーと、第4導電体と、第5導電体と、を含む。上記第1導電体は、第1軸及び第2軸に沿って広がる。上記第1メモリピラーは、上記第1導電体の内部に設けられ、第1半導体及び上記第1半導体の周囲の電荷蓄積層を含む。上記第2導電体は、上記第2軸に沿って延び、上記第1メモリピラーと接する。上記第3導電体は、第1軸及び第2軸に沿って広がり、上記第2軸に沿って上記第1導電体と間隔を有して並ぶ。上記第2メモリピラーは、上記第3導電体の内部に設けられ、第2半導体及び上記第2半導体の周囲の電荷蓄積層を含む。上記第4導電体は、上記第2軸に沿って延び、上記第2メモリピラーと接する。上記第5導電体は、上記第2軸に沿って延び、上記第1メモリピラー及び上記第2メモリピラーと接続されている。
以下の記述において、或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。よって、或る実施形態についての記述は、先行する実施形態についての記述と同じ内容を、必要な場合を除いて、原則、含まない。或る実施形態中又は相違する実施形態に亘って略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。
本明細書及び特許請求の範囲において、或る第1要素が別の第2要素に「接続されている」とは、第1要素が直接的又は常時或いは一時的に導電性となる要素を介して第2要素に接続されていることを含む。
以下、xyz直交座標系が用いられて、実施形態が記述される。図の縦軸のプラス方向は上側、マイナス方向は下側と称される場合がある。図の横軸のプラス方向は右側、マイナス方向は左側と称される場合がある。
1.第1実施形態
1.1.構成(構造)
1.1.1.記憶装置
図1は、第1実施形態の記憶装置1の構成要素及び構成要素の接続の例を示す。図1はまた、記憶装置1を制御するメモリコントローラ2も示す。
1.1.構成(構造)
1.1.1.記憶装置
図1は、第1実施形態の記憶装置1の構成要素及び構成要素の接続の例を示す。図1はまた、記憶装置1を制御するメモリコントローラ2も示す。
記憶装置1は、NANDインターフェースに基づく配線によって、メモリコントローラ2と接続されている。NANDインターフェースに基づく配線は、複数の制御信号及び8ビットの幅の入出力信号DQを伝送する。制御信号は、信号 ̄CE、CLE、ALE、 ̄WE、 ̄RE、 ̄WP、DQS、 ̄DQS、及びレディー・ビジー信号RBを含む。符号「 ̄」は、反転論理を示す。記憶装置1は、入出力信号DQを受け取り、入出力信号DQを送信する。入出力信号DQは、コマンド(CMD)、データ(DAT)、及びアドレス情報(ADD)を含む。
信号 ̄CEは記憶装置1をイネーブルにする。信号CLEは、入出力信号DQによるコマンドの送信を記憶装置1に通知する。信号ALEは、入出力信号DQによるアドレス情報の送信を記憶装置1に通知する。信号 ̄WEは、入出力信号DQの取り込みを記憶装置1に指示する。信号 ̄REは、入出力信号DQの出力を記憶装置1に指示する。レディー・ビジー信号RBは、記憶装置1がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。記憶装置1は、レディー状態にあると、コマンドを受け付け、ビジー状態にあると、コマンドを受け付けない。
記憶装置1は、例えば、1つのチップとして構成される。記憶装置1は、複数のプレーンPLN、例えば4つのプレーンPLN_0、PLN_1、PLN_2、及びPLN_3、レジスタ12、シーケンサ13、電圧生成回路14、並びにドライバ15等の構成要素を含む。
各プレーンPLNは、複数の構成要素の集合である。プレーンPLNは、データの書込み及びデータ読出しの対象の単位(メモリ領域)である。プレーンPLN_0~PLN_3は、互いに独立して動作することが可能である。プレーンPLN_0~PLN_3は、並列に動作することも可能である。換言すれば、記憶装置1は、互いに独立して制御されることが可能な複数のメモリ領域を有する。各プレーンPLNは、同じ構成要素の組を含み、メモリセルアレイ10、ロウデコーダ11、及びセンスアンプ17を含む。
レジスタ12は、記憶装置1によって受け取られたコマンドCMD及びアドレス情報ADDを保持する回路である。コマンドCMDは、記憶装置1にデータ読出し、データ書込み、及びデータ消去を含む種々の動作を指示する。アドレス情報ADDは、データ読出し、データ書込み、及びデータ消去の対象を指定する。アドレス情報ADDは、例えば、プレーンアドレス、ブロックアドレス、ページアドレス、及びカラムアドレスを含む。プレーンアドレスは、1つのプレーンPLNを指定する。ブロックアドレスは、1つの後述のブロックBLKを指定する。ページアドレスは、1つの後述のストリングユニットSU、1つの後述のワード線WL、及び1つの後述のページを指定する。ページアドレスは、相違する部分において、ストリングユニットSU、ワード線WL、及びページを指定する。ページアドレスのうちのワード線WLを指定する部分は、ワード線アドレスと称される。カラムアドレスは、後述の1つのビット線BLを指定する。
シーケンサ13は、記憶装置1全体の動作を制御する回路である。シーケンサ13は、レジスタ12から受け取られたコマンドCMDに基づいて、電圧生成回路14、ロウデコーダ11、及びセンスアンプ17を制御して、データ読出し、データ書込み、データ消去を含む種々の動作を実行する。
電圧生成回路14は、複数の相違する大きさの電圧を生成する回路である。電圧生成回路14は、記憶装置1の外部から電源電圧を受け取り、電源電圧から複数の電圧を生成する。生成された電圧は、メモリセルアレイ10及びドライバ15等の構成要素に供給される。
ドライバ15は、記憶装置1の動作に必要な種々の電圧を幾つかの構成要素に印加する回路である。ドライバ15は、電圧生成回路14から、複数の電圧を受け取り、複数の電圧のうちの選択されたものを1以上のロウデコーダ11に供給する。
各プレーンPLNのメモリセルアレイ10は、配列されたメモリセルの集合である。メモリセルアレイ10は、n個のブロックBLK、すなわち、BLK_0、BLK_1、…BLK_n-1を含む。各ブロックBLKは、複数のメモリセルトランジスタMT(図示せず)を含む。メモリセルアレイ10には、ワード線WL(図示せず)及びビット線BL(図示せず)も位置する。
ロウデコーダ11は、ブロックBLKを選択するための回路である。各プレーンPLNのロウデコーダ11は、このロウデコーダ11が含まれるプレーンPLNでの動作のために機能する。ロウデコーダ11は、レジスタ12から受け取られたブロックアドレスに基づいて選択された1つのブロックBLKにドライバ15から供給される電圧を転送する。
センスアンプ17は、メモリセルトランジスタMTに記憶されているデータに基づく信号を出力する回路である。各プレーンPLNのセンスアンプ17は、このメモリセルアレイ10が含まれるプレーンPLNでの動作のために機能する。センスアンプ17は、メモリセルトランジスタMTの状態をセンスし、センスされた状態に基づいて読出しデータを生成し、又は、書込みデータをメモリセルトランジスタMTに転送する。
1.1.2.メモリセルアレイ
図2は、第1実施形態の1つのブロックBLK_0の構成要素及び構成要素の接続を示す。複数のブロックBLK、例えば全てのブロックBLKは、図2に示される構成要素及び接続を含む。
図2は、第1実施形態の1つのブロックBLK_0の構成要素及び構成要素の接続を示す。複数のブロックBLK、例えば全てのブロックBLKは、図2に示される構成要素及び接続を含む。
1つのブロックBLKは、複数のストリングユニットSU、例えば4つのストリングユニットSU_0~SU_3を含む。
m本のビット線BL_0~BL_m-1の各々は、各ブロックBLKにおいて、ストリングユニットSU_0~SU_3の各々からの1つのNANDストリングNSと接続されている。mは正の整数であり、例えば、16kB、すなわち、16×1024×8である。以下の記述は、この例に基づいく。
各NANDストリングNSは、1つの選択ゲートトランジスタST、複数のメモリセルトランジスタMT、例えば、8つのメモリセルトランジスタMT0~MT7、及び1つの選択ゲートトランジスタDTを含む。メモリセルトランジスタMTは、制御ゲート電極、及び周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に記憶する素子である。トランジスタST、MT、及びDTは、この順で、ソース線SLと1つのビット線BLとの間に直列に接続されている。
相違する複数のビット線BLとそれぞれ接続された複数のNANDストリングNSは1つのストリングユニットSUを構成する。各ストリングユニットSUにおいて、メモリセルトランジスタMT0~MT7の制御ゲート電極は、ワード線WL0~WL7とそれぞれ接続されている。1つのストリングユニットSU中でワード線WLを共有するメモリセルトランジスタMTの組は、セルユニットCUと称される。各セルユニットCUは、1又は複数のページのデータを記憶する。或るセルユニットCUの各メモリセルトランジスタMTが1ビットのデータを記憶する場合、このセルユニットCUは1ページのデータを記憶している。同様に、或るセルユニットCUの各メモリセルトランジスタMTがpビットのデータを記憶する場合、このセルユニットCUはpページのデータを記憶している。ここで、pは2以上の整数である。以下の記述は、理解の促進のために、各メモリセルトランジスタMTが1ビットのデータを記憶している例に基づく。よって、1つのセルユニットCUは、1つのページアドレスのみを割り当てられている。
ビット線の数mが16kBである例に基づくと、1ページの大きさは、16kBである。
各ブロックBLKにおいて、いずれのストリングユニットSUのメモリセルトランジスタMT0~MT7も、それぞれ、ワード線WL0~WL7に接続されている。
選択ゲートトランジスタDT0~DT3はストリングユニットSU_0~SU_3にそれぞれ属する。図2において、DT2、DT3は図示されていない。ストリングユニットSU_0の複数のNANDストリングNSの各々の選択ゲートトランジスタDT0のゲートは選択ゲート線SGDL0に接続されている。同様に、ストリングユニットSU_1、SU_2、及びSU_3のそれぞれの複数のNANDストリングNSの各々の選択ゲートトランジスタDT1、DT2、及びDT3のゲートは選択ゲート線SGDL1、SGDL2、及びSGDL3に接続されている。
選択ゲートトランジスタSTのゲートは選択ゲート線SGSLに接続されている。
1.1.3.ドライバ
図3は、第1実施形態の記憶装置1のドライバ15の構成要素を示す。図3に示されるように、ドライバ15は、ソース線ドライバSLDを含む。ソース線ドライバSLDは、n型のMOSFET Tr1を含む。トランジスタTr1は、一端において、電圧生成回路14と接続されている。トランジスタTr1は、他端において、ソース線SL、すなわちソース線SLの一部として機能する導電体と接続されている。トランジスタTr1は、ゲートにおいて、制御信号S1を受け取る。トランジスタTr1は、制御信号S1を、例えば、シーケンサ13又はドライバ15中のソース線ドライバSLD以外の構成要素から受け取る。
図3は、第1実施形態の記憶装置1のドライバ15の構成要素を示す。図3に示されるように、ドライバ15は、ソース線ドライバSLDを含む。ソース線ドライバSLDは、n型のMOSFET Tr1を含む。トランジスタTr1は、一端において、電圧生成回路14と接続されている。トランジスタTr1は、他端において、ソース線SL、すなわちソース線SLの一部として機能する導電体と接続されている。トランジスタTr1は、ゲートにおいて、制御信号S1を受け取る。トランジスタTr1は、制御信号S1を、例えば、シーケンサ13又はドライバ15中のソース線ドライバSLD以外の構成要素から受け取る。
1.1.4.センスアンプ
図4は、第1実施形態の記憶装置1のセンスアンプの構成要素及び構成要素の接続を示す。図4に示されるように、センスアンプ17は、複数のセンスアンプ回路SACを含む。センスアンプ17は、m個のセンスアンプ回路SAC、すなわち、ビット線BLの数と同じ数のセンスアンプ回路SACを含む。各センスアンプ回路SACは、1つのビット線BLと接続されている。すなわち、各ビット線BLに1つのセンスアンプ回路SACが接続されている。
図4は、第1実施形態の記憶装置1のセンスアンプの構成要素及び構成要素の接続を示す。図4に示されるように、センスアンプ17は、複数のセンスアンプ回路SACを含む。センスアンプ17は、m個のセンスアンプ回路SAC、すなわち、ビット線BLの数と同じ数のセンスアンプ回路SACを含む。各センスアンプ回路SACは、1つのビット線BLと接続されている。すなわち、各ビット線BLに1つのセンスアンプ回路SACが接続されている。
センスアンプ回路SACは、自身が接続されているビット線BLの電圧に基づく信号を出力する回路である。データの読出しの間、ビット線BLに、データ読出しの対象のメモリセルトランジスタMTが接続され、ビット線BLに、自身が接続されたメモリセルトランジスタMTが記憶しているデータに基づく電圧が生じる。センスアンプ回路SACは、このビット線BL上の電圧に基づく信号を出力する。出力される信号は、データ読出し対象のメモリセルトランジスタMTが記憶しているデータを表す。
1.1.5.記憶装置のレイアウト
図5は、第1実施形態の記憶装置のレイアウトを示す。後述のように、記憶装置1はz軸に沿って並ぶ複数の層を含む。これらの後述されるいくつかの層のレイアウトも、図5を参照して記述される領域に基づく。
図5は、第1実施形態の記憶装置のレイアウトを示す。後述のように、記憶装置1はz軸に沿って並ぶ複数の層を含む。これらの後述されるいくつかの層のレイアウトも、図5を参照して記述される領域に基づく。
図5に示されるように、記憶装置1は、xy面に広がる。記憶装置1は、xy面に沿って、四辺形状を有する。記憶装置1は、y軸に沿って対向する2つの辺、及びx軸に沿って並ぶ2つの辺を有する。y軸に沿って対向する2つの辺のうちの下側の辺は下辺DSと称され、上側の辺は、上辺USと称される。
記憶装置1は、下辺DSに沿って、パッド領域PPAを有する。パッド領域PPAは、z軸上の或る座標に位置する層において、後述のパッドEPDを含む領域である。
記憶装置1は、パッド領域PPAと上辺USとの間において、複数のプレーン領域PNA、例として、4つのプレーン領域PNAを含む。プレーン領域PNAは、x軸に沿って並ぶ。各プレーン領域PNAは、実質的に同じ寸法を有する。本明細書及び特許請求の範囲において、「実質的に同じ」は、同じであることを意図されているものの不可避な理由によって生じる誤差を許容することを意味する。
各プレーン領域PNAは、2つのサブプレーン領域SPNAからなる。サブプレーン領域SPNAは、各プレーン領域PNAにおいて、2つのサブプレーン領域SPNAは、y軸に沿って並ぶ。y軸に沿って並ぶ2つのサブプレーン領域SPNAのうちのy軸に沿って上側及び下側に位置するものは、それぞれ、サブプレーン領域SPNAu及びSPNAdと称される場合がある。
記憶装置1の上辺USと、プレーン領域PNAの組の上端との間には、上端領域UEAが位置する。
各プレーン領域PNAに、プレーンPLN_0~PLN_3のうちの1つのプレーンPLNの構成要素が形成されており、すなわち、メモリセルアレイ10、ロウデコーダ11、及びセンスアンプ17が形成されている。或るプレーン領域PNAに形成されるメモリセルアレイ10、ロウデコーダ11、及びセンスアンプ17は、それぞれ、「プレーン領域PNAに対応するメモリセルアレイ10」、「プレーン領域PNAに対応するロウデコーダ11」、及び「プレーン領域PNAに対応するセンスアンプ17」と称される場合がある。
図6乃至図10は、第1実施形態の記憶装置の一部のレイアウト及びいくつかの構成要素を示す。図6乃至図10は、1つのプレーン領域PNAを示す。4つのプレーン領域PNAは、同じ構成を有する。図6乃至図10は、z軸上で相違する座標の領域を示す。図6乃至図10の各々は、当該図によって示される領域とz軸上で相違する座標の領域に位置する構成要素を破線を使用して示す場合がある。図6は、図6~図10に示される領域のうちでz軸に沿って最も下の領域を示し、後述の半導体基板の表面を含む領域を示す。図7は、図6に示される領域よりもz軸上で上方の領域を示す。図8は、図7に示される領域よりもz軸上で上方の領域を示す。図9は、図6に示される領域よりもz軸に沿って上方且つ図7に示される領域よりもz軸に沿って下方の領域を示す。図10は、図9に示される領域よりもz軸に沿って上方且つ図7に示される領域よりもz軸に沿って下方の領域を示す。
図6に示されるように、プレーン領域PNAは、左端を含む部分及び右端を含む部分において、ロウデコーダ領域RDAを含む。左側及び右側のロウデコーダ領域RDAは、それぞれ、ロウデコーダ領域RDAl及びRDArと称される場合がある。ロウデコーダ領域RDAは、ロウデコーダ11が形成される領域である。
プレーン領域PNAは、センスアンプ領域SAAを含む。センスアンプ領域SAAは、このセンスアンプ領域SAAが属するプレーン領域PNAに対応する対応するセンスアンプ17の構成要素を有する。センスアンプ領域SAAは、例えば、1つのプレーン領域PNA中の2つのサブプレーン領域SPNAの境界に面する。
サブプレーン領域SPNAuは、ソース線ドライバ領域SDRAを含む。ソース線ドライバ領域SDRAは、サブプレーン領域SPNAuの上端に沿い、x軸に沿って延びている。ソース線ドライバ領域SDRAには、ソース線ドライバSLDが設けられている。ソース線ドライバ領域SDRAには、コンタクトプラグCP5が設けられている。コンタクトプラグCP5は、下面において、導電体を介してソース線ドライバSLDに接続されている。
図7に示されるように、各サブプレーン領域SPNAは、サブメモリセルアレイSMCAを含む。サブプレーン領域SPNAu及びSPNAdに含まれるサブメモリセルアレイSMCAは、それぞれ、サブメモリセルアレイSMCAu及びSMCAdと称される場合がある。1つのプレーン領域PNAを構成する2つのサブプレーン領域SPNA中のサブメモリセルアレイSMCAには、このプレーン領域PNAに対応するメモリセルアレイ10の構成要素が設けられている。
プレーン領域PNAは、左端を含む部分及び右端を含む部分において、ワード線フックアップ領域WHUAを含む。左側及び右側のワード線フックアップ領域WHUAは、それぞれ、ワード線フックアップ領域WHUAl及びWHUArと称される場合がある。ワード線フックアップ領域WHUAは、ワード線WLとして機能する後述の導電体44にコンタクトプラグが接する領域である。ワード線フックアップ領域WHUAl及びWHUArは、y軸に沿って延びる。例えば、ワード線フックアップ領域WHUAl及びWHUArの幅(x軸に沿った寸法)は、ロウデコーダ領域RDAl及びRDArの幅(x軸に沿った寸法)より小さい。
図8に示されるように、サブプレーン領域SPNAu及びSPNAdにおいて、複数の導電体CD1及びCD2が設けられている。導電体CD1及びCD2は、y軸に沿って延びる。導電体CD1及びCD2は、1つずつ交互にx軸に沿って並ぶ。
導電体CD1は、サブプレーン領域SPNAu及びSPNAdに亘って連続している。導電体CD1は、ソース線SLの一部として機能する。導電体CD1の一端は、上端領域UEA中に位置する。導電体CD1は、上端領域UEAにおいて、導電体を介して導電性の貼合パッドPD2と接続されている。
導電体CD2の一端は、パッド領域PPA中に位置する。導電体CD2のうちのパッド領域PPA中の部分は、パッドEPDとして機能する。パッドEPDは、記憶装置1の外部接続端子の1つとして機能する。導電体CD2は、パッド領域PPAにおいて、コンタクトプラグCP2と重なっている。導電体CD2の他端は、上端領域UEA中に位置する。導電体CD2は、上端領域UEAにおいて、コンタクトプラグCP3と接続されている。
図9に示されるように、サブプレーン領域SPNAdにおいて複数の導電体CD3が設けられている。導電体CD3は、y軸に沿って延びる。導電体CD3の一端は、パッド領域PPA中に位置する。導電体CD3は、パッド領域PPA中で、コンタクトプラグCP2と重なっている。導電体CD3は、パッド領域PPAにおいて、導電体を介してコンタクトプラグCP2と接続されている。
サブプレーン領域SPNAuにおいて複数の導電体CD5及びCD6が設けられている。導電体CD5及びCD6は、y軸に沿って延びる。導電体CD5及びCD6は、1つずつ交互にx軸に沿って並ぶ。
導電体CD5の一端は、上端領域UEA中に位置する。導電体CD5は、上端領域UEAにおいて、図8に示される導電体CD1と重なっている。導電体CD5は、上端領域UEAにおいて、貼合パッドPD1と重なっている。導電体CD5の他端は、ソース線ドライバ領域SDRA中に位置する。導電体CD5は、ソース線ドライバ領域SDRA中で、コンタクトプラグCP6と重なっている。
導電体CD6の一端は、上端領域UEA中に位置する。導電体CD6は、上端領域UEA中で、図8に示される導電体CD2と重なっている。導電体CD6は、上端領域UEAにおいて、コンタクトプラグCP3と重なっている。
サブプレーン領域SPNAu及びSPNAdにおいて、複数の導電体26a及び26bが設けられている。導電体26a及び26bは、y軸に沿って延び、サブプレーン領域SPNAu及びSPNAdの両方に亘る。導電体26aは、サブプレーン領域SPNAu及びSPNAdの左端を含む領域に位置する。導電体26aは、x軸に沿って並ぶ。導電体26bは、サブプレーン領域SPNAu及びSPNAd右端を含む領域に位置する。導電体26bは、x軸に沿って並ぶ。
図10に示されるように、サブプレーン領域SPNAu及びSPNAdの各々において、複数の導電体37が設けられている。導電体37は、y軸に沿って延び、x軸に沿って並ぶ。サブプレーン領域SPNAu中の各導電体37は、サブプレーン領域SPNAd中のいずれの導電体37とも接していない。例えば、サブプレーン領域SPNAu中の或る導電体37は、サブプレーン領域SPNAd中の1つの導電体37の延長線上に位置する。
図11は、第1実施形態の記憶装置1のメモリセルアレイ10の一部の平面レイアウトの例を示す。図11は、選択ゲート線SGSL、ワード線WL0~WL7、及び選択ゲート線SGDLとして機能する導電体の端部を含む領域を示す。図11は、1つのブロックBLKの領域を示す。
図11に示されように、メモリセルアレイ10は、メモリ領域MA、並びにワード線フックアップ領域WHUAを含む。ワード線フックアップ領域WHUA及びメモリ領域MAは、x軸に沿って並ぶ。メモリセルアレイ10には、複数の導電体44、及び複数の部材SLT及びSHEが設けられている。各導電体44は、選択ゲート線SGSL、ワード線WL0~WL7、又は選択ゲート線SGDLとして機能する。
メモリ領域MAは、複数のNANDストリングNSを含む領域であり、サブメモリセルアレイSMCAが形成される領域である。メモリ領域MAには、複数のメモリピラーMPが設けられている。メモリピラーMPは、後述のように、メモリセルトランジスタMTの一部と機能する構造である。
複数の部材SLTは、x軸に沿って延び、y軸に沿って並ぶ。各部材SLTは、隣り合うブロックBLKの間の境界に位置する。各部材SLTは、例えば、絶縁体SP及び(又は)板状のコンタクトLIが埋め込まれた構造を有する。図11は、部材SLTが、絶縁体SP及び板状のコンタクトLIの両方を含む例を示す。絶縁体SPは、コンタクトLIの側面を覆う。各部材SLTは、導電体44を分断する。
複数の部材SHEは、x軸に沿って延び、y軸に沿って並ぶ。隣り合う各2つの部材SLTの間に複数の部材SHEが位置している。図11は、4つの部材SHEの例を示す。各部材SHEの両端はそれぞれ、ワード線フックアップ領域WHUA中に位置する。各部材SHEは、例えば、絶縁体を含む。各部材SHEは、複数の導電体44のうち少なくとも1つの導電体44を分断する。部材SLT及びSHEによって区切られた各領域は、1つのストリングユニットSUが形成される領域である。
選択ゲート線SGSL、ワード線WL0~WL7、及び選択ゲート線SGDLのx軸に沿った長さは、相違する。よって、ワード線フックアップ領域WHUAにおいて、選択ゲート線SGSL、ワード線WL0~WL7、及び選択ゲート線SGDLの端は、x軸上で相違する座標に位置する。このため、選択ゲート線SGSL、ワード線WL0~WL7、及び選択ゲート線SGDLの各々は、選択ゲート線SGSL、ワード線WL0~WL7、及び選択ゲート線SGDLのいずれとも重なっていない部分を有する。選択ゲート線SGSL、ワード線WL0~WL7、及び選択ゲート線SGDLの各々は、選択ゲート線SGSL、ワード線WL0~WL7、及び選択ゲート線SGDLのいずれとも重なっていない部分は、テラス部分と称される。選択ゲート線SGSL、ワード線WL0~WL7、及び選択ゲート線SGDLの各々は、テラス部分において、コンタクトプラグ(図示せず)と接する。
1.1.6.記憶装置の断面構造
図12は、第1実施形態の記憶装置1の一部の断面の構造を示す。具体的には、図12は、図8~図10のXII-XII線に沿った断面を示す。
図12は、第1実施形態の記憶装置1の一部の断面の構造を示す。具体的には、図12は、図8~図10のXII-XII線に沿った断面を示す。
図12に示されるように、記憶装置1は、z軸に沿って並ぶ第1構造100、第2構造200、第3構造300を含む。第1構造100と第2構造200は、別々に製造されて、互いに接合されることにより、図12に示される構造を構成する。すなわち、第2構造200のxy面に関して反転された構造が図示せぬ半導体の基板上に形成され、形成された構造がxy面に関して反転されて、第1構造100と第2構造200が接合される。その後、第2構造200の形成に使用された基板が除去され、さらに、第3構造300が形成される。
第1構造100は、シリコン等の半導体の基板21、MOSFET Tr1及びTr2、導電体セット22及び23、導電体CD5、コンタクトプラグCP5、絶縁体25、並びに導電性の貼合パッドPD1及び27を含む。
トランジスタTr1は、ソース線ドライバ領域SDRAにおいて、基板21の上面を含む領域及び上面上に位置する。導電体セット22は、複数の導電体を含む。導電体セット22中のz軸に沿って隣接する導電体は互いに接する。導電体セット22は、トランジスタTr1と導電体CD5の下面とに接続されている。導電体セット22は、コンタクトプラグCP6を含む。導電体CD5はコンタクトプラグCP5を介して貼合パッドPD1と接続されている。
トランジスタTr2は、センスアンプ領域SAAにおいて、基板21の上面を含む領域及び上面上に位置する。トランジスタTr2は、センスアンプ17に含まれるトランジスタとして機能する。
導電体セット23は、複数の導電体を含む。導電体セット23中のz軸に沿って隣接する導電体は互いに接する。導電体セット23は、1つのトランジスタTr2と貼合パッド27とに接しており、トランジスタTr2と貼合パッド27とを電気的に接続する。貼合パッド27は、貼合パッドPD1と同じ層に位置する。
絶縁体25は、貼合パッドPD1及び27が位置する層に位置し、xy面に沿って広がる。
第1構造100のうち、ここまで記述された構成要素が設けられていない領域は、例えば絶縁体70を設けられている。
第2構造200は、絶縁体31、導電性の貼合パッドPD2及び32、導電体セット34及び35、導電体37、積層構造39、メモリピラーMP、半導体40、導電体41及び42、部材SLT、導電体44、並びに絶縁体45を含む。
絶縁体31は、絶縁体25の上面上に位置し、xy面に沿って広がる。
貼合パッドPD2は、絶縁体31の層に位置する。貼合パッドPD2の下面は、貼合パッドPD1の上面と接する。
導電体セット34は、複数の導電体を含む。導電体セット34中のz軸に沿って隣接する導電体は互いに接する。導電体セット34の下面は、1つの貼合パッドPD2の上面と接続されている。導電体セット34の上面は、半導体40の下面の高さに位置する。
貼合パッド32は、絶縁体31の層に位置する。貼合パッド32の下面は、貼合パッド27の上面と接する。
各導電体セット35は、複数の導電体を含む。導電体セット35中のz軸に沿って隣接する導電体は互いに接する。導電体セット35は、1つの貼合パッド32の上面及び1つの導電体37の下面と接する。
各導電体37は、y軸に沿って延び、サブプレーン領域SPNAの一端の近傍の位置からサブプレーン領域SPNAの他端の近傍の位置に亘る。図12に示されるyz面に、2つの導電体37が位置する。2つの導電体37は、サブプレーン領域SPNAの境界において、互いに面しており、間隔を有している。各導電体37は、1つのビット線BLとして機能する。図12に示されるyz面とは異なるyz面においても導電体37が設けられている。よって、導電体37は、図10を参照して上記されているように、x軸に沿って、間隔を有して並ぶ。
各積層構造39は、1つのサブプレーン領域SPNAにおいて、導電体37の上方に位置する。積層構造39は、複数の導電体44及び複数の絶縁体45を含む。導電体44及び絶縁体45は、1つずつz軸に沿って交互に設けられている。z軸に沿って並ぶ導電体44及び絶縁体45は互いに接する。各積層構造39は、1つのサブプレーン領域SPNA中でxy面に広がっている。2つの積層構造39は、サブプレーン領域SPNAの境界において、互いに面しており、間隔を有している。すなわち、2つの積層構造39中で同じ層に位置する導電体44は、サブプレーン領域SPNAの境界において、互いに面しており、間隔を有している。同様に、2つの積層構造39中で同じ層に位置する絶縁体45は、サブプレーン領域SPNAの境界において、互いに面しており、間隔を有している。2つの積層構造39の間隔は、例えば、2つの導電体37の間隔より広い。各導電体44は、ワード線WL、選択ゲート線SGDL、又は選択ゲート線SGSLとして機能する。
メモリピラーMPは、積層構造39中に位置する。各メモリピラーMPは、1つのNANDストリングNSの一部として機能する。メモリピラーMPは、例えば、z軸に沿って延び、柱の形状を有する。メモリピラーMPは、積層構造39を貫通又は通過し、積層構造39中に位置する。メモリピラーMPは、半導体、導電体、及び絶縁体を含む。メモリピラーMPの上端は、半導体40中に位置する。メモリピラーMPの表面の一部は半導体40中で開口している。開口中で、メモリピラーMPの半導体は、半導体40と接する。メモリピラーMPの構造は、後にさらに詳細に記述される。各メモリピラーMPの下面は、導電体41と接する。
部材SLTは、積層構造39中に位置する。部材SLTは、例えば、z軸に沿って延び、x軸に沿って延びる板状の形状を有する。部材SLTは、積層構造39を貫通又は通過する。部材SLTの上端は、半導体40中に位置する。部材SLTのコンタクトLIは、半導体40と接する。
半導体40は、例えば、シリコンであり、不純物を含み、導電性を有する。半導体40は、xy面に沿って広がり、2つのサブプレーン領域SPNAに亘って広がる。半導体40の下面の一部は、2つの積層構造39のそれぞれの上面と接する。半導体40は、ソース線SLの一部として機能する。
導電体42は、柱の形状を有する。各導電体42の下面は、導電体41の上面と接する。導電体41は、柱の形状を有する。導電体41の下面は、導電体37の上面と接する。
第2構造200のうち、ここまで記述された構成要素が設けられていない領域は、例えば絶縁体71を設けられている。
第3構造300は、絶縁体51及び52、導電体CD1、並びにコンタクトプラグCP1を含む。
絶縁体51は、半導体40の上面上に位置する。絶縁体51は、部分的に開口している。開口は、半導体40の上面に達している。
導電体CD1は、y軸に沿って延びる。導電体CD1は、部分的に絶縁体51の上面上に位置し、また、部分的に絶縁体51の開口中に位置する。導電体CD1は、絶縁体51の開口中で半導体40に接する。導電体CD1は、サブプレーン領域SPNAの外側の領域において、部分的に、半導体40を貫いて導電体セット34の上面に接する。導電体CD1のうちの半導体40を貫いて導電体セット34に接する部分は、コンタクトプラグCP1として機能する。
絶縁体52は、導電体CD1の上面を覆う。
図13は、第1実施形態の記憶装置1の一部の断面の構造を示す。具体的には、図13は、図8~図10のXIII-XIII線に沿った断面を示す。
第1構造100は、コンタクトプラグ24、及び導電体の貼合パッド28をさらに含む。導電体CD4、コンタクトプラグ及び24は、パッド領域PPAにおいて、基板21の上方に位置する。コンタクトプラグ24は、導電体CD3の上面上に位置する。貼合パッド28は、コンタクトプラグ24の上面上に位置する。貼合パッド28は、絶縁体25が位置する層に位置する。
第2構造200は、導電性の貼合パッド33及び導電体セット36をさらに含む。
貼合パッド33は、絶縁体31が位置する層に位置する。貼合パッド33の下面は貼合パッド28の上面と接する。
各導電体セット36は、複数の導電体を含む。導電体セット36中のz軸に沿って隣接する導電体は互いに接する。導電体セット36の下面は、1つの貼合パッド33の上面と接する。
第3構造300は、導電体CD2及びコンタクトプラグCP2をさらに含む。導電体CD2は、y軸に沿って延びる。導電体CD2は、部分的に絶縁体51の上面上に位置し、また、部分的に絶縁体51の開口中に位置する。導電体CD2は、パッド領域PPAにおいて、半導体40を貫いて導電体セット36の上面に接する。導電体CD2のうちの半導体40を貫いて導電体セット36に接する部分は、コンタクトプラグCP2として機能する。
絶縁体52は、パッド領域PAAにおいて、部分的に開口している。開口は、導電体CD2の上面に達している。導電体CD2のうちの絶縁体52の開口中で露出している部分は、パッドEPDとして機能する。
図14は、第1実施形態の記憶装置1の一部の断面の構造を示す。具体的には、図14は、図5のXIV-XIV線に沿った断面を示す。
x軸に沿って並ぶサブプレーン領域SPNAのそれぞれの積層構造39は、互いに独立している。すなわち、各サブプレーン領域SPNAの導電体44及び絶縁体45の各々は、x軸に沿って隣のサブプレーン領域SPNAの導電体44及び絶縁体45から独立している。
z軸に沿って並ぶ1つの導電体44及び絶縁体45は対を構成する。以下、この対は、導電体・絶縁体対と称される場合がある。各サブプレーン領域SPNAにおいて、導電体44及び絶縁体45の左端は階段の形状を有する。すなわち、ある第1層に位置する各導電体・絶縁体対の左端は、この第1層の1つ下の第2層に位置する導電体・絶縁体対の左端よりも左側に位置する。同様に、各サブプレーン領域SPNAにおいて、導電体44及び絶縁体45の右端は階段の形状を有する。すなわち、ある第1層に位置する各導電体・絶縁体対の右端は、この第1層の1つ下の第2層に位置する導電体・絶縁体対の右端よりも右側に位置する。この結果、各導電体44は、端において、導電体・絶縁体対によって覆われていないテラスを有する。各導電体44は、テラス部分において、コンタクトプラグ55の上面と接する。各コンタクトプラグ55の下面は、1つの導電体56の上面と接する。テラス部分及びコンタクトプラグ55が位置する領域は、ワード線フックアップ領域WHUAである。
導電体26a及び26bは、トランジスタTr2より上方且つ絶縁体25より下方の領域に位置する。導電体26a及び26bは、図19を参照して後述される配線CGの一部として機能する。
図15は、第1実施形態の記憶装置1の一部の断面の詳細な構造の例を示す。具体的には、図15は、貼合パッドPD1及びPD2とその周辺を示す。貼合パッド27及び32も、以下に記述される特徴と同じ特徴を有し得、貼合パッドPD1及びPD2の記述は、それぞれ、貼合パッド27及び32にも当てはまる。
図15に示されるように、貼合パッドPD1及びPD2は、異なる形状を有している。具体的には、貼合パッドPD1は、逆テーパー形状を有し、貼合パッドPD2は、テーパー形状を有する。すなわち、貼合パッドPD1の上面の半径及び(又は)xy面に沿う面の面積は、貼合パッドPD1の下面の半径及び(又は)xy面に沿う面の面積より大きい。一方、貼合パッドPD2の上面の半径及び(又は)xy面に沿う面の面積は、貼合パッドPD2の下面の半径及び(又は)xy面に沿う面の面積より小さい。
貼合パッドPD1及びPD2の形状の違いは、これらが形成される際のエッチングが行われる方向の違いに起因する。すなわち、第2構造200が基板上に形成される間、第2構造200は、xy面に関して、図12に示される構造が反転された構造を有する。このため、貼合パッドPD2を形成するためのホールは、逆テーパー形状を有する。しかしながら、第2構造200とその基板が、第1構造100に接合される際に、xy面に関して反転されるため、貼合パッドPD2は、テーパー形状を有する。
貼合パッドPD1及びPD2は、第1構造100と、第2構造200及び第2構造200の土台である基板の組とが接合される際の合わせずれに基づいて、xy面に沿った位置がずれ得る。このため、貼合パッドPD1の上面と貼合パッドPD2の下面は、界面において、段差を有し得る。
貼合パッドPD1及びPD2は、別々に形成されてもよいし、一体として形成されていてもよい。貼合パッドPD1は、コンタクトプラグCP5を介さずに導電体CD5に接続されていてもよい。貼合パッドPD1と導電体CD5は、複数のコンタクトプラグCP5によって接続されていてもよい。貼合パッドPD2は、導電体セット34のうちのコンタクトプラグ342を介さずに導電体セット34のうちの導電体341に接続されていてもよい。貼合パッドPD2と導電体341は、複数のコンタクトプラグ342によって接続されていてもよい。
図16は、第1実施形態の記憶装置1のメモリセルアレイ10の断面の構造を示す。
図16に示されるように、絶縁体71の上面上に、絶縁体45及び導電体44が、1つずつ交互に位置する。導電体44は、図16の例では、半導体40に近い側から順に、選択ゲート線SGDL、ワード線WL7、WL6、WL5、WL4、WL3、WL2、Wl1、及びWL0、並びに選択ゲート線SGSLとして機能する。2以上の導電体44が選択ゲート線SGSL又はSGDLとして機能してもよい。
メモリピラーMPは、コア101、半導体102、トンネル絶縁体103、電荷蓄積層104、ブロック絶縁体105、及び導電体106を含む。
コア101は、z軸に沿って延び、柱の形状を有する。
半導体102は、メモリセルトランジスタMT、及び選択ゲートトランジスタDT並びにSTのチャネル領域として機能する。半導体102は、コア101の側面を覆う。
トンネル絶縁体103は、半導体102の表面を覆う。電荷蓄積層104は、トンネル絶縁体103の表面を覆う。
ブロック絶縁体105は、電荷蓄積層104の表面を覆う。ブロック絶縁体105の側面は、導電体44及び絶縁体45と接する。半導体102、トンネル絶縁体103、電荷蓄積層104、及びブロック絶縁体105の組のうちの、導電体44と面する部分は、メモリセルトランジスタMT、選択ゲートトランジスタDT、又は選択ゲートトランジスタSTとして機能する。
トンネル絶縁体103、電荷蓄積層104、及びブロック絶縁体105は、半導体40B中で開口しており、開口中に半導体40Bが部分的に位置する。開口中で、半導体40Bと半導体102は接する。
導電体106は、導電体42の上面上に位置する。コア101及び半導体102は、導電体106の上面上に位置する。
半導体40は、例えば、半導体40A、40B、及び40Cを含む。半導体40Cは、最上の絶縁体45の上面上に位置する。半導体40Bは、半導体40Cの上面上に位置する。半導体40Aは、半導体40Bの上面上に位置する。
1.1.7.サブメモリセルアレイ
図17は、第1実施形態の記憶装置の構成要素及び構成要素へのアドレスの割当ての例を示す。図5を参照して記述されているように、各プレーン領域PNA中の2つのサブプレーン領域SPNAに、1つのプレーンPLNの構成要素が形成されている。よって、1つのプレーンPLNの構成要素が形成される2つのサブメモリセルアレイSMCAu及びSMCAdは、同じプレーンアドレスPLNAを割り当てられている。
図17は、第1実施形態の記憶装置の構成要素及び構成要素へのアドレスの割当ての例を示す。図5を参照して記述されているように、各プレーン領域PNA中の2つのサブプレーン領域SPNAに、1つのプレーンPLNの構成要素が形成されている。よって、1つのプレーンPLNの構成要素が形成される2つのサブメモリセルアレイSMCAu及びSMCAdは、同じプレーンアドレスPLNAを割り当てられている。
図18は、第1実施形態の記憶装置1のメモリセルアレイ中の構成要素及び構成要素へのアドレスの割当ての例を示す。図18は、1つのプレーンPLNについて示す。図18に示されるように、サブメモリセルアレイSMCAu及びSMCAdは、半ブロックHBLKの組からなる。半ブロックHBLKは、ブロックBLKの半分からなる。サブメモリセルアレイSMCAu及びSMCAdの半ブロックHBLKは、それぞれ、半ブロックHBLKe及びHBLKoと称される場合がある。
サブメモリセルアレイSMCAuの半ブロックHBLKeは、ブロックBLK_0~BLK_n-1の各々の第1の半分からなる。サブメモリセルアレイSMCAdの半ブロックHBLKoは、ブロックBLK_0~BLK_n-1の各々の第2の半分からなる。
各半ブロックHBLKは、複数の半セルユニットHCUからなる。半セルユニットHCUは、セルユニットCUを構成するメモリセルトランジスタMTの半分の数のメモリセルトランジスタMTからなる。よって、半セルユニットHCUは、各メモリセルトランジスタMTが1ビットのデータを記憶している場合、1ページの半分の大きさ、すなわち半ページのデータを記憶している。半セルユニットHCUは、各メモリセルトランジスタMTがpビットのデータを記憶している場合、p個の半ページデータを記憶している。
半ブロックHBLKeの半セルユニットHCUの組と、半ブロックHBLKoの半セルユニットHCUの組とには、共通のページアドレスPGAの組が割り当てられている。すなわち、各半ブロックHBLKeの半セルユニットHCUには、ページアドレスPGA0~PGt(tは正の整数)が割り当てられており、各半ブロックHBLKoの半セルユニットHCUにもページアドレスPGA0~PGAtが割り当てられている。
各サブメモリセルアレイSMCAには、m/2本のビット線BLが位置する。ビット線BLは、各サブメモリセルアレイSMCA中の全ての半ブロックHBLKに亘って延びる。mは、図2を参照して記述されているように、1ブロックBLKに含まれるビット線BLの数であり、1つのセルユニットCUを構成するメモリセルトランジスタMTの数であり、例えば、16kBである。したがって、各半ブロックHBLKにおいて、ビット線BLの並ぶ方向に沿って、m/2個、例えば8kB個のメモリセルトランジスタMTが並ぶ。半ブロックHBLKeのメモリセルトランジスタMTは、例えば、連続するアドレスのビット線BLとそれぞれ接続されており、例えば、ビット線BL_0~BL_m/2-1とそれぞれ接続されている。半ブロックHBLKoのメモリセルトランジスタMTは、例えば、連続するアドレスのビット線BLとそれぞれ接続されており、例えば、ビット線BL_m/2~BL_m-1とそれぞれ接続されている。
以上の構成により、図19に示されるように、サブメモリセルアレイSMCAuは、半ブロックHBLKe_0~HBLKe_n-1を含み、サブメモリセルアレイSMCAdは、半ブロックHBLKo_0~HBLKo_n-1を含む。nは2以上の整数である。半ブロックHBLKe_0と半ブロックHBLKo_0は、ブロックBLK_0のブロックアドレスBA_0によって選択される。同様に、αが0以上n-1以下の全てのケースについて、半ブロックHBLKe_αと半ブロックHBLKo_αは、ブロックBLK_αのブロックアドレスBA_αによって選択される。
一方、2つのサブメモリセルアレイSMCAは、互いに独立したビット線アドレスを有するビット線BLの組を含む。ビット線アドレスはカラムアドレスにより指定される。例えば、サブメモリセルアレイSMCAは、ビット線BL_0~BL_m/2を含む。サブメモリセルアレイSMCAは、ビット線BL_m/2+1~BL_m-1を含む。
以上のようなアドレスの割当てによって、1つのプレーンアドレスPLNA、1つのブロックアドレスBA、1つのページアドレスPGAの指定により、2つのサブメモリセルアレイSMCAのそれぞれの半セルユニットHCUが選択されることが可能である。図19は、ブロックアドレスBA_0、及びページアドレスPGA_1が指定されている例を示す。このようなアドレスの指定により、半ブロックHBLKe_0の半セルユニットHCU_1、及び半ブロックHBLKo_0の半セルユニットHCU1_が選択される。
よって、データ読出しの場合は、1つのプレーンアドレスPLNA、1つのブロックアドレスBA、及び1つのページアドレスPGAの指定によって、選択された2つの半セルユニットHCUの各々から、半ページのサイズのデータが読み出されること、すなわち、計1ページのサイズのデータが読み出されることが可能である。
データ書込みの場合は、1つのプレーンアドレスPLNA、1つのブロックアドレスBA、及び1つのページアドレスPGAの指定によって、2つの半セルユニットHCUに、計1ページのサイズのデータが書き込まれることが可能である。
データ消去の場合は、1つのプレーンアドレスPLNA、及び1つのブロックアドレスBAの指定によって、2つの半ブロックHBLKのデータ、すなわち1ブロックBLKのデータが消去されることが可能である。
1.1.8.ロウデコーダ
図20は、第1実施形態の記憶装置1のロウデコーダの構成要素及び構成要素の接続を示す。図20は、ブロックBLKも示す。図20に示されるように、ロウデコーダ11は、n個のブロックデコーダBD_0~BD_n-1、及びn個の転送スイッチセットXSG_0~XSG_n-1を含む。上記のように、nは、1つのプレーンPLNに含まれるブロックBLKの数である。
図20は、第1実施形態の記憶装置1のロウデコーダの構成要素及び構成要素の接続を示す。図20は、ブロックBLKも示す。図20に示されるように、ロウデコーダ11は、n個のブロックデコーダBD_0~BD_n-1、及びn個の転送スイッチセットXSG_0~XSG_n-1を含む。上記のように、nは、1つのプレーンPLNに含まれるブロックBLKの数である。
ブロックデコーダBDは、ブロックアドレスBAをデコードし、デコードの結果に基づいてブロック選択信号BSSを出力する回路である。各ブロックデコーダBDは、1つのブロックBLKと対応付けられている。各ブロックデコーダBDは、対応付けられたブロックBLKを選択されている状態にするための制御を行う。ブロックデコーダBD_0は転送スイッチセットXSG_0にブロック選択信号BSS_0を供給する。同様に、αが1以上n-1の各々のケースについて、ブロックデコーダBD_αは転送スイッチ回路XS_αにブロック選択信号BSS_αを供給する。ブロックデコーダBDは、ブロックアドレスBAが、自身が対応付けられているブロックBLKを指定している場合、アサートされているブロック選択信号BSSを出力する。
転送スイッチセットXSGは、複数の転送スイッチXSの組である。各転送スイッチセットXSGは、1つのブロックBLKと対応付けられている。各転送スイッチセットXSGは、ブロック選択信号BSSに基づいて、自身と対応付けられているブロックBLKを選択されている状態にする。
各転送スイッチセットXSGは、複数の転送スイッチXSD、複数の転送スイッチXSW、及び1つの転送スイッチXSSを含む。転送スイッチXSD、XSW、及びXSSは、例えば、n型のMOSFETである。各転送スイッチXSDは、選択ゲート線SGDLと配線SGDとの間に接続されている。各転送スイッチXSWは、1つのワード線WLと1つの配線CGとの間に接続されている。転送スイッチXSSは、選択ゲート線SGSLと配線SGSとの間に接続されている。転送スイッチXSD、XSW、及びXSSは、自身のゲートにおいて、ブロック選択信号BSSを受け取る。
配線SGD、CG、及びSGSは、ドライバ15から電圧を受ける。
或るブロック選択信号BSSがアサートされることにより、このブロック選択信号BSSを受け取る転送スイッチXSD、XSW、及びXSSがオンする。これにより、配線SGD、CG、及びSGSの電圧が、選択されたブロックBLKの選択ゲート線SGDL、ワード線WL、及び選択ゲート線SGSLに転送される。
図21は、第1実施形態の記憶装置1のロウデコーダの構成要素及び構成要素の接続をより詳細に示す。図21は、各ブロックBLKについての構成を示し、代表として、ブロックBLK0について示す。他のブロックBLKも図21に示される構成を有する。
ブロックBLKが2つの半ブロックHBLKに分かれていることに基づいて、各半ブロックHBLKに、ブロックデコーダBD及び転送スイッチセットXSGの組が設けられている。具体的には以下の通りである。
ブロックデコーダBD_0は、ブロックデコーダBDe_0及びBDo_0を含む。ブロックデコーダBDe_0及びBDo_0は、図20を参照して記述されている各ブロックデコーダBDと同じ構成を有する。各ブロックデコーダBDe_0及びBDo_0は、受け取ったブロックアドレスBAが、自身が対応付けられているブロックBLK_0を指定している場合、それぞれ、アサートされているブロック選択信号BSSe_0及びBSSo_0を出力する。
転送スイッチセットXSGは、転送スイッチセットXSGe_0及びXSGo_0を含む。転送スイッチセットXSGe_0及びXSGo_0は、図20を参照して記述されている各ブロックデコーダBDと同じ構成を有する。
転送スイッチセットXSGe_0の転送スイッチXSD、XSW、及びXSSは、それぞれ、半ブロックHBLKe_0の選択ゲート線SGDL、ワード線WL、及び選択ゲート線SGSLに接続されている。転送スイッチセットXSGe_0の転送スイッチXSD、XSW、及びXSSは、自身のゲートにおいて、ブロック選択信号BSSe_0を受け取る。
転送スイッチセットXSGo_0の転送スイッチXSD、XSW、及びXSSは、それぞれ、半ブロックHBLKo_0の選択ゲート線SGDL、ワード線WL、及び選択ゲート線SGSLに接続されている。転送スイッチセットXSGo_0の転送スイッチXSD、XSW、及びXSSは、自身のゲートにおいて、ブロック選択信号BSSo_0を受け取る。
図22は、第1実施形態の記憶装置1のロウデコーダの構成要素及び構成要素の接続を示す。図22は、1つのプレーンPLNの構成要素が形成される2つのサブプレーン領域SPNAu及びSPNAdについて示す。
ロウデコーダ領域RDAlのうち、サブプレーン領域SPNAuに含まれる部分は、n/2個のブロックデコーダBDeを含む。n/2個のブロックデコーダBDeは、偶数のブロックアドレスBA、すなわち、ブロックアドレスBA_0、BA_2、BA_4、…、BA_n-2のためのブロックデコーダBDe_0、BDe_2、BDe_4、…、BDe_n-2である。
ロウデコーダ領域RDAlのうち、サブプレーン領域SPNAuに含まれる部分は、n/2個の転送スイッチセットXSGeを含む。n/2個の転送スイッチセットXSGeは、偶数のブロックアドレスBA、すなわち、ブロックアドレスBA_0、BA_2、BA_4、…、BA_n-2のための転送スイッチセットXSGe_0、XSGe_2、XSGe_4、…、XSGe_n-2である。
ロウデコーダ領域RDArのうち、サブプレーン領域SPNAuに含まれる部分は、n/2個のブロックデコーダBDeを含む。n/2個のブロックデコーダBDeは、奇数のブロックアドレスBA、すなわち、ブロックアドレスBA_1、BA_3、BA_5、…、BA_n-1のためのブロックデコーダBDe_1、BDe_3、BDe_5、…、BDe_n-1である。
ロウデコーダ領域RDArのうち、サブプレーン領域SPNAuに含まれる部分は、n/2個の転送スイッチセットXSGeを含む。n/2個の転送スイッチセットXSGeは、奇数のブロックアドレスBA、すなわち、ブロックアドレスBA_1、BA_3、BA_5、…、BA_n-1のための転送スイッチセットXSGe_1、XSGe_3、XSGe_5、…、XSGe_n-1である。
ロウデコーダ領域RDAlのうち、サブプレーン領域SPNAdに含まれる部分は、n/2個のブロックデコーダBDoを含む。n/2個のブロックデコーダBDoは、偶数のブロックアドレスBA、すなわち、ブロックアドレスBA_0、BA_2、BA_4、…、BA_n-2のためのブロックデコーダBDo_0、BDo_2、BDo_4、…、BDo_n-2である。
ロウデコーダ領域RDAlのうち、サブプレーン領域SPNAdに含まれる部分は、n/2個の転送スイッチセットXSGoを含む。n/2個の転送スイッチセットXSGoは、偶数のブロックアドレスBA、すなわち、ブロックアドレスBA_0、BA_2、BA_4、…、BA_n-2のための転送スイッチセットXSGo_0、XSGo_2、XSGo_4、…、XSGo_n-2である。
ロウデコーダ領域RDArのうち、サブプレーン領域SPNAdに含まれる部分は、n/2個のブロックデコーダBDoを含む。n/2個のブロックデコーダBDoは、奇数のブロックアドレスBA、すなわち、ブロックアドレスBA_1、BA_3、BA_5、…、BA_n-1のためのブロックデコーダBDo_1、BDo_3、BDo_5、…、BDo_n-1である。
ロウデコーダ領域RDArのうち、サブプレーン領域SPNAdに含まれる部分は、n/2個の転送スイッチセットXSGoを含む。n/2個の転送スイッチセットXSGoは、奇数のブロックアドレスBA、すなわち、ブロックアドレスBA_1、BA_3、BA_5、…、BA_n-1のための転送スイッチセットXSGo_1、XSGo_3、XSGo_5、…、XSGo_n-1である。
1.2.動作
図23は、第1実施形態の記憶装置での動作の間の一状態を示す。図23は、1つのプレーンPLNの構成要素が形成される2つのサブプレーン領域SPNAについて示す。図23は、1つのブロックBLKが選択されている状態を示す。図23は、ブロックアドレスBA_1が指定されている例を示す。
図23は、第1実施形態の記憶装置での動作の間の一状態を示す。図23は、1つのプレーンPLNの構成要素が形成される2つのサブプレーン領域SPNAについて示す。図23は、1つのブロックBLKが選択されている状態を示す。図23は、ブロックアドレスBA_1が指定されている例を示す。
図23に示されるように、ブロックアドレスBA_1の受信によって、ブロックデコーダBDe_1及びBDo_1が活性化される。活性化により、ブロックデコーダBDe_1はブロック選択信号BSSe_1をアサートし、ブロックデコーダBDo_1はブロック選択信号BSSo_1をアサートする。その他のブロック選択信号BSSは、ネゲートされている。この結果、半ブロックHBLKo_1及び半ブロックHBLKe_1が選択されている状態になる。すなわち、半ブロックHBLKo_1及び半ブロックHBLKe_1に、配線CG、SGD、及びSGSの電圧が転送される状態になる。
配線CG、SGD、及びSGSには、ドライバ15によって、記憶装置1の動作及びアドレス情報Addに基づく電圧が印加されている。例えば、データ読出し及びデータ書込みのデータの読出し及び書込みの対象のセルユニットCU、すなわち選択セルユニットCUと接続されたワード線WLに、動作に基づく大きさの電圧が印加される。また、選択セルユニットCUを含んだストリングユニットSUの選択ゲート線SGDLに選択のための電圧が印加される。さらに、選択セルユニットCUと接続されたワード線WL以外のワード線WLに、種々の電圧が印加される。ドライバ15は、動作及び選択ワード線WLのアドレスに基づいて定まる電圧が選択ゲート線SGDL及びワード線WLに印可されるように、配線CG、SGD、及びSGSに種々のパターンの電圧を印加する。動作及びアドレス情報ADDに基づくパターンの電圧を印加されている配線CG、SGD、及びSGSが、転送スイッチセットXSGによって、選択されている半ブロックHBLKのワード線WL及び選択ゲート線SGDL並びにSGSLに転送される。
1.3.利点(効果)
第1実施形態によれば、以下に記述されるように、高速にデータを読み出す記憶装置が提供されることが可能である。
第1実施形態によれば、以下に記述されるように、高速にデータを読み出す記憶装置が提供されることが可能である。
1つのコマンドセットの受信に応答して、16kBのサイズの1ページのデータをメモリセルアレイから読み出す記憶装置は、以下のような構成を有し得る。すなわち、1ページのサイズのデータを記憶する、読み出し対象の16kB個のメモリセルトランジスタが1つのワード線に接続される。そして、各ワード線が1つのスイッチを介して電圧を印加される。ワード線のX方向の長さは、1ページのサイズに依存する。よって、1ページのサイズが大きいとワード線の長さも大きく、ワード線の充電に長い時間を要する。
第1実施形態の記憶装置1のメモリセルアレイ10では、各ストリングユニットSUにおいて、半ページのサイズのデータを記憶する、読み出し対象の半分のメモリセルトランジスタが1つのワード線に接続される。1ページのデータを読み出す場合、2つのワード線WLが駆動する。半ページの大きさは、1ページのサイズが16kBである例に基づくと、8kBである。よって、各データ読出しの単位として機能する各ストリングユニットSUにおいて、各ワード線WLに沿って、ビット線BLの並ぶ方向に、読み出し対象である半セルユニットHCUのメモリセルトランジスタMT、すなわち、8kB個の読み出し対象のメモリセルトランジスタMTが並ぶ。各ワード線WLのX方向の長さは、1ページのサイズのデータを記憶する、読み出し対象の16kB個のメモリセルトランジスタが1つのワード線に接続される場合に比べ、短い。ワード線WLは、それぞれ互いに電気的に接続されておらず、互いに接していない。このため、ワード線WLの容量、ひいては抵抗(R)及び容量(C)に基づく充電に要する時間(又は抵抗(R)及び容量(C)に基づく充電の遅延(RC遅延))は、読み出し対象の16kB個のメモリセルトランジスタが1つのワード線に接続する場合にワード線の充電に要する時間より短い。このことは、記憶装置1が短時間でデータを読み出せることを可能にする。
1つのプレーンPLNの構成要素が形成される2つのサブメモリセルアレイSMCAは、同一のプレーンアドレスPLNA、同一のブロックアドレスBAの組、及び同一のページアドレスPGAの組を有している。このため、1つのプレーンアドレスPLNA、1つのブロックアドレスBA、及び1つのページアドレスPGAの指定により、2つのサブメモリセルアレイSMCAのそれぞれの半セルユニットHCUが選択されることが可能である。よって、従来と同じコマンドの使用によって、1ページのデータが読み出されたり、1ページにデータが書き込まれたり、1ブロックBLKのデータが消去されることが可能である。
1つのプレーンPLNの構成要素が形成される2つのサブプレーン領域SPNAの一方の導電体37と、他方の導電体37は、互いに接していない。このため、一方のサブプレーン領域PSNA中の導電体37と、他方のサブプレーン領域PSNA中の導電体37は、別々のビット線BLとして機能することが可能である。このことが利用されて、サブプレーン領域SPNAでは、ビット線BLの並ぶ方向に、半セルユニットHCUのメモリセルトランジスタMTしか並ばなくとも、2つのサブプレーン領域SPNAによって、2つの別々の半セルユニットHCUが形成され、2つの半セルユニットHCUによって1セルユニットCUが形成されている。
記憶装置1は、1つのプレーンPLNの構成要素が形成される2つのサブプレーン領域SPNAに亘って連続する導電体CD1を含む。導電体CD1は、ソース線SLの一部として機能する。すなわち、1つのプレーンPLNの構成要素が形成されるサブプレーン領域SPNA中のサブメモリセルアレイSMCAによってソース線SLが共有される。このため、2つのサブメモリセルアレイSMCAによってソース線ドライバSLDが供用されることが可能である。このことは、2つのサブメモリセルアレイSMCAのソース線SLの駆動のために、2つのソース線ドライバSLDが必要ではなく、1つのソース線ドライバSLDで足りることを意味する。よって、2つのサブメモリセルアレイSMCAのためのソース線ドライバSLDが、1つのプレーンPLNの構成要素が形成される2つのサブプレーン領域SPNAのうちの、多くの構成要素で込み合っている下側のサブプレーン領域SPNAdではなく、上側のサブプレーン領域SPNAuに設けられることが可能である。よって、記憶装置1の構成要素の配置が容易である。
1.4.変形例
記憶装置1の断面の構造は、図12及び図14に示される断面構造に限られず、他の構造が可能である。
記憶装置1の断面の構造は、図12及び図14に示される断面構造に限られず、他の構造が可能である。
1.4.1.第1変形例
図24は、第1実施形態の第1変形例の記憶装置1の断面の構造を示す。図24は、図12と同じく、yz面に沿った断面を示す。図24に示されるように、2つのサブプレーン領域SPNAの2つの積層構造39の間に、スリットSLTが設けられている。スリットSLTによって、2つの積層構造39は、電気的に分離されている。第1変形例では、例えば、2つの積層構造39の間隔は、図12に示される構造での2つの積層構造39の間隔より狭い。また、例えば、第1変形例でも、図12に示される構造と同じく、スリットSLTを挟む2つの積層構造39の間隔は、例えば、2つの導電体37の間隔より広い。
図24は、第1実施形態の第1変形例の記憶装置1の断面の構造を示す。図24は、図12と同じく、yz面に沿った断面を示す。図24に示されるように、2つのサブプレーン領域SPNAの2つの積層構造39の間に、スリットSLTが設けられている。スリットSLTによって、2つの積層構造39は、電気的に分離されている。第1変形例では、例えば、2つの積層構造39の間隔は、図12に示される構造での2つの積層構造39の間隔より狭い。また、例えば、第1変形例でも、図12に示される構造と同じく、スリットSLTを挟む2つの積層構造39の間隔は、例えば、2つの導電体37の間隔より広い。
1.4.2.第2変形例
図25は、第1実施形態の第2変形例の記憶装置1の断面の構造を示す。図25は、図12と同じく、yz面に沿った断面を示す。第2変形例の記憶装置1は、第3構造300を含まない。一方、第2変形例の記憶装置1の第2構造200は、シリコン等の半導体の基板80をさらに含む。基板80は、例えば、図12を参照して上記されているように、第2構造200のうちの基板80を除く構造が形成される土台として機能する基板である。第2変形例では、第1実施形態の基本の形態と異なり、第2構造200と第1構造100が接合された後も、基板80が除去されない。半導体40は、基板80中に形成されたウェルとして実現される。
図25は、第1実施形態の第2変形例の記憶装置1の断面の構造を示す。図25は、図12と同じく、yz面に沿った断面を示す。第2変形例の記憶装置1は、第3構造300を含まない。一方、第2変形例の記憶装置1の第2構造200は、シリコン等の半導体の基板80をさらに含む。基板80は、例えば、図12を参照して上記されているように、第2構造200のうちの基板80を除く構造が形成される土台として機能する基板である。第2変形例では、第1実施形態の基本の形態と異なり、第2構造200と第1構造100が接合された後も、基板80が除去されない。半導体40は、基板80中に形成されたウェルとして実現される。
1.4.3.第3変形例
図26及び図27は、第1実施形態の第3変形例の記憶装置1の断面構造を示す。図26は、図12と同じく、yz面に沿った断面を示す。図27は、図14と同じく、xz面に沿った断面を示す。
図26及び図27は、第1実施形態の第3変形例の記憶装置1の断面構造を示す。図26は、図12と同じく、yz面に沿った断面を示す。図27は、図14と同じく、xz面に沿った断面を示す。
図26に示されるように、導電体セット23の上面は、導電体61の下面と接続されている。導電体61は、y軸に沿って延び、サブプレーン領域SPNAの一端の近傍の位置からサブプレーン領域SPNAの他端の近傍の位置に亘る。2つの導電体61は、導電体37と同じく、サブプレーン領域SPNAの境界において、互いに面しており、間隔を有する。各導電体61は、ビット線BLの一部として機能する。図12に示されるyz面とは異なるyz面においても導電体61が設けられており、よって、導電体61は、x軸に沿って、間隔を有して並ぶ。
積層構造39の外側の領域において、導電体61の上面は、コンタクトプラグ63の下面と接続されている。
絶縁体25の上面上に、半導体62が設けられている。半導体62は、図12の半導体40に相当し、半導体40と同じく、xy面に沿って広がり、2つのサブプレーン領域SPNAに亘って広がる。半導体62は、不純物を含んでおり、導電性を有する。
積層構造39、メモリピラーMP、部材SLT、導電体41、及び導電体42の組は、図12での積層構造39、メモリピラーMP、部材SLT、導電体41、及び導電体42の組がxy面に関して反転された構造を有する。具体的には、以下の通りである。メモリピラーMPの下端は、半導体62中に位置する。メモリピラーMPの表面の一部は半導体62中で開口している。開口中で、メモリピラーMPの半導体は、半導体62と接する。部材SLTの下端は、半導体62中に位置する。部材SLTの導電体は、半導体62と接する。導電体42は、下面において、導電体41の上面と接する。導電体42の上面は、導電体41の下面と接する。導電体41の上面は、導電体64の下面と接する。
各導電体64は、y軸に沿って延び、サブプレーン領域SPNAの一端の近傍の位置からサブプレーン領域SPNAの他端の近傍の位置に亘る。2つの導電体64は、導電体61と同じく、サブプレーン領域SPNAの境界において、互いに面しており、間隔を有する。各導電体64は、ビット線BLとして機能する。図26に示されるyz面とは異なるyz面においても導電体64が設けられている。よって、導電体64は、第1実施形態の基本の形態で、図10を参照して記述されている導電体37と同じく、x軸に沿って、間隔を有して並ぶ。
各導電体64は、下面において、導電体41の上面と接する。導電体41の下面は導電体42と接する。導電体42の下面は、コンタクトプラグ63の上面と接する。
図27に示されるように、各サブプレーン領域SPNAにおいて、導電体44及び絶縁体45の右端及び左端は階段の形状を有する。ただし、積層構造39が図12での積層構造39と上下が反転された構造を有するため、階段の形状は図14での階段の形状と異なる。具体的には、以下の通りである。ある第1層に位置する各導電体・絶縁体対の左端は、この第1層の1つ上の第2層に位置する導電体・絶縁体対の左端よりも左側に位置する。同様に、ある第1層に位置する各導電体・絶縁体対の右端は、この第1層の1つ上の第2層に位置する導電体・絶縁体対の右端よりも右側に位置する。この結果、各導電体44は、端において、導電体・絶縁体対によって覆われていないテラス部分を有する。各導電体44は、テラス部分において、コンタクトプラグ67の下面と接する。各コンタクトプラグ67の上面は、1つの導電体68の下面と接する。
1.4.4.第4変形例
第4変形例は、第3変形例に基づく。
第4変形例は、第3変形例に基づく。
図28は、第1実施形態の第4変形例の記憶装置1の一部のレイアウト及びいくつかの構成要素を示す。図28は、z軸上の位置に関して、図6に示される領域と同じ領域を示す。図28に示されるように、サブプレーン領域SPNAu及びSPNAdの各々は、センスアンプ領域SAAを含む。サブプレーン領域SPNAuのセンスアンプ領域SAAは、サブプレーン領域SPNAuとSPNAdとの境界に面する。サブプレーン領域SPNAdのセンスアンプ領域SAAは、サブプレーン領域SPNAuとSPNAdとの境界に面する。
図29は、第1実施形態の第4変形例の記憶装置1の断面の構造を示す。図29は、図12と同じく、yz面に沿った断面を示す。図29に示されるように、導電体41及び42並びにコンタクトプラグ63の各組は、第3変形例(図26)と異なり、センスアンプ領域SAAの直上の領域中に位置する。例えば、導電体41及び42並びにコンタクトプラグ63の各組は、導電体セット23のz軸に沿った真上に位置する。このことに基づいて、導電体61は、x軸に沿って延びていない。また、各サブプレーン領域SPNAに対して、半導体62が設けられている。2つのサブプレーン領域SPNAの2つの半導体62は、サブプレーン領域SPNAの境界で間隔を有して並ぶ。2つのサブプレーン領域SPNAの2つの半導体62はいずれも、1つのプレーンPLNのソース線SLの一部として機能するため、同じ電位を有する。そのために、2つの半導体62は、図29に示されていない領域で導電体を介して互いに接続されている。例えば、導電体64の上方に導電体が設けられ、この導電体が、コンタクトプラグ及び(又は)導電体セットを介して、2つの半導体62の両方に接続されている。
コンタクトプラグ63は、半導体62の間の領域に位置する。
1.4.5.第5変形例
第5変形例は、第3変形例に基づく。
第5変形例は、第3変形例に基づく。
図30は、第1実施形態の第5変形例の記憶装置1の一部のレイアウト及びいくつかの構成要素を示す。図30は、z軸上の位置に関して、図6に示される領域と同じ領域を示す。図30に示されるように、サブプレーン領域SPNAu及びSPNAdの各々は、センスアンプ領域SAAを含む。サブプレーン領域SPNAuのセンスアンプ領域SAAは、ソース線ドライバ領域SDRAと面する、又は接する。サブプレーン領域SPNAdのセンスアンプ領域SAAは、サブプレーン領域SPNAdの下端を含む領域に位置する。
図31は、第1実施形態の第5変形例の記憶装置1の断面の構造を示す。図31は、図12と同じく、yz面に沿った断面を示す。図31に示されるように、センスアンプ領域SAAは、導電体41及び42並びにコンタクトプラグ63の組の下方の領域中に位置する。すなわち、トランジスタTr2は、第3変形例(図26)と異なり、導電体41及び42並びにコンタクトプラグ63の組の下方に位置する。
1.4.6.第6変形例
第6変形例は、第3変形例に基づく。
第6変形例は、第3変形例に基づく。
図32は、第1実施形態の第6変形例の記憶装置1の一部のレイアウト及びいくつかの構成要素を示す。図32は、z軸上の位置に関して、図6に示される領域と同じ領域を示す。図32に示されるように、サブプレーン領域SPNAu及びSPNAdの各々は、センスアンプ領域SAAを含む。サブプレーン領域SPNAuのセンスアンプ領域SAAは、サブプレーン領域SPNAuのz軸上での中心を含む領域に位置する。サブプレーン領域SPNAdのセンスアンプ領域SAAは、サブプレーン領域SPNAdのz軸上での中心を含む領域に位置する。
図33は、第1実施形態の第6変形例の記憶装置1の断面構造を示す。図33は、図12と同じく、yz面に沿った断面を示す。図33に示されるように、各サブプレーン領域SPNAにおいて、積層構造39は、2つの部分からなる。積層構造39の2つの部分は、接続されておらず、間に間隔を有する。同じく、半導体62も、各サブプレーン領域SPNAにおいて、2つの部分からなる。半導体62の2つの部分は、間に間隔を有する。半導体62の2つの部分は、それぞれ、積層構造39の2つの部分の下方に位置する。各サブプレーン領域SPNA中の半導体62の2つの部分はいずれも、1つのプレーンPLNのソース線SLの一部として機能するため、同じ電位を有する。そのために、各サブプレーン領域SPNAの半導体62の2つの部分は、図33に示されていない領域で導電体を介して互いに接続されている。例えば、導電体64の上方に導電体が設けられ、この導電体が、コンタクトプラグ及び(又は)導電体セットを介して、半導体62の2つの部分の両方に接続されている。
積層構造39の2つの部分の間の領域、及び半導体62の2つの部分の間の領域の下方の領域中にセンスアンプ領域SAAが位置する。また、積層構造39の2つの部分の間の領域、及び半導体62の2つの部分の間の領域に、導電体41及び42並びにコンタクトプラグ63の各組が位置する。
2.第2実施形態
第2実施形態は、第1実施形態の記憶装置1の動作の詳細に関する。
第2実施形態は、第1実施形態の記憶装置1の動作の詳細に関する。
第2実施形態の記憶装置1は、第1実施形態の記憶装置1の構成と同じ構成を有する。ただし、第2実施形態の記憶装置1のいくつかの構成要素及びメモリコントローラ2は、以下に記述される動作を行えるように構成されている。
図34は、第2実施形態の記憶装置1とメモリコントローラ2との間で送受信される信号の例を示す。具体的には、図34は、第1タイプの書込みコマンドセット及びレディー・ビジー信号を示す。第1タイプの書込みコマンドセットは、メモリコントローラ2から記憶装置1に供給される。
第1タイプの書込みコマンドセットは、第1タイプの書込みアドレス入力コマンドWWh、アドレス情報ADD、及び書込み開始コマンドAAhを含む。アドレス情報ADDと書込み開始コマンドAAhの間に、書込みデータDinが送信される。第1タイプの書込みコマンドセットは、1セルユニットCUへのデータの書込み、すなわち、16kB個のメモリセルトランジスタMTへの1ページのサイズのデータ、すなわち、16kBのサイズのデータの書込みを指示する。
第1タイプの書込みアドレス入力コマンドWWhは、16kBのサイズのデータの書込みを指示するとともに、アドレス情報ADDが後続することを通知する。
アドレス情報ADDは、データの書込み先のセルユニットCUを指定する。アドレス情報ADDは、例えば5サイクルに亘る。最初のサイクルと続く第2サイクルで、カラムアドレスC1及びC2が伝送される。残りの第3サイクル、第4サイクル、及び第5サイクルで、ロウアドレスR1、R2、及びR3が伝送される。ロウアドレスは、プレーンアドレスPLNA、ブロックアドレスBA、及びページアドレスPGAを含む。ページアドレスは、ワード線アドレスと、ストリングユニットアドレスを含む。
16kBのサイズの書込みデータDinは、数十サイクルに亘って伝送される。
書込み開始コマンドAAhは、データ書込みの実行を指示する。
記憶装置1は、書込み開始コマンドAAhを受け取ると、指定されたセルユニットCUへの16kBのデータの書込みを行う。データ書込みの間、記憶装置1は、ビジーを示すローレベルのレディー・ビジー信号RBを出力する。ビジーの信号は、例えば、期間TP1に亘って出力される。
受け取られたロウアドレスによって、第1実施形態において記述されるように、指定されるブロックアドレスBAを有する2つの半ブロックHBLKが選択される。さらに、指定される2つの半ブロックHBLKにおいて、ページアドレスPGAによって指定される半セルユニットHCUが選択される。そして、指定される2つの半セルユニットHCUに亘って、書込みデータDinが書き込まれる。
図35は、第2実施形態の記憶装置1とメモリコントローラ2との間で送受信される信号の例を示す。具体的には、図35は、第2タイプの書込みコマンドセット及びレディー・ビジー信号を示す。第2タイプの書込みコマンドセットは、メモリコントローラ2から記憶装置1に供給される。
第2タイプの書込みコマンドセットは、第2タイプの書込みアドレス入力コマンドXXh、アドレス情報ADD、及び書込み開始コマンドAAhを含む。アドレス情報ADDと書込み開始コマンドAAhの間に、書込みデータDinが送信される。第2タイプの書込みコマンドセットは、半セルユニットHCUへのデータの書込み、すなわち、8kB個のメモリセルトランジスタMTへの半ページのサイズのデータ、すなわち、8kBのサイズのデータの書込みを指示する。
第2タイプの書込みアドレス入力コマンドXXhは、8kBのサイズのデータの書込みを指示するとともに、アドレス情報ADDが後続することを通知する。
アドレス情報ADDは、データの書込み先の半セルユニットHCUを指定する。ロウアドレスは、プレーンアドレスPLNA、ブロックアドレスBA、及びページアドレスPGAを含む。ロウアドレスは、さらに、サブプレーンアドレスSPLNAを含む。サブプレーンアドレスSPLNAは、サブメモリセルアレイSMCAu及びSMCAdの一方を指定する。サブプレーンアドレスSPLNAは、例えば、1ビットの長さを有する。サブプレーンアドレスSPLNAは、例えば、値“0”によって、サブメモリセルアレイSMCAuを指定し、値“1”によって、サブメモリセルアレイSMCAdを指定する。
図18を参照して上記されているように、1つのプレーンPLNの構成要素が形成される2つのサブメモリセルアレイMCAは、同一のプレーンアドレスPLNA、同一のブロックアドレスBAの組、及び同一のページアドレスPGAの組を有している。このため、アドレス情報ADD中のプレーンアドレスPLNA、ブロックアドレスBA、ページアドレスPGAによって、2つのサブメモリセルアレイSMCAのそれぞれの計2つの半セルユニットHCUが指定される。しかしながら、第2タイプの書込みコマンドセットは、サブプレーンアドレスSPLNAを含み、サブプレーンアドレスSPLNAは、サブメモリセルアレイSMCAを指定する。このため、サブプレーンアドレスSPLNAによって、2つの半セルユニットHCUのうちのサブプレーンアドレスSPLNAによって指定されるサブメモリセルアレイSMCA中の1つの半セルユニットHCUのみが指定される。
8kBのサイズの書込みデータDinは、数十サイクルに亘って伝送される。
記憶装置1は、書込み開始コマンドAAhを受け取ると、指定された半セルユニットHCUへの8kBのデータの書込みを行う。データ書込みの間、記憶装置1は、ビジーを示すローレベルのレディー・ビジー信号RBを出力する。ビジーの信号は、例えば、期間TP2に亘って出力される。期間TP2は、第1タイプの書込みコマンドセットが受け取られたときのビジーの期間TP1より短い。
図36は、第2実施形態の記憶装置1とメモリコントローラ2との間で送受信される信号の例を示す。具体的には、図36は、第1タイプの読出しコマンドセット及びレディー・ビジー信号を示す。第1タイプの読出しコマンドセットは、メモリコントローラ2から記憶装置1に供給される。
第1タイプの読出しコマンドセットは、第1タイプの読出しアドレス入力コマンドYYh、アドレス情報ADD、及び読出し開始コマンドBBhを含む。第1タイプの読出しコマンドセットは、1つのセルユニットCUからのデータの読出し、すなわち、16kB個のメモリセルトランジスタMTからの1ページのサイズのデータ、すなわち、16kBのサイズのデータの読出しを指示する。
第1タイプの読出しアドレス入力コマンドYYhは、16kBのサイズのデータの読出しを指示するとともに、アドレス情報ADDが後続することを通知する。
アドレス情報ADDは、データが読み出される元のセルユニットCUを指定する。ロウアドレスは、プレーンアドレスPLNA、ブロックアドレスBA、及びページアドレスPGAを含む。
読出し開始コマンドBBhは、データ読出しの実行を指示する。
記憶装置1は、読出し開始コマンドBBhを受け取ると、指定されたセルユニットCUから16kBのサイズのデータを読み出す。データ読出しの間、記憶装置1は、ビジーを示すローレベルのレディー・ビジー信号RBを出力する。ビジーの信号は、例えば、期間TR1に亘って出力される。
受け取られたロウアドレスによって、第1実施形態において記述されるように、指定されるブロックアドレスBAを有する2つの半ブロックHBLKが選択される。さらに、指定される2つの半ブロックHBLKにおいて、ページアドレスPGAによって指定される半セルユニットHCUが選択される。そして、指定される2つの半セルユニットHCUから、計1ページのサイズのデータが読み出される。
データ読出しが完了すると、メモリコントローラ2は、記憶装置1に繰り返しアサートされる信号REを供給する。記憶装置1は、信号REの受信に基づいて、読み出された16kBのサイズのデータDoutをメモリコントローラ2に出力する。
図37は、第2実施形態の記憶装置1とメモリコントローラ2との間で送受信される信号の例を示す。具体的には、図37は、第2タイプの読出しコマンドセット及びレディー・ビジー信号を示す。第2タイプの読出しコマンドセットは、メモリコントローラ2から記憶装置1に供給される。
第2タイプの読出しコマンドセットは、第2タイプの読出しアドレス入力コマンドZZh、アドレス情報ADD、及び読出し開始コマンドBBhを含む。第2タイプの読出しコマンドセットは、半セルユニットHCUからのデータの読出し、すなわち、8kB個のメモリセルトランジスタMTからの半ページのサイズのデータ、すなわち、8kBのサイズのデータの読出しを指示する。
第2タイプの読出しアドレス入力コマンドZZhは、8kBのサイズのデータの読出しを指示するとともに、アドレス情報ADDが後続することを通知する。
アドレス情報ADDは、データが読み出される元の半セルユニットHCUを指定する。ロウアドレスは、プレーンアドレスPLNA、ブロックアドレスBA、及びページアドレスPGAを含む。ロウアドレスは、さらに、サブプレーンアドレスSPLNAを含む。
図34を参照して上記されているように、プレーンアドレスPLNA、ブロックアドレスBA、ページアドレスPGA、及びサブプレーンアドレスSPLNAによって、2つの半セルユニットHCUのうちのサブプレーンアドレスSPLNAによって指定されるサブメモリセルアレイSMCA中の1つの半セルユニットHCUのみが指定される。
記憶装置1は、読出し開始コマンドBBhを受け取ると、指定された半セルユニットHCUからの8kBのサイズのデータを読み出す。データ読出しの間、記憶装置1は、ビジーを示すローレベルのレディー・ビジー信号RBを出力する。ビジーの信号は、例えば、期間TR2に亘って出力される。期間TR2は、第1タイプの読出しコマンドセットが受け取られたときのビジーの期間TR1より短い。
受け取られたロウアドレスによって、図34を参照して上記されているように、1つの半セルユニットHCUが選択される。そして、指定された半セルユニットHCUから、半ページのサイズのデータが読み出される。
データ読出しが完了すると、メモリコントローラ2は、記憶装置1に繰り返しアサートされる信号REを供給する。記憶装置1は、信号REの受信に基づいて、読み出された8kBのサイズのデータDoutをメモリコントローラ2に出力する。
図38は、第2実施形態の記憶装置1とメモリコントローラ2との間で受信される信号の例を示す。具体的には、図38は、第1タイプの消去コマンドセット及びレディー・ビジー信号を示す。第1タイプの読出しコマンドセットは、メモリコントローラ2から記憶装置1に供給される。
第1タイプの消去コマンドセットは、第1タイプの消去アドレス入力コマンドUUh、アドレス情報ADD、及び消去開始コマンドCChを含む。第1タイプの消去コマンドセットは、1つのブロックBLKのデータの消去を指示する。
第1タイプの消去アドレス入力コマンドUUhは、1つのブロックBLKのデータの消去を指示するとともに、アドレス情報ADDが後続することを通知する。
アドレス情報ADDは、例えば3サイクルに亘る。3つのサイクルで、ロウアドレスR1、R2、及びR3が伝送される。ロウアドレスは、プレーンアドレスPLNA及びブロックアドレスBAを含む。
消去開始コマンドCChは、データ消去の実行を指示する。
記憶装置1は、消去開始コマンドCChを受け取ると、指定されたブロックBLKのデータの消去を行う。データ消去の間、記憶装置1は、ビジーを示すローレベルのレディー・ビジー信号RBを出力する。ビジーの信号は、例えば、期間TE1に亘って出力される。
図39は、第2実施形態の記憶装置1とメモリコントローラ2との間で受信される信号の例を示す。具体的には、図39は、第2タイプの消去コマンドセット及びレディー・ビジー信号を示す。第2タイプの読出しコマンドセットは、メモリコントローラ2から記憶装置1に供給される。
第2タイプの消去コマンドセットは、第2タイプの消去アドレス入力コマンドVVh、アドレス情報ADD、及び消去開始コマンドCChを含む。第2タイプの消去コマンドセットは、半ブロックHBLKのデータの消去を指示する。
第2タイプの消去アドレス入力コマンドVVhは、半ブロックHBLKのデータの消去を指示するとともに、アドレス情報ADDが後続することを通知する。
アドレス情報ADDのロウアドレスは、プレーンアドレスPLNA及びブロックアドレスBAを含む。ロウアドレスは、さらに、サブプレーンアドレスSPLNAを含む。
記憶装置1は、消去開始コマンドCChを受け取ると、指定されたブロックBLKのデータの消去を行う。データ消去の間、記憶装置1は、ビジーを示すローレベルのレディー・ビジー信号RBを出力する。ビジーの信号は、例えば、期間TE2に亘って出力される。期間TE2は、第1タイプの消去コマンドセットが受け取られたときのビジーの期間TE1より短い。
図34、図36、及び図38を参照して記述される動作の間の状態は、図23に示されている。例として、ブロックアドレスBAがブロックBLK_1を指定している場合、図23に示されるように、ブロックアドレスBAの受信によって、ブロックデコーダBDe_1及びブロックデコーダBDo_1が活性化される。活性化により、ブロックデコーダBDe_1はブロック選択信号BSSo_1をアサートし、ブロックデコーダBDo_1はブロック選択信号BSSe_1をアサートする。その他のブロック選択信号BSSは、ネゲートされている。この結果、半ブロックHBLKo_1及び半ブロックHBLKe_1が選択されている状態になる。すなわち、半ブロックHBLKo_1及び半ブロックHBLKe_1に、配線SGD、CG、及びSGSの電圧が転送される。
図40は、第2実施形態の記憶装置の一部の動作の間の一状態を示す。具体的には、図40は、セルユニットCUへのデータの書込み、セルユニットCUからのデータの読出し、又はブロックBLK中のデータの消去を指示するコマンドを受信したことに応答して生じる、ロウデコーダ11の一状態を示す。すなわち、図40は、図35、図37、及び図39を参照して記述されている動作の間の一状態を示す。図40は、図23と同じく、ブロックアドレスBAがブロックBLK_1を指定している例について示す。さらに、図40は、サブプレーンアドレスSPLNAが、サブメモリセルアレイSMCAdを指定している例について示す。
図40に示されるように、図23と同じく、ブロックアドレスBA_1は、ブロックデコーダBDe_1及びBDo_1の活性化を指示する。しかしながら、サブプレーンアドレスSPLNAがサブメモリセルアレイSMCAdを指定していることに基づいて、ブロックデコーダBDe_1及びBDo_1のうち、ブロックデコーダBDo_1が活性化し、ブロックデコーダBDe_1は活性化しない。このため、ブロックデコーダBDo_1のみがブロック選択信号BSSo_1をアサートし、その他のブロック選択信号BSSは、ネゲートされている。この結果、半ブロックHBLKo_1が選択されている状態になる。すなわち、半ブロックHBLKo_1に、配線SGD、CG、及びSGSの電圧が転送される。
一方、非選択の半ブロックHBLKe_1は、転送スイッチセットXSGe_1のいずれの転送スイッチXSもオフしている。このため、非選択の半ブロックHBLKe_1のワード線WL、及び選択ゲート線SGDL及びSGSLは電気的にフローティングしている。
この状態で、配線SGD、CG、及びSGSに、データ読出し、データ書込み、又はデータ消去に基づくパターンの電圧が印加されることにより、データ読出し、データ書込み、又はデータ消去が行われる。データ読出しの間は、例えば、読出し対象の半セルユニットHCUと接続されているワード線WLと接続されている配線CGに、読出し電圧Vvgrが印加され、その他の配線CGに、読出しパス電圧Vreadが印加される。読出し電圧Vcgrは、読出し対象のメモリセルトランジスタMTに応じた可変の正の大きさを有する。読出しパス電圧Vreadは、メモリセルトランジスタMTに記憶されているデータによらずに、このメモリセルトランジスタMTをオンさせる正の大きさを有し、読出し電圧Vcgrより高い。
データ書込みの間は、例えば、書込み対象の半セルユニットHCUと接続されているワード線WLと接続されている配線CGにプログラム電圧Vpgmが印加され、その他の配線CGにプログラムパス電圧Vpassが印加される。プログラム電圧Vpgmは、書込み対象のメモリセルトランジスタMTの電荷蓄積層104に、半導体102から電子を注入できる正の大きさを有する。プログラムパス電圧Vpassは、この電圧を受けるメモリセルトランジスタMTへのデータ書込みを抑制する正の大きさを有し、プログラム電圧Vpgmより低い。
データ消去の間は、例えば、配線CGにVss(例えば、0V)が印加される。併せて、ビット線BL及びソース線SLに消去電圧Veraが印加される。消去電圧Veraは、データ消去の対象のメモリセルトランジスタMTの電荷蓄積層104中の電子を半導体102に引き抜くことができる正の大きさを有する。
2.2.利点
第2実施形態の記憶装置1は、2つのタイプのコマンドセットをサポートする。すなわち、記憶装置1は、2つのタイプのコマンドセットを認識し、これらのコマンドセットによる指示を実行できる。第1タイプのコマンドセットは、セルユニットCUへのデータの書込み、セルユニットCUからのデータの読出し、又は1ブロックBLKのデータの消去を指示する。第2タイプのコマンドセットは、半セルユニットHCUへのデータの書込み、半セルユニットHCUからのデータの読出し、又は半ブロックHBLKのデータの消去を指示する。すなわち、第2タイプのコマンドセットは、第1タイプのコマンドセットが1つのブロックBLKを対象とするのに対し、半ブロックHBLKを対象とする。半ブロックHBLKを対象とする動作は、1ブロックBLKを対象とする動作での消費電流より小さい。よって、半ブロックHBLKのみを対象とする動作の場合の消費電流は、1つのブロックを対象とするコマンドセットのみをサポートする記憶装置での動作の対象が半ブロックのみである場合の消費電流よりも少ない。消費電流は、例えば、記憶装置1の動作電流ICCである。
第2実施形態の記憶装置1は、2つのタイプのコマンドセットをサポートする。すなわち、記憶装置1は、2つのタイプのコマンドセットを認識し、これらのコマンドセットによる指示を実行できる。第1タイプのコマンドセットは、セルユニットCUへのデータの書込み、セルユニットCUからのデータの読出し、又は1ブロックBLKのデータの消去を指示する。第2タイプのコマンドセットは、半セルユニットHCUへのデータの書込み、半セルユニットHCUからのデータの読出し、又は半ブロックHBLKのデータの消去を指示する。すなわち、第2タイプのコマンドセットは、第1タイプのコマンドセットが1つのブロックBLKを対象とするのに対し、半ブロックHBLKを対象とする。半ブロックHBLKを対象とする動作は、1ブロックBLKを対象とする動作での消費電流より小さい。よって、半ブロックHBLKのみを対象とする動作の場合の消費電流は、1つのブロックを対象とするコマンドセットのみをサポートする記憶装置での動作の対象が半ブロックのみである場合の消費電流よりも少ない。消費電流は、例えば、記憶装置1の動作電流ICCである。
また、第2実施形態によれば、半ブロックHBLKごとに動作の対象を指定できるため、半ブロックHBLKごとの管理が可能である。1ブロックBLKごとの管理であれば、或る1ブロックBLK中の局所的な不良が生じている場合、このブロックBLK全体が、予め用意された予備のブロックによって置換される必要がある。よって、局所的な不良であるにも関わらず、1ブロックBLKのサイズの予備のブロックが必要である。このことは、置換された、不良を含んだブロックの正常な部分が活用されないこと、予備のブロックが多く必要であることから、非効率である。第2実施形態によれば、以下に記述されるように、或る局所的な不良が生じた場合に使用不能として置換される必要がある範囲は、この不具合を含んだ半ブロックHBLKである。図41は、第2実施形態の記憶装置1での動作の間の一状態の例を示す。図41は、半ブロックHBLKo_1が不良の箇所を含んでおり、すなわち、バッド半ブロックであり、ロウデコーダ11中の置換を制御する回路によって、或る予備の冗長半ブロックHBLKo_R3に置換されている例を示す。この状態で、第1実施形態の図23と同じく、ブロックBLK_1が指定されているとする。この場合、正常な半ブロックHBLKe_1を制御するブロックデコーダBDe_1は、ブロックBLK_1の指定によって活性化する。一方、不良な半ブロックHBLKo_1を制御するブロックデコーダBDo_1は活性化しない。代わりに、半ブロックHBLKo_3を制御するブロックデコーダBDo_R3が、ブロックBLK_1の指定によって、活性化する。この結果、ブロック選択信号BSSo_R3がアサートされ、転送スイッチセットXSGo_R3中の転送スイッチXSD、XSW、及びXSSがオンする。よって、半ブロックHBLKo_R3が選択されている状態になる。置換される必要のある単位は、半ブロックHBLKに限られる。よって、置換が効率的に行われることが可能である。すなわち、置換されることによって活用されなくなる領域が抑制され、かつ多くの予備の領域が用意されることが可能である。
3.第3実施形態
第3実施形態は、ロウデコーダの詳細の点で第1実施形態と異なる。
第3実施形態は、ロウデコーダの詳細の点で第1実施形態と異なる。
図42は、第3実施形態の記憶装置1のロウデコーダの構成要素及び構成要素の接続を示す。図42は、1つのプレーンPLNの構成要素が形成される2つのサブプレーン領域SPNAu及びSPNAdについて示す。
図42に示されるように、第3実施形態は、ロウデコーダ領域RDAl及びRDArの各々のうちのサブプレーン領域SPNAdに含まれる構成要素の点で第1実施形態と異なる。
ロウデコーダ領域RDAlのうち、サブプレーン領域SPNAdに含まれる部分は、n/2個のブロックデコーダBDoを含む。n/2個のブロックデコーダBDoは、奇数のブロックアドレスBA、すなわち、ブロックアドレスBA_1、BA_3、BA_5、…、BA_n-1のためのブロックデコーダBDo_1、BDo_3、BDo_5、…、BDo_n-1である。
ロウデコーダ領域RDAlのうち、サブプレーン領域SPNAdに含まれる部分は、n/2個の転送スイッチセットXSGoを含む。n/2個の転送スイッチセットXSGoは、奇数のブロックアドレスBA、すなわち、ブロックアドレスBA_1、BA_3、BA_5、…、BA_n-1のための転送スイッチセットXSGo_1、XSGo_3、XSGo_5、…、XSGo_n-1である。
ロウデコーダ領域RDArのうち、サブプレーン領域SPNAdに含まれる部分は、n/2個のブロックデコーダBDoを含む。n/2個のブロックデコーダBDoは、偶数のブロックアドレスBA、すなわち、ブロックアドレスBA_0、BA_2、BA_4、…、BA_n-2のためのブロックデコーダBDo_0、BDo_2、BDo_4、…、BDo_n-2である。
ロウデコーダ領域RDArのうち、サブプレーン領域SPNAdに含まれる部分は、n/2個の転送スイッチセットXSGoを含む。n/2個の転送スイッチセットXSGoは、偶数のブロックアドレスBA、すなわち、ブロックアドレスBA_0、BA_2、BA_4、…、BA_n-2のための転送スイッチセットXSGo_0、XSGo_2、XSGo_4、…、XSGo_n-2である。
以上の配置により、各ブロックBLKを構成する2つの半ブロックHBLKe及びHBLKoの一方のための転送スイッチセットXSGe及びブロックデコーダBDeは、ロウデコーダ領域RDAl及びRDArの一方に配置され、2つの半ブロックHBLKe及びHBLKoの他方のための転送スイッチセットXSGo及びブロックデコーダBDoは、ロウデコーダ領域RDAl及びRDArの他方に配置されている。
すなわち、各ブロックBLKについて、このブロックBLKのためのブロックデコーダBDe及び転送スイッチセットXSGeの組、並びにこのブロックBLKのためのブロックデコーダBDo及び転送スイッチセットXSGoの組は、ロウデコーダ領域RDAl及びRDArの相違する方に位置する。一方、第1実施形態(図22を参照)では、各ブロックBLKについて、このブロックBLKのためのブロックデコーダBDe及び転送スイッチセットXSGeの組、並びにこのブロックBLKのためのブロックデコーダBDo及び転送スイッチセットXSGoの組は、ロウデコーダ領域RDAl及びRDArのうちの同じ方に位置する。
図43は、第3実施形態のドライバの構成要素及び構成要素の接続を示す。図43は、図42に示されるロウデコーダの構成要素も併せて示す。
以下、転送スイッチセットXSGo_1、XSGo_3、XSGo_5、…、XSGo_n-1と接続されている配線CG、SGD、及びSGSは、それぞれ、配線CGl、SGDl、及びSGSlと称される場合がある。転送スイッチセットXSGo_0、XSGo_2、XSGo_4、…、XSGo_n-2と接続されている配線CG、SGD、及びSGSは、それぞれ、配線CGr、SGDr、及びSGSrと称される場合がある。
図43に示されるように、電圧生成回路14は、複数の配線INT上で、それぞれ電圧を出力する。図43及び後続の図は、5本の配線INTの例を示す。
ドライバ15は、CG線デコード回路151l及び151rを含む。CG線デコード回路151l及び151rは、アドレス情報ADDをデコードし、電圧生成回路14からの電圧のうちデコードの結果に基づく電圧を出力する回路である。CG線デコード回路151l及び151rは、同じ構成要素及び構成要素の接続を有する。すなわち、配線CGl、SGDl、及びSGSlの組と、配線CGr、SGDr、及びSGSrの組とに共通のパターンの電圧が印加される必要がある。その目的で、同一のCG線デコード回路151l及び151rが設けられている。
CG線デコード回路151lは、複数の配線INTと接続されており、配線INTを介して電圧生成回路14から電圧を受け取る。CG線デコード回路151lは、デコードの結果に基づいて、電圧生成回路14からの電圧を、配線CGl、SGDl、及びSGSlの組に印加する。
配線CGl、SGDl、及びSGSlの組並びに配線CGr、SGDr、及びSGSrの組は、実質的に同じ(同一の)パターンの電圧を受ける。
CG線デコード回路151rは、複数の配線INTと接続されており、配線INTを介して電圧生成回路14から電圧を受け取る。CG線デコード回路151rは、デコードの結果に基づいて、電圧生成回路14からの電圧を、配線CGr、SGDr、及びSGSrの組に印加する。
図44は、第3実施形態の記憶装置での動作の間の一状態を示す。図44は、1つのプレーンPLNの構成要素が形成される2つのサブプレーン領域SPNAについて示す。図44は、1つのブロックBLKが選択されている状態を示す。図44は、ブロックアドレスBA_1が指定されている例を示す。
図44に示されるように、ブロックアドレスBA_1の受信によって、ブロックデコーダBDe_1及びBDo_1が活性化される。図42を参照して上記されているように、各ブロックBLKを構成する2つの半ブロックHBLKe及びHBLKoの一方のための転送スイッチセットXSGe及びブロックデコーダBDeは、ロウデコーダ領域RDAl及びRDArの一方に配置され、2つの半ブロックHBLKe及びHBLKoの他方のための転送スイッチセットXSGo及びブロックデコーダBDoは、ロウデコーダ領域RDAl及びRDArの他方に配置されている。このため、1つのブロックBLKの選択によって、ロウデコーダ領域RDAl及びRDArの各々において、転送スイッチセットXSG及びブロックデコーダBDが活性化される。
活性化により、ブロックデコーダBDe_1はブロック選択信号BSSe_1をアサートし、ブロックデコーダBDo_1はブロック選択信号BSSo_1をアサートする。その他のブロック選択信号BSSは、ネゲートされている。この結果、半ブロックHBLKe_1及びHBLKo_1が選択されている状態になる。すなわち、半ブロックHBLKe_1に配線CGr、SGDr、及びSGSrの電圧が転送されるとともに半ブロックHBLKo_1に配線CGl、SGDl、及びSGSlの電圧が転送される状態になる。
転送スイッチセットXSGeは、配線CGr、SGDr、及びSGSrから電圧を受け、転送スイッチセットXSGoは、配線CGl、SGDl、及びSGSlから電圧を受ける。このため、配線CGl、SGDl、SGSl、CGr、SGDr、及びSGSrへの電圧の印加のために、CG線デコード回路151l及び151rの両方が活性化される。
以上の動作により、半ブロックHBLKe_1及びHBLKo_1の両方に、実質的に同じパターンの電圧が転送される。
第3実施形態によれば、各ブロックBLKを構成する2つの半ブロックHBLKe及びHBLKoの一方のための転送スイッチセットXSGe及びブロックデコーダBDeは、ロウデコーダ領域RDAl及びRDArの一方に配置され、2つの半ブロックHBLKe及びHBLKoの他方のための転送スイッチセットXSGo及びブロックデコーダBDoは、ロウデコーダ領域RDAl及びRDAr他方に配置される。これにより、或る1つのブロックBLKの選択のために、選択されるブロックBLKを構成する2つの半ブロックHBLKへの電圧の転送は、配線CG、SGD、及びSGSの別々の組から行われることが可能である。よって、配線CGl、SGDl、及びSGSlの組、及び配線CGr、SGDr、及びSGSrの組のいずれも、半ブロックHBLKのワード線WL、及び選択ゲート線SGDL並びにSGSLを充電するのに必要な電流しか流れない。この電流の大きさは、CG線デコード回路151l又は151rが1ブロックBLKのワード線WL及び選択ゲート線SGDL並びにSGSLを充電する場合に配線CG、SGD、及びSGSを流れる電流よりも小さい。よって、配線CGl、SGDl、及びSGSlの組で生じる電圧降下、及び配線CGr、SGDr、及びSGSrで生じる電圧降下は、CG線デコード回路151l又は151rが1ブロックBLKのワード線WL及び選択ゲート線SGDL並びにSGSLを充電する場合に配線CG、SGD、及びSGSで生じる電圧降下より小さい。このため、第3実施形態によって2組の配線CG、SGD、及びSGSを介して1ブロックBLKのワード線WL及び選択ゲート線SGDL並びにSGSLを充電するのに要する時間は、1組の配線CG、SGD、及びSGSだけを介して1ブロックBLKのワード線WL及び選択ゲート線SGDL並びにSGSLを充電するのに要する時間より短い。
4.第4実施形態
第4実施形態は、ドライバ15の構成要素の点で第3実施形態と異なる。
第4実施形態は、ドライバ15の構成要素の点で第3実施形態と異なる。
図45は、第4実施形態のドライバの構成要素及び構成要素の接続を示す。図45は、第3実施形態の図42に示されるロウデコーダの構成要素も併せて示す。
ドライバ15は、CG線デコード回路152を含む。CG線デコード回路152は、第3実施形態のCG線デコード回路151l及び151rと同じである。CG線デコード回路152は、複数の配線INTと接続されており、配線INTを介して電圧生成回路14から電圧を受ける。CG線デコード回路152は、配線CGl、SGDl、及びSGSlの組、並びに配線CGr、SGDr、及びSGSrの組の両方と接続されている。CG線デコード回路152は、デコードの結果に基づいて、電圧生成回路14からの電圧を、配線CGl、SGDl、及びSGSlの組、並びに配線CGr、SGDr、及びSGSrの組の両方に印加する。
第4実施形態によれば、第3実施形態と同じく、配線CGl、SGDl、及びSGSlの組、及び配線CGr、SGDr、及びSGSrの組を、いずれも、半ブロックHBLKのワード線WL及び選択ゲート線SGDL並びにSGSLを充電するのに必要な電流しか流れない。このため、第3実施形態と同じ利点が得られる。
5.第5実施形態
第5実施形態は、各プレーン領域PNAでの構成要素のレイアウトの点で第1実施形態と異なる。
第5実施形態は、各プレーン領域PNAでの構成要素のレイアウトの点で第1実施形態と異なる。
図46及び図47は、第5実施形態の記憶装置の一部のレイアウト及びいくつかの構成要素を示す。図46及び図47は、1つのプレーン領域PNAを示す。4つのプレーン領域PNAは、同じ構成を有する。図46及び図47は、z軸上で相違する座標の領域を示す。図46は、z軸上の位置に関して、第1実施形態の図6に示される領域と同じ領域を示す。図47は、z軸上の位置に関して、第1実施形態の図7に示される領域と同じ領域を示す。
図46に示されるように、ロウデコーダ領域RDAl及びRDArは、プレーン領域PNAの中央に位置する。ロウデコーダ領域RDAl及びRDArは、x軸に沿って並び、隣接する。
サブプレーン領域SPNAu中の1つのセンスアンプ領域SAAは、ロウデコーダ領域RDAlの左側に位置する。サブプレーン領域SPNAu中のもう1つのセンスアンプ領域SAAは、ロウデコーダ領域RDArの右側に位置する。
サブプレーン領域SPNAd中の1つのセンスアンプ領域SAAは、ロウデコーダ領域RDAlの左側に位置する。サブプレーン領域SPNAd中のもう1つのセンスアンプ領域SAAは、ロウデコーダ領域RDArの右側に位置する。
図47に示されるように、各サブプレーン領域SPNAは、2つのサブメモリセルアレイSMCAを含み、第1実施形態のサブメモリセルアレイSMCAが分割された形に相当する2つのサブメモリセルアレイSMCAを含んでいる。より具体的には、サブプレーン領域SPNAuは、サブメモリセルアレイSMCAul及びSMCAurを含む。サブメモリセルアレイSMCAulは、サブプレーン領域SPNAuの左端の領域に位置する。サブメモリセルアレイSMCAurは、サブプレーン領域SPNAuの右端の領域に位置する。サブメモリセルアレイSMCAul及びSMCAurの組に亘って、第1実施形態のサブメモリセルアレイSMCAuに含まれる構成要素が設けられている。
サブプレーン領域SPNAdは、サブメモリセルアレイSMCAdl及びSMCAdrを含む。サブメモリセルアレイSMCAdlは、サブプレーン領域SPNAdの左端の領域に位置する。サブメモリセルアレイSMCAdrは、サブプレーン領域SPNAdの右端の領域に位置する。サブメモリセルアレイSMCAdl及びSMCAdrの組に亘って、第1実施形態のサブメモリセルアレイSMCAdに含まれる構成要素が設けられている。
ワード線フックアップ領域WHUAl及びWHUArは、サブメモリセルアレイSMCAulとSMCAurの間の領域と、サブメモリセルアレイSMCAdlとSMCAdrの間の領域に亘る。
或るサブプレーン領域SPNAのサブメモリセルアレイSMCAurと隣のプレーン領域PNAのサブメモリセルアレイSMCAulの境界は、yz面に沿って広がる酸化物等の絶縁体によって区切られていてもよい。又は、或るプレーン領域PNAのサブメモリセルアレイSMCAurと隣のプレーン領域PNAのサブメモリセルアレイSMCAulの境界は、yz面に沿って広がるとともに、酸化シリコンの層と窒化シリコンの層が1つずつ交互に並ぶ積層体によって区切られていてもよい。
同じく、或るプレーン領域PNAのサブメモリセルアレイSMCAdrと隣のプレーン領域PNAのサブメモリセルアレイSMCAdlの境界は、yz面に沿って広がる酸化物等の絶縁体によって区切られていてもよい。又は、或るプレーン領域PNAのサブメモリセルアレイSMCAdrと隣のプレーン領域PNAのサブメモリセルアレイSMCAdlの境界は、yz面に沿って広がるとともに、酸化シリコンの層と窒化シリコンの層が1つずつ交互に並ぶ積層体によって区切られていてもよい。
図48は、第5実施形態の記憶装置1の一部の断面の構造を示す。具体的には、図48は、図47に示される構造のxz面に沿った断面を示す。
図48は、図27の構造に類似する。図48に示されるように、サブプレーン領域SPNAにおいて、2つの積層構造39が設けられている。各積層構造39中に、メモリピラーMPが設けられている。左側の積層構造39の右端を含む部分は、ワード線フックアップ領域WLUAlに含まれる。左側の積層構造39の各導電体44は、ワード線フックアップ領域WLUAl中で、テラス部分、すなわち、別の導電体44と重なっていない部分を有する。各導電体44は、テラス部分においてコンタクトプラグ67と接する。
右側の積層構造39の左端を含む部分は、ワード線フックアップ領域WLUArに含まれる。右側の積層構造39の各導電体44は、ワード線フックアップ領域WLUAr中で、テラス部分、すなわち、別の導電体44と重なっていない部分を有する。各導電体44は、テラス部分においてコンタクトプラグ67と接する。
図49は、第5実施形態のメモリセルアレイ中の構成要素及び構成要素へのアドレスの割当ての例を示す。図49は、1つのプレーンPLNについて示す。第5実施形態では、各半ブロックHBLKは、2つのロウデコーダ領域RDAl及びRDArを挟んで両側に分かれて設けられている。すなわち、図49に示されるように、サブメモリセルアレイSMCAは、四半ブロックQBLKからなる。より具体的には、サブメモリセルアレイSMCAulは、四半ブロックQBLKelからなる。サブメモリセルアレイSMCAurは、四半ブロックQBLKerからなる。サブメモリセルアレイSMCAdlは、四半ブロックQBLKolからなる。サブメモリセルアレイSMCAdrは、四半ブロックQBLKorからなる。四半ブロックQBLKは、ブロックBLKの四半分からなり、半ブロックHBLKの半分からなる。
四半ブロックQBLKel及びQBLKerは、半ブロックHBLKeを構成する。四半ブロックQBLKol及びQBLKorは、半ブロックHBLKoを構成する。
各四半ブロックQBLKは、複数の四半セルユニットQCUからなる。四半セルユニットQCUは、セルユニットCUを構成するメモリセルトランジスタMTの四半分の数のメモリセルトランジスタMTからなる。よって、四半セルユニットQCUは、各メモリセルトランジスタMTが1ビットのデータを記憶している場合、1ページの四半分の大きさ、すなわち四半ページのデータを記憶している。同様に、四半セルユニットQCUは、各メモリセルトランジスタMTがpビットのデータを記憶している場合、p個の四半ページデータを記憶している。
4つの四半ブロックQBLKの四半セルユニットQCUの組は、共通のページアドレスの組を割り当てられている。すなわち、各四半ブロックQBLKのいずれにも、ページアドレスPGA0~PGtが割り当てられている。
各サブメモリセルアレイSMCAには、m/4本のビット線BLが位置する。ビット線BLは、各サブメモリセルアレイSMCA中の四半ブロックQBLKに亘って延びる。mが16kBの例に基づくと、各四半ブロックQBLKにおいて、ビット線BLの並ぶ方向に沿って、m/4個、例えば4kB個のメモリセルトランジスタMTが並ぶ。四半ブロックQBLKelのメモリセルトランジスタMTは、例えば、ビット線BL_0~BL_m/4-1とそれぞれ接続されている。四半ブロックQBLKerのメモリセルトランジスタMTは、例えば、ビット線BL_m/4~BL_m/2-1とそれぞれ接続されている。四半ブロックQBLKolのメモリセルトランジスタMTは、例えば、ビット線BL_m/2~BL_3m/4-1とそれぞれ接続されている。四半ブロックQBLKorのメモリセルトランジスタMTは、例えば、ビット線BL_3m/4~BL_m-1とそれぞれ接続されている。
或るアドレス情報ADDに基づく四半セルユニットQCUの選択については、第1実施形態と同様である。すなわち、第4実施形態は、第1実施形態の半ブロックHBLKが独立した2つの領域に亘って配置されている点で第1実施形態と異なる。この違いは、構成要素の配置及びレイアウトの違いであり、構成要素の接続、すなわち回路について第1実施形態と第4実施形態は同じである。よって、第1実施形態で或る半セルユニットHCUが選択されている状態は、第4実施形態では、この半セルユニットHCUに相当する2つの四半セルユニットQCUが選択される状態に相当する。よって、第4実施形態では、1つのプレーンアドレスPLNA、1つのブロックアドレスBA、1つのページアドレスPGAの指定により、4つのサブメモリセルアレイSMCAのそれぞれの四半セルユニットQCUが選択されることが可能である。
図50は、第5実施形態のロウデコーダの構成要素及び構成要素の接続を示す。図50は、1つのプレーンPLNの構成要素が形成される2つのサブプレーン領域SPNAu及びSPNAdについて示す。
ロウデコーダ領域RDAl及びRDArに含まれる構成要素については、第1実施形態でのものと同じである。
図50に示されるように、各転送スイッチセットXSGは、2つの四半ブロックQBLKと接続されており、接続されている2つの四半ブロックQBLKの両方に、配線CG、SGD、及びSGSの電圧のパターンを転送する。すなわち、αが0以上n-1以下の全てのケースについて、各転送スイッチセットXSGe_αは、1つの四半ブロックQBLKel_α及び1つの四半ブロックQBLKer_αに電圧を転送する。αが0以上n-1以下の全てのケースについて、各転送スイッチセットXSGo_αは、1つの四半ブロックQBLKol_α及び1つの四半ブロックQBLKor_αに電圧を転送する。
図51は、第5実施形態の記憶装置1とメモリコントローラ2との間で送受信される信号の例を示す。具体的には、図51は、第3タイプの書込みコマンドセット及びレディー・ビジー信号を示す。第3タイプの書込みコマンドセットは、メモリコントローラ2から記憶装置1に供給される。
第3タイプの書込みコマンドセットは、第3タイプの書込みアドレス入力コマンドSSh、アドレス情報ADD、及び書込み開始コマンドAAhを含む。アドレス情報ADDと書込み開始コマンドAAhの間に、書込みデータDinが送信される。第3タイプの書込みコマンドセットは、四半セルユニットQCUへのデータの書込み、すなわち、4kB個のメモリセルトランジスタMTへの四半ページのサイズのデータ、すなわち、4kBのサイズのデータの書込みを指示する。
第3タイプの書込みアドレス入力コマンドSShは、4kBのサイズのデータの書込みを指示するとともに、アドレス情報ADDが後続することを通知する。
アドレス情報ADDは、データの書込み先の四半セルユニットQCUを指定する。ロウアドレスは、プレーンアドレスPLNA、ブロックアドレスBA、及びページアドレスPGA、サブプレーンアドレスSPLNAを含む。サブプレーンアドレスSPLNAは、サブメモリセルアレイSMCAul、SMCAur、SMCAdl、及びSMCAdrの1つを指定する。サブプレーンアドレスSPLNAは、例えば、2ビットの長さを有する。サブプレーンアドレスSPLNAは、例えば、値“00”によって、サブメモリセルアレイSMCAulを指定し、値“01”によって、サブメモリセルアレイSMCAurを指定し、値“10”によって、サブメモリセルアレイSMCAdlを指定し、値“11”によって、サブメモリセルアレイSMCAdrを指定する。
図18を参照して上記されているように、1つのプレーンPLNの構成要素が形成される2つのサブメモリセルアレイMCAは、同一のプレーンアドレスPLNA、同一のブロックアドレスBAの組、及び同一のページアドレスPGAの組を有している。このため、アドレス情報ADD中のプレーンアドレスPLNA、ブロックアドレスBA、ページアドレスPGAによって、4つのサブメモリセルアレイSMCAのそれぞれの計4つの四半セルユニットQCUが指定される。しかしながら、第3タイプの書込みコマンドセットは、サブプレーンアドレスSPLNAを含み、サブプレーンアドレスSPLNAは、サブメモリセルアレイSMCAを指定する。このため、サブプレーンアドレスSPLNAによって、4つの四半セルユニットQCUのうちのサブプレーンアドレスSPLNAによって指定されるサブメモリセルアレイSMCA中の1つの四半セルユニットQCUのみが指定される。
4kBのサイズの書込みデータDinは、数十サイクルに亘って伝送される。
記憶装置1は、書込み開始コマンドAAhを受け取ると、指定された四半セルユニットQCUへの4kBのデータの書込みを行う。データ書込みの間、記憶装置1は、ビジーを示すローレベルのレディー・ビジー信号RBを出力する。ビジーの信号は、例えば、期間TP2に亘って出力される。期間TP3は、第2タイプの書込みコマンドセットが受け取られたときのビジーの期間TP2より短い。期間TP3と期間TP2の差は、期間TP2と、第1タイプの書込みコマンドセットが受け取られたときのビジー期間TP1の差より小さい。
図52は、第5実施形態の記憶装置1とメモリコントローラ2との間で送受信される信号の例を示す。具体的には、図52は、第3タイプの読出しコマンドセット及びレディー・ビジー信号を示す。第3タイプの読出しコマンドセットは、メモリコントローラ2から記憶装置1に供給される。
第3タイプの読出しコマンドセットは、第3タイプの読出しアドレス入力コマンドTTh、アドレス情報ADD、及び読出し開始コマンドBBhを含む。第3タイプの読出しコマンドセットは、四半セルユニットQCUからのデータの読出し、すなわち、4kB個のメモリセルトランジスタMTからの四半ページのサイズのデータ、すなわち、4kBのサイズのデータの読出しを指示する。
第3タイプの読出しアドレス入力コマンドTThは、4kBのサイズのデータの読出しを指示するとともに、アドレス情報ADDが後続することを通知する。
アドレス情報ADDは、データが読み出される元の四半セルユニットQCUを指定する。ロウアドレスは、プレーンアドレスPLNA、ブロックアドレスBA、及びページアドレスPGAを含む。ロウアドレスは、さらに、サブプレーンアドレスSPLNAを含む。
プレーンアドレスPLNA、ブロックアドレスBA、ページアドレスPGA、及びサブプレーンアドレスSPLNAによって、4つの四半セルユニットQCUのうちのサブプレーンアドレスSPLNAによって指定されるサブメモリセルアレイSMCA中の1つの四半セルユニットQCUのみが指定される。
記憶装置1は、読出し開始コマンドBBhを受け取ると、指定された四半セルユニットQCUからの4kBのサイズのデータを読み出す。データ読出しの間、記憶装置1は、ビジーを示すローレベルのレディー・ビジー信号RBを出力する。ビジーの信号は、例えば、期間TR2に亘って出力される。期間TR3は、第2タイプの読出しコマンドセットが受け取られたときのビジーの期間TR2より短い。期間TR3と期間TR2の差は、期間TR2と、第1タイプの読出しコマンドセットが受け取られたときのビジー期間TR1の差より小さい。
受け取られたロウアドレスによって、1つの四半セルユニットQCUが選択される。そして、指定された四半セルユニットQCUから、四半ページのサイズのデータが読み出される。
データ読出しが完了すると、メモリコントローラ2は、記憶装置1に繰り返しアサートされる信号REを供給する。記憶装置1は、信号REの受信に基づいて、読み出された4kBのサイズのデータDoutをメモリコントローラ2に出力する。
図53は、第5実施形態の記憶装置での動作の間の一状態を示す。図53は、1つのプレーンPLNの構成要素が形成される2つのサブプレーン領域SPNAについて示す。図53は、1つのブロックBLKが選択されている状態を示す。図53は、ブロックアドレスBA_1が指定されている例を示す。
図53に示されるように、ブロックアドレスBA_1の受信によって、ブロックデコーダBDe_1及びブロックデコーダBDo_1が活性化される。第3実施形態と同じく、各ブロックBLKを構成する2つの半ブロックHBLKe及びHBLKoの一方のための転送スイッチセットXSGe及びブロックデコーダBDeは、ロウデコーダ領域RDAl及びRDArの一方に配置され、2つの半ブロックHBLKe及びHBLKoの他方のための転送スイッチセットXSGo及びブロックデコーダBDoは、ロウデコーダ領域RDAl及びRDArの他方に配置されている。このため、1つのブロックBLKの選択によって、ロウデコーダ領域RDAl及びRDArの各々において、転送スイッチセットXSG及びブロックデコーダBDの組が活性化される。
活性化により、ブロックデコーダBDe_1はブロック選択信号BSSe_1をアサートし、ブロックデコーダBDo_1はブロック選択信号BSSo_1をアサートする。その他のブロック選択信号BSSは、ネゲートされている。この結果、四半ブロックQBLKel_1、QBLKer_1、QBLKol_1、及びQBLKor_1が選択されている状態になる。すなわち、四半ブロックQBLKol_1及びQBLKor_1に配線CGl、SGDl、及びSGSlの電圧が転送されるとともに、四半ブロックQBLKel_1及びQBLKer_1_1に配線CGr、SGDr、及びSGSrの電圧が転送される状態になる。よって、四半ブロックQBLKel_1、QBLKer_1、QBLKol_1、及びQBLKor_1の全てに実質的に同じパターンの電圧が転送される。
第5実施形態によれば、ロウデコーダ領域RDAl及びRDArがプレーン領域PNAの中央に位置することに基づいて、サブメモリセルアレイSMCAが、ロウデコーダ領域RDAl及びRDArの両側に位置する独立した部分によって構成されている。しかしながら、各転送スイッチセットXSGは、2つの四半ブロックQBLKの両方と接続されており、接続されている2つの四半ブロックQBLKの両方に、配線CG、SGD、及びSGSの電圧のパターンを転送できる。このため、1つのブロックBLKの選択によって、4つの四半ブロックQBLKの全てに、実質的に同じパターンの電圧が転送されることが可能である。よって、ロウデコーダ領域RDAl及びRDArがプレーン領域PNAの中央に位置する場合でも、第1実施形態と同じ利点が得られる。
6.変形例等
ここまでの記述は、メモリセルトランジスタMTが1ビットのデータを記憶し、よって、1つのセルユニットに1つのページアドレスPGAが割り当てられている例に関する。1つのセルユニットCUに複数のページアドレスが割り当てられているケースも、1つのセルユニットCUに1つのページアドレスPGAが割り当てられているケースと同じである。すなわち、図19と同じく、ブロックアドレスBA_0が指定され、さらにページアドレスPGA11が指定されているとする。このような指定によって、半ブロックHBLKe_1及びHBLK_oの両方において、同じワード線アドレスWLAのワード線WLと接続された半セルユニットHCUが選択される。さらに、選択された半セルユニットHCU中によって提供される複数のページのうちのページアドレスPGA_11に基づく1つが指定される。
ここまでの記述は、メモリセルトランジスタMTが1ビットのデータを記憶し、よって、1つのセルユニットに1つのページアドレスPGAが割り当てられている例に関する。1つのセルユニットCUに複数のページアドレスが割り当てられているケースも、1つのセルユニットCUに1つのページアドレスPGAが割り当てられているケースと同じである。すなわち、図19と同じく、ブロックアドレスBA_0が指定され、さらにページアドレスPGA11が指定されているとする。このような指定によって、半ブロックHBLKe_1及びHBLK_oの両方において、同じワード線アドレスWLAのワード線WLと接続された半セルユニットHCUが選択される。さらに、選択された半セルユニットHCU中によって提供される複数のページのうちのページアドレスPGA_11に基づく1つが指定される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…記憶装置、2…メモリコントローラ、PLN…プレーン、10…メモリセルアレイ、11…ロウデコーダ、12…レジスタ、13…シーケンサ、14…電圧生成回路、15…ドライバ、17…センスアンプ、BLK…ブロック、SU…ストリングユニット、PNA…プレーン領域、SPNA、SPNAu、SPNAd…サブプレーン領域、SMCA、SMCAu、SMCAd…サブメモリセルアレイ、HBLK、HBLKe、HBLKo…半ブロック、HCU…半セルユニット
Claims (20)
- 第1軸及び第2軸に沿って広がる第1導電体と、
前記第1導電体の内部に設けられ、第1半導体及び前記第1半導体の周囲の電荷蓄積層を含んだ第1メモリピラーと、
前記第2軸に沿って延び、前記第1メモリピラーと接する第2導電体と、
前記第1軸及び前記第2軸に沿って広がり、前記第2軸に沿って前記第1導電体と間隔を有して並ぶ第3導電体と、
前記第3導電体の内部に設けられ、第2半導体及び前記第2半導体の周囲の電荷蓄積層を含んだ第2メモリピラーと、
前記第2軸に沿って延び、前記第2メモリピラーと接する第4導電体と、
前記第2軸に沿って延び、前記第1メモリピラー及び前記第2メモリピラーと接続された第5導電体と、
を備える記憶装置。 - 前記第1半導体及び前記第2半導体と接し、前記第5導電体と接し、不純物を含んだ第3半導体をさらに備える、
請求項1に記載の記憶装置。 - 前記第2導電体は、第1センスアンプ回路と接続されており、
前記第4導電体は、第2センスアンプ回路と接続されている、
請求項1に記載の記憶装置。 - 前記第1センスアンプ回路及び前記第2センスアンプ回路は、前記第1導電体及び前記第3導電体の前記第1軸及び前記第2軸と交わる第3軸に沿った下方に位置する、
請求項3に記載の記憶装置。 - 第1パッドと、
前記第5導電体と接続された第1トランジスタと、
をさらに備え、
前記第1パッド、前記第3導電体、前記第1導電体、前記第1トランジスタは、この順で、前記第2軸に沿って並ぶ、
請求項1に記載の記憶装置。 - 基板と、
前記基板上の第2トランジスタと、
前記第2トランジスタと接続され、逆テーパー形状を有する第6導電体と、
前記第6導電体上に設けられ、テーパー形状を有する。第7導電体と、
を備える、
請求項1に記載の記憶装置。 - 基板と、
前記基板上に設けられ、前記基板と前記第1導電体との間に位置する第2トランジスタと、
前記第1メモリピラーの第3軸に沿った上方に位置し、前記第1メモリピラーと接続され、前記第3軸は前記第1軸及び前記第2軸と交わる、第8導電体と、
前記第2トランジスタと前記第8導電体とに接続された第9導電体と、
をさらに備える、
請求項1に記載の記憶装置。 - 前記第2軸に沿って延び、前記第5導電体と前記第1軸に沿って並び、外部に露出した部分を有する第10導電体をさらに備える、
請求項1に記載の記憶装置。 - 前記第1導電体と前記第1軸に沿って並び、前記第1軸及び前記第2軸に沿って広がる第11導電体と、
前記第11導電体の内部に設けられ、第3半導体及び前記第3半導体の周囲の電荷蓄積層を含み、前記第5導電体と接続された第3メモリピラーと、
前記第1導電体の前記第1軸及び前記第2軸と交わる第3軸に沿った上方に位置し、前記第1導電体と接続され、前記第3軸に沿って延びる第12導電体と、
前記第11導電体の前記第3軸に沿った上方に位置し、前記第11導電体と接続され、前記第3軸に沿って延びる第13導電体と、
をさらに備える、
請求項1に記載の記憶装置。 - 前記第1導電体と接続された第1端と、第1配線と接続された第2端と、を有する第1スイッチと、
第2配線を介して前記第1スイッチの制御端子と接続された第1デコーダと、
前記第3導電体と接続された第3端と、前記第1配線と接続された第4端と、を有する第2スイッチと、
第3配線を介して前記第2スイッチの制御端子と接続された第2デコーダと、
をさらに備え、
前記第2配線上の信号がネゲートされているとともに前記第3配線上の信号がアサートされている間に前記第3導電体に第1電圧が印加される、
請求項9に記載の記憶装置。 - 前記第1導電体と前記第3導電体との間であって、前記第2導電体と前記第4導電体とが対向する領域の上方に位置する第1絶縁体をさらに備える、
請求項1に記載の記憶装置。 - 前記第1メモリピラー及び前記第2メモリピラーと接続され、不純物を含んだ第4半導体をさらに備え、
前記第1絶縁体は、部分的に前記第4半導体中に位置する、
請求項11に記載の記憶装置。 - 前記第1導電体と接続された第1端と、第1配線と接続された第2端と、を有する第1スイッチと、
第2配線を介して前記第1スイッチの制御端子と接続された第1デコーダと、
前記第3導電体と接続された第3端と、前記第1配線と接続された第4端と、を有する第2スイッチと、
第3配線を介して前記第2スイッチの制御端子と接続された第2デコーダと、
をさらに備える、
請求項1に記載の記憶装置。 - 前記第2配線上の信号がアサートされている間に前記第3配線上の信号がアサートされる、
請求項13に記載の記憶装置。 - 第1コマンドの受信に基づいて、前記第2配線上の信号がアサートされている間に前記第3配線上の信号がアサートされ、
第2コマンドの受信に基づいて、前記第2配線上の信号がネゲートされている間に亘って前記第3配線上の信号がアサートされる、
請求項13に記載の記憶装置。 - 前記第2配線上の信号がネゲートされているとともに前記第3配線上の信号がアサートされている間に、前記第3導電体に第1電圧が印加される、
請求項13に記載の記憶装置。 - 前記第2配線上の信号がネゲートされているとともに前記第3配線上の信号がアサートされている間に、前記第3導電体に第2電圧が印加されるとともに前記第5導電体に前記第2電圧より高い第3電圧が印加される、
請求項13に記載の記憶装置。 - 前記第1軸及び前記第2軸に沿って広がる第13導電体と、
前記第13導電体の内部に設けられ、第4半導体及び前記第4半導体の周囲の電荷蓄積層を含んだ第4メモリピラーと、
前記第13導電体と接続された第5端と、前記第1配線と接続された第6端と、を有する第3スイッチと、
第4配線を介して前記第3スイッチの制御端子と接続された第3デコーダと、
をさらに備え、
前記第2配線上の信号及び前記第3配線上の信号のアサートを指示する第1コマンドの受信に基づいて、前記第2配線上の信号及び前記第4配線上の信号がアサートされる、
請求項13に記載の記憶装置。 - 前記第1導電体と接続された第1端と、第4デコーダと接続された第2端と、を有する第1スイッチと、
前記第3導電体と接続された第3端と、第5デコーダと接続された第4端と、を有する第2スイッチと、
をさらに備える、
請求項1に記載の記憶装置。 - 前記第1導電体と接続された第1端と、第6デコーダと接続された第2端と、を有する第1スイッチと、
前記第3導電体と接続された第3端と、前記第6デコーダと接続された第4端と、を有する第2スイッチと、
を備える、
請求項1に記載の記憶装置。
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