TW202143448A - 使用源極線下拉電路中之帶狀單元的非揮發性記憶體系統 - Google Patents

使用源極線下拉電路中之帶狀單元的非揮發性記憶體系統 Download PDF

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Abstract

本發明涉及一種快閃記憶體裝置，其使用非揮發性記憶體單元的記憶體陣列中的帶狀單元作為源極線下拉電路。在一個實施方案中，該帶狀單元為抹除閘帶狀單元。在另一實施方案中，該帶狀單元為源極線帶狀單元。在另一實施方案中，該帶狀單元為控制閘帶狀單元。在另一實施方案中，該帶狀單元為字線帶狀單元。

Description

使用源極線下拉電路中之帶狀單元的非揮發性記憶體系統
[相關申請案] 本案主張2020年4月17日申請之中國專利申請案第202010304167.2號及2020年10月19日申請之美國專利申請案第17/074,103號的利益。
本發明涉及一種非揮發性記憶體裝置，其利用源極線下拉電路中之陣列中的現有帶狀單元。
非揮發性記憶體單元在本領域中是熟知的。在圖1至圖6中示出現有技術中已知的非揮發性記憶體單元的例子。
圖1描繪堆疊閘非揮發性記憶體單元110。每個記憶體單元110都包括形成在半導體基板12中的源極區(也稱為源極線端子)14和汲極區16，其中在源極區和汲極區之間具有通道區18。浮動閘20形成在通道區18上方並與其絕緣(及控制其電導率)，以及形成在汲極區16和源極區14中的每一個的一部分上方。控制閘端子22(其此處耦接到字線)設置在浮動閘20上方並與其絕緣。浮動閘20和控制閘端子22通過閘極氧化物彼此絕緣及與基板12絕緣。位元線端子24耦接到汲極區16。
在汲極區16附近的通道區中，使用從通道18到浮動閘20的熱電子注入來執行程式化。
通過從浮動閘20到基板12的福勒-諾德海姆電子隧穿來執行抹除。
通過將正的讀取電壓置於汲極區16和控制閘端子22(其接通通道區18)上來執行讀取。如果浮動閘20帶正電(即，電子被抹除)，則在浮動閘20下方的通道區18也被接通，並且電流將流過通道區18，該通道區被感測為抹除狀態或「1」狀態。如果浮動閘20帶負電(即，通過電子進行了程式化)，則在浮動閘20下方的通道區被大部分或完全關斷，並且電流不會(或者只有很少的電流)流過通道區18，該通道區被感測為程式化狀態或「0」狀態。
表1描繪可施加到記憶體單元110和基板12的端子以執行讀取、抹除和程式化操作的典型電壓範圍： 表1：圖1的堆疊閘非揮發性記憶體單元110的操作
   CG BL SL 基板
讀取1 0-5V 0.1-2V 0-2V 0V
讀取2 0.5-2V 0-2V 2-0.1V 0V
抹除 -8至-10V/0V FLT FLT 8-10V/15-20V
程式化 8-12V 3-5V/0V 0V/3-5V 0V
「讀取1」是在位元線上輸出單元電流的讀取模式。「讀取2」是在源極線端子14上輸出單元電流的讀取模式。在程式化模式下，將位元線端子設置為VDD(通常為3-5V)並將源極線端子設置為0V以禁止對單元進行程式化，以及將位元線端子設置為0V並將源極線端子設置為VDD(通常為3-5V)以對單元進行程式化。
圖2描繪分離閘非揮發性記憶體單元210。每個記憶體單元210都包括形成在半導體基板12中的源極區(源極線端子)14和汲極區16，其中在源極區和汲極區之間具有通道區18。浮動閘20形成在通道區18的第一部分上方並與其絕緣(及控制其電導率)，以及形成在源極區14的一部分上方。字線端子22(其通常耦接到字線)具有第一部分和第二部分，該第一部分設置在通道區18的第二部分上方並與其絕緣(及控制其電導率)，該第二部分向上及在浮動閘20上方延伸。浮動閘20和字線端子22通過閘極氧化物與基板12絕緣。位元線端子24耦接到汲極區16。
通過將高的正電壓置於字線端子22上，導致浮動閘20上的電子經由福勒-諾德海姆隧穿從浮動閘20通過中間絕緣體隧穿到字線端子22來抹除記憶體單元210(其中從浮動閘去除電子)。
通過將正電壓置於字線端子22上以及將正電壓置於源極區14上來程式化記憶體單元210(其中將電子置於浮動閘上)。電子電流將從汲極區16流向源極區14(源極線端子)。當電子到達字線端子22和浮動閘20之間的間隙時，電子將加速並且變得通電(變熱)。由於來自浮動閘20的靜電引力，一些加熱的電子將通過閘極氧化物被注入到浮動閘20上。
通過將正的讀取電壓置於汲極區16和字線端子22上(這接通通道區18之在字線端子下方的部分)來讀取記憶體單元210。如果浮動閘20帶正電(即，電子被抹除)，則通道區18之在浮動閘20下方的部分也被接通，並且電流將流過通道區18，該通道區被感測為抹除狀態或「1」狀態。如果浮動閘20帶負電(即，通過電子進行了程式化)，則通道區之在浮動閘20下方的部分被大部分或完全關斷，並且電流不會(或者只有很少的電流)流過通道區18，該通道區被感測為程式化狀態或「0」狀態。
表2描繪可施加到記憶體單元210的端子以執行讀取、抹除和程式化操作的典型電壓範圍： 表2：圖2的非揮發性記憶體單元210的操作
   WL BL SL
讀取1 0.5-3V 0.1-2V 0V
讀取2 0.5-3V 0-2V 2-0.1V
抹除 ~11-13V 0V 0V
程式化 1-2V 1-3µA 9-10V
「讀取1」是在位元線上輸出單元電流的讀取模式。「讀取2」是在源極線端子14上輸出單元電流的讀取模式。
圖3描繪分離閘非揮發性記憶體單元310。記憶體單元310與圖2的記憶體單元210類似，但增加了控制閘(CG)端子28。控制閘端子28在程式化時被偏壓為高的正電壓(例如，10V)，在抹除時被偏壓為低電壓或負電壓(例如，0v/-8V)，在讀取時被偏壓為低電壓或中範圍電壓(例如，0v/2.5V)。其他端子與圖2類似地偏壓。
圖4描繪分離閘非揮發性記憶體單元410。記憶體單元410包括源極區(源極線端子)14、汲極區16、在通道區18的第一部分上方的浮動閘20、在通道區18的第二部分上方的選擇閘22(通常耦接到字線WL)、在浮動閘20上方的控制閘28和在4個源極區14上方的抹除閘30。這裡，除了浮動閘20之外，所有的閘極均為非浮動閘極，這意味著它們電連接到或能夠電連接到電壓源。由來自通道區18的受熱電子執行程式化，電子將自身注入浮動閘20上。通過從浮動閘20到抹除閘30的電子隧穿執行抹除。
表3描繪可施加到記憶體單元410的端子以執行讀取、抹除和程式化操作的典型電壓範圍： 表3：圖4的非揮發性記憶體單元410的操作
   WL/SG BL CG EG SL
讀取1 0.5-2V 0.1-2V 0-2.6V 0-2.6V 0V
讀取2 0.5-2V 0-2V 0-2.6V 0-2.6V 2-0.1V
抹除 -0.5V/0V 0V 0V/-8V 8-12V 0V
程式化 1V 1µA 8-11V 4.5-9V 4.5-5V
「讀取1」是在位元線上輸出單元電流的讀取模式。「讀取2」是在源極線端子上輸出單元電流的讀取模式。
圖5描繪分離閘非揮發性記憶體單元510。記憶體單元510與圖4的記憶體單元410類似，不同的是記憶體單元510不包含抹除閘EG端子。由來自通道區18的受熱電子執行程式化，電子將自身注入浮動閘20上。通過將基板12偏壓到高電壓以及將控制閘CG端子28偏壓到低電壓或負電壓，使得電子從浮動閘20隧穿到通道區18來執行抹除。另選地，通過將字線端子22偏壓到正電壓以及將控制閘端子28偏壓到負電壓，使得電子從浮動閘20隧穿到字線端子22來執行抹除。程式化和讀取與圖4的程式化和讀取類似。
圖6描繪分離閘非揮發性記憶體單元610。記憶體單元610與圖4的記憶體單元410完全相同，不同的是記憶體單元610不具有單獨的控制閘端子。抹除操作(由此通過使用抹除閘端子進行抹除)和讀取操作與圖4的抹除操作和讀取操作類似，不同的是沒有施加控制閘偏壓。也可在無控制閘偏壓的情況下進行程式化操作，因此，在程式化操作期間必須在源極線端子14上施加更高的電壓，以補償缺乏控制閘偏壓的情況。
表4描繪可施加到記憶體單元610的端子以執行讀取、抹除和程式化操作的典型電壓範圍： 表4：圖6的非揮發性記憶體單元610的操作
   WL/SG BL EG SL
讀取1 0.5-2.2V 0.1-2V 0-2.6V 0V
讀取2 0.5-2.2V 0-2V 0-2.6V 2-0.1V
抹除 -0.5V/0V 0V 11.5V 0V
程式化 1V 2-3µA 4.5V 7-9V
「讀取1」是在位元線上輸出單元電流的讀取模式。「讀取2」是在源極線端子上輸出單元電流的讀取模式。
圖1至圖6所示類型的記憶體單元通常被佈置成列與行以形成陣列。一次對整個列或成對的列執行抹除操作，因為每個字線都控制記憶體單元列並耦接到該列中每個單元的字線端子22，以及抹除閘線(如果存在的話)由成對的記憶體單元列共享並耦接到那些成對的列中的每個單元的抹除閘端子30。源極線通常耦接到一個記憶體單元列或相鄰兩個記憶體單元列的源極線端子14。位元線通常耦接到一個記憶體單元24行的位元線端子24。
對於圖1至圖6的現有技術記憶體單元中的每一個，如在上表中可見，通常需要將源極線下拉到接地，即下拉到0伏，並且需要相對快速地這樣做。
圖7描繪用於這樣做的典型現有技術。記憶體系統700包括記憶體單元710、字線722、控制閘線726、抹除閘線728、位元線720和源極線714。記憶體單元710可以是圖1至圖6所示的任何類型，即，記憶體單元110、記憶體單元210、記憶體單元310、記憶體單元410、記憶體單元510、記憶體單元610或另一種類型的記憶體單元。源極線714耦接到下拉電晶體730，此處其包括單個NMOS電晶體。當下拉電晶體730的閘極被激活時，源極線714被下拉到接地。在快閃記憶體系統中，將需要許多個下拉電路，並且根據源極線714的電容，每個源極線714可能需要多於一個下拉電路。下拉電晶體714對於低電壓操作需要約0-1.2V的操作電壓，並且對於高電壓操作需要4-5-11.5V的操作電壓，如表1至4所示。這意味著下拉電晶體730需要高電壓電晶體類型(例如，11.5V電晶體)或IO電晶體類型(例如，2.5V或3V電晶體)中的一者或兩者，這佔用了晶粒空間並且增加了系統的總體成本和複雜性。在存在這兩種類型的情況下，它們通常將在一端連接到接地並在另一端連接到多工器，其中多工器響應於控制信號而將電晶體中的一個連接到源極線。此外，下拉電晶體可在記憶體單元710被程式化時引發過應力和擊穿。
申請人在標題為「Flash Memory System Using Dummy Memory Cell As Source Line Pull Down Circuit(使用虛設記憶體單元作為源極線下拉電路的快閃記憶體系統)」的PCT公開案WO 2017/044251 A1中提出了對記憶體系統700的改進，其以引用方式併入本文。在圖8和圖9中描繪該記憶體系統。
參考圖8，快閃記憶體系統800包括示例性記憶體單元710和示例性虛設記憶體單元810。虛設記憶體單元810具有與記憶體單元710相同的構造，不同的是虛設記憶體單元810不用於儲存資料。記憶體單元710的源極線714耦接到虛設記憶體單元810的源極線814，通常如同記憶體單元710和虛設記憶體單元810在陣列內的同一列中的情況一樣。字線722耦接到字線822，以及位元線720在該行的記憶體單元800之間共享。
在所示的例子中，記憶體單元710和虛設記憶體單元810遵循圖4中的記憶體單元410的設計。應當理解，記憶體單元710和虛設記憶體單元810也可遵循以下設計：圖3中的記憶體單元310或圖5中的記憶體單元510(在這種情況下，不存在抹除閘728和828)；圖6中的記憶體單元610(在這種情況下，不存在控制閘726和826)；或圖1中的記憶體單元110或圖2中的記憶體單元210(在這種情況下，不存在抹除閘728和828以及控制閘726和826)。
當記憶體單元710處於讀取模式或抹除模式時，源極線814通過虛設記憶體單元810和虛設位元線820耦接到接地，該虛設位元線可切換地耦接到接地，這導致源極線714和源極線814、電連接到位元線820的任何其他地方被拉到接地。需要在讀取操作之前抹除虛設記憶體單元810。
當記憶體單元710處於程式化模式時，虛設位元線820可切換地耦接到抑制電壓諸如VDD。這會將虛設記憶體單元810置於程式化抑制模式，這使虛設記憶體單元810保持在抹除狀態。對於每個記憶體單元710可存在多個虛設記憶體單元810，以增強源極線714下拉到接地的情況。
圖9描繪快閃記憶體系統900，該快閃記憶體系統包括示例性記憶體單元920和示例性虛設記憶體單元電路910。虛設記憶體單元電路910包括彼此耦接的多個虛設記憶體單元。在該例子中，來自記憶體單元920的源極線930(也標記為SL0)和源極線940(也標記為SL1)耦接到虛設記憶體單元電路910的源極線端子。在該例子中，源極線930 SL0和源極線940 SL1連接在一起。
因此，記憶體單元920的整個扇區的源極線可一起耦接到虛設記憶體單元電路910的源極線，該虛設記憶體單元電路包括來自作為該或該等扇區的一部分的相同單元列的虛設記憶體單元。
當記憶體單元920處於讀取模式或抹除模式時，虛設記憶體單元電路910將通過虛設位元線耦接到接地。需要在讀取操作之前抹除虛設記憶體單元。當通過虛設位元線耦接到接地時，已抹除的虛設記憶體單元將源極線930和940拉到接地。
當記憶體單元920處於程式化模式時，虛設記憶體單元電路910的虛設位元線將耦接到抑制電壓諸如VDD。這會將虛設記憶體單元電路910的虛設記憶體單元置於程式化抑制模式，這使虛設記憶體單元保持在抹除狀態。
任選地，字線950(也標記為WL_rdcellpdwn，其與記憶體單元920的字線分開)和控制閘960(也標記為CG_rdcellpdwn，其與記憶體單元920的控制閘分開)在讀取或待機模式期間被偏壓為與記憶體單元920的電壓不同的電壓(諸如VDD或更高)，以使虛設記憶體單元電路910的虛設記憶體單元兩端的電流下降最小化。
圖8和圖9的系統具有優於圖7的現有技術系統的許多益處。首先，源極線下拉電流分佈在許多虛設記憶體單元和金屬路徑之間，這導致較低的電磁干擾和較少的解碼互連。其次，與現有技術的下拉高電壓電晶體相比，虛設記憶體單元兩端的功率耗散較小。第三，相對於高電壓電晶體下拉解決方案，這些實施方案需要較少的晶粒空間。第四，這些實施方案的偏壓和邏輯控制比現有技術的下拉電晶體的偏壓和邏輯控制更簡單。這導致程式化模式期間較少的過應力和擊穿。
然而，圖8和圖9的實施方案需要用於虛設記憶體單元電路的虛設記憶體單元的附加晶粒空間。這增加了晶粒的尺寸、複雜性和製造成本。
現有技術的記憶體系統還包含帶狀單元。圖10A、圖10B、圖10C和圖10D分別描繪現有技術的記憶體系統1000-1、1000-2、1000-3和1000-4，其包括示例性記憶體單元1010和示例性帶狀單元1020，即分別為示例性帶狀單元1020-1、1020-2、1020-3和1020-4。帶狀單元1020是帶狀列或帶狀行的一部分，該帶狀列或帶狀行通常作為其中可在抹除閘線、源極線、控制閘線和字線中的一者或多者與陣列外部的另一結構(諸如驅動器、低電壓解碼器或高電壓解碼器)之間進行物理連接的區域存在於陣列中。帶狀單元1020包含與記憶體單元1010相同的部件中的一些但不總是全部。
在圖10A、圖10B、圖10C和圖10D所示的每個例子中，記憶體單元1010包括第一位元線端子1011、第一字線端子1012、第一控制閘端子1013、第一抹除閘端子1014和第一源極線端子1015，如同記憶體單元1010遵循圖4中的記憶體單元410的設計的情況一樣。帶狀單元1020可以是四種不同類型的帶狀單元中的一種：抹除閘帶狀單元1020-1(如圖10A所示)、源極線帶狀單元1020-2(如圖10B所示)、控制閘帶狀單元1020-3(如圖10C所示)和字線帶狀單元1020-4(如圖10D所示)。 1.抹除閘帶狀單元
參考圖10A，帶狀單元1020可以是抹除閘帶狀單元1020-1，其包括第二位元線端子1021、第二字線端子1022、第二控制閘端子1023、第二抹除閘端子1024、第二源極線端子1025和抹除閘觸點1034，其中抹除閘觸點1034將第二抹除閘端子1024連接到包含記憶體單元1010和帶狀單元1020-1的陣列外部的結構(諸如低電壓或高電壓解碼器)，該結構在程式化、抹除和讀取操作期間根據需要驅動連接到第二抹除閘端子1024的抹除閘線1104。第二抹除閘端子1024還連接到抹除閘線1104，因為該抹除閘線與記憶體單元1010處於同一列中。記憶體單元1010包括第一字線端子1012、第一控制閘端子1013、第一抹除閘端子1014、第一源極線端子1015和第一位元線端子1011。
圖11A描繪包含抹除閘帶狀單元1020-1的陣列的例子。陣列1100-1包括位元線1101、字線1102a和1102b、控制閘線1103a和1103b、抹除閘線1104和源極線1105。源極線1105位於抹除閘線1104下方，因此從該視圖看起來會是同一條線，即使它們在三維空間中是分開的。
描繪示例性記憶體單元1010。單元1010的字線端子(諸如圖10中的第一字線端子1012)耦接到字線1102a，記憶體單元1010的控制閘端子(諸如圖10中的第一控制閘端子1013)耦接到控制閘線1103a，單元1010的抹除閘端子(諸如圖10中的第一抹除閘端子1014)耦接到抹除閘線1104，以及記憶體單元1010的源極線端子(諸如圖10中的第一源極線端子1015)耦接到源極線1105。
位元線1101通過位元線觸點1106(其位於每個位元線的任一端)耦接到陣列1100外部的結構。
陣列1100還包括抹除閘帶1110，該抹除閘帶包括示例性抹除閘帶狀單元1020-1。抹除閘帶1110耦接到抹除閘線1104，因為該抹除閘線在同一列中，因此記憶體單元1010的抹除閘線1104和抹除閘端子1014耦接到抹除閘觸點1034。帶狀單元1020-1和抹除閘帶1110不連接到任何位元線觸點，因此不經由其對應的位元線連接到陣列1100外部的結構。因此，在現有技術中，帶狀單元1020-1和抹除閘帶1110不具有下拉功能。 2.源極線帶狀單元
參考圖10B，帶狀單元1020可以是源極線帶狀單元1020-2。源極線帶狀單元1020-2包括第二位元線端子1021、第二字線端子1022、第二控制閘端子1023、第二源極線端子1025和源極線觸點1035，並且不包括抹除閘端子(以便為源極線觸點1035提供空間)，其中源極線觸點1035連接到包含記憶體單元1010和帶狀單元1020-2的陣列外部的結構(諸如低電壓或高電壓解碼器)，該結構在程式化、抹除和讀取操作期間根據需要驅動連接到第二源極線端子1025的源極線。記憶體單元1010包括第一字線端子1012、第一控制閘端子1013、第一抹除閘端子1014、第一源極線端子1015和第一位元線端子1011。
圖11B描繪包含源極線帶狀單元1020-2的陣列的例子。陣列1100-2-2與圖11A的陣列1100-1類似，不同的是抹除閘帶1110被替換為源極線帶1120，該源極線帶包括示例性源極線帶狀單元1020-2。
源極線帶1120耦接到源極線1105，因為該源極線在同一列中，並且因此記憶體單元1010的源極線1105和源極線端子1015耦接到源極線觸點1035。源極線帶狀單元1020-2和源極線帶1120不連接到任何位元線觸點，因此不經由其相關聯的位元線連接到陣列1100-2外部的結構。因此，源極線帶狀單元1020-2和源極線帶1120在現有技術中不執行下拉功能。 3.控制閘帶狀單元
參考圖10C，帶狀單元1020可以是控制閘帶狀單元1020-3。控制閘帶狀單元1020-3包括第二位元線端子1021、第二字線端子1022、第二控制閘端子1023、第二源極線端子1025、控制閘觸點1033和源極線觸點1035，並且不包括抹除閘端子(以便為源極線觸點1035提供空間)，其中控制閘觸點1033和源極線觸點1035連接到包含記憶體單元1010和帶狀單元1020-3的陣列外部的結構(諸如低電壓或高電壓解碼器)，該結構在程式化、抹除和讀取操作期間根據需要分別驅動連接到第二控制閘端子1023和源極線端子1025的控制閘線1103a和源極線1105。記憶體單元1010包括第一字線端子1012、第一控制閘端子1013、第一抹除閘端子1014、第一源極線端子1015和第一位元線端子1011。
圖11C描繪包含控制閘線帶狀單元1130的陣列的例子。陣列1100-3與圖11A和11B中的陣列1100-1和1100-2分別類似，不同的是抹除閘帶1110或源極線帶1120分別被替換為控制閘線帶1130，該控制閘線帶包括示例性控制閘帶狀單元1020-3。控制閘線帶1130，特別是控制閘帶狀單元1020-3(其中一個被標注)分別耦接到控制閘線1103a和1103b，因為這些控制閘線在同一列中，因此控制閘線1103a、1103b以及記憶體單元1010的控制閘端子1013分別耦接到控制閘線觸點1033a和1033b。源極線1105耦接到第二源極線端子1025，因為它們在同一列中，因此源極線1105耦接到源極線觸點1035。控制閘線帶狀單元1020-3和控制閘線帶1130不連接到任何位元線觸點，因此不經由其相關聯的位元線連接到陣列1100-3外部的結構。因此，在現有技術中，控制閘線帶狀單元1020-3和控制閘線帶1130不執行下拉功能。 4.字線帶狀單元
參考圖10D，帶狀單元1020可以是字線帶狀單元1020-4。字線帶狀單元1020-4包括第二位元線端子1021、第二字線端子1022、第二控制閘端子1023、第二源極線端子1025、字線觸點1032和源極線觸點1035，並且不包括抹除閘端子(以便為源極線觸點1035提供空間)，其中字線觸點1032和源極線觸點1035連接到包含記憶體單元1010和帶狀單元1020-4的陣列外部的結構(諸如低電壓或高電壓解碼器)，該結構在程式化、抹除和讀取操作期間根據需要分別驅動連接到字線觸點1032和源極線觸點1035的字線和源極線。記憶體單元1010包括第一字線端子1012、第一控制閘端子1013、第一抹除閘端子1014、第一源極線端子1015和第一位元線端子1011。
圖11D描繪包含字線帶狀單元1020-4的陣列的例子。陣列1100-4與圖11A、圖11B和圖11C的陣列1100-1、1100-2和1100-3分別類似，不同的是抹除閘帶1110、源極線帶1120或控制閘線帶1130被分別替換為字線帶1140，該字線帶包括示例性字線帶狀單元1020-4。
字線帶1140，特別是字線帶狀單元1020-4(其中一個被標注)分別耦接到字線1102a和1102b，因為它們在同一列中，因此字線1102a和1102b以及記憶體單元1010的字線端子1012分別耦接到字線觸點1032a和1032b。源極線1105耦接到第二源極線端子1025，因為它們在同一列中，因此源極線1105耦接到源極線觸點1035。帶狀單元1020-4和字線帶1140不連接到任何位元線觸點，因此不經由其相關聯的位元線連接到陣列1100-4外部的結構。因此，字線帶狀單元1020-4和字線帶1140在現有技術中不執行下拉功能。
再次參考圖10A至圖10D和圖11A至圖11D，如上面所指出的，由於記憶體單元1010和帶狀單元1020位於同一列中，因此記憶體單元1010的第一源極線端子1015與帶狀單元1020的第二源極線端子1025耦接到同一源極線，記憶體單元1010的第一字線端子1012與帶狀單元1020的第二字線端子1022耦接到同一字線，記憶體單元1010的第一控制閘端子1013與帶狀單元1020的第二控制閘端子1023耦接到同一控制閘線，以及記憶體單元1010的第一抹除閘端子1014與帶狀單元1020的第二抹除閘端子1024(如果存在的話)耦接到同一抹除閘線。
在圖10A至圖10D和圖11A至圖11D所示的例子中，記憶體單元1010和帶狀單元1020遵循圖4中的記憶體單元410的設計，除了以上針對帶狀單元1020-2、1020-3和1030-4所述的情況之外。記憶體單元1010和帶狀單元1020也可遵循以下設計：圖3中的記憶體單元310或圖5中的記憶體單元510(在這種情況下，不存在第一抹除閘端子1014和第二抹除閘端子1024)；圖6中的記憶體單元610(在這種情況下，不存在第一控制閘端子1013和第二控制閘端子1023)；或者圖1中的記憶體單元110或圖2中的記憶體單元210(在這種情況下，不存在第一抹除閘端子1014和第二抹除閘端子1024以及第一控制閘端子1013和第二控制閘端子1023)。
因此，帶狀單元是不用於儲存資料的單元，其包括抹除閘觸點、控制閘觸點、源極線觸點和字線觸點中的至少一個，這些觸點連接到包含記憶體單元的陣列外部的結構(諸如低電壓解碼器或高電壓解碼器)。相應的抹除閘觸點、控制閘觸點、源極線觸點和字線觸點是連接到金屬線的豎直觸點，該金屬線連接到包含記憶體單元的陣列外部的結構(諸如低電壓解碼器或高電壓解碼器)。
需要一種用於在快閃記憶體系統中將源極線拉到接地的新技術，該技術利用了比申請人所公開的以及以上參考圖8至圖9所討論的先前設計更小的晶粒空間。
在下面所述的實施方案中，一種快閃記憶體裝置利用源極線下拉電路中的陣列中的現有帶狀單元。
在一個實施方案中，一種記憶體系統包括：一記憶體單元，其包括一第一位元線端子和一第一源極線端子；一帶狀單元，其包括一第二位元線端子和一第二源極線端子；一源極線，其耦接到第一源極線端子和第二源極線端子；以及一下拉電路，其在記憶體單元正被讀取或抹除時將第二位元線端子選擇性地耦接到接地，以及在記憶體單元正被程式化時將第二位元線端子選擇性地耦接到一電壓源。
在某些實施方案中，記憶體單元包括一第一字線端子，以及帶狀單元包括一第二字線端子。在某些實施方案中，記憶體單元包括一第一控制閘端子，以及帶狀單元包括一第二控制閘端子。在某些實施方案中，記憶體單元包括一第一抹除閘端子，以及帶狀單元包括一第二抹除閘端子。
在某些實施方案中，帶狀單元為一源極線帶狀單元，其中第二源極線端子連接到一源極線觸點。在某些實施方案中，帶狀單元為一字線帶狀單元，其中第二字線端子連接到一字線觸點。在某些實施方案中，帶狀單元為一控制閘帶狀單元，其中第二控制線端子連接到一控制閘觸點。在某些實施方案中，帶狀單元為一抹除閘帶狀單元，其中第二抹除閘端子連接到一抹除閘觸點。
圖12描繪帶狀單元用作源極線的下拉電路的實施方案。記憶體系統1200包括記憶體單元1010，其包括先前圖10A至圖10D針對記憶體單元1010所述的相同部件，具體地，記憶體單元1010包括第一字線端子1012、第一控制閘端子1013、第一抹除閘端子1014、第一源極線端子1015和第一位元線端子1011。記憶體系統1200還包括帶狀單元1020，該帶狀單元可以是先前圖10A至圖10D和圖11A至圖11D所述的帶狀單元1020-1、1020-2、1020-3和1020-4中的任一個。
與現有技術不同，帶狀單元1020的第二位元線端子1021連接到下拉電路觸點1201(其可包括例如層之間的通孔)，其接著連接在記憶體陣列外部以下拉電路1210。下拉電路1210包括開關1211，其響應於控制信號，將被選擇性地連接到接地或連接到電壓源諸如VDD。
當記憶體單元1010處於讀取模式或抹除模式時，第一源極線端子1015耦接到源極線1105，其耦接到帶狀單元1020和下拉電路1210而接地。因此，第一源極線端子1015、源極線1105和第二源極線端子1025將通過帶狀單元1020下拉到接地。任選地，可將多於一個帶狀單元1020耦接到第一源極線端子1015以加強第一源極線端子1015和源極線1105下拉到接地的情況，以便使第一源極線端子1015和源極線1105更快地下拉到接地。
當記憶體單元1010處於程式化模式時，第二位元線端子1021通過下拉電路1210中的開關1211耦接到抑制電壓源諸如VDD。這會將帶狀單元1020置於程式化抑制模式，這使帶狀單元1020保持在抹除狀態，即使在記憶體單元1010被程式化時也是如此。
帶狀單元1020在中性狀態下產生，在中性狀態下，該帶狀單元傳導電流(相當於抹除狀態)。當記憶體單元1010被抹除時，帶狀單元1020類似地經歷抹除電勢，因此一直保持在抹除狀態，或者任選地不被抹除並保持在電流流過帶狀單元1020的中性狀態，因為當記憶體單元1010被程式化時，帶狀單元1020響應於下拉電路1210而經歷抑制程式化電勢。
圖13至圖18描繪分別利用帶狀單元1020的四種類型的帶狀單元(抹除閘帶狀單元1020-1、源極線帶狀單元1020-2、控制閘帶狀單元1020-3和字線帶狀單元1020-4)的實施方案的示例性佈局。
圖13描繪陣列1300，其與陣列1100-1類似，不同的是抹除閘帶1310中的位元線端子1021(未示出，但在圖10A至圖10D中可見)在位元線的兩端上連接到下拉電路觸點1201，其接著連接到相應下拉電路1210的可切換觸點(此處未示出，但在圖12中示出)。單元1010和抹除閘帶狀單元1020-1共享源極線1105，並且源極線1105在讀取模式或抹除模式期間響應於下拉電路1210而通過下拉電路觸點1201下拉到接地，以及在程式化模式期間響應於下拉電路1210而通過下拉電路觸點1201拉到VDD，如先前參考圖12所討論的。
圖14描繪陣列1400，其與陣列1300類似，不同的是抹除閘帶1410比抹除閘帶1310寬，以及在本例子中抹除閘帶狀單元1020-2在陣列1400中比在陣列1300中寬兩倍。這增加了下拉能力。單元1010和抹除閘帶狀單元1020-2共享源極線1105，並且源極線1105在讀取模式或抹除模式期間響應於下拉電路1210而通過下拉電路觸點1201下拉到接地，以及在程式化模式期間響應於下拉電路1210而通過下拉電路觸點1201拉到VDD，如先前參考圖12所討論的。
圖15描繪陣列1500，其與圖14的陣列1400類似，不同的是：(1)抹除閘帶1410已被替換為抹除閘帶1510，其包括兩個抹除閘帶狀單元行，各自與記憶體單元行的尺寸類似；(2)存在兩個而不是一個抹除閘帶狀單元1020-2；以及(3)抹除閘帶1510具有四個(而不是兩個)下拉電路觸點1201，各自連接到相應的位元線端子。由於正常單元行與兩個抹除閘帶狀單元行之間的相對均勻性，陣列1500可能比陣列1400更容易製造。
圖16描繪包括源極線帶1610的陣列1600。陣列1600與圖11B的陣列1100-2類似，不同的是源極線帶1610中的位元線端子在位元線的兩端上連接到下拉電路觸點1201，其接著連接到相應下拉電路1210的可切換觸點(此處未示出，但在圖12中示出)。單元1010和源極線帶狀單元1020-2共享源極線1105，並且共享的源極線1105在讀取模式或抹除模式期間響應於下拉電路1210而通過下拉電路觸點1201下拉到接地，以及在程式化模式期間響應於下拉電路1210而通過下拉電路觸點1201拉到VDD，如先前參考圖12所討論的。
圖17描繪包括控制閘線帶1710的陣列1700。陣列1700與圖11C的陣列1100-3類似，不同的是控制閘線帶1710中的位元線端子在位元線的兩端上連接到下拉電路觸點1201，其接著連接到相應下拉電路1210的可切換觸點(此處未示出，但在圖12中示出)。單元1010和控制閘帶狀單元1020-3共享源極線1105，並且源極線1105在讀取模式或抹除模式期間響應於下拉電路1210而通過下拉電路觸點1201下拉到接地，以及在程式化模式期間響應於下拉電路1210而通過下拉電路觸點1201拉到VDD，如先前參考圖12所討論的。
圖18描繪包括字線帶1810的陣列1800。陣列1800與圖11D的陣列1100-4類似，不同的是字線帶1810中的位元線端子在位元線的兩端上分別連接到下拉電路觸點1201，其接著連接到相應下拉電路1210的可切換觸點(此處未示出，但在圖12中示出)。單元1010和字線帶狀單元1020-4共享源極線1105，並且源極線1105在讀取模式或抹除模式期間響應於下拉電路1210而通過下拉電路觸點1201下拉到接地，以及在程式化模式期間響應於下拉電路1210而通過下拉電路觸點1201拉到VDD，如先前參考圖12所討論的。
上述實施方案利用比圖8和圖9的現有技術系統的系統更小的晶粒空間。這是將降低製造複雜性和成本的顯著改進。
應當指出，如本文所用，術語「在…上方」和「在…上」兩者包容地包含「直接在…上」(之間未設置中間材料、元件或空間)和「間接在…上」(之間設置有中間材料、元件或空間)。同樣地，術語「相鄰」包括「直接相鄰」(兩者間未設置有中間材料、元件或空間)和「間接相鄰」(兩者間設置有中間材料、元件或空間)，以及「耦接」包括「直接耦接到」(兩者間未設置有將這些元件電連接在一起的中間材料或元件)和「間接耦接到」(兩者間設置有將這些元件電連接在一起的中間材料或元件)。例如，「在基板上方」形成元件可包括在之間沒有中間材料/元件的情況下在基板上直接形成元件，以及在之間有一個或多個中間材料/元件的情況下在基板上間接形成元件。
12:基板 14:源極區 16:汲極區 18:通道區 20:浮動閘 22:控制閘端子 24:位元線端子 28:控制閘端子 30:抹除閘 110:記憶體單元 210:記憶體單元 310:記憶體單元 410:記憶體單元 510:記憶體單元 610:記憶體單元 700:記憶體系統 710:記憶體單元 714:源極線 720:位元線 722:字線 726:控制閘 728:抹除閘 730:下拉電晶體 800:快閃記憶體系統 810:虛設記憶體單元 814:源極線 820:虛設位元線 822:字線 826:控制閘 828:抹除閘 900:快閃記憶體系統 910:虛設記憶體單元電路 920:記憶體單元 930:源極線 940:源極線 950:字線 960:控制閘 1000-1:記憶體系統 1000-2:記憶體系統 1000-3:記憶體系統 1000-4:記憶體系統 1010:記憶體單元 1011:第一位元線端子 1012:第一字線端子 1013:第一控制閘端子 1014:第一抹除閘端子 1015:第一源極線端子 1020:帶狀單元 1020-1:帶狀單元 1020-2:帶狀單元 1020-3:帶狀單元 1020-4:帶狀單元 1021:第二位元線端子 1022:第二字線端子 1023:第二控制閘端子 1024:第二抹除閘端子 1025:第二源極線端子 1032:字線觸點 1032a:字線觸點 1032b:字線觸點 1033:控制閘觸點 1033a:控制閘線觸點 1033b:控制閘線觸點 1034:抹除閘觸點 1035:源極線觸點 1100:陣列 1100-1:陣列 1100-2:陣列 1100-3:陣列 1100-4:陣列 1101:位元線 1102a:字線 1102b:字線 1103a:控制閘線 1103b:控制閘線 1104:抹除閘線 1105:源極線 1106:位元線觸點 1110:抹除閘帶 1120:源極線帶 1130:控制閘線帶 1140:字線帶 1200:記憶體系統 1201:下拉電路觸點 1210:下拉電路 1211:開關 1300:陣列 1310:抹除閘帶 1400:陣列 1410:抹除閘帶 1500:陣列 1505:源極線觸點 1510:抹除閘帶 1600:陣列 1610:源極線帶 1700:陣列 1710:控制閘線帶 1800:陣列 1810:字線帶
圖1是可應用本發明的現有技術的堆疊閘非揮發性記憶體單元的剖視圖。
圖2是可應用本發明的現有技術的分離閘非揮發性記憶體單元的剖視圖。
圖3是可應用本發明的現有技術的分離閘非揮發性記憶體單元的剖視圖。
圖4是可應用本發明的現有技術的分離閘非揮發性記憶體單元的剖視圖。
圖5是可應用本發明的現有技術的分離閘非揮發性記憶體單元的剖視圖。
圖6是可應用本發明的現有技術的分離閘非揮發性記憶體單元的剖視圖。
圖7描繪下拉電晶體耦接到源極線的現有技術記憶體單元。
圖8描繪申請人先前公開的設計，其中虛設記憶體單元用作源極線的下拉電路。
圖9描繪申請人先前公開的另一設計，其中多個虛設記憶體單元用作源極線的下拉電路。
圖10A描繪現有技術的記憶體單元和抹除閘帶狀單元。
圖10B描繪現有技術的記憶體單元和源極線帶狀單元。
圖10C描繪現有技術的記憶體單元和控制閘帶狀單元。
圖10D描繪現有技術的記憶體單元和字線帶狀單元。
圖11A描繪包括抹除閘帶的現有技術的記憶體陣列。
圖11B描繪包括源極線帶的現有技術的記憶體陣列。
圖11C描繪包括控制閘帶的現有技術的記憶體陣列。
圖11D描繪包括字線帶的現有技術的記憶體陣列。
圖12描繪帶狀單元用作源極線的下拉電路的實施方案。
圖13描繪包括用於源極線下拉電路中的抹除閘帶的記憶體陣列的實施方案的佈局圖。
圖14描繪包括用於源極線下拉電路中的抹除閘帶的記憶體陣列的另一實施方案的佈局圖。
圖15描繪包括用於源極線下拉電路中的抹除閘帶的記憶體陣列的另一實施方案的佈局圖。
圖16描繪包括用於源極線下拉電路中的源極線帶的記憶體陣列的實施方案的佈局圖。
圖17描繪包括用於源極線下拉電路中的控制閘帶的記憶體陣列的實施方案的佈局圖。
圖18描繪包括用於源極線下拉電路中的字線帶的記憶體陣列的實施方案的佈局圖。
1010:記憶體單元
1011:第一位元線端子
1012:第一字線端子
1013:第一控制閘端子
1014:第一抹除閘端子
1015:第一源極線端子
1020:帶狀單元
1021:第二位元線端子
1022:第二字線端子
1023:第二控制閘端子
1024:第二抹除閘端子
1025:第二源極線端子
1032:字線觸點
1033:控制閘觸點
1034:抹除閘觸點
1035:源極線觸點
1105:源極線
1200:記憶體系統
1201:下拉電路觸點
1210:下拉電路
1211:開關

Claims (14)

  1. 一種記憶體系統，包括： 一記憶體單元，其包括一第一位元線端子和一第一源極線端子； 一帶狀單元，其包括一第二位元線端子和一第二源極線端子； 一源極線，其耦接到所述第一源極線端子和所述第二源極線端子；和 一下拉電路，其在所述記憶體單元正被讀取或抹除時將所述第二位元線端子選擇性地耦接到接地，以及在所述記憶體單元正被程式化時將所述第二位元線端子選擇性地耦接到一電壓源。
  2. 如請求項1之系統，其中，所述記憶體單元包括一第一字線端子，以及所述帶狀單元包括一第二字線端子。
  3. 如請求項2之系統，其中，所述記憶體單元包括一第一控制閘端子，以及所述帶狀單元包括一第二控制閘端子。
  4. 如請求項3之系統，其中，所述記憶體單元包括一第一抹除閘端子，以及所述帶狀單元包括一第二抹除閘端子。
  5. 如請求項4之系統，其中，所述帶狀單元為一源極線帶狀單元，其中所述第二源極線端子連接到一源極線觸點。
  6. 如請求項4之系統，其中，所述帶狀單元為一字線帶狀單元，其中所述第二字線端子連接到一字線觸點。
  7. 如請求項4之系統，其中，所述帶狀單元為一控制閘帶狀單元，其中所述第二控制線端子連接到一控制閘觸點。
  8. 如請求項4之系統，其中，所述帶狀單元為一抹除閘帶狀單元，其中所述第二抹除閘端子連接到一抹除閘觸點。
  9. 如請求項3之系統，其中，所述帶狀單元為一源極線帶狀單元，其中所述第二源極線端子連接到一源極線觸點。
  10. 如請求項3之系統，其中，所述帶狀單元為一字線帶狀單元，其中所述第二字線端子連接到一字線觸點。
  11. 如請求項3之系統，其中，所述帶狀單元為一控制閘帶狀單元，其中所述第二控制線端子連接到一控制閘觸點。
  12. 如請求項2之系統，其中，所述帶狀單元為一源極線帶狀單元，其中所述第二源極線端子連接到一源極線觸點。
  13. 如請求項2之系統，其中，所述帶狀單元為一字線帶狀單元，其中所述第二字線端子連接到一字線觸點。
  14. 如請求項1之系統，其中，所述帶狀單元為一源極線帶狀單元，其中所述第二源極線端子連接到一源極線觸點。
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