JPS595494A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＭ　Ｉ　ＯＳ　（金属−絶縁体一酸化物一半導
体）型不揮発性メモリの記憶の書込消去の装置に関する
。

ＭＩＯ８型不揮全不揮発性メモリでもＭＮＯ８（金属−
窒化物一酸化物一半導体）型不揮発性メモリは、積層電
極のフローティングゲート型不揮発性メモリとともに電
気的に書込消去が可能な読み出し専用メモリ（ＥＥＰＲ
ＯＭ）として広く使用され始めてきた（以後ＭＩＯ３型
メモリはＭ　Ｎ　ＯＳ型メモリで代表させるものとし、
後者での議論は特に断わらない限り全て前者に当てはま
るものとする）。Ｍ　Ｎ　ＯＳ型とフローティングゲー
ト型とを比較した場合、前者には■記憶の書込消去によ
る素子劣化が小ない。■ゲート絶縁膜のうちの酸化膜部
分（約２０Ａ°と極めて薄い）に欠陥があった場合も素
子特性にほとんど影響が出ないという長所があり、後者
には記憶の保持特性が良いという長所がある。

また、記憶の書込消去を行なう場合についてみるとフロ
ーティングゲート型では単極性の電圧、例えば＋　２５
　Ｖの電源があれば良かったが、ＭＮＯ８型では双極性
の電圧、例えば＋２５Ｖと−２５Ｖの電源が心安であり
、フローティングゲート型に比べてＭＮＯ８型メモリの
不利な点の一つであった。

ここではまず最初にＭＮＯＳ型メモリの基本動作につい
て説明を行なう。

一例としてｎチャンネルＭ　Ｎ　ＯＳ型トランジスタを
とりその記憶の書込及び消去時の標準的なバイアス電位
とその時の電荷の動きとを第１図に示した。

第１図（ａ）は記憶の書込で、ｎ型のソース１４、ドレ
イン１５とｐｍの基板１６とを同一の電位■。とじ（通
常はグランド電位とする）これよりも十分に高い電位Ｖ
、をゲート電＄ｉ１１に与えると、チャンネル部分に形
成されたｎ型の反転層１７及びソース１４、ドレイン１
５から窒化シリコン膜層１２に電子が注入される。

この時、この注入電子は薄い酸化シリコン膜１６を貫通
するトンネル電流として流れる′。

第１図（ｂ）は記憶の消去でソース１４、ドレイン１５
、基板１６をやはり同一の電位■。にし、グーｌ−電極
１１にこれよりも十分に低い電位■２を与えると窒化膜
層１２に蓄積されていた電子がトンネル現象により基板
１６に放出される。

第２図には基板、ゲート間の電圧を横軸にとり、その時
のＭＮＯ８型トランジスタのしきい値電圧を縦軸にとっ
たメモリヒステリシス曲線を示した。

以上の動作を標準的なＭＮＯ８型トランジスタで考える
と、通常Ｖ、−Ｖ。＝＋２５Ｖ１Ｖ２−ｖｏ＝−２５Ｖ
であるから■。に対してほぼ＋２５Ｖの双極性の電圧が
必要になる。この様に双極性の電圧が要求される動作で
は例えば同−ＩＣ（集積回路）チップ内にＭＮＯ８型メ
モリと電圧昇圧回路（例えばコツククロフト回路）を設
け、内部電源によりメモリ内容の変更を行なう様なシス
テムを構成する場合に問題となり、ＭＮＯ８型トランジ
スタに双極性の電圧を印加するには、このＭＮＯ８型ｌ
・ランジスタと電圧昇圧回路との間を５Ｏ８（シリコン
・オン・サファイア）の様な技術を用いて電気的に絶縁
するか、さもなければ、ウェル分離による電気的絶縁を
用い、かつ２つの電圧昇圧回路を設ける必要があり実用
上の大きな制約となる。

この様にＭＮＯ８型メモリには書込消去電圧の極性の問
題かあることから、単極性電圧による書込消去の方法も
提案されている（　Ｙ、　１ｃｈｉｄａ　。

Ｎ、　Ｅｎｄｏ、　Ｓ、　５ａｉｔｏ　ａｎｄ　Ｙ、　
Ｎ１５ｈｉ、　Ｉ　ＥＥＥ；　Ｔｒａｎｓ。

Ｅｌｅｅｔｒｏｎ　Ｄｅｖｉｃｅｓ、　ＥＤ−２４，６
８８（１９７７）　）。

この方法は書込の際、ソース及びドレインと基板との間
に高電圧の逆バイアス電圧を印加しアバランシェ・ブレ
ーク・ダウンを起こし、生成したホットな電子の一部を
その運動エネルギーを用いて窒化膜層中に注入するとい
う原理に基づく。この方法は単極性書込消去という点で
優れたものであるが、■前述の様にホットな電子を用い
るため、書込の際のゲート絶縁膜へのダメジが大きくな
る、■アバランシェ・ブレーク・ダウンによる電荷の注
入は効率が悪いため、消費電流が大きくなる、■素子設
計がむずかしい等の問題点を持っている。

本発明はかかるＭＮＯ８型メモリの書込消去の問題に鑑
み、アバランシェ注入を用いることなく単極性電圧で記
憶の書込消去を行なう手段を提供するものである。以下
、図面を用いて詳細な説ψＪを行なう。

第３図はＭＮＯ８型トランジスタへの記憶の書込及び消
去を単極性の電圧のみによりしかもトンネル注入で行な
う本発明による方法を説明する図である。ここではｎチ
ャンネルＭＮＯ８型トランジスタについての説明を行な
うが、ｐチャンネルＭＮＯ８型トランジスタについても
全く同様の類推で本発明による書込消去法を適用しうる
。

第３図（ａ）は書込を第３図（１））は消去を示すもの
で、ｎ型の基板６７の電位を■。０と固定しである（通
常はグランド電位）。第３図（ａ）の記憶の書込では、
ｐウェル６６には■。０よりも低い電位■１．を与え１
〕ウエル６６と基板３７との間の接合を逆バイアスとし
でおき、ソース６４とドレイン３５０電位Ｖ１２と■１
３とはそれぞれＶｌ４に等しいかＶｌ、よりもい（らか
商い電位としておく。

この場合ｐウェル６６と基板６７との間及びソース６４
またはドレイン６５とｐウェル６６との間の接合はゼロ
バイアスとなってツユルミレベルの違いに基づく空乏層
が存在するか逆バイアスとなってより空乏層が広がって
いるかのイ６］れかである。ココテゲート屯極３１ＫＶ
、２、■１３、ｖ１４の伺れよりも十分に筒い電位ｖ３
．を与えるとトランジスタのチャンネル部分に反転層が
発生しこの反転層中の電子が第１図（ａ）での場合と同
様にして酸化膜３３をトンネル現象で通り窒化膜６２の
中にメモリ電荷として注入される。この場合反転層の電
位は近似的にソースとドレインの電位に等しくなるので
、例えば■１３と■１４とを等しくとった場合ではゲー
ト絶縁ｒｂ＞にはＶｌｌ　　Ｖｌ３の電圧がかかる。

従って、この電圧が十分に太き（で、反転層からの電荷
注入が行なわれる様にｖｌｌ及びＶ　１３を選べばよい
。

第３図（ｂ）は記憶の消去の場合で、ｐウェル６６には
■。０に等しいがＶ。０よりも低い電位Ｖ　Ｉ　８を与
え、ソース６４とドレイン３５の電位ＶＢとｖ１７とは
それぞれｖ１８に等しいがＶ１８よりもい（らか高い電
位としておく。この様にすると先に第３図（ａ、）で述
べたと全く同様で各接合部はゼロバイアス又は逆バイア
スとなり不要な電流が流れることはない。ここでゲート
電極３１に■、６、■、７、ｖ１８の何れよりも十分に
低い電位を与えるとトランジスタのゲート絶縁膜にはＶ
ｌ−５Ｖｌ６、Ｖ＋５−Ｖ＋７、Ｖ＋ｉ　　Ｖ、８のそ
れぞれで決まる電圧が印加され、窒化膜６２の中に蓄積
されていた電荷がソース３４、ドレイン６５、チャンネ
ル部分に放出され、記憶の消去がなされる。

以上の動作をより簡略に行なうためにい（っがの電極を
共通にして、例えば、第３図（ａ）でＶ　１、−Ｖ　。

、１、Ｖ　＋　２　＝　Ｖ　＋　ｓ　＝　Ｖ　Ｉ　４　
＝　Ｖ　ａとして記憶の書込をすることが可能であり、
更に第３図（１））でＶ　＋　５−Ｖ　ｌ）、Ｖ　１ｅ
−Ｖ　Ｉ　７−ＶＩ８−Ｖ　ｏ　ｏとして記憶の消去を
しても良く、ここでＶ　ａ　＝　Ｖ　ｂとすれば、本半
導体装置で記憶の書込消去を行なうためニ必要な電圧は
Ｖａ７Ｖ。０のみとなり、通常のシリコン基板上に単一
の電圧昇圧回路とＭＮＯ８型メモリとを一体にしたＩＣ
を作成することも容易である。尚、第３図で説明に用い
たｎチャンネルトランジスタの場合、Ｖａ　　Ｖｏｏと
し、で例えば−２５■が必要である。

単体トランジスタについて本発明による単極性電圧書込
消去の基本動作の説明を第３図を用いて行なったか、７
トリクス状に形成したメモリアレーについても、同様の
Ｊにｉ埋による単極性電圧での動作が可能である。

第４図は本発明による単極性電圧での書込消去の方法を
説明するだめのＭＮＯ３型トランジスタのメモリアレー
の構成を示す図である。

ここでは（２Ｘ２　）の最小マトリクス構造を例としで
述べるが、以下のＭＨａがより大きなマトリクス構造に
まで直接拡張０］能なことは容易に理解できるであろう
。マトリクス状に配されたｎチャンネル（ｐチャンネル
二以下括弧内同士が対応）ＭＮＯ８型トランジスタ４９
ａ＝　　４９ｂ、４９ｃ、４９ｄのうち同−Ｘ軸上のト
ランジスタのゲート電極はＸ電極４１．４６で接続され
、また該同−Ｘ軸上のトランジスタは接続された■〕ウ
ェル（ｎウェル）４２．４４を持つ。また同−Ｘ軸上の
トランジスタについてはそれぞれ該トランジスタのソー
スがＹｓ電極４５．４７により、ドレインがＹｄ電極４
６．４８により接続されている。そして全体はｎ型（ｐ
型）基板４０により一体化されている。書込消去動作に
ついてはｎチャンネルＭ　Ｎ　ＯＳ型トランジスタで説
明を行なうが、容易に類推できるようにｐチャンネルト
ランジスタにも簡単な極性の変換で適用できる。

まず第４図（ａ）を用いて記憶の書込をトランジスタ４
９ａだけ選択的に行なう場合についての説明を行なう。

基板４０は常に電位■。ｏｏ　　（通常はグランド電位
）に固定されているものとし、トランジスタ４９ａを含
むｐウェル４２の電位ＶＸ２を■。ｏｏよりも低くし、
基板４０とｐウェル４２と間を逆バイアスにしておく。

史にトランジスタ４９ａに接続したＸ電極４１、Ｙｓ電
極４５、Ｙｄ電極４６のうち、Ｘ電極４１にはＶＹ２よ
りも十分に高い電位ＶＸ、を与え、かつＹｓ電極４５、
Ｙｄ軍極４６のうちの少なくとも一方にＶＹ２に等しい
かＶＹ２とｖＸｌの中間の適当な電位■Ｙ１あるいはＶ
Ｙ２の少なくとも一方を与えることで（一方にしか与え
ない時には他方はフローティング）トランジスタ４９ａ
の窒化膜層へ電子を注入して記憶の書込を行なう。尚こ
の場合の電位関係は第３図（ａ）の場合と共通している
。この時残りのｐウェル４４には該ウェルが接している
全てのｎ型領域との間が何れもゼロバイアスまたは逆バ
イアスになる様な電位■Ｘ４を与え、残りのＸ電極４３
にはトランジスタ４９ｃのゲート絶縁膜にかかる電圧が
十分に小さくなり該トランジスタの窒化膜層への電子注
入が起こらない様にＶＹ４、ＶＹ、、Ｖ　Ｙ　２の何れ
かに比較的近い電位■Ｘ３を与える。

この結果トランジスタ４９ｃへの記憶の書込は起こらな
い。更に残りのＹｓ電極４７とＹｄ電極４８とはともに
７０−ティングとするが、この場合モトランジスタ４９
ｂのチャンネル部分には先述のトランジスタ４９ａと同
様ｎ型の反転層が形成される。しかしこの反転層の電位
Ｖｉは■１−（Ｃｏ・■Ｘ１＋ｃｄ・ＶＹ２）／（ｃｏ
＋ｃｄ）となり、トランジスタ４９ａの反転層電位がソ
ース及びドレインの電位であるＶＹＩ及びＶＹ２により
定まるのとは異なる（ただし、Ｃｏ及びＣ（ｌはそれぞ
れトランジスタ４９ｂのゲート絶縁膜及び該トランジス
タのチャンネル下の空乏層の単位面積当りの容量である
）。

この結果、書込を行なうべきトランジスタ４９ａのゲー
ト絶縁膜には■４．ａ−■Ｘ、−■ＹＩ　（簡単のため
■Ｙ、−■Ｙ２として考える）なる電圧が印加されるが
、トランジスタ４９ｂのゲート絶縁膜には■１．ｂ−■
Ｘ１−■１なる電圧が印加されることになる。ＭＮＯ８
型メモリトランジスタに於けるトンネル現象による電荷
の注入（又は放出）の効率は該トランジスタのゲート絶
縁膜に印加する電圧に指数関数的に依存して増大するこ
とから、このＶ、ｇａとＶイ、ｂとの関係を適切に定め
る様ＶＸ、　、ＶＹ２、ＶＹ、　、ＶＹ２及びＣｏ。

Ｃｄを調整してトランジスタ４９ａの窒化膜層へは電子
が注入され、トランジスタ４９１）の窒化膜層へは実質
的に電子注入が起こらない様な条件を設定することは容
易である。トランジスタ４９ｄに関しても同様議論によ
り窒化膜層への電子注入を阻止しつることから、最終的
にはトランジスタ４９ａのみへの記憶の１込が行なわれ
る。

次に記憶の消去について述べる。記憶の消去は選択され
た任意のＸＩＩＩＩＩＩ上のトランジスタ全てについて
行なわれ７トリクス構造において何本かのＸ軸の上のト
ランジスタの記憶を同時に消去することもできる。しか
し、単一のトランジスタのみの記憶の消去はできない。

第４図（ｂ、）は記憶の消去を行なう場合を示しており
、ここでは同−Ｘ軸上にある！・ランジスタ４９ａ、４
９ｂの記憶の消去を行なうものとする。

まず、基板４０の電位は常時■。ｏｏとし、ｐウェル４
２．４４はそれぞれ■。ｏｏに等しいが、ＶＯＯＯより
低い電位とし、基板、ｐウェル間に電流が流れない状態
とする。また、全てのＹｓ電極４５．４７、全てのＹｄ
電極４６．４８にはそれぞれｐウェルとの間がゼロバイ
アスは逆バイアスとなる様な電位■Ｙ５、ＶＹ７及びＶ
Ｙ６、ＶＹ８を与えてお（。そして記憶の消去を行なう
べきＸ軸に対応するｘｔ極４１にはｐウェルのＶＹ６に
比べて十分に低い電位■Ｘ５を与え、トランジスタ４９
ａ及び４９ｔ）の窒化膜層中に蓄積された電子をｐウェ
ルに放出して記憶の消去を行なう。

一方、Ｘ電極４６にはｐウェル４４の電位ＶＸ８に比べ
てもまた交差するＹｓｔ極４５．４７、Ｙｄ電極４６．
４８の各電位■Ｙ６、ＶＹ７、ＶＹ６、ＶＹ８の何れに
比べてもその差が十分に小さく、トランジスタ４９ｃ及
び４９ｄのゲート絶縁膜にかかる電圧が十分に小さくな
る様な電位ｖＸ７を与えることで、このＸ軸に属するト
ランジスタ４９ｃ、４９ｄの記憶の消去は行なわれない
ようにする。ＭＮＯ８型トランジスタによるメモリアレ
ーでは以−にの様に書込消去を実行するものであるが、
実際に動作させる時にはまずアレー全体の記憶の消去を
行なってから各トランジスタ毎の記憶の書込を行ない、
その後必要に応じてＸ軸上の各ライン毎の消去とそのラ
イン上のトランジスタへの書込とを行なうものである。

更に以上の動作をより簡略に行なうためいくつかの電極
を共通にして、例えば第４図（ａ）でＶＸ＋　””Ｖｏ
ｏｏ、ＶＸ２＝ＶＸ３”＝ＶＸ４＝ＶＹ。

−ＶＹ２−Ｖｃとして書込を行なうことが可能であり、
更に第４図（１））でＶ　Ｘ　５　＝　Ｖ　ｄ　、　Ｖ
　Ｘ　ａ＝ＶＸ７＝ＶＸ８　＝ＶＹ５　＝ｖｙａ　＝Ｖ
Ｙ７　＝Ｖ　Ｙ　ｓ　”＝　Ｖ　ｏｏｏ　として記憶の
消去を行なっても良く、ここでＶ　ｃ　＝　Ｖ　ｄとす
れば、本半導体装置で記憶の書込消去を行なうために必
要な電圧はＶｃ　　Ｖｏｏｏのみであり、単椿性電源に
よるＭ　Ｎ　ＯＳ型トランジスタのメモリアレーへの記
憶の書込消去が実現できる。

第４図では１メモリセルが１個のＭＮＯ８型トランジス
タより成る１トランジスタセルの場合につき詳細な説明
を行なったが、】メモリセルがＭＮＯ３型トランジスタ
とＭＯＳ（金属−酸化物一半導体）トランジスタより成
る２トランジスタセルについても同様の動作が可能であ
る。第５図にその構成例を示すが、ここで例えば通常の
ＭＯＳ）ランジスタ５８ａ、５８ｂ、５８ｃ１５８ｄを
デプレション型に作り、マトリクス状に　　　　゛配置
された該ＭＯ８）ランジスタの同−Ｘ軸上のものに関し
てゲート電極を接続した電極５２とウェル５３、及び電
極５５とウェル５６とをそれぞれ短絡してＭＯＳトラン
ジスタ５８ａ、５８ｂ、５８ｃ、５８ｄを全て導通状態
にした後、第４図で説明したのと全く同一の動作を行な
わせれば、２トランジスタセルの場合にも本発明をその
まま適用できる。

以上の様にＭＮＯ８型トランジスタによるメモリについ
て単極性電圧による書込消去が可能となり、唱−に同−
ＩＣチップ内に′電圧昇圧回路を内）献した様な場合に
有効なことが明らかになった。しかし、例えば時開や小
型携帯器機などで］、　５　Ｖの銀電池や３Ｖのリチウ
ム電池を電源とする低電圧系の回路で」二記の内部電源
による書込消去を行なおうとする場合、従来のＭＮＯ８
型トランジスタの記憶の書込消去に要する標準的な電圧
が２５Ｖと比較的太きいため、周辺回路の絶縁破壊対策
が必要になったり、′ＣＫＣ昇圧回路の効率が悪くなる
等の問題か発生ずる。

この様な実用−にの困難さに対しては、例えば、第６図
に示した様なＭＯＮＯ８（金属−酸化物一窒化物一酸化
物一半導体）型！・ランジスタを用いればよい（平行、
銘木、方弁、林、応用物理学会講演予稿集、４　Ｐ−’
［−１１，１９８２年春）。

ｉＭｏＮｏｓ型トランジスタは基本的な動作はへ１ｆＮ
Ｏ８型トランジスタと同様であるが、記憶の書込消去に
要する電圧はＩＯＶ以下と従来のＭ　Ｎ　ＯＳ型トラン
ジスタに比べで著しく低く、前記の様な低電圧系の回路
での問題も除去しつるものである。

【図面の簡単な説明】

第１図はＭＮＯ８型トランジスタへの従来型の記憶の書
込消去を示す説明図、第２図はＭＮＯ８型トランジスタ
のメモリヒステリンス曲線、第３．４．５図は本発明に
よるＭＮＯ８型トランジスタへの記憶の書込消去を示し
、第３図は単体のトランジスタ、第４図、第５図はメモ
リアレーの場合を示す説明図、また第６図はＭＯＮＯ８
型トランジスタの断面図である。 １２．２２．６５・・・・・・窒化シリコン膜、１６．
２６．６４．６６・・・・・酸化シリコン膜、１４．２
４．６２・・・・・・ソース、１５．２５．６３・・・
・・・ドレイン、２６・・・・・・ウェル、 １６．２７．４０．５０．６１・・・・・・基板、５８
ａ、５８ｂ、５８ｃ、５８　ｄ−・−・・ＭＯＳ　トラ
ンジスタ。 脩１図（ｑ） １ ■０ 第１図（ｂ） 俯３煕（ｂ） Ｖｏ。 堵４団（ａ） ＶＹＩ　　　　ＶＹ２　　ＦＬ　　　　ＦＬ箒４図（ｂ
） 繍５図

Claims (1)

1. 【特許請求の範囲】 （１）　ｎ（ｐ：以下括弧内と対応する）型導電性半導
   体基板に形成したｐ　（ｎｉ型型室電性ウェル、該ウェ
   ルに形成したｎ　（ｐｉチャンネルＭＩＯ８（金属−絶
   縁体一酸化物一半導体）型不揮発性メモリトランジスタ
   とを有する半導体装置に於いて、前記半導体基板に与え
   る電位をＶ＋、前記ウェルに与えろ電位を■２、前記ト
   ランジスタのゲート電極及びソース及びドレインに与え
   る電位を■３及び■４及び■５とする時 なる電位関係で該トランジスタへの記憶の書込を行なう
   ことを特徴とする半導体不揮発性記憶装置。 （２）　　Ｖ、＝Ｖ３　、Ｖ２−Ｖ４　＝Ｖ５であるこ
   とを特徴とする特許請求の範囲第１項記載の半導体不揮
   発性記憶装置。 （３）　　ｎ　（ｐＪ梨型導電半導体基板に形成したｐ
   （ｎ）型導電性ウェルと、該ウェルに形成したｎ　（ｐ
   ｉチャンネルＭＩＯ８型型押揮発性メモリトランジスタ
   を有する半導体装置に於いて、前記半導体基板に与える
   電位を■１、前記ウェルに与える電位なＶ２、前記トラ
   ンジスタのゲート電極に与える電位を■３、該トランジ
   スタのソース及びドレインの一方を７０−ティングとし
   他方に与える電位を■４とする時 なる電位関係で該トランジスタへの記憶の書込を行なう
   ことを特徴とする半導体不揮発性記憶装置。 （４）　■１−ｖ３、■２−Ｖ４であることを特徴とす
   る特許請求の範囲第３項記載の半導体不揮発性記憶装置
   。 （５）　　ｎ　（ｐｉ型型室電性半導体基板形成したｐ
   　（ｎ）型導電性ウェルと、該ウェルに形成したｎ　（
   ｐ）チャンネルＭ　Ｉ　ＯＳ型不揮発性メモリトランジ
   スタとを有する半導体装置に於いて、前記半導体基板に
   与える電位をｖ６、前記ウェルに与える電位を■９、前
   記トランジスタのゲート電極及びソース及びドレインに
   与える電位を■８及び■９及びＶＩＯとする時、 なる電位関係で該Ｉ・ランジスタの記憶の消去を行なう
   ことを特徴とする半導体不揮発性記憶装置。 （６）　Ｖ　ａ　−Ｖ　７−”　Ｖ　ｏ　＝　Ｖ　ｔｏ
   であることを特徴とする特許請求の範囲第５項記載の半
   導体不揮発性記憶装置。 （力　ｎ　（ｐ）型導電性半導体基板に該基板に形成し
   たｐ　（ｎｌ型導電性ウェルと該ウェルに形成したｎ　
   （ｐ）チャンネルＭＩＯ３型不揮発性メモリトランジス
   タとをマトリクスに設けた半導体装置に於いて、前記半
   導体基板に与える電位を７ｍ１、任意に選択されたＮＩ
   Ｏ３型トランジスタ（以後被害込トランジスタと呼称す
   る）の存在する行のウェルを共通に接続した行電極線に
   与える電位を７ｍ２、被害込トランジスタの存在する行
   のＭｊＯ８型Ｏ８ンジスタのゲート電極を共通に接続し
   た行電極線に与える電位をＶｒｎ３　とし、被書込トラ
   ンジスタカ存在する列のＭＩＯ８型Ｏ８ンジスタのソー
   スを共通に接続した列電極線とドレインを共通に接続し
   た列電極線とに与える電位をそれぞれＶｍ４、Ｖｒｒ＋
   ｓ　とし、被害込トランジスタの存在しない各行のウェ
   ルな共通に接続した各行電極線に与える電位群を（Ｖｍ
   ６　　）、被告込トランジスタの存在しない各行のＭＩ
   Ｏ８型Ｏ８ンジスタのゲート電極を共通に接続した各行
   電極線に与える電位群を（７ｍ７　）とする時、 なる電位関係を与え、かつ被害込トランジスタの存在し
   ない各列のＭＩＯ８型Ｏ８ンジスタのソースを共通に接
   続した各列電極線とドレインを共通に接続した各列電極
   線とを７０−ティングとして、被害込トランジスタのみ
   への記憶の書込を行なうことを特徴とする半導体不揮発
   性記憶装置。 （８）Ｖｍ＋　＝Ｖｍａ　、Ｖｍ２＝Ｖｒ１１４’＝■
   ｍ５　””（Ｖ　ｍ６１−（Ｖ　ｍ７　　）であること
   を特徴とする特許請求の範囲第７項記載の半導体不揮発
   性記憶装置。 （９）　　ｎ　（ｐ）型導電性半導体基板に該基板に形
   成したｐ　（ｎ）型導電性ウェルと該ウェルに形成した
   ｎ　（ｐ）チャンネルＭ　Ｉ　ＯＳ　２１□Ｖ不揮発性
   メモリトランジスタとをマトリクスに設けた半導体装置
   に於いて、前記半導体基板に与える電位を７ｍ４、任意
   に選択されたＭＩＯ８型Ｏ８ンジスタ（以後被害込トラ
   ンジスタと呼称する）の存在する行のウェルを共通に接
   続した行電極線に与える電位を７ｍ２、被害込トランジ
   スタの存在する行のＭ　Ｉ　ＯＳ型トランジスタのゲー
   ト電極を共通に接続した行電極線に与える電位をＶ　ｍ
   　３　とし、被書込トランジスタカ存在する列のＭ　Ｉ
   　ＯＳ型トランジスタのソースを共通に接続した列電極
   線とトレインを共通に接続した列電極線とのうちの一方
   の電極線をフローティングとし、他方に与える電位をＶ
   　ｍ　４　とし、被書込トランジスタの存在しない各行
   のウェルを共通に接続した各行電極線に与える電位群を
   （Ｖ　ｍ６　１　、’４ｚ書込トランジスタの存在しな
   い各行のＭＩＯ８型Ｏ８ンジスタのゲート電極を共通に
   接続した各行電極線に与える電位群を（Ｖｍ７）とする
   時、 なる電位［３Ｕ係を与え、かつ被害込トランジスタの存
   在しない各列のＭ　Ｉ　ＯＳ型トランジスタのソースを
   共通に接続した各列電極線とドレインを共通に接続した
   各列電極線とをフローティングとして、被害込トランジ
   スタのみへの記憶の書込を行なうことを特徴とする半導
   体不揮発性記憶装置。 （１０）、Ｖｍ、−Ｖｒｒ＋３、Ｖｍ２＝Ｖｒｎ４　＝
   　（Ｖｍａ　１−（７ｍ７　）であることを特徴とする
   特許請求の範囲第９項記載の半導体不揮発性記憶装置。 （ＩＩ）　　ｎ　（ｐＪ型型車電性半導体基板、該基板
   に形成′したｒ＋　（ｎ＋型導電性ウェルと該ウェルに
   形成したｎ　（ｐＪチャンネルＭＩＯ８型型押揮発性メ
   モリトランジスタをマトリクスに設けた半導体装置に於
   いて、前起生導体基板に与える電位を７ｍ８、前記マド
   ＩＪクスの任意に選択された行（以後被消去行と呼称す
   る）のウェルを共通に接続した行電極線に与える電位を
   Ｖｍｇ、被消去行のＭＩＯ８ＩＯ８型トランジスタト電
   極を共通に接続した行電極線に与える電位なりｍｌｏと
   し、被消去行以外の各行のウェルを共通に接続した各行
   電極線に与える電位群をｆｖｒｒ＋ｚｌ、被消去行以外
   の各行のＭＩＯ８ＩＯ８型トランジスタト電極を共通に
   接続した各行電極線に与える電位群を（Ｖｍ＋２１とし
   、各列毎Ｋ　Ｍ　Ｉ　ＯＳ型トランジスタのソースとド
   レインとをそれぞれ共通に接続した各列電極糾に与える
   電位群を（Ｖ　ｍ　＋　３１とする時、 なる電位関係を与え、被消去行にある全てのＭＩＯ３型
   トランジスタの記憶の消去を行なうことを特徴とする半
   導体不揮発性記憶装置。 （１２）　　　Ｖｍｓ　　＝Ｖｍｏ　　−（Ｖｍ＋＋　
   ）−（Ｖｍ＋２１−ｆ、ｖｍ＋３１であることを特徴と
   する特許請求の範囲第１１項記載の半導体不揮発性記憶
   装置。