JPH0340956B2 - - Google Patents
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- JPH0340956B2 JPH0340956B2 JP12141982A JP12141982A JPH0340956B2 JP H0340956 B2 JPH0340956 B2 JP H0340956B2 JP 12141982 A JP12141982 A JP 12141982A JP 12141982 A JP12141982 A JP 12141982A JP H0340956 B2 JPH0340956 B2 JP H0340956B2
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- transistor
- electrode line
- mnos
- mos transistor
- mos
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Description
【発明の詳細な説明】
本発明はMIOS（金属−絶縁体−酸化物−半導
体）型不揮発性メモリの記憶の書込消去の方法に
関する。
体）型不揮発性メモリの記憶の書込消去の方法に
関する。
MIOS型不揮発性メモリ、なかでもMNOS（金
属−窒化物−酸化物−半導体）型不揮発性メモリ
は、集積電極のフローテイングゲート型不揮発性
メモリとともに電気的に書込消去が可能な読み出
し専用メモリ（EEPROM）として広く使用され
始めてきた（以後MIOS型メモリはMNOS型メ
モリで代表させるものとして、後者での議論は特
に断わらない限り全て前者に当てはまるものとす
る）。MNOS型とフローテイングゲート型とを比
較した場合、前者には記憶の書込消去による素
子劣化が少ないゲート絶縁膜のうちの酸化膜部
分（約20A°と極めて薄い）に欠陥があつた場合
も素子特性にほとんど影響が出ないという長所が
あり、後者には記憶の保持特性が良いという長所
がある。また、記憶の書込消去を行なう場合につ
いてみるとフローテイングゲート型では単極性の
電圧、例えば＋25Vの電源があれば良かつたが、
MNOS型では双極性の電圧、例えば＋25Vと−
25Vの電源が必要であり、フローテイングゲート
型に比べてMNOS型メモリの不利な点の一つで
あつた。ここではまず最初にMNOS型メモリの
基本動作について説明を行なう。一例としてｎチ
ヤンネルMNOS型トランジスタをとりその記憶
の書込及び消去時の標準的なバイアス電位とその
時の電荷の動きとを第１図に示した。第１図ａは
記憶の書込で、ｎ型のソース１４、ドレイン１５
とｐ型の基板１６とを同一の電位V0とし（通常
はグランド電位とする）これよりも十分に高い電
位V1をゲート電極１１に与えると、チヤンネル
部分に形成されたｎ型の反転層１７及びソース１
４、ドレイン１５から窒化シリコン膜層１２に電
子が注入される。
属−窒化物−酸化物−半導体）型不揮発性メモリ
は、集積電極のフローテイングゲート型不揮発性
メモリとともに電気的に書込消去が可能な読み出
し専用メモリ（EEPROM）として広く使用され
始めてきた（以後MIOS型メモリはMNOS型メ
モリで代表させるものとして、後者での議論は特
に断わらない限り全て前者に当てはまるものとす
る）。MNOS型とフローテイングゲート型とを比
較した場合、前者には記憶の書込消去による素
子劣化が少ないゲート絶縁膜のうちの酸化膜部
分（約20A°と極めて薄い）に欠陥があつた場合
も素子特性にほとんど影響が出ないという長所が
あり、後者には記憶の保持特性が良いという長所
がある。また、記憶の書込消去を行なう場合につ
いてみるとフローテイングゲート型では単極性の
電圧、例えば＋25Vの電源があれば良かつたが、
MNOS型では双極性の電圧、例えば＋25Vと−
25Vの電源が必要であり、フローテイングゲート
型に比べてMNOS型メモリの不利な点の一つで
あつた。ここではまず最初にMNOS型メモリの
基本動作について説明を行なう。一例としてｎチ
ヤンネルMNOS型トランジスタをとりその記憶
の書込及び消去時の標準的なバイアス電位とその
時の電荷の動きとを第１図に示した。第１図ａは
記憶の書込で、ｎ型のソース１４、ドレイン１５
とｐ型の基板１６とを同一の電位V0とし（通常
はグランド電位とする）これよりも十分に高い電
位V1をゲート電極１１に与えると、チヤンネル
部分に形成されたｎ型の反転層１７及びソース１
４、ドレイン１５から窒化シリコン膜層１２に電
子が注入される。
この時、この注入電子は薄い酸化シリコン膜１
３を貫通するトンネル電流として流れる。第１図
ｂは記憶の消去でソース１４、ドレイン１５、基
板１６をやはり同一の電位V0にし、ゲート電極
１１にこれよりも十分に低い電位V2を与えると
窒化シリコン膜層１２に蓄積されていた電子がト
ンネル現象により基板１６に放出される。
３を貫通するトンネル電流として流れる。第１図
ｂは記憶の消去でソース１４、ドレイン１５、基
板１６をやはり同一の電位V0にし、ゲート電極
１１にこれよりも十分に低い電位V2を与えると
窒化シリコン膜層１２に蓄積されていた電子がト
ンネル現象により基板１６に放出される。
第２図には基板、ゲート間の電圧を横軸にと
り、その時のMNOS型トランジスタのしきい値
電圧を縦軸にとつたメモリヒステリシス曲線を示
した。以上の動作を標準的なMNOS型トランジ
スタで考えると、通常V1−V0＋25V、V2−V0
−25V、であるからV0に対して±25Vの双極性
の電圧が必要になる。この様に双極性の電圧が要
求される動作では例えば同一IC集積回路チツプ
内にMNOS型メモリと電圧昇圧回路（例えばコ
ツククロフト回路）を設け、内部電源によりメモ
リ内容の変更を行なう様なシステムを構成する場
合に問題となり、MNOS型トランジスタに双極
性の電圧を印加するには、このMNOS型トラン
ジスタと電圧昇圧回路との間をSOS（シリコン・
オン・サフアイア）の様な技術を用いて電気的に
絶縁するか、さもなければ、ウエル分離による電
気的絶縁を用い、かつ２つの電圧昇圧回路を設け
る必要がり実用上の大きな制約となる。
り、その時のMNOS型トランジスタのしきい値
電圧を縦軸にとつたメモリヒステリシス曲線を示
した。以上の動作を標準的なMNOS型トランジ
スタで考えると、通常V1−V0＋25V、V2−V0
−25V、であるからV0に対して±25Vの双極性
の電圧が必要になる。この様に双極性の電圧が要
求される動作では例えば同一IC集積回路チツプ
内にMNOS型メモリと電圧昇圧回路（例えばコ
ツククロフト回路）を設け、内部電源によりメモ
リ内容の変更を行なう様なシステムを構成する場
合に問題となり、MNOS型トランジスタに双極
性の電圧を印加するには、このMNOS型トラン
ジスタと電圧昇圧回路との間をSOS（シリコン・
オン・サフアイア）の様な技術を用いて電気的に
絶縁するか、さもなければ、ウエル分離による電
気的絶縁を用い、かつ２つの電圧昇圧回路を設け
る必要がり実用上の大きな制約となる。
この様にMNOS型メモリには書込消去電圧の
極性の問題があることから、単極性電圧による書
込消去の方法も提案されている（Y.Uchida、N.
Endo、SSaito and Y.Nishi IEEE Trans。
Electron Devices、ED−24、688（1977））。
極性の問題があることから、単極性電圧による書
込消去の方法も提案されている（Y.Uchida、N.
Endo、SSaito and Y.Nishi IEEE Trans。
Electron Devices、ED−24、688（1977））。
この方法は書込の際、ソース及びドレインと基
板との間合に高電圧の逆バイアス電圧を印加し、
アバランシエ・ブレーク・ダウンを起こし、生成
したホツトな電子の一部をその運動エネルギーを
用いて窒化膜層中に注入するという原理に基く。
この方法は単極性書込消去という点で優れたもの
であるが前述の様にホツトな電子を用いるた
め、書込の際のゲート絶縁膜へのダメジが大きく
なるアバランシエ・ブレーク・ダウンによる電
荷の注入は効率が悪いため消費電流が大きくなる
素子設計がむずかしい等の問題点をもつてい
る。
板との間合に高電圧の逆バイアス電圧を印加し、
アバランシエ・ブレーク・ダウンを起こし、生成
したホツトな電子の一部をその運動エネルギーを
用いて窒化膜層中に注入するという原理に基く。
この方法は単極性書込消去という点で優れたもの
であるが前述の様にホツトな電子を用いるた
め、書込の際のゲート絶縁膜へのダメジが大きく
なるアバランシエ・ブレーク・ダウンによる電
荷の注入は効率が悪いため消費電流が大きくなる
素子設計がむずかしい等の問題点をもつてい
る。
本発明はかかるMNOS型メモリの書込消去の
問題に鑑み、マトリクス状に形成したMNOS型
トランジスタのメモリ・アレーに於いて該アレー
中の任意の位置にある単一のMNOS型トランジ
スタの記憶の書込及び消去を行なうことができ
て、尚かつこの時の電圧は単極性電圧で十分であ
り、しかもアバランシエ注入を用いない手段を提
供するものである。
問題に鑑み、マトリクス状に形成したMNOS型
トランジスタのメモリ・アレーに於いて該アレー
中の任意の位置にある単一のMNOS型トランジ
スタの記憶の書込及び消去を行なうことができ
て、尚かつこの時の電圧は単極性電圧で十分であ
り、しかもアバランシエ注入を用いない手段を提
供するものである。
以下図面を用いて詳細な説明を行なう。
第３図は本発明によるMNOS型トランジスタ
のメモリアレーのマトリクス構造を示す図であ
る。ここでは（２×２）の最小のマトリクス構造
を示して説明を行なうが、以下に説明する扱いが
容易により大規模なマトリクス構造にまで拡張で
きることは明白である。まず全体の構成である
が、マトリクスの構成単位となる単位セルには１
個のｎチヤンネル（ｐチヤンネル：以下括弧内同
士が対応）MNOS型トランジスタ３９ａと第一
及び第二の２個のｐチヤンネル（ｎチヤンネル）
MOS（金属−酸化物−半導体）トランジスタ３７
ａ，３８ａとがあり、前記MNOS型トランジス
タはｐ型（ｎ型）の拡張領域であるｐウエル（ｎ
ウエル）２５の中に形成されている。
のメモリアレーのマトリクス構造を示す図であ
る。ここでは（２×２）の最小のマトリクス構造
を示して説明を行なうが、以下に説明する扱いが
容易により大規模なマトリクス構造にまで拡張で
きることは明白である。まず全体の構成である
が、マトリクスの構成単位となる単位セルには１
個のｎチヤンネル（ｐチヤンネル：以下括弧内同
士が対応）MNOS型トランジスタ３９ａと第一
及び第二の２個のｐチヤンネル（ｎチヤンネル）
MOS（金属−酸化物−半導体）トランジスタ３７
ａ，３８ａとがあり、前記MNOS型トランジス
タはｐ型（ｎ型）の拡張領域であるｐウエル（ｎ
ウエル）２５の中に形成されている。
更にこの単位セル内では前記の２個のMOSト
ランジスタのそれぞれのドレインが、前記
MNOS型トランジスタのゲート電極に接続され
ており、この様な単位セルが第３図に示す様にｎ
型（ｐ型）の基板２２の上にマトリクス状に配置
されている。このマトリクスで同一Ｘ軸上に並ん
だMNOS型トランジスタ３９ａと３９ｂ及び３
９ｃと３９ｄとはそれぞれウエルが２５，２８で
接続され、やはり同一Ｘ軸上の第一のMOSトラ
ンジスタ３７ａと３７ｂ及び３７ｃと３７ｄは
X1電極２３及び２６により、同じく第二のMOS
トランジスタ３８ａと３８ｂ及び３８ｃと３８ｄ
はX2電極２４及び２７により相互にソースが接
続されている。また、このマトリクスで同一Ｙ軸
上に並んだMNOS型トランジスタ３９ａと３９
ｃ及び３９ｂと３９ｄとはそれぞれ、Ys電極２
９及び３３により相互にソースが、そしてYd電
極３２及び３６により相互にドレインが接続され
ている。
ランジスタのそれぞれのドレインが、前記
MNOS型トランジスタのゲート電極に接続され
ており、この様な単位セルが第３図に示す様にｎ
型（ｐ型）の基板２２の上にマトリクス状に配置
されている。このマトリクスで同一Ｘ軸上に並ん
だMNOS型トランジスタ３９ａと３９ｂ及び３
９ｃと３９ｄとはそれぞれウエルが２５，２８で
接続され、やはり同一Ｘ軸上の第一のMOSトラ
ンジスタ３７ａと３７ｂ及び３７ｃと３７ｄは
X1電極２３及び２６により、同じく第二のMOS
トランジスタ３８ａと３８ｂ及び３８ｃと３８ｄ
はX2電極２４及び２７により相互にソースが接
続されている。また、このマトリクスで同一Ｙ軸
上に並んだMNOS型トランジスタ３９ａと３９
ｃ及び３９ｂと３９ｄとはそれぞれ、Ys電極２
９及び３３により相互にソースが、そしてYd電
極３２及び３６により相互にドレインが接続され
ている。
更に同一Ｙ軸上に並んだ第一のMOSトランジ
スタ３７ａと３７ｃと及び３７ｂと３７ｄのゲー
ト電極がY1電極３０及び３４、そして第二の
MOSトランジスタ３８ａと３８ｃ及び３８ｂと
３８ｄのゲート電極がY2電極３１及び３６によ
り相互に接続されている。通常、第一及び第二の
MOSトランジスタは基板上に直接形成してバル
クを基板と同電位にとるようにするが、絶縁物や
PN接合を用いてバルク電位を適当に制御するこ
とも可能である。以下記憶の書込と消去の動作に
ついてｎチヤンネルMNOS型トランジスタの場
合に述べるが、容易に類推できる様にｐチヤンネ
ルMNOS型トランジスタにも簡単な極性の変換
で適用できる。
スタ３７ａと３７ｃと及び３７ｂと３７ｄのゲー
ト電極がY1電極３０及び３４、そして第二の
MOSトランジスタ３８ａと３８ｃ及び３８ｂと
３８ｄのゲート電極がY2電極３１及び３６によ
り相互に接続されている。通常、第一及び第二の
MOSトランジスタは基板上に直接形成してバル
クを基板と同電位にとるようにするが、絶縁物や
PN接合を用いてバルク電位を適当に制御するこ
とも可能である。以下記憶の書込と消去の動作に
ついてｎチヤンネルMNOS型トランジスタの場
合に述べるが、容易に類推できる様にｐチヤンネ
ルMNOS型トランジスタにも簡単な極性の変換
で適用できる。
まずｎ型の基板２２は常に電位V0（通常はグラ
ンド電位）に固定されているものとし、記憶の書
込をMNOS型トランジスタ３９ａにだけ選択的
に行なう場合について説明を行なう。書込を行な
うべきMNOS型トランジスタ３９ａを含むｐウ
エル２５の電位VX3をV0よりも低くし、基板と
ｐウエルとの間を逆にバイアスにしておく。
ンド電位）に固定されているものとし、記憶の書
込をMNOS型トランジスタ３９ａにだけ選択的
に行なう場合について説明を行なう。書込を行な
うべきMNOS型トランジスタ３９ａを含むｐウ
エル２５の電位VX3をV0よりも低くし、基板と
ｐウエルとの間を逆にバイアスにしておく。
MNOS型トランジスタ３９ａに接続するYs電
極とYdにはVX3に等しいかまたはVX3よりも高
い電位VY1及びVY4をそれぞれに与え、更に該
MNOS型トランジスタと同じ単位セル内にある
第一のMOSトランジスタ３７ａのソースに接続
するX1電極２３にはVX3、VY1、VY4の何れよ
りも十分に高い電位で、これが該MNOS型トラ
ンジスタのゲート電極に与えられると該MNOS
型トランジスタのゲート絶縁膜に十分に大きな電
圧が印加され該ゲート絶縁膜中にその直下のｐウ
エルやソース、ドレインより電子が注入される様
な電位VX1を与える。
極とYdにはVX3に等しいかまたはVX3よりも高
い電位VY1及びVY4をそれぞれに与え、更に該
MNOS型トランジスタと同じ単位セル内にある
第一のMOSトランジスタ３７ａのソースに接続
するX1電極２３にはVX3、VY1、VY4の何れよ
りも十分に高い電位で、これが該MNOS型トラ
ンジスタのゲート電極に与えられると該MNOS
型トランジスタのゲート絶縁膜に十分に大きな電
圧が印加され該ゲート絶縁膜中にその直下のｐウ
エルやソース、ドレインより電子が注入される様
な電位VX1を与える。
このバイアス状態で前記単位セル内の第一の
MOSトランジスタ３７ａ及び第二のMOSトラン
ジスタ３８ａの各ゲート電極に接続するY1電極
３０及びY2電極３１には、該第一のMOSトラン
ジスタが導通状態でかつ、該第二のMOSトラン
ジスタが非導通状態となる様な電位VY2とVY3
とをそれぞれに与える。この電位は前記第一及び
第二のｐチヤンネルMOSトランジスタ３７ａ，
３８ａの特性によつて決められるものであるが、
通常この両者は同一の特性を持つ様に製造される
ことから、一般にVY2とVY3とは反転した位相
関係にある。この様に電位を与えることで、
VX1の電位がMNOS型トランジスタ３９ａのゲ
ート電極に与えられ、先述した様に該MNOS型
トランジスタのゲート絶縁膜中に電子が注入さ
れ、記憶の書込がなされる。この時、電子の注入
量は近似的には前記ゲート絶縁膜に印加される電
圧に指数関数的に依存して増大するが、この電圧
を決めるのは、主としてゲート電極の電位チヤン
ネル部分の電位とである。そしてチヤンネル部分
の電位は該チヤンネルのｎ型反転層とつながつた
ソースとドレインの電位で定まるから、前記の電
位注入動作はVX1とVY1またはVX1とVY4との
関係で決められることになる。通常は該MNOS
型トランジスタのソースとドレインは等電位にと
るからVY1＝VY4とする。
MOSトランジスタ３７ａ及び第二のMOSトラン
ジスタ３８ａの各ゲート電極に接続するY1電極
３０及びY2電極３１には、該第一のMOSトラン
ジスタが導通状態でかつ、該第二のMOSトラン
ジスタが非導通状態となる様な電位VY2とVY3
とをそれぞれに与える。この電位は前記第一及び
第二のｐチヤンネルMOSトランジスタ３７ａ，
３８ａの特性によつて決められるものであるが、
通常この両者は同一の特性を持つ様に製造される
ことから、一般にVY2とVY3とは反転した位相
関係にある。この様に電位を与えることで、
VX1の電位がMNOS型トランジスタ３９ａのゲ
ート電極に与えられ、先述した様に該MNOS型
トランジスタのゲート絶縁膜中に電子が注入さ
れ、記憶の書込がなされる。この時、電子の注入
量は近似的には前記ゲート絶縁膜に印加される電
圧に指数関数的に依存して増大するが、この電圧
を決めるのは、主としてゲート電極の電位チヤン
ネル部分の電位とである。そしてチヤンネル部分
の電位は該チヤンネルのｎ型反転層とつながつた
ソースとドレインの電位で定まるから、前記の電
位注入動作はVX1とVY1またはVX1とVY4との
関係で決められることになる。通常は該MNOS
型トランジスタのソースとドレインは等電位にと
るからVY1＝VY4とする。
尚Ys電極２９とYd電極３２の何れか一方をフ
ローテイングにしてもVY1＝VY4としたのと同
様になり、この様な書込方法も可能である。さ
て、ここで記憶の書込を行なうMNOS型トラン
ジスタ３９ａとは接続していないYs電極３３及
びYd電極３６とにはｐウエル２５との接合が順
バイアスにならない様な電位VY5及びVY8をそ
れぞれ与え、該MNOS型トランジスタを含まな
い残りのｐウエル２８には該ウエルが接している
全てのｎ型領域との間が何れもゼロバイアスまた
は逆バイアスになる様な電位VX6を与える。
ローテイングにしてもVY1＝VY4としたのと同
様になり、この様な書込方法も可能である。さ
て、ここで記憶の書込を行なうMNOS型トラン
ジスタ３９ａとは接続していないYs電極３３及
びYd電極３６とにはｐウエル２５との接合が順
バイアスにならない様な電位VY5及びVY8をそ
れぞれ与え、該MNOS型トランジスタを含まな
い残りのｐウエル２８には該ウエルが接している
全てのｎ型領域との間が何れもゼロバイアスまた
は逆バイアスになる様な電位VX6を与える。
更に該MNOS型トランジスタ３９ａと接続し
ていないX1電極２６及び全てのX2電極２４，２
７には、各々が各単位セルで第一または第二の
MOSトランジスタを介して接続しているMNOS
型トランジスタ３９ｂ，３９ｃ，３９ｄのゲート
電極に与えられた場合にも該MNOS型トランジ
スタのゲート絶縁膜中への電子注入が起こらない
程度にしか該ゲート絶縁膜に電圧がかららない様
な電位VX4及びVX2、VX5をそれぞれに与える。
ていないX1電極２６及び全てのX2電極２４，２
７には、各々が各単位セルで第一または第二の
MOSトランジスタを介して接続しているMNOS
型トランジスタ３９ｂ，３９ｃ，３９ｄのゲート
電極に与えられた場合にも該MNOS型トランジ
スタのゲート絶縁膜中への電子注入が起こらない
程度にしか該ゲート絶縁膜に電圧がかららない様
な電位VX4及びVX2、VX5をそれぞれに与える。
ここで、前記MNOS型トランジスタ３９ａと
マトリクス上で同一Ｘ軸上にあるMNOS型トラ
ンジスタ３９ｂでの記憶の書込を阻止するために
は、該MNOS型トランジスタ３９ｂのゲート電
極に接続する第一のMOSトランジスタ３７ｂと
第二のMOSトランジスタ３８ｂのうち第二の
MOSトランジスタを導通状態にして第一のMOS
トランジスタを非導通状態にすれば良く、この結
果MNOS型トランジスタ３９ｂのゲート電極に
はVX2なる電位が与えられ、ゲート絶縁膜への
電子注入は起こらない。
マトリクス上で同一Ｘ軸上にあるMNOS型トラ
ンジスタ３９ｂでの記憶の書込を阻止するために
は、該MNOS型トランジスタ３９ｂのゲート電
極に接続する第一のMOSトランジスタ３７ｂと
第二のMOSトランジスタ３８ｂのうち第二の
MOSトランジスタを導通状態にして第一のMOS
トランジスタを非導通状態にすれば良く、この結
果MNOS型トランジスタ３９ｂのゲート電極に
はVX2なる電位が与えられ、ゲート絶縁膜への
電子注入は起こらない。
従つてY1電極３４及びY2電極３５とには上述
の条件を満たす様な電位VY6及びVY7を与えれ
ばよいが、この両者は通常の条件下では先に述べ
たと同様で反転した位相関係になる。
の条件を満たす様な電位VY6及びVY7を与えれ
ばよいが、この両者は通常の条件下では先に述べ
たと同様で反転した位相関係になる。
また書込を行なうMNOS型トランジスタ３９
ａとはマトリクス上で異なつたＹ軸上に属する
Ys電極３３及びYd電極３６の少なくとも一方ま
たは双方をフローテイングにし、他は前記の通り
のバイアスとしても該Ｙ軸上にあるMNOS型ト
ランジスタへの記憶の書込は起こらない。
ａとはマトリクス上で異なつたＹ軸上に属する
Ys電極３３及びYd電極３６の少なくとも一方ま
たは双方をフローテイングにし、他は前記の通り
のバイアスとしても該Ｙ軸上にあるMNOS型ト
ランジスタへの記憶の書込は起こらない。
以上の方法によりMNOS型トランジスタ３９
ａだけへの記憶の書込が達成され、残りの全ての
MNOS型トランジスタへの記憶の書込を阻止す
ることができる。
ａだけへの記憶の書込が達成され、残りの全ての
MNOS型トランジスタへの記憶の書込を阻止す
ることができる。
次に記憶の消去を単一のMNOS型トランジス
タ例えば３９ａのみについて行なう方法について
の説明を行なう。
タ例えば３９ａのみについて行なう方法について
の説明を行なう。
決板２２は常に電位V0（通常はグランド電位）
に固定されているとして、ｐウエル２５及び２８
の電位はそれぞれV0に等しいか、V0よりも低い
VX9及びVX12としておき、全てのYs電極２９及
び３２と全てのYd電極３２及び３６とはそれぞ
れが接続しているMNOS型トランジスタのソー
ス及びドレインとｐウエル２５及び２８との間が
何れもゼロバイアスまたは逆バイアスになる様な
電位として各々順にVY9、VY12、VY13、VY16
なる電位を与える。
に固定されているとして、ｐウエル２５及び２８
の電位はそれぞれV0に等しいか、V0よりも低い
VX9及びVX12としておき、全てのYs電極２９及
び３２と全てのYd電極３２及び３６とはそれぞ
れが接続しているMNOS型トランジスタのソー
ス及びドレインとｐウエル２５及び２８との間が
何れもゼロバイアスまたは逆バイアスになる様な
電位として各々順にVY9、VY12、VY13、VY16
なる電位を与える。
尚これらのYs電極、Yd電極の電位は何れも
MNOS型トランジスタの記憶の消去を行なう際
大きな影響を持たない。ここで、記憶の消去を行
なうべきMNOS型トランジスタ３９ａを含む単
位セルに接続しているX1電極２３には同一のＸ
軸上にあるｐウエル２５の電位VX9に比べて十
分に低い電位VX7を与え、更には残りのX1電極
２６と全てのX2電極２４及び２７とにはVX9に
比較的近い電位を与える。
MNOS型トランジスタの記憶の消去を行なう際
大きな影響を持たない。ここで、記憶の消去を行
なうべきMNOS型トランジスタ３９ａを含む単
位セルに接続しているX1電極２３には同一のＸ
軸上にあるｐウエル２５の電位VX9に比べて十
分に低い電位VX7を与え、更には残りのX1電極
２６と全てのX2電極２４及び２７とにはVX9に
比較的近い電位を与える。
そして、第一のMOSトランジスタ３７ａと第
二のMOSトランジスタ３８ｂとが導通状態とな
り、第二のMOSトランジスタ３８ａと第一の
MOSトランジスタ３７ｂとが非導通状態となる
様な電位をそれぞれY1電極３０及び３４、Y2電
極３１及び３５に与え、それをVY10及びVY14、
VY11及びVY15とするならば、MNOS型トラン
ジスタ３９ａのゲート電極のみにVX7なる低い
電位が与えられ、該トランジスタ３９ａのエート
絶縁膜には該絶縁膜中の電子が放出されるに足る
十分な電圧が印加される。この間他のMNOS型
トランジスタ３９ｂ，３９ｃ，３９ｄのゲート絶
縁膜には微小な電圧しか印加されず、単一の
MNOS型トランジスタのみの記憶の消去ができ
ることになる。
二のMOSトランジスタ３８ｂとが導通状態とな
り、第二のMOSトランジスタ３８ａと第一の
MOSトランジスタ３７ｂとが非導通状態となる
様な電位をそれぞれY1電極３０及び３４、Y2電
極３１及び３５に与え、それをVY10及びVY14、
VY11及びVY15とするならば、MNOS型トラン
ジスタ３９ａのゲート電極のみにVX7なる低い
電位が与えられ、該トランジスタ３９ａのエート
絶縁膜には該絶縁膜中の電子が放出されるに足る
十分な電圧が印加される。この間他のMNOS型
トランジスタ３９ｂ，３９ｃ，３９ｄのゲート絶
縁膜には微小な電圧しか印加されず、単一の
MNOS型トランジスタのみの記憶の消去ができ
ることになる。
また、この方法によれば同一Ｘ軸上または同一
Ｙ軸上の全てのMNOS型トランジスタの記憶を
一時に消去（書込についても同様）できることは
容易に示され、更にはマトリクス全体を一時に消
去することも勿論可能である。
Ｙ軸上の全てのMNOS型トランジスタの記憶を
一時に消去（書込についても同様）できることは
容易に示され、更にはマトリクス全体を一時に消
去することも勿論可能である。
尚、上記の記憶の書込及び消去の説明でY1電
極とY2電極には反転した位相の電位を与えるこ
とは既に述べたが、これによつて、各単位セル内
の第一のMOSトランジスタと第二のMOSトラン
ジスタのうち少なくとも一方が導通状態となるこ
とを前提としている。
極とY2電極には反転した位相の電位を与えるこ
とは既に述べたが、これによつて、各単位セル内
の第一のMOSトランジスタと第二のMOSトラン
ジスタのうち少なくとも一方が導通状態となるこ
とを前提としている。
以上説明を行なつた記憶の書込及び消去の動作
をより簡潔に行なうには幾つかの電極を共通にと
れば良い。例えば、書込の際、VX1＝V0、VX2
＝VX3＝VX4＝VX5＝VX6＝VY1＝VY4＝VY5
＝VY8＝Vaとすることが可能であり、消去の際、
VX1＝Vb、VX2＝VX3＝VX4＝VX5＝VX6＝
VY1＝VY4＝VY5＝VY8＝V0としても良く、こ
こで、Va＝Vbとすれば、書込消去のための電圧
は、ｖ＝Va＝V0のみとなり、適当な電圧昇圧回
路を用いてV0（通常はグランド電圧）に対してｖ
なる電圧を用意すれば良いことになり極めて簡単
な動作となしうる。この他にMNOS型トランジ
スタのゲート電極に接続したMOSトランジスタ
を制御する電圧も必要であるが、これらは通常の
MOSトランジスタであり、特に昇圧回路等を要
せず、更に前述の説明からわかる様にVY2＝
VY7、VY3＝VY6として用いることが可能であ
り、その一方をV0に等しくとれることから、こ
の電圧に関する問題は無い。
をより簡潔に行なうには幾つかの電極を共通にと
れば良い。例えば、書込の際、VX1＝V0、VX2
＝VX3＝VX4＝VX5＝VX6＝VY1＝VY4＝VY5
＝VY8＝Vaとすることが可能であり、消去の際、
VX1＝Vb、VX2＝VX3＝VX4＝VX5＝VX6＝
VY1＝VY4＝VY5＝VY8＝V0としても良く、こ
こで、Va＝Vbとすれば、書込消去のための電圧
は、ｖ＝Va＝V0のみとなり、適当な電圧昇圧回
路を用いてV0（通常はグランド電圧）に対してｖ
なる電圧を用意すれば良いことになり極めて簡単
な動作となしうる。この他にMNOS型トランジ
スタのゲート電極に接続したMOSトランジスタ
を制御する電圧も必要であるが、これらは通常の
MOSトランジスタであり、特に昇圧回路等を要
せず、更に前述の説明からわかる様にVY2＝
VY7、VY3＝VY6として用いることが可能であ
り、その一方をV0に等しくとれることから、こ
の電圧に関する問題は無い。
第３図のマトリクス構成に於いて、これまでに
述べた様な電位を与えるならば、マトリクス内の
任意の位置のMNOS型トランジスタの記憶を消
去したり、書込んだりすることが可能であること
を示した。
述べた様な電位を与えるならば、マトリクス内の
任意の位置のMNOS型トランジスタの記憶を消
去したり、書込んだりすることが可能であること
を示した。
更に本発明は第４図の様に各単位セル内に前記
MNOS型トランジスタのドレインに接続された
ソースを有する制御トランジスタ４８ａ，４８
ｂ，４８ｃ，４８ｄを設けた様な構成に於いても
同様に適用しうる。本構成においては、同一Ｘ軸
上の該制御トランジスタのゲート電極はX3電極
４３ａ，４３ｂにより相互に接続され、また同一
Ｙ軸上の該トランジスタのドレインはYd電極１
４４，１４８により相互に接続されるものであ
る。この場合は例えば該制御トランジスタをデプ
レシヨン型に作り、記憶の書込及び消去を行なう
際には該制御トランジスタのゲート電極４１ａ
（及び４１ｂ）とバルクに当るｐウエル４４ａ（及
び４４ｂ）とを短絡しておけば第４図の回路はそ
のまま第３図の回路に帰着され、第３図について
詳述した方法をそのまま用いることができる。
MNOS型トランジスタのドレインに接続された
ソースを有する制御トランジスタ４８ａ，４８
ｂ，４８ｃ，４８ｄを設けた様な構成に於いても
同様に適用しうる。本構成においては、同一Ｘ軸
上の該制御トランジスタのゲート電極はX3電極
４３ａ，４３ｂにより相互に接続され、また同一
Ｙ軸上の該トランジスタのドレインはYd電極１
４４，１４８により相互に接続されるものであ
る。この場合は例えば該制御トランジスタをデプ
レシヨン型に作り、記憶の書込及び消去を行なう
際には該制御トランジスタのゲート電極４１ａ
（及び４１ｂ）とバルクに当るｐウエル４４ａ（及
び４４ｂ）とを短絡しておけば第４図の回路はそ
のまま第３図の回路に帰着され、第３図について
詳述した方法をそのまま用いることができる。
以上の様にMNOS型トランジスタによるメモ
リについて単極性電圧による書込消去が可能とな
り、特に同一ICチツプ内に電圧昇圧回路を内蔵
した様な場合に有効なことが明らかになつた。
リについて単極性電圧による書込消去が可能とな
り、特に同一ICチツプ内に電圧昇圧回路を内蔵
した様な場合に有効なことが明らかになつた。
しかし、例えば時計や小型携帯機器などで
1.5Vの銀電池や3Vのリチウム電池を電源とする
電圧系の回路で上記の内部電源による書込消去を
行なおうとする場合、従来のMNOS型トランジ
スタの記憶の書込消去に要する標準的な電圧が
25Vと比較的大きいため、周辺回路の絶縁破壊対
策が必要になつたり、電圧昇圧回路の効率が悪く
なる等の問題が発生する。
1.5Vの銀電池や3Vのリチウム電池を電源とする
電圧系の回路で上記の内部電源による書込消去を
行なおうとする場合、従来のMNOS型トランジ
スタの記憶の書込消去に要する標準的な電圧が
25Vと比較的大きいため、周辺回路の絶縁破壊対
策が必要になつたり、電圧昇圧回路の効率が悪く
なる等の問題が発生する。
この様な実用上の困難さに対して例えば、第５
図に示した様なMONOS（金属−酸化物−窒化物
−酸化物−半導体）型トランジスタを用いれば、
よい（平石、鈴木、石井、林応用物理学会講演予
稿集、4P−Ｒ−11、1982年春）。
図に示した様なMONOS（金属−酸化物−窒化物
−酸化物−半導体）型トランジスタを用いれば、
よい（平石、鈴木、石井、林応用物理学会講演予
稿集、4P−Ｒ−11、1982年春）。
該MONOS型トランジスタは基本的な動作は
MNOS型トランジスタと同様であるが、記憶の
書込消去に要する電圧は10V以下と従来の
MNOS型トランジスタに比べて著しく低く、前
記の様な低電圧系の回路での問題も除去しうるも
のである。
MNOS型トランジスタと同様であるが、記憶の
書込消去に要する電圧は10V以下と従来の
MNOS型トランジスタに比べて著しく低く、前
記の様な低電圧系の回路での問題も除去しうるも
のである。
第１図ａ，ｂは従来型のMNOS型トランジス
タへの記憶の書込消去の説明図、第２図は
MNOS型トランジスタのメモリヒステリシス曲
線、第３図及び第４図は本発明によるMNOS型
トランジスタへの記憶の書込消去の説明図、第５
図はMONOS型トランジスタの断面図である。 １２，５５……窒化シリコン膜、１３，５４，
５６……酸化シリコン膜、１４，１５……ソー
ス、１５，５３……ドレイン、１６，２２，４
０，５１……基板、３９ａ，３９ｂ，３９ｃ，３
９ｄ，４９ａ，４９ｂ，４９ｃ，４９ｄ……
MNOS型トランジスタ。
タへの記憶の書込消去の説明図、第２図は
MNOS型トランジスタのメモリヒステリシス曲
線、第３図及び第４図は本発明によるMNOS型
トランジスタへの記憶の書込消去の説明図、第５
図はMONOS型トランジスタの断面図である。 １２，５５……窒化シリコン膜、１３，５４，
５６……酸化シリコン膜、１４，１５……ソー
ス、１５，５３……ドレイン、１６，２２，４
０，５１……基板、３９ａ，３９ｂ，３９ｃ，３
９ｄ，４９ａ，４９ｂ，４９ｃ，４９ｄ……
MNOS型トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 単位メモリセルをマトリクス状に配置するメ
モリマトリクスの構成要素は、第１導電型の半導
体基板に形成する第２導電型のウエルと、該ウエ
ルに形成する第１導電型のMIOS型不揮発性メモ
リトランジスタと、該半導体基板に形成する第２
導電型の第１および第２のMOSトランジスタと
を有し、 該単位メモリセル内の接続は、該第１のMOS
トランジスタのドレインと該第２のMOSトラン
ジスタのドレインと該MIOS型不揮発性メモリト
ランジスタのゲート電極とを共通に接続し、 前記単位メモリセル間の接続は、同一の行に並
んだ前記単位メモリセルの各ウエルを接続する行
電極線Xwと、前記第１のMOSトランジスタの各
ソースを接続する行電極線X1と、前記第２の
MOSトランジスタの各ソースを接続する行電極
線X2と、同一の列に並んだ前記単位メモリセル
の前記MIOS型不揮発性メモリトランジスタの各
ソースを接続する列電極線Ysと、同一の列に並
んだ前記単位メモリセルの前記MIOS型不揮発性
メモリトランジスタの各ドレインを接続する列電
極線Ydと、前記第１のMOSトランジスタの各ゲ
ート電極を接続する列電極線Y1と、前記第２の
MOSトランジスタの各ゲート電極を接続する列
電極線Y2とを有することを特徴とする半導体不
揮発性記憶装置。 ２ 単位メモリセルをマトリクス状に配置するメ
モリマトリクスの構成要素は、第１導電型の半導
体基板に形成する第２導電型のウエルと、該ウエ
ルに形成する第１導電型のMIOS型不揮発性メモ
リトランジスタと、該半導体基板に形成する第２
導電型の第１および第２のMOSトランジスタと、
前記ウエルに形成する第１導電型の制御トランジ
スタとを有し、 該単位メモリセル内の接続は、該MIOS型不揮
発性メモリトランジスタのドレインと該制御トラ
ンジスタのソースとを共通に接続し、さらに該第
１のMOSトランジスタのドレインと該第２の
MOSトランジスタのドレインと前記MIOS型不
揮発性メモリトランジスタのゲート電極とを共通
に接続し、 前記単位メモリセル間の接続は、同一の行に並
んだ前記単位メモリセルの各ウエルを接続する行
電極線Xwと、前記第１のMOSトランジスタの各
ソースを接続する行電極線X1と、前記第２の
MOSトランジスタの各ソースを接続する行電極
線X2と、前記制御トランジスタの各ゲート電極
を接続する行電極線X3と、同一の列に並んだ前
記単位メモリセルの前記MIOS型不揮発性メモリ
トランジスタの各ソースを接続する列電極線Ys
と、前記制御トランジスタの各ドレインを接続す
る列電極線Ydと、前記第１のMOSトランジスタ
の各ゲート電極を接続する列電極線Y1と、前記
第２のMOSトランジスタの各ゲート電極を接続
する列電極線Y2とを有することを特徴とする半
導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121419A JPS5911682A (ja) | 1982-07-13 | 1982-07-13 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121419A JPS5911682A (ja) | 1982-07-13 | 1982-07-13 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911682A JPS5911682A (ja) | 1984-01-21 |
| JPH0340956B2 true JPH0340956B2 (ja) | 1991-06-20 |
Family
ID=14810681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121419A Granted JPS5911682A (ja) | 1982-07-13 | 1982-07-13 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911682A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6078826U (ja) * | 1983-11-04 | 1985-06-01 | 日本ノーシヨン工業株式会社 | 釦取付機における方向設定装置 |
| JPS60156129U (ja) * | 1984-03-26 | 1985-10-17 | ゴンドラ工業株式会社 | 飾懸止釦取付用カシメ機械の下型コマの回動阻止装置 |
| JP4623782B2 (ja) * | 1999-10-15 | 2011-02-02 | スパンション エルエルシー | 半導体記憶装置及びその使用方法 |
| KR100386611B1 (ko) * | 2000-05-08 | 2003-06-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137933A (en) * | 1978-04-18 | 1979-10-26 | Sharp Corp | Programmable nonvolatile rom |
-
1982
- 1982-07-13 JP JP57121419A patent/JPS5911682A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137933A (en) * | 1978-04-18 | 1979-10-26 | Sharp Corp | Programmable nonvolatile rom |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5911682A (ja) | 1984-01-21 |
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