JPS6241431B2 - - Google Patents
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- JPS6241431B2 JPS6241431B2 JP1882079A JP1882079A JPS6241431B2 JP S6241431 B2 JPS6241431 B2 JP S6241431B2 JP 1882079 A JP1882079 A JP 1882079A JP 1882079 A JP1882079 A JP 1882079A JP S6241431 B2 JPS6241431 B2 JP S6241431B2
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- 238000002347 injection Methods 0.000 claims description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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Description
【発明の詳細な説明】
本発明は半導体メモリ装置にかかり、とくにコ
ントロールゲートを有するフローテングゲートの
ドレイン側のゲート絶縁膜を一部薄くしたトンネ
ル注入型のメモリトランジスタを用いた電気的消
去、書き込み可能な読み出し専用メモリ
（EAROM）に関する。
ントロールゲートを有するフローテングゲートの
ドレイン側のゲート絶縁膜を一部薄くしたトンネ
ル注入型のメモリトランジスタを用いた電気的消
去、書き込み可能な読み出し専用メモリ
（EAROM）に関する。
フローテングゲート型MOSトランジスタを用
いたEAROMとしてアバランシエ注入型の
EAROMが知られているが、書き込み時間、消去
時間がMNOS型EAROMと比して長くなつてしま
う。一方NMOSの場合においては、ゲート絶縁膜
が厚いチツ化膜と薄いシリコン酸化膜よりなり、
このシリコン酸化膜は20Åほどで製造が難しく、
また、読み出しによりデータが消去してゆくた
め、読出し回数に制限が有つた。
いたEAROMとしてアバランシエ注入型の
EAROMが知られているが、書き込み時間、消去
時間がMNOS型EAROMと比して長くなつてしま
う。一方NMOSの場合においては、ゲート絶縁膜
が厚いチツ化膜と薄いシリコン酸化膜よりなり、
このシリコン酸化膜は20Åほどで製造が難しく、
また、読み出しによりデータが消去してゆくた
め、読出し回数に制限が有つた。
本発明は書込み、消去速度の速い、かつ、読み
出し回数に制限のない、EAROMを提供するもの
である。
出し回数に制限のない、EAROMを提供するもの
である。
本発明はコントロールゲートを有するフローテ
ングゲートMOSトランジスタのドレイン側のゲ
ート絶縁膜の一部を薄く形成し、この薄いゲート
膜の下のチヤネル領域にソース、ドレインと同一
極性の不純物をイオン注入して形成することを特
徴とする不揮発性メモリトランジスタである。
又、本発明はこのメモリトランジスタと選択用
MOSトランジスタより構成され、コントロール
ゲートに高い電圧を印加し、フローテングゲート
の一部薄いゲート絶縁膜より電荷を高電界による
トンネル注入によりメモリトランジスタのすべて
を非導通とし、書き込み時は選択したメモリトラ
ンジスタのドレインに高電圧を印加し、コントロ
ールゲート電圧を接地レベルにして、上記と逆極
性の電荷を高電界によりトンネル注入により導通
にして、書き込み消去を行なうEAROM
（Electrically Alternable ROM）である。
ングゲートMOSトランジスタのドレイン側のゲ
ート絶縁膜の一部を薄く形成し、この薄いゲート
膜の下のチヤネル領域にソース、ドレインと同一
極性の不純物をイオン注入して形成することを特
徴とする不揮発性メモリトランジスタである。
又、本発明はこのメモリトランジスタと選択用
MOSトランジスタより構成され、コントロール
ゲートに高い電圧を印加し、フローテングゲート
の一部薄いゲート絶縁膜より電荷を高電界による
トンネル注入によりメモリトランジスタのすべて
を非導通とし、書き込み時は選択したメモリトラ
ンジスタのドレインに高電圧を印加し、コントロ
ールゲート電圧を接地レベルにして、上記と逆極
性の電荷を高電界によりトンネル注入により導通
にして、書き込み消去を行なうEAROM
（Electrically Alternable ROM）である。
本発明のメモリトランジスタの構造を説明す
る。第１図に本発明のメモリトランジスタの図面
を示す。第１図ａがメモリトランジスタの上図面
で、ｂがその断面図を示す。デバイスとしてＮチ
ヤネル２層シリコンゲートプロセスを示す。Ｎ型
拡散層であるソース１、ドレイン２、２層目のポ
リシリコンであるコントロールゲート３、１層目
のポリシリコンであるフローテングゲート４、フ
ローテングゲート下のゲート絶縁膜の一部薄い部
分を形成するマスクでＮ型不純物をイオン注入に
て形成し、耐圧を高くしたデプレツシヨン部５、
一層目と二層目ポリシリ間の絶縁物６、ゲート絶
縁物及びポリシリコン、拡散層、フイールド部を
おおつている絶縁物SiO2７、Ｐ型単結晶基板８
より構成されている。５の領域部上の薄いゲート
絶縁物は酸化シリコン膜で100〜200Åほどで、厚
い部分は1000Å近く有り、チツ化膜６は800Åほ
どである。
る。第１図に本発明のメモリトランジスタの図面
を示す。第１図ａがメモリトランジスタの上図面
で、ｂがその断面図を示す。デバイスとしてＮチ
ヤネル２層シリコンゲートプロセスを示す。Ｎ型
拡散層であるソース１、ドレイン２、２層目のポ
リシリコンであるコントロールゲート３、１層目
のポリシリコンであるフローテングゲート４、フ
ローテングゲート下のゲート絶縁膜の一部薄い部
分を形成するマスクでＮ型不純物をイオン注入に
て形成し、耐圧を高くしたデプレツシヨン部５、
一層目と二層目ポリシリ間の絶縁物６、ゲート絶
縁物及びポリシリコン、拡散層、フイールド部を
おおつている絶縁物SiO2７、Ｐ型単結晶基板８
より構成されている。５の領域部上の薄いゲート
絶縁物は酸化シリコン膜で100〜200Åほどで、厚
い部分は1000Å近く有り、チツ化膜６は800Åほ
どである。
次に、第２図に書き込み、消去の基本動作説明
図を示す。第２図ａに示すように薄いゲート側の
ドレインを接地電位にし、コントロールゲートに
正電圧を加え、ソースは接地レベルにする。この
ようにするとフローテングゲートの正電位に引き
上げられ、薄いゲート部に高電界が加わり、電界
放出によりフローテングゲートの電位が下がり、
メモリトランジスタのしきい値としては高くな
る。次に第２図ｂ図の様にコントロールゲートを
接地レベルにし、ドレイン側に高い正電圧を加
え、ソース側を接地にするとドレイン側の薄いゲ
ート部にａ図と逆方向の高電界が加わり、電界放
出によりフローテングゲートの電位が上昇し、メ
モリトランジスタのしきい値としては低くなる。
高電界として約５×106V／cm以上必要であり、
第１図の例の場合印加電圧として、20〜25Vほど
である。
図を示す。第２図ａに示すように薄いゲート側の
ドレインを接地電位にし、コントロールゲートに
正電圧を加え、ソースは接地レベルにする。この
ようにするとフローテングゲートの正電位に引き
上げられ、薄いゲート部に高電界が加わり、電界
放出によりフローテングゲートの電位が下がり、
メモリトランジスタのしきい値としては高くな
る。次に第２図ｂ図の様にコントロールゲートを
接地レベルにし、ドレイン側に高い正電圧を加
え、ソース側を接地にするとドレイン側の薄いゲ
ート部にａ図と逆方向の高電界が加わり、電界放
出によりフローテングゲートの電位が上昇し、メ
モリトランジスタのしきい値としては低くなる。
高電界として約５×106V／cm以上必要であり、
第１図の例の場合印加電圧として、20〜25Vほど
である。
第３図にEAPROMとして用いたメモリセルの
一実施例を示す。選択トランジスタ１とメモリト
ランジスタ２より１ビツトのメモリセルを構成す
る。トランジスタ１のドレインはデジツトライン
に接続され、ソース側はメモリトランジスタ２の
ドレインに接続、メモリトランジスタ２のソース
は接着されている。
一実施例を示す。選択トランジスタ１とメモリト
ランジスタ２より１ビツトのメモリセルを構成す
る。トランジスタ１のドレインはデジツトライン
に接続され、ソース側はメモリトランジスタ２の
ドレインに接続、メモリトランジスタ２のソース
は接着されている。
第４図に第３図の回路のセルの上面図ａ、断面
図ｂに示す。Ｙjデジツト線であるアルミ１１、
コンタクトホール１２、選択トランジスタのＮ型
拡散層１３、Ｘiデコーダ線であるポリシリゲー
ト１４、選択トランジスタのソースでありかつメ
モリトランジスタのドレインのＮ型拡散層１５、
コントロールゲート１６、ポリシリであるフロー
テングゲート１７、フローテングゲートの一部薄
いゲート部下のイオン注入によるＮ型拡散層１
８、メモリトランジスタのＮ型拡散層１９、ポリ
シリ周囲の絶縁物SiO2２０、ポリシリゲート下
の絶縁物であるチツ化膜２１，２２、Ｐ型基板２
３よりなる。
図ｂに示す。Ｙjデジツト線であるアルミ１１、
コンタクトホール１２、選択トランジスタのＮ型
拡散層１３、Ｘiデコーダ線であるポリシリゲー
ト１４、選択トランジスタのソースでありかつメ
モリトランジスタのドレインのＮ型拡散層１５、
コントロールゲート１６、ポリシリであるフロー
テングゲート１７、フローテングゲートの一部薄
いゲート部下のイオン注入によるＮ型拡散層１
８、メモリトランジスタのＮ型拡散層１９、ポリ
シリ周囲の絶縁物SiO2２０、ポリシリゲート下
の絶縁物であるチツ化膜２１，２２、Ｐ型基板２
３よりなる。
第５図に本発明の動作波形の一例を示す。ま
ず、消去モードにおいて、ＶCGに＋25Vを加え、
メモリトランジスタを非導通状態にし、書き込み
モードにおいて、ＶCGを接地レベルにし、選択さ
れたデコーダ出力Ｘiを25V、Ｙセレクタを通して
Ｙjに約20V印加され、メモリセルは導通状態に
なる。読み出しモードにおいては、Ｘiに5V印加
され、選択されたＹjラインは、負荷MOSトラン
ジスタで＋5Vに引いた場合、書き込まれたセル
を選択すると低レベルになり、書き込まれていな
いセルは高レベルになる。このレベルをセンスア
ンプで増幅し、出力バツフアを通して、出力され
る。
ず、消去モードにおいて、ＶCGに＋25Vを加え、
メモリトランジスタを非導通状態にし、書き込み
モードにおいて、ＶCGを接地レベルにし、選択さ
れたデコーダ出力Ｘiを25V、Ｙセレクタを通して
Ｙjに約20V印加され、メモリセルは導通状態に
なる。読み出しモードにおいては、Ｘiに5V印加
され、選択されたＹjラインは、負荷MOSトラン
ジスタで＋5Vに引いた場合、書き込まれたセル
を選択すると低レベルになり、書き込まれていな
いセルは高レベルになる。このレベルをセンスア
ンプで増幅し、出力バツフアを通して、出力され
る。
以上、Ｎチヤネルシリコンゲートのデバイスに
おける実施例を述べて来たが、シリコンゲートで
なく、モリブデンゲートであれば、電荷注入部の
薄いゲート絶縁膜の電界強度が、ミラー効果にり
小さくでき、すなわち同じゲート膜厚ならば、書
き込み電圧が低くなる。また単晶基板でなくサフ
アイヤー基板に形成したSOS（Silicon on
Sapphire）デバイスでもよい。またＮチヤネル
でなくＰチヤネル型デバイスでも同様である。
おける実施例を述べて来たが、シリコンゲートで
なく、モリブデンゲートであれば、電荷注入部の
薄いゲート絶縁膜の電界強度が、ミラー効果にり
小さくでき、すなわち同じゲート膜厚ならば、書
き込み電圧が低くなる。また単晶基板でなくサフ
アイヤー基板に形成したSOS（Silicon on
Sapphire）デバイスでもよい。またＮチヤネル
でなくＰチヤネル型デバイスでも同様である。
第１図ａは、本発明の一実施例の上面図であ
り、第１図ｂは第１図ａの断面図である。第２図
ａおよび第２図ｂは、それぞれ本発明のメモリト
ランジスタの消去モードおよび書き込みモードを
示した図である。第３図は本発明のメモリトラン
ジスタを用いたEAROMセルの回路図である。第
４図ａは第３図の回路のセルの一実施例を示す上
面図であり、第４図ｂは第４図ａの断面図であ
る。第５図は第３図の回路の動作を説明する図で
ある。 尚、図において、１はソース、２はドレイン、
３，１６はコントロールゲート、４，１７はフロ
ーテングゲート、５はデプレツシヨン部、６，７
は絶縁物、８は単結晶基板、１１はデシツト線、
１２はコンタクトホール、１３，１５はＮ型拡散
層、１４はデコーダ線、１８，１９はＮ型拡散
層、２０はSiO2、２１，２２はSi3N4、２３はＰ
型基板である。
り、第１図ｂは第１図ａの断面図である。第２図
ａおよび第２図ｂは、それぞれ本発明のメモリト
ランジスタの消去モードおよび書き込みモードを
示した図である。第３図は本発明のメモリトラン
ジスタを用いたEAROMセルの回路図である。第
４図ａは第３図の回路のセルの一実施例を示す上
面図であり、第４図ｂは第４図ａの断面図であ
る。第５図は第３図の回路の動作を説明する図で
ある。 尚、図において、１はソース、２はドレイン、
３，１６はコントロールゲート、４，１７はフロ
ーテングゲート、５はデプレツシヨン部、６，７
は絶縁物、８は単結晶基板、１１はデシツト線、
１２はコンタクトホール、１３，１５はＮ型拡散
層、１４はデコーダ線、１８，１９はＮ型拡散
層、２０はSiO2、２１，２２はSi3N4、２３はＰ
型基板である。
Claims (1)
- 【特許請求の範囲】 １ コントロールゲートおよびフローテングゲー
トを有し、ドレイン側のゲート絶縁膜の一部を薄
く形成し、この薄いゲート膜の下のチヤネル領域
にソース、ドレインと同一導電型であり、かつソ
ース、ドレインより低濃度の領域を設けた不揮発
性メモリトランジスタを有したことを特徴とする
半導体メモリ装置。 ２ 不揮発性メモリトランジスタは選択用MOS
トランジスタに接続され、コントロールゲートに
高い電圧を印加し、フローテングゲートの一部薄
いゲート絶縁膜より電荷を高電界によるトンネル
注入によりメモリトランジスタのすべてを非導通
とし、書き込み時は選択したメモリトランジスタ
のドレインに高電圧を印加し、コントロールゲー
ト電圧を接地レベルにして、上記と逆極性の電荷
を高電界によりトンネル注入により導通にして、
書き込み消去を行なうことを特徴とする特許請求
の範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1882079A JPS55111173A (en) | 1979-02-20 | 1979-02-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1882079A JPS55111173A (en) | 1979-02-20 | 1979-02-20 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55111173A JPS55111173A (en) | 1980-08-27 |
| JPS6241431B2 true JPS6241431B2 (ja) | 1987-09-02 |
Family
ID=11982194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1882079A Granted JPS55111173A (en) | 1979-02-20 | 1979-02-20 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55111173A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857750A (ja) * | 1981-10-01 | 1983-04-06 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
| JPS5864069A (ja) * | 1981-10-14 | 1983-04-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US4654825A (en) * | 1984-01-06 | 1987-03-31 | Advanced Micro Devices, Inc. | E2 prom memory cell |
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
-
1979
- 1979-02-20 JP JP1882079A patent/JPS55111173A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IEEE TRANSACTIONS ON ELECTRON DEVICES=1977 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55111173A (en) | 1980-08-27 |
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