JPH07183407A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07183407A JPH07183407A JP5323839A JP32383993A JPH07183407A JP H07183407 A JPH07183407 A JP H07183407A JP 5323839 A JP5323839 A JP 5323839A JP 32383993 A JP32383993 A JP 32383993A JP H07183407 A JPH07183407 A JP H07183407A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】 仮想接地型メモリセルアレイ構成の不揮発性
半導体記憶装置において、書き込み特性を劣化させるこ
となく読み出し電流を高める。 【構成】 浮遊ゲート３を有するメモリセルのソース・
ドレインがｎ- 拡散層７とｎ+ 拡散層８の２重拡散層で
構成され、浮遊ゲート３の一端にｎ+ 拡散層８がオーバ
ラップし、他端はｎ- 拡散層７のオフセットが設けられ
た構成である。
半導体記憶装置において、書き込み特性を劣化させるこ
となく読み出し電流を高める。 【構成】 浮遊ゲート３を有するメモリセルのソース・
ドレインがｎ- 拡散層７とｎ+ 拡散層８の２重拡散層で
構成され、浮遊ゲート３の一端にｎ+ 拡散層８がオーバ
ラップし、他端はｎ- 拡散層７のオフセットが設けられ
た構成である。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に浮遊ゲートを有する電界効果トランジス
タをメモリセルとし、これを電気的に書き換え可能な不
揮発性半導体記憶装置に関する。
置に関し、特に浮遊ゲートを有する電界効果トランジス
タをメモリセルとし、これを電気的に書き換え可能な不
揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】図６は、従来の不揮発性半導体記憶装置
の断面構成を示す。なお、これは文献（Symposium on V
LSI Technology,pp.57-58,1993）に記載されているもの
である。
の断面構成を示す。なお、これは文献（Symposium on V
LSI Technology,pp.57-58,1993）に記載されているもの
である。
【０００３】図において、ｐ型半導体基板１の表面に第
１のゲート絶縁膜２、浮遊ゲート３、第２のゲート絶縁
膜４、制御ゲート５が順次積層された複合ゲートを有す
る。また、ｐ型半導体基板１の表面に、隣接する一方の
浮遊ゲート３の端にオーバラップし、他方の浮遊ゲート
の端からノンドープオフセット領域６だけ隔てたｎ+拡
散層８を有する。そして、制御ゲート５を連結してワー
ド線とし、ｎ+ 拡散層８をビット線兼ソース線とするメ
モリセルアレイが構成される。
１のゲート絶縁膜２、浮遊ゲート３、第２のゲート絶縁
膜４、制御ゲート５が順次積層された複合ゲートを有す
る。また、ｐ型半導体基板１の表面に、隣接する一方の
浮遊ゲート３の端にオーバラップし、他方の浮遊ゲート
の端からノンドープオフセット領域６だけ隔てたｎ+拡
散層８を有する。そして、制御ゲート５を連結してワー
ド線とし、ｎ+ 拡散層８をビット線兼ソース線とするメ
モリセルアレイが構成される。
【０００４】このように、隣接するメモリセルのソース
またはドレインの拡散層が一体となって形成され、メモ
リセルのチャネル方向に対して垂直に延びる拡散層をビ
ット線兼ソース線とし、隣接するメモリセルのチャネル
方向に制御ゲートを連結してワード線とする構造のメモ
リセルアレイを「仮想接地型メモリセルアレイ」とい
う。この仮想接地型メモリセルアレイの利点は、ビット
線が拡散層で構成され、ビット線を金属配線で構成する
場合と違って各メモリセルにドレインとビット線とを接
続するコンタクトが必要ないことから、メモリセルの面
積を小さくできることである。
またはドレインの拡散層が一体となって形成され、メモ
リセルのチャネル方向に対して垂直に延びる拡散層をビ
ット線兼ソース線とし、隣接するメモリセルのチャネル
方向に制御ゲートを連結してワード線とする構造のメモ
リセルアレイを「仮想接地型メモリセルアレイ」とい
う。この仮想接地型メモリセルアレイの利点は、ビット
線が拡散層で構成され、ビット線を金属配線で構成する
場合と違って各メモリセルにドレインとビット線とを接
続するコンタクトが必要ないことから、メモリセルの面
積を小さくできることである。
【０００５】以下、図７に示す仮想接地型メモリセルア
レイの等価回路を参照して、仮想接地型メモリセルアレ
イの消去、書き込みおよび読み出し動作について説明す
る。
レイの等価回路を参照して、仮想接地型メモリセルアレ
イの消去、書き込みおよび読み出し動作について説明す
る。
【０００６】メモリセルの消去はワード線単位に行う。
選択されたワード線、例えばＷiに正の高電圧を印加
する。ｐ型半導体基板３４から第１のゲート絶縁膜３
５を介して浮遊ゲート３６に電子をファウラー・ノード
ハイムトンネル（以下「ＦＮトンネル」という。）注入
し、選択されたワード線Ｗi 上のメモリセルＭi,k-1、
Ｍi,k 、Ｍi,k+1 の閾値電圧を例えば５Ｖ程度にする。
選択されたワード線、例えばＷiに正の高電圧を印加
する。ｐ型半導体基板３４から第１のゲート絶縁膜３
５を介して浮遊ゲート３６に電子をファウラー・ノード
ハイムトンネル（以下「ＦＮトンネル」という。）注入
し、選択されたワード線Ｗi 上のメモリセルＭi,k-1、
Ｍi,k 、Ｍi,k+1 の閾値電圧を例えば５Ｖ程度にする。
【０００７】メモリセルＭi,k の書き込みは次のように
行う。ワード線Ｗi に例えば−９Ｖ程度の負電圧を印
加する。他のワード線Ｗi-1 、Ｗi+1 を接地電位とす
る。ビット線ｂk に例えば５Ｖ程度の正電圧を印加す
る。他のビット線ｂk-1 、ｂk+1 、ｂk+2 を浮遊電位
とする。メモリセルＭi,k の浮遊ゲートに蓄積されて
いる電子をビット線ｂk にＦＮトンネル放出させ、メモ
リセルＭi,k の閾値電圧を例えば１Ｖ程度にする。
行う。ワード線Ｗi に例えば−９Ｖ程度の負電圧を印
加する。他のワード線Ｗi-1 、Ｗi+1 を接地電位とす
る。ビット線ｂk に例えば５Ｖ程度の正電圧を印加す
る。他のビット線ｂk-1 、ｂk+1 、ｂk+2 を浮遊電位
とする。メモリセルＭi,k の浮遊ゲートに蓄積されて
いる電子をビット線ｂk にＦＮトンネル放出させ、メモ
リセルＭi,k の閾値電圧を例えば１Ｖ程度にする。
【０００８】なお、この書き込みの際、隣接するメモリ
セルＭi,k-1 の浮遊ゲートとビット線ｂk との間にはオ
フセットがあるので、メモリセルＭi,k-1 の浮遊ゲート
の電子はビット線ｂk にＦＮトンネル放出されることは
なく、メモリセルＭi,k-1 が書き込まれることはない。
セルＭi,k-1 の浮遊ゲートとビット線ｂk との間にはオ
フセットがあるので、メモリセルＭi,k-1 の浮遊ゲート
の電子はビット線ｂk にＦＮトンネル放出されることは
なく、メモリセルＭi,k-1 が書き込まれることはない。
【０００９】メモリセルＭi,k の読み出しは次のように
行う。ワード線Ｗi に例えば３Ｖの電源電圧Ｖccを印
加する。他のワード線Ｗi-1 、Ｗi+1 を接地電位とす
る。ビット線ｂk を接地電位とする。ビット線ｂ
k+1 に読み出し電圧、例えば１Ｖを印加する。他のビ
ット線ｂk-1 、ｂk+2 を浮遊電位とする。
行う。ワード線Ｗi に例えば３Ｖの電源電圧Ｖccを印
加する。他のワード線Ｗi-1 、Ｗi+1 を接地電位とす
る。ビット線ｂk を接地電位とする。ビット線ｂ
k+1 に読み出し電圧、例えば１Ｖを印加する。他のビ
ット線ｂk-1 、ｂk+2 を浮遊電位とする。
【００１０】
【発明が解決しようとする課題】ところで、仮想接地型
メモリセルアレイの従来の不揮発性半導体記憶装置で
は、読み出し動作の際に、メモリセルのドレイン側にあ
る不純物のノンドープオフセット領域６で抵抗がつき、
読み出し電流が小さくなる問題点があった。読み出し電
流が小さくなると、高速でデータを読み出すことができ
なくなる。
メモリセルアレイの従来の不揮発性半導体記憶装置で
は、読み出し動作の際に、メモリセルのドレイン側にあ
る不純物のノンドープオフセット領域６で抵抗がつき、
読み出し電流が小さくなる問題点があった。読み出し電
流が小さくなると、高速でデータを読み出すことができ
なくなる。
【００１１】本発明は、書き込み特性を劣化させること
なく読み出し電流を高めることができる不揮発性半導体
記憶装置を提供することを目的とする。
なく読み出し電流を高めることができる不揮発性半導体
記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の仮想接地型メモ
リセルアレイ構成の不揮発性半導体記憶装置は、メモリ
セルのソースまたはドレインとなる拡散層の一方が高不
純物濃度で浮遊ゲート端にオーバラップし、他方が浮遊
ゲート端から低不純物濃度の拡散層を隔てて形成され
る。
リセルアレイ構成の不揮発性半導体記憶装置は、メモリ
セルのソースまたはドレインとなる拡散層の一方が高不
純物濃度で浮遊ゲート端にオーバラップし、他方が浮遊
ゲート端から低不純物濃度の拡散層を隔てて形成され
る。
【００１３】また、浮遊ゲートに電子が空となる低閾値
の状態（書き込み）は、選択されたメモリセルの高不純
物濃度のソースまたはドレインに連結された選択ビット
線に正電圧を印加し、選択されたメモリセルの制御ゲー
トに連結された選択ワード線に負電圧を印加し、選択さ
れたメモリセルの浮遊ゲートに蓄積された電子を第１の
ゲート絶縁膜を介して高不純物濃度のソースまたはドレ
インに放出させる。
の状態（書き込み）は、選択されたメモリセルの高不純
物濃度のソースまたはドレインに連結された選択ビット
線に正電圧を印加し、選択されたメモリセルの制御ゲー
トに連結された選択ワード線に負電圧を印加し、選択さ
れたメモリセルの浮遊ゲートに蓄積された電子を第１の
ゲート絶縁膜を介して高不純物濃度のソースまたはドレ
インに放出させる。
【００１４】
【作用】本発明の不揮発性半導体記憶装置は、メモリセ
ルのソース・ドレインに不純物のノンドープオフセット
領域がないので、ソース・ドレイン間に高抵抗部分がな
くなる。したがって、高い読み出し電流を得ることがで
きる。
ルのソース・ドレインに不純物のノンドープオフセット
領域がないので、ソース・ドレイン間に高抵抗部分がな
くなる。したがって、高い読み出し電流を得ることがで
きる。
【００１５】また、書き込み動作は、浮遊ゲートに蓄積
された電子を浮遊ゲートにオーバラップした高不純物濃
度の拡散層にＦＮトンネル放出させて行うので、書き込
み特性の劣化はない。
された電子を浮遊ゲートにオーバラップした高不純物濃
度の拡散層にＦＮトンネル放出させて行うので、書き込
み特性の劣化はない。
【００１６】
【実施例】図１は、本発明の実施例の断面構成を示す。
【００１７】図において、ｐ型半導体基板１の表面に、
第１のゲート絶縁膜２、浮遊ゲート３、第２のゲート絶
縁膜４、制御ゲート５が順次積層された複合ゲートを有
する。また、ｐ型半導体基板１の表面に、隣接する双方
の浮遊ゲート３の端にオーバラップするｎ型不純物濃度
の低いｎ- 拡散層７を有し、さらに隣接する一方の浮遊
ゲート３の端にオーバラップし、他方の浮遊ゲートの端
からｎ- オフセット隔てたｎ型不純物濃度の高いｎ+ 拡
散層８を有する。そして、メモリセルのチャネル方向に
隣接する制御ゲート５を連結してワード線とし、メモリ
セルのチャネル方向に対して垂直に延びるｎ- 拡散層７
およびｎ+ 拡散層８をビット線兼ソース線とするメモリ
セルアレイが構成される。
第１のゲート絶縁膜２、浮遊ゲート３、第２のゲート絶
縁膜４、制御ゲート５が順次積層された複合ゲートを有
する。また、ｐ型半導体基板１の表面に、隣接する双方
の浮遊ゲート３の端にオーバラップするｎ型不純物濃度
の低いｎ- 拡散層７を有し、さらに隣接する一方の浮遊
ゲート３の端にオーバラップし、他方の浮遊ゲートの端
からｎ- オフセット隔てたｎ型不純物濃度の高いｎ+ 拡
散層８を有する。そして、メモリセルのチャネル方向に
隣接する制御ゲート５を連結してワード線とし、メモリ
セルのチャネル方向に対して垂直に延びるｎ- 拡散層７
およびｎ+ 拡散層８をビット線兼ソース線とするメモリ
セルアレイが構成される。
【００１８】以下、本実施例のメモリセルアレイの消
去、書き込みおよび読み出し動作について説明する。メ
モリセルの状態は、浮遊ゲートに電子が蓄積された高閾
値の状態を“０”レベルとし、浮遊ゲートの電子が空の
状態を“１”レベルとする。
去、書き込みおよび読み出し動作について説明する。メ
モリセルの状態は、浮遊ゲートに電子が蓄積された高閾
値の状態を“０”レベルとし、浮遊ゲートの電子が空の
状態を“１”レベルとする。
【００１９】メモリセルを“０”レベルにする消去はワ
ード線単位に行う。すべてのビット線兼ソース線を開
放または接地電位にする。選択されたワード線に正の
高電圧を印加する。ｐ型半導体基板１から第１のゲー
ト絶縁膜２を介して浮遊ゲート３に電子をＦＮトンネル
注入して蓄積する。
ード線単位に行う。すべてのビット線兼ソース線を開
放または接地電位にする。選択されたワード線に正の
高電圧を印加する。ｐ型半導体基板１から第１のゲー
ト絶縁膜２を介して浮遊ゲート３に電子をＦＮトンネル
注入して蓄積する。
【００２０】メモリセルを“１”レベルにする書き込み
は次のように行う。選択されたメモリセル（以下「選
択セル」という。）に連結されたワード線に例えば−９
Ｖ程度のプログラムゲート電圧を印加する。他のワー
ド線を接地電位とする。選択セルの浮遊ゲートにオー
バラップしているｎ+ 拡散層側のビット線兼ソース線
（以下「選択ビット線兼ソース線」という。）に、例え
ば５Ｖ程度のプログラムドレイン電圧を印加する。他
のビット線兼ソース線を接地電位とする。浮遊ゲート
に蓄積されている電子を選択ビット線兼ソース線に第１
のゲート絶縁膜２を介してＦＮトンネル放出させる。
は次のように行う。選択されたメモリセル（以下「選
択セル」という。）に連結されたワード線に例えば−９
Ｖ程度のプログラムゲート電圧を印加する。他のワー
ド線を接地電位とする。選択セルの浮遊ゲートにオー
バラップしているｎ+ 拡散層側のビット線兼ソース線
（以下「選択ビット線兼ソース線」という。）に、例え
ば５Ｖ程度のプログラムドレイン電圧を印加する。他
のビット線兼ソース線を接地電位とする。浮遊ゲート
に蓄積されている電子を選択ビット線兼ソース線に第１
のゲート絶縁膜２を介してＦＮトンネル放出させる。
【００２１】なお、この書き込みの際、プログラムドレ
イン電圧を印加する選択ビット線兼ソース線を挟んで選
択セルと隣接するメモリセル（以下「隣接セル」とい
う。）の浮遊ゲートは、選択ビット線兼ソース線のｎ+
拡散層とはオーバラップせず、ｎ- 拡散層とオーバラッ
プしている。したがって、隣接セルの浮遊ゲートと選択
ビット線兼ソース線との間の第１のゲート絶縁膜２に印
加される電界は緩和され、隣接セルの浮遊ゲートから選
択ビット線兼ソース線へのＦＮトンネルは誘起されず、
隣接セルが書き込まれることはない。
イン電圧を印加する選択ビット線兼ソース線を挟んで選
択セルと隣接するメモリセル（以下「隣接セル」とい
う。）の浮遊ゲートは、選択ビット線兼ソース線のｎ+
拡散層とはオーバラップせず、ｎ- 拡散層とオーバラッ
プしている。したがって、隣接セルの浮遊ゲートと選択
ビット線兼ソース線との間の第１のゲート絶縁膜２に印
加される電界は緩和され、隣接セルの浮遊ゲートから選
択ビット線兼ソース線へのＦＮトンネルは誘起されず、
隣接セルが書き込まれることはない。
【００２２】メモリセルの読み出しは次のように行う。
選択セルに連結されたワード線に例えば３Ｖの電源電
圧Ｖccを印加する。他のワード線を接地電位とする。
選択ビット線兼ソース線をソースにするように接地電
位とする。浮遊ゲートを挟んで選択ビット線兼ソース
線と反対側のビット線兼ソース線をドレインとするよう
に読み出しドレイン電圧を印加する。他のビット線兼
ソース線を開放電位とする。
選択セルに連結されたワード線に例えば３Ｖの電源電
圧Ｖccを印加する。他のワード線を接地電位とする。
選択ビット線兼ソース線をソースにするように接地電
位とする。浮遊ゲートを挟んで選択ビット線兼ソース
線と反対側のビット線兼ソース線をドレインとするよう
に読み出しドレイン電圧を印加する。他のビット線兼
ソース線を開放電位とする。
【００２３】以上示したように、本発明構成では読み出
し時にドレイン側となるｎ+ 拡散層と浮遊ゲートとの間
のオフセット領域にｎ- 拡散層が形成されている。した
がって、その部分がノンドープとなる従来構成に比べ
て、高い読み出し電流を得ることができる。本発明構成
および従来構成によるメモリセルの読み出し電流特性を
図２に示す。図において、横軸はドレイン電圧、縦軸は
ドレイン電流である。実線は本発明構成による読み出し
電流特性、破線は従来構成による読み出し電流特性であ
り、それぞれゲート電圧Ｖg ＝１Ｖ，２Ｖ，３Ｖの場合
について示す。
し時にドレイン側となるｎ+ 拡散層と浮遊ゲートとの間
のオフセット領域にｎ- 拡散層が形成されている。した
がって、その部分がノンドープとなる従来構成に比べ
て、高い読み出し電流を得ることができる。本発明構成
および従来構成によるメモリセルの読み出し電流特性を
図２に示す。図において、横軸はドレイン電圧、縦軸は
ドレイン電流である。実線は本発明構成による読み出し
電流特性、破線は従来構成による読み出し電流特性であ
り、それぞれゲート電圧Ｖg ＝１Ｖ，２Ｖ，３Ｖの場合
について示す。
【００２４】ここで、本発明の不揮発性半導体記憶装置
の製作工程の一例について、図３および図４の (a)〜
(h) を参照して説明する。
の製作工程の一例について、図３および図４の (a)〜
(h) を参照して説明する。
【００２５】(a) ｐ型半導体基板１の表面にパッド酸化
膜１１を形成し、その上に窒化膜１２を選択的に形成す
る。
膜１１を形成し、その上に窒化膜１２を選択的に形成す
る。
【００２６】(b) 窒化膜１２をマスクにし、ｐ型半導体
基板１の表面にｎ型の不純物イオン例えばリンをイオン
注入して低濃度のｎ- 拡散層７を形成する。
基板１の表面にｎ型の不純物イオン例えばリンをイオン
注入して低濃度のｎ- 拡散層７を形成する。
【００２７】(c) 窒化膜１２の一端を覆うようにパター
ニングされたフォトレジスト１３をマスクにし、ｐ型半
導体基板１の表面にｎ型の不純物イオン、例えばひ素を
イオン注入して高濃度のｎ+ 拡散層８を形成する。な
お、ｎ+ 拡散層８の一端は窒化膜１２に隣接し、他端は
隣の窒化膜１２からオフセット隔てられる。
ニングされたフォトレジスト１３をマスクにし、ｐ型半
導体基板１の表面にｎ型の不純物イオン、例えばひ素を
イオン注入して高濃度のｎ+ 拡散層８を形成する。な
お、ｎ+ 拡散層８の一端は窒化膜１２に隣接し、他端は
隣の窒化膜１２からオフセット隔てられる。
【００２８】(d) フォトレジスト１３を除去し、窒化膜
１２をマスクにしてｐ型半導体基板１の表面を選択的に
酸化し、フィールド酸化膜１４を形成する。このとき、
ｎ-拡散層７およびｎ+ 拡散層８は、フィールド酸化膜
１４の下に埋め込まれることになる。
１２をマスクにしてｐ型半導体基板１の表面を選択的に
酸化し、フィールド酸化膜１４を形成する。このとき、
ｎ-拡散層７およびｎ+ 拡散層８は、フィールド酸化膜
１４の下に埋め込まれることになる。
【００２９】(e) 窒化膜１２および窒化膜１２下のパッ
ド酸化膜１１を除去し、フィールド酸化膜１４で囲まれ
たｐ型半導体基板１の表面に第１のゲート絶縁膜２を堆
積する。
ド酸化膜１１を除去し、フィールド酸化膜１４で囲まれ
たｐ型半導体基板１の表面に第１のゲート絶縁膜２を堆
積する。
【００３０】(f) 第１のゲート絶縁膜２およびフィール
ド酸化膜１４の表面に第１の導電層１５を堆積し、第１
のゲート絶縁膜２上に短冊状にパターニングする。
ド酸化膜１４の表面に第１の導電層１５を堆積し、第１
のゲート絶縁膜２上に短冊状にパターニングする。
【００３１】(g) 浮遊ゲート３の全体を覆うように第２
のゲート絶縁膜４を堆積する。
のゲート絶縁膜４を堆積する。
【００３２】(h) 第２のゲート絶縁膜４を覆うように第
２の導電層１６を堆積する。そして、第２の導電層１
６、第２のゲート絶縁膜４、第１の導電層１５を順次選
択的にエッチングパターニングし、ｎ- 拡散層７および
ｎ+ 拡散層８に対して垂直方向（チャネル方向）に延び
る第２の導電層１６でワード線となる各メモリセルの制
御ゲート５を形成し、第１の導電層１５で各メモリセル
の浮遊ゲート３を形成する。
２の導電層１６を堆積する。そして、第２の導電層１
６、第２のゲート絶縁膜４、第１の導電層１５を順次選
択的にエッチングパターニングし、ｎ- 拡散層７および
ｎ+ 拡散層８に対して垂直方向（チャネル方向）に延び
る第２の導電層１６でワード線となる各メモリセルの制
御ゲート５を形成し、第１の導電層１５で各メモリセル
の浮遊ゲート３を形成する。
【００３３】その後、パターニングされて露出したｐ型
半導体基板１の表面に、例えばボロンその他のｐ型の不
純物イオンを埋め込み、メモリセル間を電気的に分離す
るｐ型拡散層を形成する。
半導体基板１の表面に、例えばボロンその他のｐ型の不
純物イオンを埋め込み、メモリセル間を電気的に分離す
るｐ型拡散層を形成する。
【００３４】図５は、本発明の実施例の等価回路構成を
示す。
示す。
【００３５】図において、メモリセルＭA11 ，ＭA12 ，
ＭA21 ，ＭA22 ，… およびメモリセルＭB11 ，
ＭB12 ，… は、それぞれ書き込み消去を行うブロック
で分けられている。拡散層で形成された副ビット線兼ソ
ース線ｂ1 ，ｂ2 ，ｂ3 には、各メモリセルＭのソース
・ドレインが接続され、さらに選択トランジスタＳ
ＴA1，ＳＴA2，ＳＴA3，…，ＳＴB1，ＳＴB2，ＳＴB3，
… を介して金属配線層で形成された主ビット線兼ソー
ス線Ｂ1 ，Ｂ2 ，Ｂ3 が接続される。各メモリセルＭの
ソース・ドレインのｎ- オフセットは一定の向きに副ビ
ット線兼ソース線ｂに接続される。また、各メモリセル
Ｍの制御ゲートはワード線ＷA1，ＷA2，ＷB1に接続され
る。書き込み消去を行うブロックごとに副ビット線兼ソ
ース線ｂ上に設けられる各選択トランジスタＳＴは、そ
れぞれ選択ワード線ＳＷA ，ＳＷB によって制御され
る。
ＭA21 ，ＭA22 ，… およびメモリセルＭB11 ，
ＭB12 ，… は、それぞれ書き込み消去を行うブロック
で分けられている。拡散層で形成された副ビット線兼ソ
ース線ｂ1 ，ｂ2 ，ｂ3 には、各メモリセルＭのソース
・ドレインが接続され、さらに選択トランジスタＳ
ＴA1，ＳＴA2，ＳＴA3，…，ＳＴB1，ＳＴB2，ＳＴB3，
… を介して金属配線層で形成された主ビット線兼ソー
ス線Ｂ1 ，Ｂ2 ，Ｂ3 が接続される。各メモリセルＭの
ソース・ドレインのｎ- オフセットは一定の向きに副ビ
ット線兼ソース線ｂに接続される。また、各メモリセル
Ｍの制御ゲートはワード線ＷA1，ＷA2，ＷB1に接続され
る。書き込み消去を行うブロックごとに副ビット線兼ソ
ース線ｂ上に設けられる各選択トランジスタＳＴは、そ
れぞれ選択ワード線ＳＷA ，ＳＷB によって制御され
る。
【００３６】データ書き換え時には、選択ブロックの選
択トランジスタＳＴの選択ワード線ＳＷを高電位とし、
非選択ブロックの選択トランジスタＳＴの選択ワード線
ＳＷを低電位とすることにより、選択ブロックの副ビッ
ト線兼ソース線ｂにのみ主ビット線兼ソース線Ｂの電圧
が印加されるようにする。これにより、選択トランジス
タＳＴにより切り離された非選択ブロックのメモリセル
Ｍには、書き換えに伴う主ビット線兼ソース線Ｂの電圧
が印加されず、非選択ブロックのメモリセルＭのデータ
が誤って書き換えられることはなくなる。
択トランジスタＳＴの選択ワード線ＳＷを高電位とし、
非選択ブロックの選択トランジスタＳＴの選択ワード線
ＳＷを低電位とすることにより、選択ブロックの副ビッ
ト線兼ソース線ｂにのみ主ビット線兼ソース線Ｂの電圧
が印加されるようにする。これにより、選択トランジス
タＳＴにより切り離された非選択ブロックのメモリセル
Ｍには、書き換えに伴う主ビット線兼ソース線Ｂの電圧
が印加されず、非選択ブロックのメモリセルＭのデータ
が誤って書き換えられることはなくなる。
【００３７】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置では、メモリセルのソース・ドレインに
不純物のノンドープオフセット領域がないので、高い読
み出し電流を得ることができる。したがって、読み出し
速度を高めることが可能となる。
半導体記憶装置では、メモリセルのソース・ドレインに
不純物のノンドープオフセット領域がないので、高い読
み出し電流を得ることができる。したがって、読み出し
速度を高めることが可能となる。
【図１】本発明の実施例の断面構成を示す図。
【図２】本発明構成および従来構成によるメモリセルの
読み出し電流特性を示す図。
読み出し電流特性を示す図。
【図３】本発明の不揮発性半導体記憶装置の製作工程の
一例（前半）を示す図。
一例（前半）を示す図。
【図４】本発明の不揮発性半導体記憶装置の製作工程の
一例（後半）を示す図。
一例（後半）を示す図。
【図５】本発明の実施例の等価回路図。
【図６】従来の不揮発性半導体記憶装置の断面構成を示
す図。
す図。
【図７】従来の不揮発性半導体記憶装置の等価回路図。
１ ｐ型半導体基板 ２ 第１のゲート絶縁膜 ３ 浮遊ゲート ４ 第２のゲート絶縁膜 ５ 制御ゲート ６ ノンドープオフセット領域 ７ ｎ- 拡散層 ８ ｎ+ 拡散層 １１ パッド酸化膜 １２ 窒化膜 １３ フォトレジスト １４ フィールド酸化膜 １５ 第１の導電層 １６ 第２の導電層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (2)
- 【請求項１】 半導体基板の表面に第１のゲート絶縁
膜、浮遊ゲート、第２のゲート絶縁膜および制御ゲート
を順次積層した複合ゲートが形成され、隣接するメモリ
セルのソースまたはドレインの拡散層が一体となってチ
ャネル方向に対して垂直に延びる拡散層をビット線兼ソ
ース線とし、隣接するメモリセルのチャネル方向に制御
ゲートを連結してワード線とする仮想接地型メモリセル
アレイ構成の不揮発性半導体記憶装置において、 前記メモリセルのソースまたはドレインとなる拡散層の
一方が高不純物濃度で前記浮遊ゲート端にオーバラップ
し、他方が前記浮遊ゲート端から低不純物濃度の拡散層
を隔てて形成されたことを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、選択されたメモリセルの高不純物濃度のソ
ースまたはドレインに連結された選択ビット線に正電圧
を印加し、選択されたメモリセルの制御ゲートに連結さ
れた選択ワード線に負電圧を印加し、選択されたメモリ
セルの浮遊ゲートに蓄積された電子を第１のゲート絶縁
膜を介して高不純物濃度のソースまたはドレインに放出
させ、選択されたメモリセルを低閾値レベルとする構成
であることを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323839A JPH07183407A (ja) | 1993-12-22 | 1993-12-22 | 不揮発性半導体記憶装置 |
| US08/359,837 US5612561A (en) | 1993-12-22 | 1994-12-20 | Involatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323839A JPH07183407A (ja) | 1993-12-22 | 1993-12-22 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183407A true JPH07183407A (ja) | 1995-07-21 |
Family
ID=18159171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323839A Pending JPH07183407A (ja) | 1993-12-22 | 1993-12-22 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5612561A (ja) |
| JP (1) | JPH07183407A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877054A (en) * | 1995-06-29 | 1999-03-02 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
| US5962889A (en) * | 1995-07-31 | 1999-10-05 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory with a floating gate that has a bottom surface that is smaller than the upper surface |
| USRE37199E1 (en) * | 1995-06-29 | 2001-05-29 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
| KR20030057897A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144878A (ja) * | 1984-12-19 | 1986-07-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61148863A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPH06196711A (ja) * | 1992-10-29 | 1994-07-15 | Hitachi Ltd | 不揮発性記憶装置とその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
-
1993
- 1993-12-22 JP JP5323839A patent/JPH07183407A/ja active Pending
-
1994
- 1994-12-20 US US08/359,837 patent/US5612561A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144878A (ja) * | 1984-12-19 | 1986-07-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61148863A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPH06196711A (ja) * | 1992-10-29 | 1994-07-15 | Hitachi Ltd | 不揮発性記憶装置とその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877054A (en) * | 1995-06-29 | 1999-03-02 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
| US6101128A (en) * | 1995-06-29 | 2000-08-08 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and driving method and fabrication method of the same |
| USRE37199E1 (en) * | 1995-06-29 | 2001-05-29 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
| US5962889A (en) * | 1995-07-31 | 1999-10-05 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory with a floating gate that has a bottom surface that is smaller than the upper surface |
| KR20030057897A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5612561A (en) | 1997-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |