JPS634953B2 - - Google Patents
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- JPS634953B2 JPS634953B2 JP57003583A JP358382A JPS634953B2 JP S634953 B2 JPS634953 B2 JP S634953B2 JP 57003583 A JP57003583 A JP 57003583A JP 358382 A JP358382 A JP 358382A JP S634953 B2 JPS634953 B2 JP S634953B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
この発明は電気的書込みおよび電気的消去が可
能な半導体不揮発性記憶装置（以下「不揮発性メ
モリ」と呼ぶ）に関するものである。
能な半導体不揮発性記憶装置（以下「不揮発性メ
モリ」と呼ぶ）に関するものである。
近年、非常に注目を浴びている、電気的書込み
および電気的消去が可能な不揮発性メモリとし
て、EEPROM（Electrically Erasable Read
Only Memory）がある。
および電気的消去が可能な不揮発性メモリとし
て、EEPROM（Electrically Erasable Read
Only Memory）がある。
この発明の理解を容易にするために、
EEPROMの概要を述べる。
EEPROMの概要を述べる。
通常、酸化シリコン（SiO2）膜に20〜30V程度
の電圧が印加されても極めて微少なリーク電流し
か流れない。しかし、SiO2膜がこのような良好
な絶縁特性を示すのは、SiO2膜の膜厚が500Å程
度以上である場合に限られ、このSiO2膜の膜厚
を例えば100〜200Å程度に薄くしてこのSiO2膜
に20V程度の電圧を印加すると約107V／cm以上
の電界が生じ、この電界によつて電子が負極側か
ら正極側へこのSiO2膜のエネルギ障壁を飛び越
えるのではなくこのSiO2膜の禁止帯を通り抜け
て移動してこのSiO2膜に電流が流れる。これは、
すでに周知であるFowler―Nordheimトンネル
現象（以下「トンネル現象」と呼ぶ）であり、こ
のトンネル現象は、電子がSiO2膜に生ずる電界
の方向に従つていずれの方向にも移動し得る両方
向性である。このトンネル現象をメモリトランジ
スタに利用したものがEEPROMである。
の電圧が印加されても極めて微少なリーク電流し
か流れない。しかし、SiO2膜がこのような良好
な絶縁特性を示すのは、SiO2膜の膜厚が500Å程
度以上である場合に限られ、このSiO2膜の膜厚
を例えば100〜200Å程度に薄くしてこのSiO2膜
に20V程度の電圧を印加すると約107V／cm以上
の電界が生じ、この電界によつて電子が負極側か
ら正極側へこのSiO2膜のエネルギ障壁を飛び越
えるのではなくこのSiO2膜の禁止帯を通り抜け
て移動してこのSiO2膜に電流が流れる。これは、
すでに周知であるFowler―Nordheimトンネル
現象（以下「トンネル現象」と呼ぶ）であり、こ
のトンネル現象は、電子がSiO2膜に生ずる電界
の方向に従つていずれの方向にも移動し得る両方
向性である。このトンネル現象をメモリトランジ
スタに利用したものがEEPROMである。
以下、電界効果トランジスタ（FET）構造の
フローテイングゲート形メモリセルを用いたｎチ
ヤンネル形EEPROMを例にとり説明する。
フローテイングゲート形メモリセルを用いたｎチ
ヤンネル形EEPROMを例にとり説明する。
第１図は従来のｎチヤンネル形EEPROMのメ
モリセル部を示す側断面図である。
モリセル部を示す側断面図である。
図において、１はｐ形シリコン（Si）基板、２
および３はそれぞれｐ形Si基板１の一方の主面部
に互いに所定間隔をおいて形成されたｎ形ドレイ
ン不純物拡散層（以下「ドレイン」と呼ぶ）およ
びｎ形ソース不純物拡散層（以下「ソース」と呼
ぶ）、４はドレイン２、ソース３およびｐ形Si基
板１の各表面上にわたつて形成されたSiO2膜で
ある。５はSiO2膜４内に、ドレイン２の上方か
らドレイン２およびソース３間のｐ形Si基板１の
上方を通つてソース３の上方に達するように埋設
されたフローテイングゲート導電体層（以下「浮
遊ゲート」と呼ぶ）、６は浮遊ゲート５のドレイ
ン２側の端部とドレイン２との間のSiO2膜４か
らなりその膜厚を、トンネル現象が生じ得るよう
に、10〜300Å程度にしたトンネルSiO2膜であ
る。なお、浮遊ゲート５のドレイン２側の端部以
外の直下のSiO2膜４の膜厚は、トンネル現象が
生じないように、500Å以上になつている。７は
SiO2膜４内の浮遊ゲート５の上方の部分に、浮
遊ゲート５との間にトンネル現象が生じないよう
な距離をおいて埋設された制御ゲート導電体層
（以下「制御ゲート」と呼ぶ）である。
および３はそれぞれｐ形Si基板１の一方の主面部
に互いに所定間隔をおいて形成されたｎ形ドレイ
ン不純物拡散層（以下「ドレイン」と呼ぶ）およ
びｎ形ソース不純物拡散層（以下「ソース」と呼
ぶ）、４はドレイン２、ソース３およびｐ形Si基
板１の各表面上にわたつて形成されたSiO2膜で
ある。５はSiO2膜４内に、ドレイン２の上方か
らドレイン２およびソース３間のｐ形Si基板１の
上方を通つてソース３の上方に達するように埋設
されたフローテイングゲート導電体層（以下「浮
遊ゲート」と呼ぶ）、６は浮遊ゲート５のドレイ
ン２側の端部とドレイン２との間のSiO2膜４か
らなりその膜厚を、トンネル現象が生じ得るよう
に、10〜300Å程度にしたトンネルSiO2膜であ
る。なお、浮遊ゲート５のドレイン２側の端部以
外の直下のSiO2膜４の膜厚は、トンネル現象が
生じないように、500Å以上になつている。７は
SiO2膜４内の浮遊ゲート５の上方の部分に、浮
遊ゲート５との間にトンネル現象が生じないよう
な距離をおいて埋設された制御ゲート導電体層
（以下「制御ゲート」と呼ぶ）である。
次に、この従来例の動作について説明する。
ここで、浮遊ゲート５に電子を充電することを
書込みと言い、浮遊ゲート５から電子を放出する
ことを消去と言う。
書込みと言い、浮遊ゲート５から電子を放出する
ことを消去と言う。
まず、書込みの場合には、ドレイン２、ソース
３およびｐ形Si基板１を接地し、トンネルSiO2
膜６にトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形Si基板１に対して
正の電圧を制御ゲート７に印加すると、電子がｐ
形Si基板１からドレイン２を通りトンネルSiO2
膜６をトンネル現象によつて通り抜けて浮遊ゲー
ト５に注入される。この浮遊ゲート５への注入電
子によつて、浮遊ゲート５が充電されて、書込み
が終了する。この浮遊ゲート５を充電した電子
は、浮遊ゲート５がSiO2膜４によつて取り囲ま
れているので、制御ゲート７に印加されている正
の電圧を取り除いても、浮遊ゲート５に保持され
ている。
３およびｐ形Si基板１を接地し、トンネルSiO2
膜６にトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形Si基板１に対して
正の電圧を制御ゲート７に印加すると、電子がｐ
形Si基板１からドレイン２を通りトンネルSiO2
膜６をトンネル現象によつて通り抜けて浮遊ゲー
ト５に注入される。この浮遊ゲート５への注入電
子によつて、浮遊ゲート５が充電されて、書込み
が終了する。この浮遊ゲート５を充電した電子
は、浮遊ゲート５がSiO2膜４によつて取り囲ま
れているので、制御ゲート７に印加されている正
の電圧を取り除いても、浮遊ゲート５に保持され
ている。
次に、消去の場合には、制御ゲート７、ソース
３およびｐ形Si基板１を接地し、トンネルSiO2
膜６にトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形Si基板１に対して
正の電圧をドレイン２に印加すると、トンネル
SiO2膜６に上記書込みの場合とは逆方向の電界
が生じ、浮遊ゲート５に蓄積されている電子が浮
遊ゲート５からトンネルSiO2膜６をトンネル現
象によつて通り抜けドレイン２を経てｐ形Si基板
１に放出されて、消去が終了する。
３およびｐ形Si基板１を接地し、トンネルSiO2
膜６にトンネル現象を生じさせるに必要な大きさ
の電界が発生するように、ｐ形Si基板１に対して
正の電圧をドレイン２に印加すると、トンネル
SiO2膜６に上記書込みの場合とは逆方向の電界
が生じ、浮遊ゲート５に蓄積されている電子が浮
遊ゲート５からトンネルSiO2膜６をトンネル現
象によつて通り抜けドレイン２を経てｐ形Si基板
１に放出されて、消去が終了する。
更に、読み出しの場合には、浮遊ゲート５に電
子が蓄積されているかどうかによつて制御ゲート
７のしきい値電圧が変化するので、このしきい値
電圧の変化に基づくドレイン２およびソース３間
のON状態とOFF状態とによつて“１”と“０”
との論理信号を得ることができる。
子が蓄積されているかどうかによつて制御ゲート
７のしきい値電圧が変化するので、このしきい値
電圧の変化に基づくドレイン２およびソース３間
のON状態とOFF状態とによつて“１”と“０”
との論理信号を得ることができる。
一般に、トンネル現象によつてトンネルSiO2
膜を通り抜ける電子の一部がトンネルSiO2膜中
のトラツプに捕獲されてトンネルSiO2膜中に残
留し、このトンネルSiO2膜中の残留電子数は電
子のトンネルSiO2膜を通り抜ける回数に比例し
て増加する。
膜を通り抜ける電子の一部がトンネルSiO2膜中
のトラツプに捕獲されてトンネルSiO2膜中に残
留し、このトンネルSiO2膜中の残留電子数は電
子のトンネルSiO2膜を通り抜ける回数に比例し
て増加する。
ところで、この従来例のメモリセルでは、書込
み時と消去時とにおいて同一のトンネルSiO2膜
６を電子が通り抜けるので、トンネルSiO2膜６
中に残留する電子数の、書込みと消去とを繰返え
す書換え回数に比例して増加する割合が大きい。
従つて、少ない書換え回数で、トンネルSiO2膜
６中に、制御ゲート７のしきい値電圧を変化させ
る程の電子数が残留して書換えが不可能になるの
で、メモリセルの寿命が短いという欠点があつ
た。また、書込み時に電子の移動する方向と、消
去時に電子の移動する方向とが全く逆方向である
ので、電子の移動方向が一方向である場合に比べ
て、トンネルSiO2膜６の劣化が早くなり、メモ
リセルの信頼性が悪いという欠点もあつた。
み時と消去時とにおいて同一のトンネルSiO2膜
６を電子が通り抜けるので、トンネルSiO2膜６
中に残留する電子数の、書込みと消去とを繰返え
す書換え回数に比例して増加する割合が大きい。
従つて、少ない書換え回数で、トンネルSiO2膜
６中に、制御ゲート７のしきい値電圧を変化させ
る程の電子数が残留して書換えが不可能になるの
で、メモリセルの寿命が短いという欠点があつ
た。また、書込み時に電子の移動する方向と、消
去時に電子の移動する方向とが全く逆方向である
ので、電子の移動方向が一方向である場合に比べ
て、トンネルSiO2膜６の劣化が早くなり、メモ
リセルの信頼性が悪いという欠点もあつた。
この発明は、上述の欠点に鑑みてなされたもの
で、書込み時と消去時とにそれぞれ別のトンネル
絶縁膜をキヤリアがトンネル現象によつて通り抜
けるようにすることによつて、寿命が長くかつ信
頼性のよいメモリセルを有する不揮発性メモリを
提供することを目的とする。
で、書込み時と消去時とにそれぞれ別のトンネル
絶縁膜をキヤリアがトンネル現象によつて通り抜
けるようにすることによつて、寿命が長くかつ信
頼性のよいメモリセルを有する不揮発性メモリを
提供することを目的とする。
第２図はこの発明の一実施例のｎチヤンネル形
EEPROMのメモリセル部を示す側断面図であ
る。
EEPROMのメモリセル部を示す側断面図であ
る。
図において、第１図に示した従来例の符号と同
一符号は同等部分を示し、その説明は省略する。
８はSiO2膜４内の、浮遊ゲート５のソース３側
端部の上方の部分に埋設された消去ゲート導電体
層（以下「消去ゲート」と呼ぶ）、９は消去ゲー
ト８と浮遊ゲート５との間のSiO2膜４からなり
その膜厚を、トンネル現象が生じ得るように、10
〜300Å程度にしたトンネルSiO2膜である。以
下、トンネルSiO2膜６およびトンネルSiO2膜９
をそれぞれ「ドレイン側トンネルSiO2膜６」お
よび「消去トンネルSiO2膜９」と呼ぶことにす
る。なお、消去ゲート８と制御ゲート７との間の
SiO2膜４の膜厚は、トンネル現象が生じないよ
うに、500Å以上になつている。
一符号は同等部分を示し、その説明は省略する。
８はSiO2膜４内の、浮遊ゲート５のソース３側
端部の上方の部分に埋設された消去ゲート導電体
層（以下「消去ゲート」と呼ぶ）、９は消去ゲー
ト８と浮遊ゲート５との間のSiO2膜４からなり
その膜厚を、トンネル現象が生じ得るように、10
〜300Å程度にしたトンネルSiO2膜である。以
下、トンネルSiO2膜６およびトンネルSiO2膜９
をそれぞれ「ドレイン側トンネルSiO2膜６」お
よび「消去トンネルSiO2膜９」と呼ぶことにす
る。なお、消去ゲート８と制御ゲート７との間の
SiO2膜４の膜厚は、トンネル現象が生じないよ
うに、500Å以上になつている。
次に、この実施例の動作について説明する。
まず、書込みの場合には、ドレイン２，ソース
３およびｐ形Si基板１を接地し、ドレイン側トン
ネルSiO2膜６にトンネル現象を生じさせるに必
要な大きさの電界が発生するように、ｐ形Si基板
１に対して正の電圧を制御ゲート７に印加する
と、電子がｐ形Si基板１からドレイン２を通りド
レイン側トンネルSiO2膜６をトンネル現象によ
つて通り抜け浮遊ゲート５に注入される。この浮
遊ゲート５への注入電子によつて、浮遊ゲート５
が充電されて、書込みが終了する。
３およびｐ形Si基板１を接地し、ドレイン側トン
ネルSiO2膜６にトンネル現象を生じさせるに必
要な大きさの電界が発生するように、ｐ形Si基板
１に対して正の電圧を制御ゲート７に印加する
と、電子がｐ形Si基板１からドレイン２を通りド
レイン側トンネルSiO2膜６をトンネル現象によ
つて通り抜け浮遊ゲート５に注入される。この浮
遊ゲート５への注入電子によつて、浮遊ゲート５
が充電されて、書込みが終了する。
次に、消去の場合には、ｐ形Si基板１，ドレイ
ン２，ソース３および制御ゲート７を接地し、消
去トンネルSiO2膜９にトンネル現象を生じさせ
るに必要な大きさの電界が発生するように、ｐ形
Si基板１に対して正の電圧を消去ゲート８に印加
すると、浮遊ゲート５に蓄積されている電子が浮
遊ゲート５から消去トンネルSiO2膜９をトンネ
ル現象によつて通り抜け消去ゲート８に放出され
て、消去が終了する。
ン２，ソース３および制御ゲート７を接地し、消
去トンネルSiO2膜９にトンネル現象を生じさせ
るに必要な大きさの電界が発生するように、ｐ形
Si基板１に対して正の電圧を消去ゲート８に印加
すると、浮遊ゲート５に蓄積されている電子が浮
遊ゲート５から消去トンネルSiO2膜９をトンネ
ル現象によつて通り抜け消去ゲート８に放出され
て、消去が終了する。
更に、読み出しの場合には、制御ゲート７もし
くは消去ゲート８、または両ゲート７および８に
所要の低電圧を印加して、浮遊ゲート５の電子の
蓄積の有無に基づくドレイン２およびソース３間
のON状態とOFF状態とによつて“１”と“０”
との論理信号を得ることができる。
くは消去ゲート８、または両ゲート７および８に
所要の低電圧を印加して、浮遊ゲート５の電子の
蓄積の有無に基づくドレイン２およびソース３間
のON状態とOFF状態とによつて“１”と“０”
との論理信号を得ることができる。
この実施例のメモリセルでは、書込み時と消去
時とにそれぞれドレイン側トンネルSiO2膜６と
消去トンネルSiO2膜９とを電子がトンネル現象
によつて通り抜けるようにしたので、ドレイン側
トンネルSiO2膜６および消去トンネルSiO2膜９
中にそれぞれ残留する電子数の、書換え回数に比
例して増加する割合が、第１図に示した従来例の
メモリセルの場合における残留電子数の増加割合
に比べて、1/2になるので、書換え不能になるま
での書換え可能回数が、上記従来例のメモリセル
の場合における書換え可能回数の２倍になり、メ
モリセルの寿命を長くすることができる。また、
トンネル現象による両トンネルSiO2膜６および
９中の電子の移動方向が一方向となり、上記従来
例のメモリセルの場合における両方向であるのに
比べて、両トンネルSiO2膜６および９の劣化を
抑制することができるので、メモリセルの信頼性
をよくすることができる。
時とにそれぞれドレイン側トンネルSiO2膜６と
消去トンネルSiO2膜９とを電子がトンネル現象
によつて通り抜けるようにしたので、ドレイン側
トンネルSiO2膜６および消去トンネルSiO2膜９
中にそれぞれ残留する電子数の、書換え回数に比
例して増加する割合が、第１図に示した従来例の
メモリセルの場合における残留電子数の増加割合
に比べて、1/2になるので、書換え不能になるま
での書換え可能回数が、上記従来例のメモリセル
の場合における書換え可能回数の２倍になり、メ
モリセルの寿命を長くすることができる。また、
トンネル現象による両トンネルSiO2膜６および
９中の電子の移動方向が一方向となり、上記従来
例のメモリセルの場合における両方向であるのに
比べて、両トンネルSiO2膜６および９の劣化を
抑制することができるので、メモリセルの信頼性
をよくすることができる。
この実施例のメモリセルでは、消去トンネル
SiO2膜９が浮遊ゲート５のソース３側の端部上
にのみ形成されるように、消去ゲート８を設けた
が、第３図にこの発明の他の実施例のメモリセル
部の側断面図を示すように、消去トンネルSiO2
膜９が浮遊ゲート５のソース３側の端部上と端面
上とにわたつて形成されるように、消去ゲート８
を設けてもよく、また、第４図にこの発明の別の
他の実施例のメモリセル部の側断面図を示すよう
に、消去トンネルSiO2膜９が浮遊ゲート５のソ
ース３側の端面上にのみ形成されるように、消去
ゲート８を設けてもよい。
SiO2膜９が浮遊ゲート５のソース３側の端部上
にのみ形成されるように、消去ゲート８を設けた
が、第３図にこの発明の他の実施例のメモリセル
部の側断面図を示すように、消去トンネルSiO2
膜９が浮遊ゲート５のソース３側の端部上と端面
上とにわたつて形成されるように、消去ゲート８
を設けてもよく、また、第４図にこの発明の別の
他の実施例のメモリセル部の側断面図を示すよう
に、消去トンネルSiO2膜９が浮遊ゲート５のソ
ース３側の端面上にのみ形成されるように、消去
ゲート８を設けてもよい。
この実施例のメモリセルでは、書込み時にはド
レイン２からの浮遊ゲート５への電子のトンネル
注入によつて行い、消去時には浮遊ゲート５から
の消去ゲート８への電子のトンネル放出によつて
行つたが、これとは逆に、消去ゲート８側から書
込みを行い、ドレイン２側から消去を行うように
してもよい。
レイン２からの浮遊ゲート５への電子のトンネル
注入によつて行い、消去時には浮遊ゲート５から
の消去ゲート８への電子のトンネル放出によつて
行つたが、これとは逆に、消去ゲート８側から書
込みを行い、ドレイン２側から消去を行うように
してもよい。
なお、これまで、ｎチヤネル形EEPROMのメ
モリセルを例にとり述べたが、この発明はこれに
限らず、ｐチヤネル形EEPROMのメモリセルに
も適用することができる。
モリセルを例にとり述べたが、この発明はこれに
限らず、ｐチヤネル形EEPROMのメモリセルに
も適用することができる。
以上、説明したように、この発明の半導体不揮
発性記憶装置では、ドレイン不純物拡散層の上方
からソース不純物拡散層の上方に達する部分にフ
ローテイングゲートを構成する第１の導電体層を
埋設しこの第１の導電体層の上方の部分に制御ゲ
ートを構成する第２の導電体層を埋設した絶縁膜
内の、上記第１の導電体層の上記ソース不純物拡
散層側の端部近傍の部分に第３の導電体層を埋設
し、上記ドレイン不純物拡散層と上記第１の導電
体層の上記ドレイン不純物拡散層側端部との間お
よび上記第３の導電体層と上記第１の導電体層の
上記ソース不純物層側端部との間の上記絶縁膜を
それぞれ第１および第２のトンネル絶縁膜にし
て、これらの第１および第２のトンネル絶縁膜を
書込み時と消去時とに交互に使用するようにした
ので、上記第１および第２のトンネル絶縁膜中に
それぞれ残留するキヤリア数の、書換え回数に比
例して増加する割合が、従来例の場合における残
留キヤリア数の増加割合に比べて、1/2になるか
ら、書換え可能回数が、従来例のそれに比べて、
２倍になり、メモリセルの寿命を長くすることが
できる。また、トンネル現象による上記第１およ
び第２のトンネル絶縁膜中のキヤリアの移動方向
が一方向になるので、従来例の場合における両方
向性であるのに比べて、上記第１および第２のト
ンネル絶縁膜の劣化を抑制することが可能とな
り、メモリセルの信頼性をよくすることができ
る。
発性記憶装置では、ドレイン不純物拡散層の上方
からソース不純物拡散層の上方に達する部分にフ
ローテイングゲートを構成する第１の導電体層を
埋設しこの第１の導電体層の上方の部分に制御ゲ
ートを構成する第２の導電体層を埋設した絶縁膜
内の、上記第１の導電体層の上記ソース不純物拡
散層側の端部近傍の部分に第３の導電体層を埋設
し、上記ドレイン不純物拡散層と上記第１の導電
体層の上記ドレイン不純物拡散層側端部との間お
よび上記第３の導電体層と上記第１の導電体層の
上記ソース不純物層側端部との間の上記絶縁膜を
それぞれ第１および第２のトンネル絶縁膜にし
て、これらの第１および第２のトンネル絶縁膜を
書込み時と消去時とに交互に使用するようにした
ので、上記第１および第２のトンネル絶縁膜中に
それぞれ残留するキヤリア数の、書換え回数に比
例して増加する割合が、従来例の場合における残
留キヤリア数の増加割合に比べて、1/2になるか
ら、書換え可能回数が、従来例のそれに比べて、
２倍になり、メモリセルの寿命を長くすることが
できる。また、トンネル現象による上記第１およ
び第２のトンネル絶縁膜中のキヤリアの移動方向
が一方向になるので、従来例の場合における両方
向性であるのに比べて、上記第１および第２のト
ンネル絶縁膜の劣化を抑制することが可能とな
り、メモリセルの信頼性をよくすることができ
る。
第１図は従来のｎチヤネル形EEPROMのメモ
リセル部を示す側断面図、第２図はこの発明の一
実施例のｎチヤネル形EEPROMのメモリセル部
を示す側断面図、第３図はこの発明の他の実施例
のｎチヤネル形EEPROMのメモリセル部を示す
側断面図、第４図はこの発明の別の他の実施例の
ｎチヤネル形EEPROMのメモリセル部を示す側
断面図である。 図において、１はｐ形Si基板（第１伝導形の半
導体基板）、２はｎ形ドレイン不純物拡散層（第
２伝導形のドレイン不純物拡散層）、３はｎ形ソ
ース不純物拡散層（第２伝導形のソース不純物拡
散層）、４はSiO2膜（絶縁膜）、５はフローテイ
ングゲート導電体層（第１の導電体層）、６はト
ンネルSiO2膜（第１のトンネル絶縁膜）、７は制
御ゲート導電体層（第２の導電体層）、８は消去
ゲート導電体層（第３の導電体層）、９はトンネ
ルSiO2膜（第２のトンネル絶縁膜）である。な
お、図中同一符号はそれぞれ同一もしくは相当部
分を示す。
リセル部を示す側断面図、第２図はこの発明の一
実施例のｎチヤネル形EEPROMのメモリセル部
を示す側断面図、第３図はこの発明の他の実施例
のｎチヤネル形EEPROMのメモリセル部を示す
側断面図、第４図はこの発明の別の他の実施例の
ｎチヤネル形EEPROMのメモリセル部を示す側
断面図である。 図において、１はｐ形Si基板（第１伝導形の半
導体基板）、２はｎ形ドレイン不純物拡散層（第
２伝導形のドレイン不純物拡散層）、３はｎ形ソ
ース不純物拡散層（第２伝導形のソース不純物拡
散層）、４はSiO2膜（絶縁膜）、５はフローテイ
ングゲート導電体層（第１の導電体層）、６はト
ンネルSiO2膜（第１のトンネル絶縁膜）、７は制
御ゲート導電体層（第２の導電体層）、８は消去
ゲート導電体層（第３の導電体層）、９はトンネ
ルSiO2膜（第２のトンネル絶縁膜）である。な
お、図中同一符号はそれぞれ同一もしくは相当部
分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１伝導形の半導体基板と、この半導体基板
の主面部に互いに所定間隔をおいて形成された第
２伝導形のドレイン不純物拡散層および第２伝導
形のソース不純物拡散層と、上記半導体基板、上
記ドレイン不純物拡散層および上記ソース不純物
拡散層の各表面上にわたつて形成された絶縁膜
と、この絶縁膜内に上記ドレイン不純物拡散層の
上方から上記ドレイン不純物拡散層および上記ソ
ース不純物拡散層間の上記半導体基板の上方を通
つて上記ソース不純物拡散層の上方に達するよう
に埋設されフローテイングゲートを構成する第１
の導電体層と、上記絶縁膜内の上記第１の導電体
層の上方の部分に上記第１の導電体層との間に所
定距離をおいて埋設され制御ゲートを構成する第
２の導電体層とを備え、上記ドレイン不純物拡散
層と上記第１の導電体層の上記ドレイン不純物拡
散層側の端部との間の上記絶縁膜をキヤリアがト
ンネル現象によつて通り抜け得る厚さの第１のト
ンネル絶縁膜にしたメモリセルを用いたものにお
いて、上記絶縁膜内の上記第１の導電体層の上記
ソース不純物拡散層側の端部近傍の部分に第３の
導電体層を埋設し、かつこの第３の導電体層と上
記第１の導電体層の上記ソース不純物拡散層側の
端部との間の上記絶縁膜をキヤリアがトンネル現
象によつて通り抜け得る厚さの第２のトンネル絶
縁膜にして、書込み時にはキヤリアが上記ドレイ
ン不純物拡散層（または上記第３の導電体層）か
ら上記第１のトンネル絶縁膜（または上記第２の
トンネル絶縁膜）を通り抜けて上記第１の導電体
層へトンネル注入されるようにし、消去時にはキ
ヤリアが上記第１の導電体層から上記第２のトン
ネル絶縁膜（または上記第１のトンネル絶縁膜）
を通り抜けて上記第３の導電体層（または上記ド
レイン不純物拡散層）へトンネル放出されるよう
にし、読み出し時には上記第２の導電体層もしく
は上記第３の導電体層またはこれらの第２および
第３の導電体層に所要の電圧を印加して上記第１
の導電体のキヤリアの蓄積の有無に基づく上記ド
レイン不純物拡散層と上記ソース不純物拡散層と
の間の導通の有無によつて論理信号が得られるよ
うにしたことを特徴とする半導体不揮発性記憶装
置。 ２ 第３の導電体層が絶縁膜内の第１の導電体層
のソース不純物拡散層側の端部上方近傍の部分に
埋設されたことを特徴とする特許請求の範囲第１
項記載の半導体不揮発性記憶装置。 ３ 第３の導電体層が絶縁膜内の第１の導電体層
のソース不純物拡散層側の端部上方近傍の部分と
端面近傍の部分とにわたつて埋設されたことを特
徴とする特許請求の範囲第１項記載の半導体不揮
発性記憶装置。 ４ 第３の導電体層が絶縁膜内の第１の導電体層
のソース不純物拡散層側の端面近傍の部分に埋設
されたことを特徴とする特許請求の範囲第１項記
載の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP358382A JPS58121678A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP358382A JPS58121678A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121678A JPS58121678A (ja) | 1983-07-20 |
| JPS634953B2 true JPS634953B2 (ja) | 1988-02-01 |
Family
ID=11561468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP358382A Granted JPS58121678A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121678A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0123249B1 (en) * | 1983-04-18 | 1990-08-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a floating gate |
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
-
1982
- 1982-01-12 JP JP358382A patent/JPS58121678A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
| US4203158B1 (ja) * | 1978-02-24 | 1992-09-22 | Intel Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58121678A (ja) | 1983-07-20 |
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