JPS58121678A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPS58121678A JPS58121678A JP358382A JP358382A JPS58121678A JP S58121678 A JPS58121678 A JP S58121678A JP 358382 A JP358382 A JP 358382A JP 358382 A JP358382 A JP 358382A JP S58121678 A JPS58121678 A JP S58121678A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電気的書込みおよび電気的消去が可能な半導
体不揮発性記憶装置（以下「不揮発性メモリ」と呼ぶ）
に関するものである。
体不揮発性記憶装置（以下「不揮発性メモリ」と呼ぶ）
に関するものである。
近年、非常に注目を浴びている、電気的書込みおよび電
気的消去が可能な不揮発性メモリとして、ＩＣＫＰＲＯ
Ｍ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｋｒａｓａｂｌｅ
Ｒｅａｄ Ｏｎｌｙｙｅｍｏｒｙ）がある０ この発明の理解を容易にするために、ＦｉＫＦＲＯＭの
概要を述べる。
気的消去が可能な不揮発性メモリとして、ＩＣＫＰＲＯ
Ｍ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｋｒａｓａｂｌｅ
Ｒｅａｄ Ｏｎｌｙｙｅｍｏｒｙ）がある０ この発明の理解を容易にするために、ＦｉＫＦＲＯＭの
概要を述べる。
通常、酸化シリコン（ｓｉｏ２） 膜に２０〜３０Ｖ程
度の電圧が印加されても極めて微少なリーク電流しか流
れない。しかし、５１ｏ２膜がこのような良好な絶縁特
性を示すのは、５ｉ０２ Ｍのり厚が５００Ａ程度以上
である場合に限られ、この５１ｏ２ ｐの膜厚を例えば
１００〜２００Ａ程度に薄くしてこの８１０２膜に２０
Ｖ程度の電圧を印加すると約１０フルー以上の電界が生
じ、この電界によって電子が負極側から正極側へこの８
１０２膜のエネルギ障壁を飛び越えるのではなくこの日
１０２膜の禁止帯を通り抜けて移動してこの日１０２膜
に電流が流れる。これは、すでに周知であるＦｏｗｌｅ
ｒ−Ｎｏｒ＋１ｈａｉｍ ）ンネル現象（以下「トンネ
ル現象」と呼ぶ）であｐｌこのトンネル現象は、電子が
５ｉ０３膜に生ずる電界の方向に従っていずれの方向に
も移動し得る両方向性である。このトンネル現象をメモ
リトランジスタに利用したものかに１ｎＦＲＯＭである
。
度の電圧が印加されても極めて微少なリーク電流しか流
れない。しかし、５１ｏ２膜がこのような良好な絶縁特
性を示すのは、５ｉ０２ Ｍのり厚が５００Ａ程度以上
である場合に限られ、この５１ｏ２ ｐの膜厚を例えば
１００〜２００Ａ程度に薄くしてこの８１０２膜に２０
Ｖ程度の電圧を印加すると約１０フルー以上の電界が生
じ、この電界によって電子が負極側から正極側へこの８
１０２膜のエネルギ障壁を飛び越えるのではなくこの日
１０２膜の禁止帯を通り抜けて移動してこの日１０２膜
に電流が流れる。これは、すでに周知であるＦｏｗｌｅ
ｒ−Ｎｏｒ＋１ｈａｉｍ ）ンネル現象（以下「トンネ
ル現象」と呼ぶ）であｐｌこのトンネル現象は、電子が
５ｉ０３膜に生ずる電界の方向に従っていずれの方向に
も移動し得る両方向性である。このトンネル現象をメモ
リトランジスタに利用したものかに１ｎＦＲＯＭである
。
以下、電界効果トランジスタ（ＦＩＴ）構造のフローテ
ィングゲート形メモリセルを用いたｎチャネル形ＦｉＥ
ＦＲＯＭを例にと９説明する。 。
ィングゲート形メモリセルを用いたｎチャネル形ＦｉＥ
ＦＲＯＭを例にと９説明する。 。
ＷＪ１図は従来のｎチャネル形Ｅ１１ｉＦＲＯＭのメモ
リセル部を示す側断面図でおる。
リセル部を示す側断面図でおる。
図において、（１）はｐ形シリコン（Ｓｌ）基板、（２
）および（３）はそれぞれｐ形８１基板（１）の一方の
主面部に互いに所定間隔をおいて形成されたｎ形ドレイ
ン不純物拡散Ｎ（以下「ドレイン」と呼ぶ）およびｎ形
ソース不純物拡散ｉｆ（以下「ソース」と呼ぶ） 、ｆ
４１はドレイン（２）、ソース（３）およびＰ形８１基
板（１）の各表面上にわたって形成され九Ｅ１１０２膜
である。（５）は５１０２膜（４）内に、ドレイン（２
）の上方からドレイン（２）およびソース（３）間のｐ
形Ｓ１基板（１）の上方全通ってソース（３）の上方に
達するようＶＣ埋設されたフローティングゲート導電体
層（以下「浮遊ゲート」と呼ぶ） 、＋６１は浮遊ゲー
ト（５）のドレイン（２）側の端部とドレイン（２）と
の間の８１ｏＩ ＩＩ （４１からなりその膜厚會、ト
ンネル現象が生じ得るように、１０〜３００Ａ程度にし
たトンネル５１０２膜である。なお、浮遊ゲート（５）
のドレイン（２）側の端部以外の直下の５１０２膜（４
）の膜厚は、トンネル現象が生じないように、５０ＯＡ
以上になっている。け）は５１０２膜（４）内の浮遊ゲ
ート（６）の上方の部分に、浮遊ゲート（６）との関に
トンネル現象が生じないような距離をおいて埋設された
制御ゲート導電体層（以下「制御ゲート」と呼ぶ）であ
る０ 次に、この従来例の動作について説明する０ここで、浮
遊ゲート（６）に電子を充電することを書込みと言い、
浮遊ゲート（６）から電子を放出することを消去と言う
。
）および（３）はそれぞれｐ形８１基板（１）の一方の
主面部に互いに所定間隔をおいて形成されたｎ形ドレイ
ン不純物拡散Ｎ（以下「ドレイン」と呼ぶ）およびｎ形
ソース不純物拡散ｉｆ（以下「ソース」と呼ぶ） 、ｆ
４１はドレイン（２）、ソース（３）およびＰ形８１基
板（１）の各表面上にわたって形成され九Ｅ１１０２膜
である。（５）は５１０２膜（４）内に、ドレイン（２
）の上方からドレイン（２）およびソース（３）間のｐ
形Ｓ１基板（１）の上方全通ってソース（３）の上方に
達するようＶＣ埋設されたフローティングゲート導電体
層（以下「浮遊ゲート」と呼ぶ） 、＋６１は浮遊ゲー
ト（５）のドレイン（２）側の端部とドレイン（２）と
の間の８１ｏＩ ＩＩ （４１からなりその膜厚會、ト
ンネル現象が生じ得るように、１０〜３００Ａ程度にし
たトンネル５１０２膜である。なお、浮遊ゲート（５）
のドレイン（２）側の端部以外の直下の５１０２膜（４
）の膜厚は、トンネル現象が生じないように、５０ＯＡ
以上になっている。け）は５１０２膜（４）内の浮遊ゲ
ート（６）の上方の部分に、浮遊ゲート（６）との関に
トンネル現象が生じないような距離をおいて埋設された
制御ゲート導電体層（以下「制御ゲート」と呼ぶ）であ
る０ 次に、この従来例の動作について説明する０ここで、浮
遊ゲート（６）に電子を充電することを書込みと言い、
浮遊ゲート（６）から電子を放出することを消去と言う
。
まず、書込みの場合には、ドレイン（２）、ソース（３
）およびｐ形６１基板（１）を接地し、トンネル８１０
２膜（６）にトンネル現象を生じさせるに心安な大きさ
の電界が発生するように、ｐ形Ｂ１基板（１）に対して
正の電圧を制御ゲート（７）に印加すると、電子がｐ形
８１基板＋１１からドレイン（２）を通りトンネル５１
０２膜（６）をト・ンネル現象によって通り抜けて浮遊
ゲート（５）に注入される。この浮遊ゲート（５）への
注入電子によって、浮遊ゲート（６）が充電されて、書
込みが終了する。この浮遊ゲート（ｂ）を充電した電子
は、浮遊ゲート（６）が８１０２１ｉ １４）によって
取り囲まれているので、制御ゲート（７）に印加されて
いる正の電圧を取り除いても、浮遊ゲート（５）に保持
されている。
）およびｐ形６１基板（１）を接地し、トンネル８１０
２膜（６）にトンネル現象を生じさせるに心安な大きさ
の電界が発生するように、ｐ形Ｂ１基板（１）に対して
正の電圧を制御ゲート（７）に印加すると、電子がｐ形
８１基板＋１１からドレイン（２）を通りトンネル５１
０２膜（６）をト・ンネル現象によって通り抜けて浮遊
ゲート（５）に注入される。この浮遊ゲート（５）への
注入電子によって、浮遊ゲート（６）が充電されて、書
込みが終了する。この浮遊ゲート（ｂ）を充電した電子
は、浮遊ゲート（６）が８１０２１ｉ １４）によって
取り囲まれているので、制御ゲート（７）に印加されて
いる正の電圧を取り除いても、浮遊ゲート（５）に保持
されている。
次に、消去の場合には、制御ゲー） ＋７１ 、ソース
（３）およびｐ形８１基板ｆｌ）を接地し、トンネル５
１０２膜（６）にトンネル現象を生じさせるに必要な大
きさの電界が発生するように、ｐ形８１基板（１）に対
して正の電圧をドレイン（２）に印加すると、トンネル
５１０２膜（６）に上記書込みの場合とは逆方向の電界
が生じ、浮遊ゲート（ｂ）に蓄積されている電子か浮遊
ゲート（６）からトンネル５１０２膜（６）をトンネル
現象によって通り抜はドレイン（２）を経てｐ形８１基
板ｆ１）に放出されて、消去が終了する。
（３）およびｐ形８１基板ｆｌ）を接地し、トンネル５
１０２膜（６）にトンネル現象を生じさせるに必要な大
きさの電界が発生するように、ｐ形８１基板（１）に対
して正の電圧をドレイン（２）に印加すると、トンネル
５１０２膜（６）に上記書込みの場合とは逆方向の電界
が生じ、浮遊ゲート（ｂ）に蓄積されている電子か浮遊
ゲート（６）からトンネル５１０２膜（６）をトンネル
現象によって通り抜はドレイン（２）を経てｐ形８１基
板ｆ１）に放出されて、消去が終了する。
更に、読み出しの場合には、浮遊ゲー） ＋ｌｉ１に電
子が蓄積されているかどうかによって制御ゲート（７）
のしきい値電圧が変化するので、このしきい値電圧の変
化に基づくドレイン（２）およびソース（３）間のＯＮ
状態と０ＩＦＦ状態とによって’ｆと０″との論理信号
を得ることができる。
子が蓄積されているかどうかによって制御ゲート（７）
のしきい値電圧が変化するので、このしきい値電圧の変
化に基づくドレイン（２）およびソース（３）間のＯＮ
状態と０ＩＦＦ状態とによって’ｆと０″との論理信号
を得ることができる。
一般に、トンネル現象によってトンネル５１０２膜を通
り抜ける電子の一部がトンネル８１０２膜中のトラップ
に捕獲されてトンネル５１０２膜中に残留し、このトン
ネル５ｉ０２ 膜中の残留電子数は電子のトンネル５１
０２換を通り抜ける回数に比例して増加する。
り抜ける電子の一部がトンネル８１０２膜中のトラップ
に捕獲されてトンネル５１０２膜中に残留し、このトン
ネル５ｉ０２ 膜中の残留電子数は電子のトンネル５１
０２換を通り抜ける回数に比例して増加する。
ところで、この従来例のメモリセルでは、書込み時と消
去時とにおいて同一のトンネル５１ｏ２ Ｍ ｆ＠１１
−１子が通り抜けるので、トンネル５１０２Ｍ １６）
中に残留する電子数の、書込みと消去とを繰返えす書換
え回数に比例して増加する割合が大きい。従って、少な
い書換え回数で、トンネル５ｉｏ２ Ｍ Ｉｓｒ中に１
制御ゲート（７）のしきい値電圧を変化させる程の電子
数が残留して書換えが不可能になるので、メモリセルの
寿命が短いという欠点があった。また、書込み時に電子
の移動する方向と、消去時に電子の移動する方向とが全
く逆方向であるので、電子の移動方向が一方向である場
合に比べて、トンネル５１０２膜（６）の劣化が早く碌
９、メモリセルの信頼性が患いという欠点もあった。
去時とにおいて同一のトンネル５１ｏ２ Ｍ ｆ＠１１
−１子が通り抜けるので、トンネル５１０２Ｍ １６）
中に残留する電子数の、書込みと消去とを繰返えす書換
え回数に比例して増加する割合が大きい。従って、少な
い書換え回数で、トンネル５ｉｏ２ Ｍ Ｉｓｒ中に１
制御ゲート（７）のしきい値電圧を変化させる程の電子
数が残留して書換えが不可能になるので、メモリセルの
寿命が短いという欠点があった。また、書込み時に電子
の移動する方向と、消去時に電子の移動する方向とが全
く逆方向であるので、電子の移動方向が一方向である場
合に比べて、トンネル５１０２膜（６）の劣化が早く碌
９、メモリセルの信頼性が患いという欠点もあった。
コノ発明は、上述の欠点に鑑みてなされたもので、書込
み時と消去時とにそれぞれ別のトンネル絶縁膜をキャリ
アがトンネル現象によって通り抜けるようにすることに
よって、寿命が長くかつ信頼性のよいメモリセルを有す
る不揮発性メモリを提供することを目的とする。
み時と消去時とにそれぞれ別のトンネル絶縁膜をキャリ
アがトンネル現象によって通り抜けるようにすることに
よって、寿命が長くかつ信頼性のよいメモリセルを有す
る不揮発性メモリを提供することを目的とする。
第２図はこの発明の一実施例のｎチャネル形ＥＫＦＲＯ
Ｍのメモリセル部を示す側断面図である。
Ｍのメモリセル部を示す側断面図である。
図において、第１図に示した従来例の符号と同一符号は
同等部分を示し、その説明は省略する。
同等部分を示し、その説明は省略する。
（８）はＥ１１０２ＪｉｔＥｎｌ内の、浮遊ゲート（５
）のソース（２１）側端部の上方の部分に埋設された消
去ゲート導電体層（以下「消去ゲート」と呼ぶ）、（９
）は消去ゲート（８）と浮遊ゲート（５）との間の５１
ｏ２膜（４）からなりその膜厚を、トンネル現象が生じ
得るように、１０〜３００Ａ程度にしたトンネル日１０
２ ％である。以下、トンネル５ｉ０２Ｊ［＋６１およ
びトンネル５１ｏ２ＪＩＨ９１をそれぞれ「ドレイン側
トンネル５ｔｏ２膜（６）」および「消去トンネル５ｉ
ｏ２Ｊ［（９１Ｊと呼ぶことにする。
）のソース（２１）側端部の上方の部分に埋設された消
去ゲート導電体層（以下「消去ゲート」と呼ぶ）、（９
）は消去ゲート（８）と浮遊ゲート（５）との間の５１
ｏ２膜（４）からなりその膜厚を、トンネル現象が生じ
得るように、１０〜３００Ａ程度にしたトンネル日１０
２ ％である。以下、トンネル５ｉ０２Ｊ［＋６１およ
びトンネル５１ｏ２ＪＩＨ９１をそれぞれ「ドレイン側
トンネル５ｔｏ２膜（６）」および「消去トンネル５ｉ
ｏ２Ｊ［（９１Ｊと呼ぶことにする。
なお、消去ゲート（８）と制御ゲート（１）との間の５
１０２膜（４）の膜厚は、トンネル現象が生じないよう
に、５００Ａ以上になっている。
１０２膜（４）の膜厚は、トンネル現象が生じないよう
に、５００Ａ以上になっている。
次に、この実施例の動作について説明する。
まず、書込みの場合には、ドレイン（２１，ソース（３
）およびｐ形８１基板ｔｌｌ ’ｌｒ接地し、ドレイン
側トンネル５１０２ｍ＋８）にトンネル現象を生じさせ
るに必要な大きさの電界が発生するように、ｐ形６１基
板ｆ１＋に対して正の電圧を制御ゲート（７）に印加す
ると、電子がｐ形６１基板１１１からドレイン（りを通
りドレイン側トンネル８１０２膜＋６１？）ンネル現象
によって通り抜は浮遊ゲート（５）に注入される。
）およびｐ形８１基板ｔｌｌ ’ｌｒ接地し、ドレイン
側トンネル５１０２ｍ＋８）にトンネル現象を生じさせ
るに必要な大きさの電界が発生するように、ｐ形６１基
板ｆ１＋に対して正の電圧を制御ゲート（７）に印加す
ると、電子がｐ形６１基板１１１からドレイン（りを通
りドレイン側トンネル８１０２膜＋６１？）ンネル現象
によって通り抜は浮遊ゲート（５）に注入される。
この浮遊ゲート（６）への注入電子によって、浮遊ゲー
ト（５）が充電されて、書込みが終了する。
ト（５）が充電されて、書込みが終了する。
次に、消去の場合には、ｐ形８１基板（１）、ドレイン
（２）、ソース（３）および制御ゲート（７）を接地し
、消去トンネル５１０２膜（９）にトンネル現象を生じ
させるに必要な大きさの電界が発生するように、ｐ形８
１基板＋１１に対して正の電圧を消去ゲート（８）に印
加すると、浮遊ゲート（ｓ）に蓄積されている電子が浮
遊ゲート（５）から消去トンネル５１０２膜（９）をト
ンネル現象によって通り抜は消去ゲート（８）に放出さ
れて、消去が終了する。
（２）、ソース（３）および制御ゲート（７）を接地し
、消去トンネル５１０２膜（９）にトンネル現象を生じ
させるに必要な大きさの電界が発生するように、ｐ形８
１基板＋１１に対して正の電圧を消去ゲート（８）に印
加すると、浮遊ゲート（ｓ）に蓄積されている電子が浮
遊ゲート（５）から消去トンネル５１０２膜（９）をト
ンネル現象によって通り抜は消去ゲート（８）に放出さ
れて、消去が終了する。
更に、読み出しの場合には、制御ゲート（７）もしくは
消去ゲート（８）、または両ゲート（７）および（８）
に所要の低電圧を印加して、浮遊ゲート（６）の電子の
蓄積の有無に基づくドレイン（２）およびソース（３）
間のＯＮ状態とＯＦＦ状態とによってパユ″とＯｖとの
論理信号を得ることができる。
消去ゲート（８）、または両ゲート（７）および（８）
に所要の低電圧を印加して、浮遊ゲート（６）の電子の
蓄積の有無に基づくドレイン（２）およびソース（３）
間のＯＮ状態とＯＦＦ状態とによってパユ″とＯｖとの
論理信号を得ることができる。
この実施例のメモリセルでは、書込み時と消去時とにそ
れぞれドレイン側トンネル５１０２膜（６）と消去トン
ネル５１０２膜（９）とを電子がトンネル現象によって
通り抜けるようにしたので、ドレイン側トンネル５１ｏ
２膜（６）および消去トンネル５ｔｏｚ膜（９）中にそ
れぞれ残留する電子数の、書換え回数に比例して増加す
る割合が、第１図に示した従来例のメモリセルの場合に
おける残留電子数の増加割合に比べて・ｂになるので、
書換え不能になるまでの書換え可能回数が、上記従来例
のメモリセルの場合における書換え可能回数の２倍にな
り、メモリセルの寿命を長くすることかで睡る。また、
トンネル現象による両トンネル５ｔｏ２膜（６）および
（９）中の電子の移動方向が一方向となり、上記従来例
のメモリセルの場合における両方向であるのに比べて、
両トンネル５１０２膜（６）および（９）の劣化を抑制
することができるので、メモリセルの信頼性をよくする
ことができる。
れぞれドレイン側トンネル５１０２膜（６）と消去トン
ネル５１０２膜（９）とを電子がトンネル現象によって
通り抜けるようにしたので、ドレイン側トンネル５１ｏ
２膜（６）および消去トンネル５ｔｏｚ膜（９）中にそ
れぞれ残留する電子数の、書換え回数に比例して増加す
る割合が、第１図に示した従来例のメモリセルの場合に
おける残留電子数の増加割合に比べて・ｂになるので、
書換え不能になるまでの書換え可能回数が、上記従来例
のメモリセルの場合における書換え可能回数の２倍にな
り、メモリセルの寿命を長くすることかで睡る。また、
トンネル現象による両トンネル５ｔｏ２膜（６）および
（９）中の電子の移動方向が一方向となり、上記従来例
のメモリセルの場合における両方向であるのに比べて、
両トンネル５１０２膜（６）および（９）の劣化を抑制
することができるので、メモリセルの信頼性をよくする
ことができる。
この実施例のメモリセルでは、消去トンネル５１０２膜
（９）が浮遊ゲート（６）のソース（３）側の端部上に
のみ形成されるように、消去ゲート（８）を設けたが、
第３図にこの発明の他の実施例のメモリセル部の側断面
図を示すように、消去トンネル５１０２膜（９）が浮遊
ゲート（ｂ）のソース（３）＠の端部上と端面上とにわ
たって形成されるように、消去ゲー） （８） ’に設
けてもよく、また、第４図にこの発明の別の他の実施例
のメモリセル部の側断面図を示すように１消去トンネル
５ｉ０２膜（９）が浮遊ゲート（６）のソース（３）側
の端面上にのみ形成されるように、消去ゲート（８）を
設けてもよい。
（９）が浮遊ゲート（６）のソース（３）側の端部上に
のみ形成されるように、消去ゲート（８）を設けたが、
第３図にこの発明の他の実施例のメモリセル部の側断面
図を示すように、消去トンネル５１０２膜（９）が浮遊
ゲート（ｂ）のソース（３）＠の端部上と端面上とにわ
たって形成されるように、消去ゲー） （８） ’に設
けてもよく、また、第４図にこの発明の別の他の実施例
のメモリセル部の側断面図を示すように１消去トンネル
５ｉ０２膜（９）が浮遊ゲート（６）のソース（３）側
の端面上にのみ形成されるように、消去ゲート（８）を
設けてもよい。
この実施例のメモリセルでは、書込み時にはドレイン（
２）からの浮遊ゲート（ｂ）への電子のトンネル注入に
よって行い、消去時には浮遊ゲート（６）からの消去ゲ
ート（８）への電子のトンネル放出によって行ったが、
これとは逆に、消去ゲート（８）側から書込みを行い、
ドレイン（２）側から消去を行うようにしてもよい。
２）からの浮遊ゲート（ｂ）への電子のトンネル注入に
よって行い、消去時には浮遊ゲート（６）からの消去ゲ
ート（８）への電子のトンネル放出によって行ったが、
これとは逆に、消去ゲート（８）側から書込みを行い、
ドレイン（２）側から消去を行うようにしてもよい。
なお、これまで、ｎチャネル形［ＦＲＯＭのメそリセル
を例にとり述べたが、この発明はこれに限らず、ｐチャ
ネル形！１ｉＫＦＲＯＭのメモリセルにも適用すること
ができる。
を例にとり述べたが、この発明はこれに限らず、ｐチャ
ネル形！１ｉＫＦＲＯＭのメモリセルにも適用すること
ができる。
以上、説明したように、この発明の半導体不揮発性記憶
装置では、ドレイン不純物拡散層の上方からソース不純
物拡散層の上方に達する部分に７０−ティングゲートを
構成する第１の導電体層を埋設しこの第１の導電体層の
上方の部分に制御ゲートを構成する第２の導電体層を埋
設した絶縁膜内の、上記第１の導電体層の上記ソース不
純物拡散層側の端部近傍の部分に第３の導電体層を埋設
し、上記ドレイン不純物拡散層と上記第１の導電体層の
上記ドレイン不純物拡散層側端部との間および上記第３
の導電体層と上記第１の導電体層の上記ソース不純物層
側端部との間の上記絶縁膜をそれぞれ第１および第２の
トンネル絶縁膜にして、これらの第１および第２のトン
ネル絶縁膜を書込み時と消去時とに交互に使用するよう
にしたので、上記第１および第２のトンネル絶縁膜中に
それぞれ残留するキャリア数の、書換え回数に比例して
増加する割合が、従来例の場合における残留キャリア数
の増加割合に比べて、Ｖ２になるから、書換え可能回数
が、従来例のそれに比べて、２倍になり、メモリセルの
寿命を長くすることができる。
装置では、ドレイン不純物拡散層の上方からソース不純
物拡散層の上方に達する部分に７０−ティングゲートを
構成する第１の導電体層を埋設しこの第１の導電体層の
上方の部分に制御ゲートを構成する第２の導電体層を埋
設した絶縁膜内の、上記第１の導電体層の上記ソース不
純物拡散層側の端部近傍の部分に第３の導電体層を埋設
し、上記ドレイン不純物拡散層と上記第１の導電体層の
上記ドレイン不純物拡散層側端部との間および上記第３
の導電体層と上記第１の導電体層の上記ソース不純物層
側端部との間の上記絶縁膜をそれぞれ第１および第２の
トンネル絶縁膜にして、これらの第１および第２のトン
ネル絶縁膜を書込み時と消去時とに交互に使用するよう
にしたので、上記第１および第２のトンネル絶縁膜中に
それぞれ残留するキャリア数の、書換え回数に比例して
増加する割合が、従来例の場合における残留キャリア数
の増加割合に比べて、Ｖ２になるから、書換え可能回数
が、従来例のそれに比べて、２倍になり、メモリセルの
寿命を長くすることができる。
また、トンネル現象による上記第１および第２のトンネ
ル絶縁膜中のキャリアの移動方向が一方向になるので、
従来例の場合における両方向性でおるのに比べて、上記
第１および第２のトンネル絶縁膜の劣化を抑制すること
が可能となり、メモリセルの信頼性をよくすることがで
きる。
ル絶縁膜中のキャリアの移動方向が一方向になるので、
従来例の場合における両方向性でおるのに比べて、上記
第１および第２のトンネル絶縁膜の劣化を抑制すること
が可能となり、メモリセルの信頼性をよくすることがで
きる。
第１図は従来のｎチャネル形Ｆ！ｌＰＲＯＭのメモリセ
ル部を示す側断面図、第２図はこの発明の一実施例のｎ
チャネル形ＥＥｉＦＲＯＭのメモリセル部を示す側断面
図、第３図はこの発明の他の実施例のｎチャネル形Ｆｉ
ＫＦＲＯＭのメモリセル部を示す側断面図、第４図はこ
の発明の別の他の実施例のｎチャネル形ＫＫＦＲＯＭの
メモリセル部を示す側断面図である。 図において、［１１はｐ形Ｓ１基板（ｊＲｌ、伝導形の
半導体基板） 、＋２１はｎ形ドレイン不純物拡散層（
第２伝導形のドレイン不純物拡散層） 、［８）はｎ形
ソース不純物拡散層（ｊｌＩ２伝導形のソース不純物拡
散層） 、＋４１は５１０２膜（絶縁膜） 、ｆｉｔは
７０−ティングゲート導電体層（第１の導電体１１１）
、＋６１はトンネル８１０２膜（第１のトンネル絶縁
膜） 、Ｉｔ）は制御ゲート導電体層（第２の導電体層
）、ｉｓ）は消去ゲート導電体層（第３の導電体層）、
（９）はトンネル５１０２膜（第２のトンネル絶縁膜）
である。 なお、図中同一符号はそれぞれ同一もしくは相轟部分を
示す０ 代理人 葛 野 信 −（ほか−名）第１図 第２図 第３図 第４図
ル部を示す側断面図、第２図はこの発明の一実施例のｎ
チャネル形ＥＥｉＦＲＯＭのメモリセル部を示す側断面
図、第３図はこの発明の他の実施例のｎチャネル形Ｆｉ
ＫＦＲＯＭのメモリセル部を示す側断面図、第４図はこ
の発明の別の他の実施例のｎチャネル形ＫＫＦＲＯＭの
メモリセル部を示す側断面図である。 図において、［１１はｐ形Ｓ１基板（ｊＲｌ、伝導形の
半導体基板） 、＋２１はｎ形ドレイン不純物拡散層（
第２伝導形のドレイン不純物拡散層） 、［８）はｎ形
ソース不純物拡散層（ｊｌＩ２伝導形のソース不純物拡
散層） 、＋４１は５１０２膜（絶縁膜） 、ｆｉｔは
７０−ティングゲート導電体層（第１の導電体１１１）
、＋６１はトンネル８１０２膜（第１のトンネル絶縁
膜） 、Ｉｔ）は制御ゲート導電体層（第２の導電体層
）、ｉｓ）は消去ゲート導電体層（第３の導電体層）、
（９）はトンネル５１０２膜（第２のトンネル絶縁膜）
である。 なお、図中同一符号はそれぞれ同一もしくは相轟部分を
示す０ 代理人 葛 野 信 −（ほか−名）第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 （１） 第１伝導形の半導体基板と、この半導体基板
の主面部に互いに所定間隔をおいて形成された第２伝導
形のドレイン不純物拡散層および第２伝導形のソース不
純物拡散層と、上記半導体基板、上記ドレイン不純物拡
散層および上記ソース不純物拡散層の各表面上にわたっ
て形成された絶縁膜と、この絶縁膜内に上記ドレイン不
純物拡散層の上方から上記ドレイン不純物拡散層および
上記ソース不純物拡散層間の上記半導体基板の上方を通
って上記ソース不純物拡散層の上方に達するように埋設
されフローティングゲートを構成する第１の導電体層と
、上記絶縁膜内の上記第１の導電体層の上方の部分に上
記第１の導電体層との間に所定距離をおいて埋設され制
御ゲートを構成する第２の導電体層とを備え、上記ドレ
イン不純物拡散１−と上記第１の導電体層の上記ドレイ
ン不純物拡散層側の端部との間の上記絶縁膜をキャリア
がトンネル現象によって通り抜は得る厚さの第１のトン
ネル絶縁膜にしたメモリセルを用いたものにおいて、上
記絶縁膜内の上記第１の導電体層の上記ソース不純物拡
散層側の端部近傍の部分に第３の導電体層を埋設し、か
つこの第３の導電体層と上記第１の導電体層の上記ソー
ス不純物拡散層側の端部との間の上記絶縁膜をキャリア
がトンネル現象によって通り抜は得る厚さの第２のトン
ネル絶縁膜にして、書込み時にはキャリアが上記ドレイ
ン不純物拡散層（または上記第３の導電体層）から上記
第１のトンネル絶縁膜（または上記第２のトンネル絶縁
膜）を通り抜けて上記第１の導電体層へトンネル注入さ
れるようにし、消去時にはキャリアが上記第１の導電体
層から上記第２のトンネル絶縁膜（または上記第１のト
ンネル絶縁膜）を通り抜けて上記第３の導電体層（また
は上記ドレイン不純物拡散層）へトンネル放出されるよ
うにし、読み出し時には上記第２の導電体層もしくは上
記第３の導電体層またはこれらの第２および第３の導電
体層に所要の電圧を印加して上記第１の導電体のキャリ
アの蓄積の有無に基づく上記ドレイン不純物拡散層と上
記ソース不純物拡散層との間の導通の有無によって論理
信号が得られるようにしたことを特徴とする半導体不揮
発性記憶装置０ （２１＄３の導電体層が絶縁膜内の第１の導電体層のソ
ース不純物拡散層側の端部上方近傍の部分に埋設された
ことを特徴とする特許請求の範囲第１項記載の半導体不
揮発性記憶装置。 （３）第３の導電体層が絶縁膜内の第１の導電体層のソ
ース不純物拡散層側の端部上方近傍の部分と端面近傍の
部分とＫわたって埋設されたことを特徴とする特許請求
の範囲第１項記載の半導体不揮発性記憶装置。 （４）第３の導電体層が絶縁膜内の第１の導電体層のソ
ース不純物拡散層側の端面近傍の部分に埋設されたこと
を特徴とする特許請求の範囲第１項記載の半導体不揮発
性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP358382A JPS58121678A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP358382A JPS58121678A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121678A true JPS58121678A (ja) | 1983-07-20 |
| JPS634953B2 JPS634953B2 (ja) | 1988-02-01 |
Family
ID=11561468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP358382A Granted JPS58121678A (ja) | 1982-01-12 | 1982-01-12 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121678A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084745A (en) * | 1983-04-18 | 1992-01-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a floating gate |
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5554553A (en) * | 1988-06-08 | 1996-09-10 | Harari; Eliyahou | Highly compact EPROM and flash EEPROM devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
-
1982
- 1982-01-12 JP JP358382A patent/JPS58121678A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
| US4203158B1 (ja) * | 1978-02-24 | 1992-09-22 | Intel Corp |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084745A (en) * | 1983-04-18 | 1992-01-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a floating gate |
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5554553A (en) * | 1988-06-08 | 1996-09-10 | Harari; Eliyahou | Highly compact EPROM and flash EEPROM devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS634953B2 (ja) | 1988-02-01 |
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