JPS6322398B2 - - Google Patents
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- JPS6322398B2 JPS6322398B2 JP58096141A JP9614183A JPS6322398B2 JP S6322398 B2 JPS6322398 B2 JP S6322398B2 JP 58096141 A JP58096141 A JP 58096141A JP 9614183 A JP9614183 A JP 9614183A JP S6322398 B2 JPS6322398 B2 JP S6322398B2
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- Japan
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- electrode layer
- semiconductor substrate
- gate electrode
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- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
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- 230000010354 integration Effects 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
- G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
〔発明の技術分野〕
この発明は、電気的書き換え可能な不揮発性メ
モリ（E2PROM）に関するもので、特にそのセ
ル構造に係る。 〔発明の技術的背景〕 従来、E2PROMのセルとしては、モトローラ
社より発表された“FET MOS Cell”（IEEE、
J.Solid−State Circuits、Vol.SC―17、P.821、
1982）が良く知られている。第１図ａ〜ｃはその
セル構造を示すもので、ａ図は等価回路図、ｂ図
はパターン平面図、ｃ図は断面構成図である。図
において、Q1はフローテイングゲート構造の記
憶用MOSトランジスタ、Q2は選択用MOSトラン
ジスタ、１１はＰ型の半導体基板、１２1，１２2
および１２3はN+型の不純物領域、１３は薄い酸
化膜、FGはフローテイングゲート（第１ポリシ
リコン層）、CGはコントロールゲート（第２ポリ
シリコン層）、SGはセレクトゲート（第１ポリシ
リコン層）である。なお、選択用トランジスタ
Q2の一端は、ビツト線BLに接続され、記憶用
MOSトランジスタQ1のソースＳは例えばデコー
ダに接続されている。 上記のような構成において、各動作モードにお
ける各点の電位関係を下表―１に示す。
モリ（E2PROM）に関するもので、特にそのセ
ル構造に係る。 〔発明の技術的背景〕 従来、E2PROMのセルとしては、モトローラ
社より発表された“FET MOS Cell”（IEEE、
J.Solid−State Circuits、Vol.SC―17、P.821、
1982）が良く知られている。第１図ａ〜ｃはその
セル構造を示すもので、ａ図は等価回路図、ｂ図
はパターン平面図、ｃ図は断面構成図である。図
において、Q1はフローテイングゲート構造の記
憶用MOSトランジスタ、Q2は選択用MOSトラン
ジスタ、１１はＰ型の半導体基板、１２1，１２2
および１２3はN+型の不純物領域、１３は薄い酸
化膜、FGはフローテイングゲート（第１ポリシ
リコン層）、CGはコントロールゲート（第２ポリ
シリコン層）、SGはセレクトゲート（第１ポリシ
リコン層）である。なお、選択用トランジスタ
Q2の一端は、ビツト線BLに接続され、記憶用
MOSトランジスタQ1のソースＳは例えばデコー
ダに接続されている。 上記のような構成において、各動作モードにお
ける各点の電位関係を下表―１に示す。
しかし、上記のような構成では、書き込み時に
ビツト線BLの電位を20Vの高電位に設定するた
め、ドライブ能力の大きなデコーダが必要であ
る。また、この書き込み時、記憶用トランジスタ
Q1のドレイン・ソース間に電流が流れてドレイ
ン電位が低下するのを防止する目的で、ソースＳ
を5Vに設定するため、記憶用トランジスタQ1の
ソース側にもデコーダが必要であり、高集積化の
阻げとなつている。従つて、このようなスタテイ
ツク読み出し方式の不揮発性半導体メモリは高集
積化が困難であり、小型で大容量のものが得られ
なかつた。 〔発明の目的〕 この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高密度、低消
費電力で高性能な不揮発性半導体メモリを提供す
ることである。 〔発明の概要〕 すなわち、この発明においては、第１導電型の
半導体基板中に第２導電型の第１不純物領域およ
びこの第１不純物領域と所定間隔離間してビツト
線として用いられる第２導電型の第２不純物領域
を形成し、これら第１、第２不純物領域間の半導
体基板上にゲート絶縁膜を介してワード線として
用いられるセレクトゲート電極層を形成する。さ
らに、上記第１不純物領域に隣接した上記半導体
基板上に絶縁層を介してフローテイング電極層、
このフローテイング電極層上に絶縁層を介してコ
ントロール電極層を順次形成する。そして、上記
フローテイングゲートと半導体基板とでセル容量
を形成するメモリセルを構成し、情報書き込み時
は前記第１不純物領域とフローテイングゲート電
極層との間にフアウラーノルトハイムトンネル電
流を流して上記セル容量を記憶情報に応じて変化
し、情報読み出し時には前記変化したセル容量に
対応して生ずる第１不純物領域の電位変化を第
１、第２不純物領域間のチヤネル領域および第２
不純物領域を介して読み出すように構成したもの
である。 このような構成にすることにより、フローテイ
ングゲートの電荷の有無を、絶縁層（ゲート酸化
膜）を介在したフローテイングゲートと半導体基
板とによつて構成される容量に蓄積される基板側
の電荷量、あるいはポテンシヤルをダイナミツク
に検知して読み出しを行なえる。従つて、記憶用
トランジスタのソース領域およびその配線、デコ
ーダを不要にでき、高集積化および書き込み時の
過大電流の防止が図れる。 〔発明の実施例〕 以下、この発明の一実施例について図面を参照
して説明する。第２図はそのメモリセル構造を示
すもので、ｐ型（第１導電型）のシリコン基板
（半導体基板）１１の一表面領域内に、ｎ型（第
２導電型）の第１不純物領域１２1、およびこの
第１不純物領域１２1と所定間隔離間して、ビツ
ト線として用いられるｎ型の第２不純物領域１２
２が形成される。上記第１、第２不純物領域１２
１，１２2間のシリコン基板１１上には、ゲート酸
化膜１３を介してワード線として用いられるセレ
クトゲート電極層１４が形成される。上記第１不
純物領域１２1に隣接したｐ型シリコン基板１１
の一表面上には、ゲート酸化膜（絶縁層）１５お
よびこのゲート酸化膜１５に連続して一体のフイ
ールド酸化膜１６が形成される。上記ゲート酸化
膜１５上には電気的に絶縁された例えばポリシリ
コンのフローテイングゲート電極層１７が形成さ
れ、このフローテイングゲート１７上にはポリシ
リコン酸化膜（絶縁層）１８を介してポリシリコ
ンのコントロールゲート電極層１９が形成され
る。なお、第１不純物領域１２1は記憶用トラン
ジスタのドレインとして働く。 次に、上記のような構成において、消去、書き
込み、および読み出し動作について説明する。ま
ず、消去時には、記憶用トランジスタのドレイン
１２1からフローテイングゲート１７にフアウラ
ーノルトハイムトンネル電流によつて電子を注入
するために、コントロールゲート１９に高電圧
（20V）を印加するとともに、セレクトゲート
（ワード線）１４に正の電圧を印加して選択用ト
ランジスタをオン状態にし、第２不純物領域（ビ
ツト線）１２2を接地して記憶用トランジスタの
ドレイン１２1とビツト線１２2とを同電位に固定
する。この結果、フローテイングゲート１７に電
子が注入されて消去が行なわれ、記憶状態は
“１”になる。 一方、消去状態にあるメモリセルに“０”を書
き込むには、フローテイングゲート１７に注入さ
れた電子を引き出せば良い。従つて、コントロー
ルゲート１９を接地するとともに、選択された記
憶用トランジスタのドレイン１２1に所定の高電
圧が印加されるように選択されたビツト線１２2
および選択されたワード線１４に所定の高電圧
（例えば20V）を印加する。これによつて、フロ
ーテイングゲート１７に蓄積された電子は、フア
ウラーノルトハイムトンネル電流として記憶用ト
ランジスタのドレイン１２1に引き抜かれ、メモ
リセルは記憶状態“０”となつて書き込み動作が
終了する。上述した動作を下表―２に一括して示
す。
ビツト線BLの電位を20Vの高電位に設定するた
め、ドライブ能力の大きなデコーダが必要であ
る。また、この書き込み時、記憶用トランジスタ
Q1のドレイン・ソース間に電流が流れてドレイ
ン電位が低下するのを防止する目的で、ソースＳ
を5Vに設定するため、記憶用トランジスタQ1の
ソース側にもデコーダが必要であり、高集積化の
阻げとなつている。従つて、このようなスタテイ
ツク読み出し方式の不揮発性半導体メモリは高集
積化が困難であり、小型で大容量のものが得られ
なかつた。 〔発明の目的〕 この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高密度、低消
費電力で高性能な不揮発性半導体メモリを提供す
ることである。 〔発明の概要〕 すなわち、この発明においては、第１導電型の
半導体基板中に第２導電型の第１不純物領域およ
びこの第１不純物領域と所定間隔離間してビツト
線として用いられる第２導電型の第２不純物領域
を形成し、これら第１、第２不純物領域間の半導
体基板上にゲート絶縁膜を介してワード線として
用いられるセレクトゲート電極層を形成する。さ
らに、上記第１不純物領域に隣接した上記半導体
基板上に絶縁層を介してフローテイング電極層、
このフローテイング電極層上に絶縁層を介してコ
ントロール電極層を順次形成する。そして、上記
フローテイングゲートと半導体基板とでセル容量
を形成するメモリセルを構成し、情報書き込み時
は前記第１不純物領域とフローテイングゲート電
極層との間にフアウラーノルトハイムトンネル電
流を流して上記セル容量を記憶情報に応じて変化
し、情報読み出し時には前記変化したセル容量に
対応して生ずる第１不純物領域の電位変化を第
１、第２不純物領域間のチヤネル領域および第２
不純物領域を介して読み出すように構成したもの
である。 このような構成にすることにより、フローテイ
ングゲートの電荷の有無を、絶縁層（ゲート酸化
膜）を介在したフローテイングゲートと半導体基
板とによつて構成される容量に蓄積される基板側
の電荷量、あるいはポテンシヤルをダイナミツク
に検知して読み出しを行なえる。従つて、記憶用
トランジスタのソース領域およびその配線、デコ
ーダを不要にでき、高集積化および書き込み時の
過大電流の防止が図れる。 〔発明の実施例〕 以下、この発明の一実施例について図面を参照
して説明する。第２図はそのメモリセル構造を示
すもので、ｐ型（第１導電型）のシリコン基板
（半導体基板）１１の一表面領域内に、ｎ型（第
２導電型）の第１不純物領域１２1、およびこの
第１不純物領域１２1と所定間隔離間して、ビツ
ト線として用いられるｎ型の第２不純物領域１２
２が形成される。上記第１、第２不純物領域１２
１，１２2間のシリコン基板１１上には、ゲート酸
化膜１３を介してワード線として用いられるセレ
クトゲート電極層１４が形成される。上記第１不
純物領域１２1に隣接したｐ型シリコン基板１１
の一表面上には、ゲート酸化膜（絶縁層）１５お
よびこのゲート酸化膜１５に連続して一体のフイ
ールド酸化膜１６が形成される。上記ゲート酸化
膜１５上には電気的に絶縁された例えばポリシリ
コンのフローテイングゲート電極層１７が形成さ
れ、このフローテイングゲート１７上にはポリシ
リコン酸化膜（絶縁層）１８を介してポリシリコ
ンのコントロールゲート電極層１９が形成され
る。なお、第１不純物領域１２1は記憶用トラン
ジスタのドレインとして働く。 次に、上記のような構成において、消去、書き
込み、および読み出し動作について説明する。ま
ず、消去時には、記憶用トランジスタのドレイン
１２1からフローテイングゲート１７にフアウラ
ーノルトハイムトンネル電流によつて電子を注入
するために、コントロールゲート１９に高電圧
（20V）を印加するとともに、セレクトゲート
（ワード線）１４に正の電圧を印加して選択用ト
ランジスタをオン状態にし、第２不純物領域（ビ
ツト線）１２2を接地して記憶用トランジスタの
ドレイン１２1とビツト線１２2とを同電位に固定
する。この結果、フローテイングゲート１７に電
子が注入されて消去が行なわれ、記憶状態は
“１”になる。 一方、消去状態にあるメモリセルに“０”を書
き込むには、フローテイングゲート１７に注入さ
れた電子を引き出せば良い。従つて、コントロー
ルゲート１９を接地するとともに、選択された記
憶用トランジスタのドレイン１２1に所定の高電
圧が印加されるように選択されたビツト線１２2
および選択されたワード線１４に所定の高電圧
（例えば20V）を印加する。これによつて、フロ
ーテイングゲート１７に蓄積された電子は、フア
ウラーノルトハイムトンネル電流として記憶用ト
ランジスタのドレイン１２1に引き抜かれ、メモ
リセルは記憶状態“０”となつて書き込み動作が
終了する。上述した動作を下表―２に一括して示
す。
以上説明したようにこの発明によれば、高密
度、低消費電力で高性能な不揮発性メモリが得ら
れる。
度、低消費電力で高性能な不揮発性メモリが得ら
れる。
第１図は従来の不揮発性半導体メモリを説明す
るための図、第２図はこの発明の一実施例に係る
不揮発性半導体メモリのメモリセル構造を示す断
面構成図、第３図および第４図はそれぞれ上記第
２図のメモリセルにおけるデータの読み出しを説
明するための回路図およびタイミングチヤート、
第５図はこの発明と従来の夫々のメモリセルの寸
法を示したパターン平面図、第６図はこの発明の
他の実施例を説明するための断面構成図である。 １１……半導体基板、１２1……第１不純物領
域、１２2……第２不純物領域、１３……ゲート
酸化膜、１４……セレクトゲート電極層、１５…
…ゲート酸化膜（絶縁層）、１７……フローテイ
ングゲート電極層、１８……ポリシリコン酸化膜
（絶縁層）、１９……コントロールゲート電極層、
１５ａ……窓、２４……第３不純物領域。
るための図、第２図はこの発明の一実施例に係る
不揮発性半導体メモリのメモリセル構造を示す断
面構成図、第３図および第４図はそれぞれ上記第
２図のメモリセルにおけるデータの読み出しを説
明するための回路図およびタイミングチヤート、
第５図はこの発明と従来の夫々のメモリセルの寸
法を示したパターン平面図、第６図はこの発明の
他の実施例を説明するための断面構成図である。 １１……半導体基板、１２1……第１不純物領
域、１２2……第２不純物領域、１３……ゲート
酸化膜、１４……セレクトゲート電極層、１５…
…ゲート酸化膜（絶縁層）、１７……フローテイ
ングゲート電極層、１８……ポリシリコン酸化膜
（絶縁層）、１９……コントロールゲート電極層、
１５ａ……窓、２４……第３不純物領域。
Claims (1)
- １ 第１導電型の半導体基板と、この半導体基板
中に形成される第２導電型の第１不純物領域と、
上記第１不純物領域と所定間隔離間して形成され
ビツト線として用いられる第２導電型の第２不純
物領域と、これら第１、第２不純物領域間の半導
体基板上にゲート絶縁膜を介して形成されワード
線として用いられるセレクトゲート電極層と、上
記第１不純物領域に隣接した上記半導体基板上に
形成され薄い絶縁膜から成る書き込みおよび消去
用の窓を有する第１の絶縁層と、この第１絶縁層
における窓の下の半導体基板中に上記第１不純物
領域と接して形成され第２導電型で上記第１不純
物領域よりも接合の浅い第３不純物領域と、上記
第１絶縁層上に形成されるフローテイングゲート
電極層と、このフローテイングゲート電極層上に
形成される第２の絶縁層と、この第２絶縁層上に
形成されるコントロールゲート電極層とを有し、
上記フローテイングゲート電極層と半導体基板と
でセル容量を形成するメモリセルと、情報の書き
込み時に上記第１不純物領域から上記第３不純物
領域および上記第１絶縁層の窓を介してフアウラ
ーノルトハイムトンネル電流を流して上記フロー
テイングゲート電極層に電子を導入することによ
り上記メモリセルのセル容量を記憶情報に応じて
変化する手段と、情報読み出し時に上記変化した
セル容量に対応して生ずる第１不純物領域の電位
変化を第１、第２不純物領域間のチヤネル領域お
よび第２不純物領域を介して読み出す手段とを具
備することを特徴とする不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096141A JPS59221893A (ja) | 1983-05-31 | 1983-05-31 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096141A JPS59221893A (ja) | 1983-05-31 | 1983-05-31 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221893A JPS59221893A (ja) | 1984-12-13 |
| JPS6322398B2 true JPS6322398B2 (ja) | 1988-05-11 |
Family
ID=14157106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096141A Granted JPS59221893A (ja) | 1983-05-31 | 1983-05-31 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221893A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829166B2 (en) | 2002-09-13 | 2004-12-07 | Ememory Technology Inc. | Method for controlling a non-volatile dynamic random access memory |
| EP1437742A1 (en) * | 2003-01-09 | 2004-07-14 | eMemory Technology Inc. | Method for controlling a non-volatile dynamic random access memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5165532A (ja) * | 1974-10-22 | 1976-06-07 | Siemens Ag | |
| JPS5416986A (en) * | 1977-07-08 | 1979-02-07 | Hitachi Ltd | Semiconductor non-volatile memory device |
-
1983
- 1983-05-31 JP JP58096141A patent/JPS59221893A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5165532A (ja) * | 1974-10-22 | 1976-06-07 | Siemens Ag | |
| JPS5416986A (en) * | 1977-07-08 | 1979-02-07 | Hitachi Ltd | Semiconductor non-volatile memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59221893A (ja) | 1984-12-13 |
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