KR0167874B1 - 반도체 기억장치 - Google Patents

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데츠오 엔도
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사토 후미오
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Abstract

본 발명의 반도체 기억장치는, 반도체기판(10)과, 이 반도체기판상에 형성된 제 1절연막(14), 상기 반도체기판상에 이 제1절연막을 매개로 형성된 제어게이트(17)를 각각 갖춘 복수의 셀 트랜지스터, 상기 제어게이트의 상부 및 측면에 형성된 제2절연막(19) 및 상기 제어 게이트의 적어도 측면에 상기 제2절연막을 매개로 형성된 도전막(20)을 구비한다.

Description

반도체 기억장치
제1도는 본 발명의 제1실시예에 따른 NAND셀형 EEPROM의 2개의 NAND셀 부분을 나타낸 평면도,
제2도(A) 및 제2도(B)는 각각 제1도의 2A-2A선 및 2B-2B선 단면도,
제3도는 제1도의 소자구조의 등가회로도,
제4도는 제1도의 2A-2A선 단면에 상당하는 변형예를 나타낸 도면,
제5도는 본 발명에서의 커플링비의 증대효과를 설명하기 위한 모식도,
제6도는 본 발명의 제1실시예에 따른 메로리셀의 커플링비의 향상에 관해 설명하기 위한 도면,
제7도(A) 및 제7도(B)는 각각 제6도의 7A-7A 및 7B-7B선 단면도,
제8도는 제7도(B)의 변형예를 나타낸 도면,
제9도(A)는 본 발명의 제2실시예에 따른 AND형 메모리셀의 평면도,
제9도(B)는 제9도(A)의 9B-9B선 단면도,
제9도(C)는 제9도(A)의 등가회로도,
제10도(A)는 본 발명의 제3실시예에 따른 MOS트랜지스터의 평면도,
제10도(B)는 제10도(A)의 10B-10B선 단면도,
제11도(A)는 본 발명의 제 3 실시예의 제 1 변형예에 따른 MOS트랜지스터의 평면도,
제11도(B)는 제11도(A)의 11B-11B선 단면도,
제12도(A)는 본 발명의 제3실시예의 제2변형예에 따른 MOS트랜지스터의 평면도,
제12도(B)는 제12도(A)의 12B-12B선 단면도,
제13도(A)는 본 발명의 제4실시예에 따른 MOS트랜지스터의 평면도,
제13도(B)는 제13도(A)의 13B-13B선 단면의 평면형을 나타낸 도면,
제13도(C)는 제13도(A)의 13C-13C선의 단면의 적층형을 나타낸 도면
제13도(D)는 제13도(A)의 13D-13D선 단면의 트렌치형을 나타낸 도면,
제13도(E)는 제13도(A)의 등가회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : n형 Si기판 11 : p형 웰
12 : 소자분리산화막
13(131, 132) : n+형 확산층(NAND셀의 소스·드레인)
14 : 터널산화막 15(151~152) : 부유게이트
16 : 게이트 절연막 17(171~178) : 제어게이트
18(181, 182) : 선택게이트 19 : 산화막
20 : 도전막 21 : CVD산화막
22 : 비트선
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 MOS트랜지스터를 포함한 반도체 기억장치 및 새로운 구조를 갖춘 반도체 기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체 기억장치에는 불휘발성 반도체 기억장치(EEPROM), 다이내믹형 반도체 기억장치(DRAM)등이 있다. 이하, EEPROM에 관해 설명한다.
EEPROM의 하나로서 고집적화가 가능한 NAND셀형 EEPROM이 알려져 있다. NAND셀형 EEPROM의 복수의 메모리셀의 소스 및 드레인을 그 인접하는 것끼리 공용하는 형으로 직렬접속하여 1단위로서 비트선에 접속한다.
메모리셀은 통상 전하축적층(부유게이트)과 제어게이트가 적층된 MOSFET구조를 갖는다. 메모리셀 어레이는 p형 기판 또는 n형 기판에 형성된 p형 웰(well)내에 집적형성된다. NAND셀의 드레인측은 선택게이트를 매개로 비트선에 접속되고, 소스측은 역시 선택게이트를 매개로 소스선(기준전위배선)에 접속된다. 메모리셀의 제어게이트는 행방향으로 연속적으로 배설되어 워드(word)선으로 된다.
NAND셀형 EEPROM의 동작은 다음과 같다.
데이터 기입동작은 비트선으로부터 가장 떨어진 위치의 메모리셀로부터 순차적으로 행해진다. 선택된 메모리셀의 제어게이트는 고전압(VPP)(=20V정도)이 인가되고, 그보다 비트선측에 있는 메모리셀의 제어게이트 및 선택게이트에는 중간전압(VPPM)(=10V정도)이 인가되며, 비트선에는 테이터에 따라 0V 또는 중간전압이 인가된다. 비트선에 0V가 인가된 때, 그 전위는 선택 메모리셀의 드레인까지 전달되어 기판측으로부터 부유게이트로 전하주입이 생긴다.
상기의 동작에 따라, 선택된 메모리셀의 문턱치는 정방향으로 시프트(shift)한다. 이 상태를, 예컨데 1이라고 한다. 비트선에 중간 전위로 되도록 전압이 인가된 때는 전하주입이 일어나지 않고, 따라서 문턱치는 변화하지 않으며 부(負)에 머문다. 이 상태를 0이라고 한다.
데이터 소거동작은 NAND셀내의 모든 메모리셀에 대해 동시에 행해진다. 즉, 모든 제어게이트를 0V로 하고, 선택게이트, 비트선, 소스선, 메모리셀 어레이가 형성된 p형 웰 및 n형 기판에 고전압(20V)을 인가한다. 이에 따라, 모든 메모리셀에서 부유게이트의 전하가 기판측으로 방출되어, 문턱치는 부방향으로 시프트한다.
데이터 독출동작은 다음과 같이 행해진다. 즉, 비트선에 전원전압(VCC)을, 소스선에 0V를 인가하고, 선택된 메모리셀의 제어게이트를 0V로 하며, 그 이외의 메모리셀의 제어게이트 및 선택게이트를 전원전위(VCC)(=5V)로 하여, 선택 메모리셀에서 전류가 흐르는지 흐르지 않는지를 검출함으로써 데이터 독출동작이 행해진다.
종래의 NAND셀형 EEPROM의 구조에서는, NAND셀을 구성하는 각 메모리셀간을 소스·드레인 확산층으로 접속하고 있다. 이 때문에, 확산층이 게이트 아래로 신장되기 때문에, 실효채널길이가 짧아진다. 이것은 메모리셀의 미세화를 방해하게 된다. 메모리셀의 미세화에 따라, 제어게이트와 부유게이트의 커플링용량이 저하하므로, 메모리셀의 커플링비의 저하라는 현상이 나타난다.
상기한 바와 같이, 종래의 NAND셀형 EEPROM에 있어서는 확산층의 게이트 아래로의 신장에 의한 실효채널길이의 저하 및 메모리셀의 커플링비의 저하가 문제로 되고 있다.
상기의 문제, 즉 실효채널길이 및 메모리셀의 커플링비의 저하라는 문제는 NAND셀형 EEPROM에 한정되지 않고, DRAM, MOS트랜지스터 등에 있어서도 마찬가지이다.
[발명의 목적]
본 발명은 상기와 같은 사정을 감안하여 이루어진 것으로, 확산층의 게이트 아래로의 신장에 기인하는 실효채널길이의 저하를 방지할 수 있으며, 메모리셀의 커플링비의 증대를 도모할 수 있는 반도체 기억장치를 제공하고자 함에 있다.
[발명의 구성 및 작용]
본 발명의 골자는, 메모리셀간의 스페이스에 도전막을 형성하고, 이 도전막에 전압을 인가함으로써, 반도체기판 표면에 확산층과 동일한 기능을 갖는 반전층을 형성함에 있다.
본 발명은 반도체 기억장치는, 반도체기판과, 이 반도체기판상에 형성된 제1절연막, 이 제1절연막을 매개로 상기 반도체기판상에 형성된 제어게이트를 각각 갖춘 복수의 셀 트랜지스터, 상기 제어게이트의 상부 및 측면에 형성된 제 2 절연막 및 상기 제어게이트의 적어도 측면에 상기 제2절연막을 매개로 형성된 도전막을 구비한 것을 특징으로 한다.
상기 장치는, 제어게이트의 측면에 절연막을 매개로 형성된 도전막에 접속된 전압공급수단을 더 구비하고, 이 전압공급수단으로부터 도전막으로 전압이 인가된 경우에 도전막에 인접하여 기판의 표면영역에 반전층이 형성된다.
각 셀 트렌지스터는 제1절연막과 제어게이트의 사이에 형성된 전하축적층을 포함하는 메모리셀을 구성하며 전하축적층의 전하량을 변화시킴으로써 전기적 기입동작을 수행하고, 도전막은 전하축적층의 측면에 형성된다.
메모리셀의 1개 이상이 서로 직렬로 접속되어 NAND셀을 구성한다.
메모리셀의 1개 이상이 서로 병렬로 접속되어 1개의 단위 메모리셀을 구성한다.
메모리셀은 복수의 블록으로 분할되고 각 블록마다 도전막을 형성하며, 데이터 독출모드, 데이터 기입모드 및 데이터 소거모드 중의 한 모드에서, 선택워드성에 제1전압이 인가된 경우에 선택 워드선을 포함하는 선택 블록내의 도전막에 제 2전압을 인가하고, 비선택 블록내의 도전막에 제3전압을 인가하는 수단을 더 구비한다.
데이터 독출모드에서 NAND셀의 선택게이트 및 드레인의 전위를 전원전위로 하고 제어게이트로 이루어진 워드선으로부터 선택된 워드선의 전위를 L로 하며 비선택 워드선의 전위를 전원전위로 하고 NAND셀의 소스의 전위를 L로 하며 기판의 전위를 L로 함으로써 도전막의 전위를 전원전위로 하는 동작을 수행하고, 데이터 소거모드에서는 NAND셀의 선택게이트 및 드레인의 전위를 H로 하고 NAND셀내의 워드선 모두의 전위를 L로 하며 기판의 전위를 H로 함으로써 상기 도전막의 전위를 L로 하는 동작을 수행하며, 데이터 기입모드에서는 NAND셀의 드레인의 전위를 L 또는 M으로 하고 선택 워드선의 전위를 H로 하여 드레인측 선택게이트 및 비 선택 워드선의 전위를 M으로 하고 소스측 선택게이트 및 전위를 L로 함으로써 도전막의 전위를 H로 하는 동작을 수행한다.
NAND셀의 복수의 NAND셀을 각각 갖는 블록으로 분할되고 각 블록마다 도전막을 형성하며, 데이터 독출모드에서는 선택 블록내의 도전막의 전위를 전원전위로 하고 비선택 블록내의 도전막의 전위를 L로 하는 동작을 수행하며, 데이터 기입모드에서는 선택 블록내의 도전막의 전위를 H로 하고 비선택 블록내의 도전막의 전위를 L로 하는 동작을 수행한다.
상기한 구성에 있어서, MOS트랜지스터는 적어도 2개가 직렬로 접속된다.
상기 장치는 셀 트랜지스터와 더불어 복수의 메모리셀을 구성하는 셀 트랜지스터에 접속된 복수의 캐패시터와, 셀 트랜지스터에 접속된 비트선을 더 구비한다.
비트선은 도전막의 측면에 제3절연막을 매개로 형성되어 기판의 반전층이 형성되는 영역에 접속되고, 캐패시터는 도전막의 측면에 제3절연막을 매개로 선택적으로 형성되어 기판의 반전층이 형성되는 또 하나의 영역에 접속된다.
캐패시터를 구성하는 한쪽의 전극은 제어게이트와 동일 평면에 형성되거나, 혹은 캐패시터를 구성하는 한쪽의 전극은 도전막의 위쪽에 제3절연막을 매개로 형성되거나, 혹은 캐패시터를 구성하는 한쪽의 전극은 기판에 선택적으로 형성된 트렌치내에 제4절연막을 매개로 형성된다.
메모리셀은 복수의 블록으로 분할되고 각 블록마다 도전막을 형성하며, 데이터 독출모드, 데이터 기입모드 및 데이터 소거모드중의 한 모드에서, 선택 워드선에 제1 전압이 인가된 경우에 선택 워드선을 포함하는 선택 블록내의 도전막에 제2전압을 인가하고, 비선택 블록내의 도전막을 제3전압을 인가하는 수단을 더 구비한다.
또 본 발명의 반도체 기억장치는, 반도체기판과, 이 반도체기판상에 형성된 제1 절연막, 이 제1절연막을 매개로 반도체기판상에 형성된 제어게이트 및 제1절연막과 제어게이트 사이에 형성된 전하축적층을 각각 갖추고서 전하축적층의 전하량을 변화시킴으로써 전기적 재기입동작을 수행하는 복수의 전기적 소거가능한 반도체 메모리셀, 제어게이트의 상면과 제어게이트 및 상기 전하축적층의 측면에 형성된 제2절연막 및 제어게이트 및 전하 축적층의 적어도 측면에 제2절연막을 매개로 형성된 도전막을 구비하고, 메모리셀중에서 선택된 개수의 메모리셀이 1단위로 구성한다.
상기 장치는 제어게이트의 측면에 절연막을 매개로 형성된 도전막에 접속된 전압공급수단을 더 구비하고, 전압공급수단으로부터 도전막으로 전압이 인가된 경우에 도전막에 인접하여 기판의 표면영역에 반전층이 형성된다.
본 발명에 의하면, 데이터의 독출 또는 기입모드(전하축적층으로의 전하의 주입시)에서 도전막에 전압을 인가함으로써 각 메모리셀간의 공간의 반도체기판 표면에 반전층을 형성한다. 이 반전층에 의해 각 메모리셀이 접속된다. 따라서, 메모리셀마다 소스·드레인확산층을 형성하는 것이 불필요하게 되어, 확산층의 게이트 아래로의 신장에 의한 실효채널길이의 저하를 미연에 방지할 수 있다.
기입, 소거모드에서 각각 도전막의 전위를 제2전압 또는 제3전압을 인가하여 제2전위 또는 제3전위로 함으로써, 전하 축적층은 제어게이트뿐만 아니라 도전막과도 커플링하기 때문에, 메모리셀의 커플링비를 크게 할 수 있다. 더욱이, 실효채널길이의 저하를 방지 할 수 있으므로, 커플링비의 증대는 메모리셀의 미세화시에 대단히 유효하다.
[실시예]
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
먼저, NAND형 EEPROM에 본 발명을 적용한 실시예를 설명한다.
제1도는 본 발명의 제1실시예에 따른 NAND셀형 EEPROM의 2개의 NAND셀 부분을 나타낸 평면도이다. 제2도(A) 및 제2도(B)는 각각 제1도의 2A-2A선 및 2B-2B선 단면도이며, 제3도는 NAND셀의 등가회로도이다.
n형 Si기판(10)의 위에 p형 웰(11)이 형성되고, 이 웰(11)내에는 소자분리산화막(12)으로 둘러싸인 소자형성영역에 복수의 NAND셀로 이루어진 메모리셀 어레이가 형성되어 있다. 1개의 NAND셀 구조에 주목하여 설명한다.
제1실시예에서는 8개의 메모리셀(M1~M8)이 직렬접속되어 1개의 NAND셀을 구성하고 있다.
메모리셀은 각각, 웰(11)에서 두께 약 10nm의 터널산화막(14)을 매개로 폴리실리콘으로 이루어진 부유게이트(15)(151,152~158)를 형성하고, 그 위에 두께 약 20nm의 게이트절연막(16)을 매개로 폴리실리콘으로 이루어진 제어게이트(17)(171,172~178)를 형성하여 구성되어 있다.
NAND셀의 드레인측 및 소스측에는 각각 메모리셀의 제어게이트(17)와 동시에 형성된 선택게이트(18)(181,182)가 설치되어 있다. 이들 선택게이트(18)는 메모리셀부와 마찬가지로 2층구조로 해도 좋다. NAND셀의 드레인측 단부에서 n+형 확산층(131)이 형성되고, 소스측 단부에는 n+형 확산층(132)이 형성되어 있다.
본 발명은 종래기술과 달리, NAND셀을 구성하는 메모리셀간에 소스·드레인확산층을 형성하지 않는다. 제1실시예에서는, 그 대신에 제어게이트(17)의 상면과 제어게이트(17) 및 부유게이트(15)의 각 측면에 산화막(19)이 형성되고, 그 위에 폴리실리콘으로 이루어진 도전막(20)이 형성되어 있다. 이 도전막은 본 발명의 실시예에서는 반전유도게이트(IG) 또는 소스/드레인 반응게이트라 불리운다. 제어게이트(17) 및 부유게이트(15)의 측면 산화막은 U자형 공간을 갖고, 도전막(20)은 복수의 NAND셀을 피복하고 U자형 공간을 채우도록 형성되어 있다. 전압공급수단(도시하지 않음)으로부터 도전막(20)으로 전압을 인가함으로써 메모리셀간의 기판상에 점선으로 나타낸 반전층(25)을 형성하고, 이에 따라 각 메모리셀을 직렬로 접속한다.
본 실시예에서는 도전막(20)을 형성하기 위해 각 메모리셀간의 공간을 확장할 필요는 없다. 상술한 바와 같이, 본 실시예의 장점은 메모리셀의 영역을 확장하지 않고 도전막을 형성할 수 있다는 점에 있다.
도전막(20)은 제1도의 2A-2A의 방향에 관해서는 적어도 n+형 확산층(131)의 비트선 콘택트와 단락하지 않도록 배치된다. 제1도에 나타낸 바와 같이, 도전막(20)은 드레인측의 선택게이트상에서 종단하고 있어도 좋다. 제2도(A)에서는 도전막(20)은 소스측의 선택게이트상에서 종단하고 있지만, 이 도전막(20)을 신장하여 소스에 대하여 다음의 NAND셀의 도전막(20)과 이어져도 좋다. 이 상태를 제4도에 나타낸다.
더욱이, 도전막(20)은 부유게이트의 측벽에 선택적으로 형성되는 구조를 가질 수도 있다. 이 경우, 워드선의 용량이 저하하므로, 더욱 더 고속동작을 달성할 수 있다.
제4도는 서로 직렬로 접속된 2 셀의 구조를 나타낸 단면도이다.
소자형성된 기판은 상면을 CVD산화막(21)으로 덮고, CVD산화막(21)의 위에 비트선(22)이 배선되어 있다. 비트선(22)은 NAND셀의 일단의 드레인측 확산층(131)에 콘택트하고 있다. 행방향으로 정렬된 NAND셀의 제어게이트(17)는 공통으로 제어게이트선(CG1,CG2,~,CG8)으로서 배설되어 있다. 이들 제어게이트선은 워드선으로 된다. 선택게이트(181,182)도 각각 행방향으로 연속적으로 선택게이트선(SG1,SG2)으로서 배설되어 있다.
제1실시예의 동작을 제3도의 등가회로 및 표 1을 참조하여 설명한다.
기본적인 동작은 종래의 장치와 동일하지만, 제1실시예에서는 도전막(20)(IG; inversion gate)에 다음과 같이 전압을 인가한다. 표 1에서는 비트선(22)(BL1)에 연결된 NAND셀의 메모리셀(M3)에 대해 행하는 데이터 독출/기입동작의 예를 나타낸다. 단, 표 1에 있어서 SUB는 기판의 전압을 나타낸다.
데이터 기입동작에서는 다음과 같이 전압을 인가한다.
선택된 메모리셀(M)의 제어게이트선(CG)에 고전압(V)(=20V정도)을 인가하고, 그 이외의 메모리셀의 제어게이트선에 중간전압(V)(=10V정도)을 인가한다. 선택게이트선(SG)에 고전압(=10V정도)을 인가하고, 선택게이트선(SG)에 0V를 인가한다. 비트선(BL)에 데이터에 따라 0V 또는 중간전압(V)을 인가한다. 도전막(IG)에 고전압(=20V정도)을 인가한다. 도전막(IG)에 전압을 인가함으로써 메모리셀간에 반전층(25)이 형성되어, 소스·드레인을 형성한 것과 같은 동작이 얻어진다.
비트선(BL)에 0V가 인가된 때에, 비트선(BL)의 전위는 선택 메모리셀(M)까지 전달되어 기판(SUB)측으로부터 부유게이트(15)로 전하주입이 생긴다. 이에 따라, 선택된 메모리셀(M)의 문턱치는 정방향으로 시프트한다. 이 상태를 예컨데 1이라고 한다. 한편, 비트선(BL)에 중간전압(V)이 인가된 때는, 부유게이트(15)로 전하주입이 일어나지 않는다. 따라서, 문턱치는 변화하지 않고 부에 머문다. 이 상태를 0이라 한다.
데이터 소거동작에서는 모든 제어게이트선을 0V로 한다. 그리고 비트선(BL), 소스선(SL), 메모리셀 어레이가 형성된 p형 웰 및 n형 기판에 고전압(20V)을 인가하고, 선택게이트선(SG,SG)에 고전압(10V)을 인가한다. 이 때, 도전막(IG)의 전압은 0V로 한다. 이 경우, 모든 메모리셀에서 부유게이트의 전하가 기판측으로 방출되어 문턱치는 부방향으로 시프트한다.
데이터 독출동작에서는 선택된 메모리셀(M)의 제어게이트선(CG)을 0V로 하고, 그 이외의 메모리셀의 제어게이트선 및 선택게이트선, 더욱이 도전막(IG)을 전원전위(V)(=5V)로 한다. 이 상태에 있어서, 선택 메모리셀(M)로 전류가 흐르는가 아닌가를 검출함으로써, 데이터가 독출된다.
도전막(20)은 복수의 NAND셀을 피복하도록 형성되어 있지만, NAND셀을 각각 복수의 NAND셀을 갖는 블록으로 나누고 각 블록마다 도전막(20)이 형성되어 있는 것으로 한다.
이 경우, 데이터 독출모드에서는 선택 블록내의 도전막(20)의 전위를 H로 하고, 비선택 블록내의 도전막(20)의 전위를 'L로 하면 좋다. 더욱이 데이터 기입모드에서는 선택 블록내의 도전막(20)의 전위를 H[전원전위(20V)]로 하고, 비선택 블록내의 도전막(20)의 전위를 L로 하면 좋다.
상기 실시예에서는, 제어게이트 및 전하축적층(부유게이트)에 인접하여 새로이 도전막(20)을 형성함으로써, 제5도에 나타난 바와 같이 커플링 용량이 형성된다. 부유게이트(15)와 기판(11)간의 용량을 C, 부유게이트(15)와 제어게이트(17)간의 용량을 C, 부유게이트(15)와 도전막(20)간의 용량을 C+C로 하면, 제어게이트(17) 및 도전막(20)으로의 전압(V)의 인가에 의해 부유게이트(15)와 기판간에 가해지는 전압(V)은,
VF={(C2+C3+C4)/ (C1+C2+C3+C4)}·VPP… (1)
로 된다. 도전막(20)이 없는 종래의 장치에서는 제어게이트(17)로의 전압(VPP)의 인가에 의해 부유게이트(15)와 기판의 사이에 가해지는 전압(VF')은
VF' ={C2/ (C1+C2)}·VPP… (2)
이다. 따라서,
VFVF'
로 된다.
본 발명의 실시예에 의하면, 종래의 장치보다도 부유게이트(15)에 대한 전압의 인가가 유효하게 작용한다. 즉, 커플링비가 크다.
상기한 바와 같이, 제1실시예에서는 NAND셀을 구성하는 메모리셀간에 소스·드레인확산층을 형성하지 않음에도 불구하고, 도전막(20)의 전압인가에 의해 반전층을 형성하여 메모리셀간을 접속할 수 있다. 따라서, 메모리셀간에 소스·드레인확산층을 NAND셀과 마찬가지로 데이터의 기입, 독출 및 소거동작을 행할 있다.
본 발명의 실시예에 의하면, 소스·드레인확산층을 형성하지 않으므로, 게이트 아래로의 확산층의 신장을 없애 실효채널길이의 저하를 미연에 방지할 수 있다. 더욱이, 도전막(20)과 부유게이트(15)간에도 커플링용량이 형성되므로, 메모리셀의 커플링비를 크게 할 수 있다. 따라서, 메모리셀의 미세화에 대해 대단히 유효하다.
제1실시예에서는 비트선 콘택트의 부분에 n+형 확산층(131)을 형성했지만, 유효하게 채널이 형성되는 것이라면 확산층(131)은 반드시 필요한 것은 아니다.
제1실시예에서는 전하축적층으로서 부유게이트를 이용했지만, 반드시 부유게이트를 이용할 필요는 없고, 예컨데 전하축적층으로서 트랩층(Trap layer)을 이용하는 MNOS에 적용할 수도 있다. 도전막에 의해 피복되도록 형성되는 NAND셀의 수는 방법에 따라 적당하게 정하면 좋다. 실시예에서는 데이터 기입동작시에 전하축적층으로 전하를 주입하고, 소거동작시에 전하축적층으로부터 전하를 배출했지만, 이들 동작을 역으로 해도 좋은 것은 물론이다.
다음에, 제1실시예에 있어서, 본 발명에 따른 인접한 부유게이트간의 간섭과 본 발명에 따른 소거/ 기입동작에서의 부유게이트의 전위를 나타내는 커플링비의 향상을 제 6 도, 제 7 도(A) 및 제 7 도(B)를 참조하여 설명한다.
종래의 메모리셀에 있어서는, 메모리셀의 커플링비를 크게 하기 위해 제어게이트와 부유게이트간의 결합용량을 크게 할 필요가 있다. 이 때문에, 종래의 장치에서는 부유게이트를 소자분리영역으로 신장하도록 형성하고 있다.
제7도(A)에 나타난 바와 같이, 본 발명에 의하면 부유게이트를 자기정합(self-alignment)으로 형성하고 있기 때문에, 종래와 같은 부유게이트의 소자분리영영으로의 신장부분이 없다. 이 구성에 의해, 종래의 메모리셀은 제어게이트와 부유게이트간의 결합용량이 작아져 버리므로, 셀커플링비가 작아져 셀 특성이 열화된다.
본 발명에서는, 제7도(B)에 나타난 바와 같이 부유게이트(15)간에 IG(20)를 형성함으로써, 부유게이트(15)는 제어게이트(17)와 커플링할 뿐만 아니라 IG(20)와도 커플링하므로, 결합용량이 커져 셀특성이 개선된다. 또한, 각 메모리셀의 부유게이트(15)간의 간섭이 IG(20)에 의해 전기적으로 스크리닝(screening)된다.
제8도는 제7도(B)의 변형예를 나타낸 도면이다. 제8도에 있어서 비트선 콘택트는 비트선과 직접 접속함으로써 형성되지 않는다. 즉, IG(20)를 형성할 때에 IG(20)의 도전막(20a)을 비트선 콘택트용의 배선재료로서 형성하고, 도전막(20a)상에 비트선을 적층하여 비트선 콘택트를 만드는 구성으로 되어 있다.
상기 실시예에 있어서 메모리셀간에 IG(20)를 형성하는 구성으로 되어 있지만, 커플링비를 형성시키기 위해 메모리셀간에 확산층을 향상하는 구성으로 해도 좋다. 이 변형예에 나타난 바와 같이, 비트선을 적층한다는 전제 아래, IG(20)를 형성하기 위한 새로운 공정을 필요로 하지 않기 때문에, 공정이 간단해진다는 잇점이 있다.
제9도(A)는 본 발명의 제2실시예에 따른 AND형 메모리셀의 평면도이고, 제9도(B)는 제9도(A)의 9B-9B선 단면도이며, 제9도(C)는 제9도(A)의 등가회로도이다.
제9도(A) 및 제9도(B)는 기판(10)에 p+형 확산층을 형성한 예를 나타낸다.
제9도(A) 및 제9도(B)에 나타낸 바와 같이, 제1실시예의 NAND셀형 메모리셀 뿐만 아니라 AND형 EEPROM 메모리셀에 IG(20)를 적용한다. IG(20)와 부유게이트(15)가 커플링함으로써, IG(20)와 부유게이트(15)간의 커플링비가 커지기 때문에, 메모리셀의 특징이 향상된다. 더욱이, 각 메모리셀의 부유게이트(15)간의 간섭이 IG(20)에 의해 전기적으로 차단되기 때문에, 메모리셀간 간섭이 제거된다. 제9도(A) 및 제9도(B)는 기판(10)에 확산층을 형성한 예를 나타냈지만, 충분한 크기의 반전층을 형성할 수 있는 전압을 IG(20)에 인가할 수 있다면, 확산층을 형성하지 않아도 좋다.
MOS트랜지스터에 적용한 본 발명의 제3실시예를 설명한다.
제10도(A)는 본 발명의 제3실시예에 따른 MOS트랜지스터의 평면도이고, 제10도(B)는 제 10 도(A)의 10B-10B선 단면도이다.
본 실시예에도 제1실시예와 마찬가지로, 전압공급수단(도시하지 않음)으로부터 IG(20)로 전압을 인가함으로써 기판(10)에 반전층(25)을 형성하여 소자간을 접속하는 구성으로 되어 있다.
이 구성에 의해, MOS트랜지스터의 전극간에 소스·드레인확산층을 형성하는 것이 불필요하게 되어, 확산층의 게이트 아래로의 신장에 의한 실효채널길이의 저하를 미연에 방지할 수 있다. 더욱이, 확산층의 형성이 불필요하기 때문에, 셀구조의 미세화를 달성할 수 있다.
제11도(A)는 본 발명의 제3실시예의 제1변형예에 따른 MOS트랜지스터의 평면도이고, 제11도(B)는 제11도(A)의 11B-11B선 단면도이다.
제1변형예의 장치는, 제3실시예와 달리 1개의 IG(20)를 갖추고, 전극(26)과 기판(10)의 접속부에 확산층을 형성하고 있다.
제1변형예의 장치도, 전압공급수단(도시하지 않음)으로부터 IG(20)로 전압을 인가함으로써 기판(10)에 반전층(25)을 형성하여 소자간을 접속하는 구성으로 되어 있다.
이 구성에 의해, 제3실시예와 마찬가지로 MOS트랜지스터의 전극간에 소스·드레인확산층을 형성하는 것이 불필요하게 되어, 확산층의 게이트 아래로의 신장에 의한 실효채널길이의 저하를 미연에 방지할 수 있다. 더욱이, 제 3 실시예와 달리 전극(26)과 기판(10)의 접합부에 확산층을 형성하고 있으므로, MOS트랜지스터를 턴온/턴오프하는데 제3실시예와 같은 큰 반전층(25)이 필요치 않게 되어 IG(20)에 인가하는 전압을 제3실시예보다도 낮게 할 수 있다.
제12도(A)는 본 발명의 제3실시예의 제2변형예에 따른 MOS트랜지스터의 평면도이고, 제12도(B)는 제12도(A)의 12B-12B선 단면도이다.
제2변형예에는, 제1변형예에 있어서 제어게이트(17)가 2개인 예를 나타내고 있다.
제2변형예도, 전압공급수단(도시하지 않음)으로부터 IG(20)로 전압을 인가함으로써 기판(10)에 반전층(25)을 형성하여 소자간을 접속하는 구성으로 되어 있다.
이 구성에 의해, 제3실시예와 마찬가지로 MOS트랜지스터의 전극간에 소스·드레인확산층을 형성하는 것이 불필요하게 되어, 확산층의 게이트 아래로의 신장에 의한 실효채널길이의 저하를 미연에 방지할 수 있다. 더욱이, 제3실시예와 달리 전극(26)과 기판(10)의 접합부에 확산층을 형성하고 있으므로, 트랜지스터를 턴온/턴오프하는데 제3실시예와 같은 큰 반전층(25)이 필요치 않게 되어 IG(20)에 인가하는 전압을 제3실시예보다도 낮게 할 수 있다. 제2변형예에 있어서, 전극(26)과 기판(10)의 접합부의 확산층은 제3실시예와 마찬가지로 생략해도 좋다.
제13도(A)~제13도(E)는 본 발명의 다이나믹형 반도체 기억장치(DRAM)에 적용한 실시예를 나타낸 것이다.
제13도(A)는 캐패시터부와 트랜지스터부를 포함하는 DRAM의 평면도이고, 제13도(B)~제13도(D)는 각각 제13도(A)의 13B(C,D)-13B(C,D)선 단면도이다. 제13도(B)는 평면형, 제13도(C)는 적층형, 제13도(D)는 트랜치형을 각각 나타낸다. 제13도(E)는 제13도(A)의 소자구조의 등가회로도를 나타낸 것이다.
제13도(A)~제13도(D)에 나타난 바와 같이, IG(20)가 제어게이트(17)의 상면측 및 측면에 형성되고, 제1~ 제3실시예와 마찬가지로 IG(20)에 소정의 전압을 인가함으로써 기판(10)에 반전층을 형성하고 있다.
따라서, 본 발명은 DRAM에 적용해도 실효채널길이의 저하라는 점에서 제1 ~ 제3실시예와 동일한 효과를 얻을 수 있다.
본 발명은 상술한 실시예에 한정되지 않고, 그 외의 본 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형하여 실시할 수 있다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

Claims (39)

  1. 반도체기판(10)과, 상기 반도체기판(10)상에 형성된 제1절연막(14), 상기 반도체기판(10)상에 상기 제1절연막(14)을 매개로 형성되어 게이트로서 기능하는 복수의 제1도전막(17), 상기 복수의 제1도전막(17)의 각각의 상면 및 측면에 형성된 제2절연막(19), 상기 복수의 제1도전막(17)중 선택된 개수의 제1도전막의 적어도 측면에 상기 제2절연막(19)을 매개로 공통으로 형성되어 상기 기판의 표면영역에 복수의 반전층을 형성하는 제2도전막(20) 및, 상기 제2도전막(20)에 접속되어 이 제2도전막(20)에 소정의 전압을 인가하는 전압공급수단을 구비하고, 상기 제2도전막(20)에 소정의 전압이 인가된 경우에, 상기 반전층이 상기 기판의 표면영역에 형성되어 소스 및 드레인을 구성하고, 게이트로서 기능하는 상기 제1도전막과 소스 및 드레인으로서 기능하는 상기 반전층에 의해 복수의 트랜지스터가 형성되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 트랜지스터중의 적어도 하나는, 상기 제1절연막(14)과 상기 제1도전막(17)의 사이에 형성된 전하축적층(15)을 더 포함하고, 상기 전하축적층(15)의 전하량을 변화시킴으로써 전기적 기입동작을 수향하며, 상기 제2도전막(20)은, 상기 전하축적층(15)의 측면에 형성되는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 복수의 트랜지스터는 서로 직렬로 접속되어 NAND셀을 구성하는 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 복수의 트랜지스터는 서로 병렬로 접속되어 1개의 단위 메모리셀을 구성하는 것을 특징으로 하는 반도체 기억장치.
  5. 제2항에 있어서, 상기 복수의 트랜지스터를 복수의 블록으로 나누고 각 블록마다 상기 도전막을 형성하며, 데이터 독출모드, 데이터 기입모드 및 데이터 소거모드중의 한 모드에서, 선택 워드선에 제1전압이 인가된 경우에 선택 워드선을 포함하는 선택 블록내의 상기 제2도전막에 제2전압을 인가하고, 비선택 블록내의 상기 제2도전막에 제 3전압을 인가하는 수단(CG)을 더 구비한 것을 특징으로 하는 반도체 기억장치.
  6. 제3항에 있어서, 데이터 독출모드에서는 NAND셀의 선택게이트 및 드레인의 전위를 전원전위로 하고, 제어게이트로 이루어진 워드선으로 부터 선택된 워드선의 전위를 L로 하며, 비선택 워드선의 전위를 전원전위로 하고, 상기 NAND셀의 소스의 전위를 L로 하며, 상기 기판의 전위를 L로 함으로써, 상기 제2도전막의 전위를 전원전위로 하는 동작을 수행하고, 데이터 소거모드에서는, 상기 NAND셀의 상기 선택게이트 및 상기 드레인의 전위를 H로 하고, 상기 NAND셀내의 상기 워드선 모두의 전위를 L로 하며, 상기 기판의 전위를 H로 함으로써, 상기 제2도전막의 전위를 L로 하는 동작을 수행하며, 데이터 기입모드에서는, 상기 NAND셀의 상기 드레인의 전위를 L 또는 M으로 하고, 상기 선택 워드선의 전위를 H로 하며 드레인측 선택게이트 및 상기 비선택 워드선의 전위를 M으로 하고, 소스측 선택게이트 및 상기 기판의 전위를 L로 함으로써, 상기 제2도전막의 전위를 H로 하는 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 NAND셀을 복수의 NAND셀을 각각 갖는 블록으로 나누고 상기 각 블록마다 상기 제2도전막을 형성하며, 데이터 독출모드에서는, 선택 블록내의 상기 제2도전막의 전위를 전원전위로 하고, 비선택 블록내의 상기 제2도전막의 전위를 L로 하는 동작을 수행하며, 데이터 기입모드에서는, 상기 선택 블록내의 상기 제2도전막의 전위를 H로 하고, 상기 비선택 블록내의 상기 제2도전막의 전위를 L로 하는 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
  8. 제1항에 있어서, 상기 트랜지스터가 적어도 2개 직렬로 접속되는 것을 특징으로 하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 트랜지스터와 더블어 복수의 메모리셀을 구성하도록 상기 트랜지스터에 접속된 복수의 캐패시터(C)와, 상기 트랜지스터에 접속된 비트선(22)을 더 구비한 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 제2도전막(20)에 접속되고, 제어게이트의 측면에 제 3절연막을 매개로 형성된 전압공급수단을 더 구비하고, 상기 전압공급수단으로부터 전압이 인가된 경우에, 상기 제2도전막(20)에 소정의 전압을 인가하는 것을 특징으로 하는 반도체 기억장치.
  11. 제1항에 있어서, 상기 비트선은 상기 제2도전막의 측면에 제3절연막을 매개로 형성되어 상기 기판의 반전층이 형성되는 한쪽 영역에 접속되고, 상기 캐패시터는 상기 제2도전막의 측면에 제3절연막을 매개로 선택적으로 형성되어 상기 기판의 반전층이 형성되는 다른 한쪽 영역에 접속되는 것을 특징으로 하는 반도체 기억장치.
  12. 제9항에 있어서, 상기 캐패시터를 구성하는 한쪽의 전극은 상기 제1도전막의 동일 평면에 형성되는 것을 특징으로 하는 반도체 기억장치.
  13. 제9항에 있어서, 상기 캐패시터를 구성하는 한쪽의 전극은 상기 도전막의 위쪽에 상기 제3절연막을 매개로 형성되는 것을 특징으로 하는 반도체 기억장치.
  14. 제9항에 있어서, 상기 캐패시터를 구성하는 한쪽의 전극은 상기 기판에 선택적으로 형성된 트렌치내에 제4절연막을 매개로 형성되는 것을 특징으로 하는 반도체 기억장치.
  15. 제9항에 있어서, 상기 트랜지스터를 복수의 블록으로 나누고 각 블록마다 상기 제2도전막을 형성하며, 데이터 독출모드, 데이터 기입모드 및 데이터 소거모드중의 한 모드에서 선택 워드선에 제1전압이 인가된 경우에 선택 워드선을 포함하는 선택 블록내의 상기 제2도전막에 제2전압을 인가하고, 비선택 블록내의 제2도전막에 제3전압을 인가하는 수단(CG)을 더 구비한 것을 특징으로 하는 반도체 기억장치.
  16. 상기 반도체기판(10)상에 형성된 제1절연막(14), 상기 반도체기판(10)상에 상기 제1절연막(14)을 매개로 형성된 제어게이트(17) 및 상기 제1절연막(14)과 상기 제어게이트(17) 사이에 형성된 전하축적층(15)을 각각 갖추고서 상기 전하축적층(15)의 전하량을 변화시킴으로써 전기적 재기입동작을 수행하는 복수의 전기적 소거 가능한 반도체 메모리셀(M), 상기 제어게이트(17)의 상면과 상기 제어게이트(17) 및 상기 전하축적층(15)의 측면에 형성된 제2절연막(19) 및, 상기 제어게이트(17) 및 상기 전하축적층(15)의 적어도 측면에 상기 제2절연막(19)을 매개로 형성된 도전막(20)을 구비하고, 상기 도전막(20)이 메모리 블록에서 인접한 워드선 사이의 모든 공간을 피복하는 것을 특징으로 하는 반도체 기억장치.
  17. 제16항에 있어서, 상기 도전막(20)에 접속되고, 상기 제어게이트(17)의 측면에 상기 제2절연막(19)을 매개로 형성된 전압공급수단을 더 구비하고,
    상기 전압공급수단으로부터 상기 도전막(20)으로 전압이 인가된 경우에, 상기 도전막(20)에 인접하여 상기 기판(10)의 표면 영역에 반전층이 형성되는 것을 특징으로 하는 반도체 기억장치.
  18. 제16항에 있어서, 상기 메모리셀은 적어도 2개의 메모리 블록을 구성하고, 상기 메모리 블록의 각각에 대응하는 영역에 설치된 상기 도전막에 동일 전압이 인가되는 것을 특징으로 하는 반도체 기억장치.
  19. 제16항에 있어서, 상기 메모리셀중 선택된 개수의 메모리셀이 직렬로 접속되어 1단위를 구성하는 것을 특징으로 하는 반도체 기억장치.
  20. 제16항에 있어서, 상기 메모리셀의 1개 이상이 병렬로 접속되어 1개의 단위 메모리셀을 구성하는 것을 특징으로 하는 반도체 기억장치.
  21. 제16항에 있어서, 상기 메모리셀을 복수의 블록으로 나누고 각 블록마다 상기 도전막을 형성하며, 데이터 독출모드, 데이터 기입모드 및 데이터 소거모드중의 한 모드에서, 선택 워드선에 제1전압이 인가된 경우에 선택 워드선을 포함하는 선택 블록내의 상기 도전막에 제2전압을 인가하고, 비선택 블록내의 상기 도전막에 제3전압을 인가하는 수단을 더 구비한 것을 특징으로 하는 반도체 기억장치.
  22. 제19항에 있어서, 데이터 독출모드에서는, NAND셀의 선택게이트 및 드레인의 전위를 전원전위로 하고, 상기 제어게이트로 이루어진 워드선으로부터 선택된 워드선의 전위를 L로 하며, 상기 기판의 전위를 L로 하며, 상기 기판의 전위를 L로 함으로써, 상기 도전막의 전위를 전원전위로 하는 동작을 수행하고, 데이터 소거모드에서는, 상기 NAND셀의 상기 선택게이트 및 상기 드레인의 전위를 H로 하고, 상기 NAND셀내의 상기 워드선 모두의 전위를 L로 하며, 상기 기판의 전위를 H로 함으로써, 상기 도전막의 전위를 L로 하는 동작을 수행하며, 데이터 기입모드에서는, 상기 NAND셀의 상기 드레인의 전위를 L 또는 M으로 하고, 상기 선택 워드선의 전위를 H로 하며, 드레인측 선택게이트 및 상기 비 선택 워드선의 전위를 M으로 하고, 소스측 선택게이트 및 상기 기판의 전위를 L로 함으로써, 상기 도전막의 전위를 H로 하는 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
  23. 제22항에 있어서, 상기 메모리셀을 복수의 NAND셀을 각각 갖는 블록으로 나누고 상기 각 블록마다 상기 도전막을 형성하며, 데이터 독출모드에서는, 선택 블록내의 상기 도전막의 전위를 전원전위로 하고, 비선택 블록내의 상기 도전막의 전위를 L로 하는 동작을 수행하며, 데이터 기입모드에서는, 상기 선택 블록내의 상기 도전막의 전위를 H로 하고, 상기 비선택 블록내의 상기 도전막의 전위를 L로 하는 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
  24. 반도체기판(10)과, 상기 반도체기판(10)상에 형성된 제1절연막(14), 상기 반도체기판(10)상에, 상기 제1절연막(14)을 매개로 형성된 제어게이트(17) 및 상기 제1절연막(14)과 상기 제어게이트(17) 사이에 형성된 전하축전층(15)을 각각 갖추고서 상기 전하축전층(15)의 전하량을 변화시킴으로써 전기적 재기입동작을 수행하는 복수의 전기적 소거가능한 반도체 메모리셀(M), 상기 제어게이트(17)의 상면과 상기 제어게이트(17) 및 상기 전하축전층(15)의 측면에 형성된 제2절연막(19) 및, 상기 제어게이트(17) 및 상기 전하축적층(15)의 적어도 측면에 상기 제2절연막(19)을 매개로 형성된 도전막(20)을 구비하고, 상기 도전막(20)이 상기 메모리셀의 각각을 구성하는 활성 영역 전부를 피복하는 것을 특징으로 하는 반도체 기억장치.
  25. 제24항에 있어서, 상기 도전막(20)에 접속되고, 상기 제어게이트(17)의 측면에 상기 제2절연막(19)을 매개로 형성된 전압공급수단을 더 구비하고, 상기 전압공급수단으로부터 상기 도전막(20)을 전압이 인가된 경우에, 상기 도전막(20)에 인접하여 상기 기판(10)의 표면영역에 반전층이 형성되는 것을 특징으로 하는 반도체 기억장치.
  26. 제24항에 있어서, 상기 메모리셀은 적어도 2개의 메모리 블록을 구성하고, 상기 메모리 블록의 각각에 대응하는 영역에 설치된 상기 도전막에 동일 전압이 인가되는 것을 특징으로 하는 반도체 기억장치.
  27. 제24항에 있어서, 상기 메모리셀중 선택된 개수의 메모리셀이 직렬로 접속되어 1단위를 구성하는 것을 특징으로 하는 반도체 기억장치.
  28. 제24항에 있어서, 상기 메모리셀의 1개 이상의 병렬로 접속되어 1개의 단위 메모리셀을 구성하는 것을 특징으로 하는 반도체 기억장치.
  29. 제24항에 있어서, 상기 메모리셀을 복수의 블록으로 나누고 각 블록마다 상기 도전막을 형성하며, 데이터 독출모드, 데이터 기입모드 및 데이터 소거모드중의 한 모드에서, 선택 워드선에 제1전압이 인가된 경우에 선택 워드선을 포함하는 선택 블록내의 상기 도전막에 제2전압을 인가하고, 비선택 블록내의 상기 도전막에 제3전압을 인가하는 수단을 더 구비한 것을 특징으로 하는 반도체 기억장치.
  30. 제27항에 있어서, 데이터 독출모드에서는, NAND셀의 선택게이트 및 드레인의 전위를 전원전위로 하고, 상기 제어게이트로 이루어진 워드선으로부터 선택된 워드선의 전위를 L로 하며, 비선택 워드선의 전위를 전원전위로 하고, 상기 NAND셀의 소스의 전위를 L로 하며, 상기 기판의 전위를 L로 함으로써, 상기 도전막의 전위를 전원전위로 하는 동작을 수행하고, 데이터 소거모드에서, 상기 NAND셀의 선택게이트 및 상기 드레인의 전위를 H로 하고, 상기 NAND셀내의 상기 워드선 모두의 전위를 L로 하며, 상기 기판의 전위를 H로 함으로써, 상기 도전막의 전위를 L로 하는 동작을 수행하며, 데이터 기입모드에서는, 상기 NAND셀의 상기 드레인의 전위를 L 또는 M으로 하고, 상기 선택 워드선의 전의를 H로 하며, 드레인측 선택게이트 및 상기 비선택 워드선의 전위를 M으로 하고, 소스측 선택게이트 및 상기 기판의 전위를 L로 함으로써, 상기 도전막의 전위를 H로 하는 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
  31. 제30항에 있어서, 상기 메모리셀을 복수의 NAND셀을 각각 갖는 블록으로 나누고 상기 각 블록마다 상기 도전막을 형성하며, 데이터 독출모드에서, 선택 블록내의 상기 도전막의 전위를 전원전위로 하고, 비선택 블록내의 상기 도전막의 전위를 L로 하는 동작을 수행하며, 데이터 기입모드에서는, 상기 선택 블록내의 상기 도전막의 전위를 H로 하고, 상기 비선택 블록내의 상기 도전막의 전위를 L로 하는 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
  32. 반도체기판(10)과, 상기 반도체기판(10)사에 형성된 제1절연막(14), 소스, 드레인, 상기 반도체기판(10)상에 상기 제1절연막(14)을 매개로 형성된 제어게이트(17) 및 상기 제1절연막(14)과 상기 제어게이트(17) 사이에 형성된 전하축적층(15)을 각각 갖추고서, 상기 전하축적층(15)의 전하량을 변화시킴으로써 전기적 재기입동작을 수행하는 복수의 전기적 소거가능한 반도체 메모리셀(M), 상기 제어게이트(17)의 상면과 상기 제어게이트(17) 및 상기 전하축적층(15)의 측면에 형성된 제2절연막(19) 및, 상기 제어게이트(17) 및 상기 전하축적층(15)의 적어도 측면에 상기 제2절연막(19)을 매개로 형성된 도전막(20)을 구비하고, 상기 도전막(20)은 대칭축인 상기 제어게이트(17)의 양측에 대칭적으로 형성되고, 양측에 형성된 상기 도전막(20)이 전기적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
  33. 제32항에 있어서, 상기 도전막(20)에 접속되고, 상기 게이트(17)의 측면에 상기 제2절연막(19)을 매개로 형성된 전압공급수단을 더 구비하고, 상기 전압공급수단으로부터 상기 도전막(20)으로 전압이 인가된 경우에, 상기 도전막(20)에 인접하여 상기 기판(10)의 표면영역에 반전층이 형성되는 것을 특징으로하는 반도체 기억장치.
  34. 제32항에 있어서, 상기 메모리셀은 적어도 2개의 메모리 블록을 구성하고, 상기 메모리블록의 각각에 대응하는 영역에 설치된 상기 도전막에 동일 전압이 인가되는 것을 특징으로 하는 반도체 기억장치.
  35. 제32항에 있어서, 상기 메모리셀중 선택된 개수의 메모리셀이 직렬로 접속되어 1단위를 구성하는 것을 특징으로 하는 반도체 기억장치.
  36. 제32항에 있어서, 상기 메모리셀의 1개 이상이 병렬로 접속되어 1개의 단위 메모리셀을 구성하는 것을 특징으로 하는 반도체 기억장치.
  37. 제32항에 있어서, 상기 메모리셀을 복수의 블록으로 나누고 각 블록마다 상기 도전막을 형성하며, 데이터 독출모드, 데이터 기입모드 및 데이터 소거모드중의 한 모드에서, 선택 워드선에 제1전압이 인가된 경우에 선택 워드선을 포함하는 선택 블록내의 상기 도전막에 제2전압을 인가하고, 비선택 블록내의 상기 도전막에 제3전압을 인가하는 수단을 더 구비한 것을 특징으로 하는 반도체 기억장치.
  38. 제35항에 있어서, 데이터 독출모드에서는, NAND셀의 선택게이트 및 드레인의 전위를 전원전위로 하고, 상기 제어게이트로 이루어진 워드선으로부터 선택된 워드선의 전위를 L로 하며, 비선택 워드선의 전위를 전원전위로 하고, 상기 NAND셀의 소스의 전위를 L로 하며, 상기 기판의 전위를 L로 함으로써, 상기 도전막의 전위를 전원전위로 하는 동작을 수행하고, 데이터 소거모드에서는, 상기 NAND셀의 상기 선택게이트 및 상기 드레인의 전위를 H로 하고, 상기 NAND셀내의 상기 워드선 모두의 전위를 L로 하며, 상기 기판의 전위를 H로 함으로써, 상기 도전막의 전위를 L로 하는 동작을 수행하며, 데이터 기입모드에서는, 상기 NAND셀의 상기 드레인의 전위를 L 또는 M으로 하고, 상기 선택 워드선의 전위를 H로 하며, 드레인측 선택게이트 및 상기 비선택 워드선의 전위를 M으로 하고, 소스측 선택게이트 및 상기 기판의 전위를 L로 함으로써, 상기 도전막의 전위를 H로 하는 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
  39. 제38항에 있어서, 상기 메모리셀을 복수의 NAND셀을 각각 갖는 블록으로 나누고 상기 각 블록마다 상기 도전막을 형성하며, 데이터 독출모드에서는, 선택 블록내의 상기 도전막의 전위를 전원전위로 하고, 비선택 블록내의 상기 도전막의 전위를 L로 하는 동작을 수행하며, 데이터 기입모드에서는, 상기 선택 블록내의 상기 도전막의 전위를 H로 하고, 상기 비선택 블록내의 상기 도전막의 전위를 L로 하는 동작을 수행하는 것을 특징으로 하는 반도체 기억장치.
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