KR101469105B1 - 불 휘발성 반도체 메모리 장치 및 그것을 포함한 메모리시스템 - Google Patents

불 휘발성 반도체 메모리 장치 및 그것을 포함한 메모리시스템 Download PDF

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Abstract

여기에 제공되는 불 휘발성 반도체 메모리 장치는 비트 라인들과; 상기 비트 라인들에 각각 대응하며, 각각이 대응하는 비트 라인과 동일한 방향으로 배열된 소오스 라인들과; 그리고 상기 비트 라인들과 상기 소오스 라인들 사이에 수직하게 각각 형성된 스트링들을 포함하는 수직 어레이를 구비한다.

Description

불 휘발성 반도체 메모리 장치 및 그것을 포함한 메모리 시스템{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 반도체 메모리 장치에 관한 것이다.
반도체 제조 기술의 발전과 더불어, 고밀도 메모리에 대한 요구가 계속되어 오고 있다. 이러한 요구를 충족시키기 위해서 다양한 방법들이 제안되어 오고 있다. 그러한 방법들 중 하나는 3차원 어레이 구조(three-dimentional array structure)를 갖는 메모리 장치('3D 메모리 장치'라 불림)를 제공하는 것이다. 3D 메모리 장치를 구현하기 위한 기술들이 미국특허 제5835396호(1998.12.7)에 "THREE-DIMENTIONAL READ-ONLY MEMORY"라는 제목으로, 미국특허 제6034882호(2000.3.7)에 "VERTICALLY STACKED FIELD PROGRAMMABLE NONVOLATILE MEMORY AND METHOD OF FABRICATION"라는 제목으로, 그리고 미국특허 제7002825호(2006.2.21)에 "WORD LINE ARRANGEMENT HAVING SEGMENTED WORD LINES"라는 제목으로 각각 게재되어 있다.
본 발명의 목적은 프로그램 성능을 향상시킬 수 있는 불 휘발성 반도체 메모리 장치 및 그것을 포함한 메모리 시스템을 제공하는 것이다.
본 발명의 예시적인 실시예들은 비트 라인들과; 상기 비트 라인들에 각각 대응하며, 각각이 대응하는 비트 라인과 동일한 방향으로 배열된 소오스 라인들과; 그리고 상기 비트 라인들과 상기 소오스 라인들 사이에 수직하게 각각 형성된 스트링들을 포함하는 수직 어레이 구조를 제공한다.
본 발명의 다른 예시적인 실시예들은 비트 라인들과, 상기 비트 라인들에 각각 대응하며, 각각이 대응하는 비트 라인과 동일한 방향으로 배열된 소오스 라인들과, 상기 비트 라인들과 상기 소오스 라인들 사이에 수직하게 각각 형성된 스트링들을 포함하는 수직 어레이와; 그리고 프로그램 동작시 저장될 데이터에 따라 상기 비트 라인들과 상기 소오스 라인들을 구동하도록 구성된 읽기 및 쓰기 회로를 포함하며, 상기 각 소오스 라인은 프로그램 동작시 대응하는 비트 라인과 동일하게 프로그램 전압과 프로그램 금지 전압 중 어느 하나로 구동되는 불 휘발성 반도체 메모리 장치를 제공한다.
본 발명에 의하면, 프로그램 성능을 향상시키는 것이 가능하다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되 어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 반도체 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 불 휘발성 반도체 메모리 장치를 개략적으로 보여주는 블록도이다. 도 1에 도시된 바와 같이, 본 발명에 따른 불 휘발성 반도체 메모리 장치(1000)는 메모리 셀 어레이(100), 행 디코더 회로(200), 열 디코더 회로(300), 읽기 및 쓰기 블록(400), 제어 로직(500), 그리고 전압 발생 회로(600)를 포함할 것이다. 본 발명에 따른 불 휘발성 반도체 메모리 장치(1000)는, 예를 들면, 플래시 메모리 장치일 것이다. 하지만, 본 발명이 플래시 메모리 장치에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
메모리 셀 어레이(100)는 N-비트 데이터 정보(N은 1 또는 그 보다 큰 정수)를 저장하기 위한 메모리 셀들(미도시됨)을 포함할 것이다. 메모리 셀들은 행들(또는, 워드 라인들)과 열들(또는, 비트 라인들)의 교차 영역들에 각각 배열될 것이 다. 각 메모리 셀은 가변 가능한 저항성을 가질 것이다. 예를 들면, 각 메모리 셀은 전하 저장을 통해 또는 가변 저항을 통해 변화되는 문턱 전압을 가질 것이다. 하지만, 메모리 셀들의 종류가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 행 디코더 회로(200)는 제어 로직(500)의 제어에 응답하여 동작하며, 메모리 셀 어레이(100)의 행들을 선택할 것이다. 열 디코더 회로(300)는 제어 로직(500)의 제어에 응답하여 동작하며, 메모리 셀 어레이(100)의 열들을 선택할 것이다. 읽기 및 쓰기 블록(400)은 제어 로직(500)의 제어에 응답하여 동작하며, 메모리 셀 어레이(100)로부터 데이터를 읽도록 그리고 메모리 셀 어레이(100)에 데이터를 기입하도록 구성될 것이다. 전압 발생 회로(600)는 제어 로직(500)의 제어에 응답하여 동작하며, 각 동작(예를 들면, 읽기, 프로그램, 그리고 소거 동작들)에 필요한 전압들을 발생하도록 구성될 것이다.
도 2는 본 발명의 예시적인 실시예들에 따른 도 1에 도시된 메모리 셀 어레이와 읽기 및 쓰기 블록의 일부를 개략적으로 보여주는 도면이고, 도 3은 도 2의 점선 101-102을 따라 절단된 단면을 보여주는 도면이며, 도 4는 도 3에 도시된 어레이의 회로 구조를 개략적으로 보여주는 도면이다. 설명의 편의상, 도 2에는 단지 하나의 비트 라인에 대응하는 구성 요소들이 도시되어 있다.
비트 라인(110)과 소오스 라인(120)은 읽기 및 쓰기 블록(400)에 전기적으로 연결될 것이다. 비트 라인(110)과 소오스 라인(120) 사이에는 복수의 스트링들(130)이 병렬로 그리고 수직하게 연결되어 있다. 소오스 라인(120)은 비트 라인(110)과 동일한 방향으로 배열될 것이다. 다시 말해서, 소오스 라인(120)은 비트 라인(110)에 공통으로 연결된 스트링들(130)에 공통으로 전기적으로 연결될 것이다. 도 3에 도시된 바와 같이, 소오스 라인들(120)은 스트링(130)을 구성하는 액티브 영역들을 통해 대응하는 비트 라인들(110)에 각각 전기적으로 연결되어 있다. 소오스 라인들(120)은 서로 전기적으로 분리되어 있다. 워드 라인들은 액티브 영역들에 수직하도록 배열되어 있다. 각 액티브 영역에는 터널 산화막 및 전하 저장층이 순차적으로 형성되며, 워드 라인은 제어 게이트로서 작용할 것이다. 소오스 라인들(120)은 반도체 기판(140) 상에 N형 물질로 또는 메탈로 형성될 것이다. 도 3에 도시된 수직 어레이는 도 4에 도시된 바와 같은 등가 회로로 표현될 수 있다. 도 4에 도시된 바와 같이, 소오스 라인들(BL)은 비트 라인들(BL)과 동일한 방향으로 개별적으로 형성될 것이다. 또한, 도 5에 도시된 바와 같이, 소오스 라인(120)은 비트 라인(110)과 동일한 방향으로 배선되며, 액티브 영역(또는, 스트링)을 통해 비트 라인(110)과 전기적으로 연결될 것이다. 이러한 수직 어레이 구조에 따르면, 소오스 라인들(120)의 수는 비트 라인들(110)의 수와 동일할 것이다.
도 3에 도시된 수직 어레이 구조의 예가 미국특허공개번호 제2007-0252201호에 "NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF"라는 제목으로 게재되어 있다. 하지만, 본 발명이 언급된 문헌의 수직 어레이 구조에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
다시 도 2를 참조하면, 비트 라인(110)은 비트 라인 구동 및 감지 회로(410)에 연결되고, 소오스 라인(120)은 소오스 라인 구동 회로(420)에 연결된다. 비트 라인 구동 및 감지 회로(410)는 저장될 데이터에 따라 비트 라인(110)을 요구되는 전압(예를 들면, 전원 전압 또는 접지 전압)으로 구동할 것이다. 비록 도면에는 도시되지 않았지만, 비트 라인 구동 및 감지 회로(410)는 데이터를 임시 저장하도록 구성될 것이다. 예를 들면, 비트 라인 구동 및 감지 회로(410)는 데이터를 임시 저장하기 위한 래치를 포함하며, 이는 셀 당 1-비트 데이터를 저장하는 메모리 장치에 적합한 구조일 것이다. 또는, 비트 라인 구동 및 감지 회로(410)는 데이터를 임시 저장하기 위한 복수의 래치들을 포함하며, 이는 셀 당 M-비트 데이터(M은 2 또는 그 보다 큰 정수)를 저장하는 메모리 장치에 적합한 구조일 것이다. 하지만, 비트 라인 구동 및 감지 회로(410)가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비트 라인 구동 및 감지 회로(410)는, 또한, 비트 라인(110)의 전압을 데이터로서 감지하도록 구성될 것이다.
소오스 라인 구동 회로(420)는 프로그램 동작시 비트 라인 구동 및 감지 회로(410)로부터 제공되는 데이터에 따라 전원 전압과 접지 전압 중 어느 하나로 소오스 라인(120)을 구동할 것이다. 예를 들면, 비트 라인 구동 및 감지 회로(410)로부터 프로그램 데이터로서 데이터 '0'가 제공될 때, 소오스 라인 구동 회로(420)는 소오스 라인(120)을 접지 전압으로 구동할 것이다. 비트 라인 구동 및 감지 회로(410)로부터 프로그램 금지 데이터로서 데이터 '1'이 제공될 때, 소오스 라인 구동 회로(420)는 소오스 라인(120)을 프로그램 금지 전압으로서 전원 전압으로 구동할 것이다.
이상의 설명으로부터 알 수 있듯이, 프로그램 동작 동안, 소오스 라인(120)은 비트 라인 구동 및 감지 회로(410)에 저장된 데이터에 따라 비트 라인(110)과 동일한 전압으로 구동될 것이다.
도 6은 도 2에 도시된 스트링들 중 하나를 개략적으로 보여주는 회로도이다.
도 6을 참조하면, 스트링(130)은 비트 라인(110)과 소오스 라인(120) 사이에 연결되며, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(MC1∼MCm)을 포함할 것이다. 앞서 설명된 바와 같이, 스트링(130)은 일반적인 수평 구조(또는, 2차원 구조)가 아니라 수직 구조(또는, 3차원 구조)를 갖도록 형성될 것이다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되며, 메모리 셀들(MC1∼MCm)은 대응하는 워드 라인들(WL1∼WLm)에 각각 연결된다. 비록 도면에는 도시되지 않았지만, 선택 라인들(SSL, GSL) 및 워드 라인들(WL1WLm)은 도 1에 도시된 행 선택 회로(200)에 의해서 구동되고, 비트 라인(110)와 소오스 라인(120)은 도 2에 도시된 비트 라인 구동 및 감지 회로(410)와 소오스 라인 구동 회로(420)에 의해서 각각 구동될 것이다. 이는 이후 상세히 설명될 것이다.
예시적인 실시예에 있어서, 임의의 스트링에 속하는 선택 트랜지스터들(SST, GST)만을 활성화시킴으로써 하나의 비트 라인에 공통으로 연결된 스트링들을 선택 또는 비선택하는 것이 가능하다. 다시 말해서, 각 동작 모드 동안, 각 비트 라인에는 선택된 스트링만이 전기적으로 연결될 것이다.
도 7은 본 발명의 예시적인 실시예들에 따른 불 휘발성 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 도면이고, 도 8은 본 발명의 예시적인 실시예들 에 따른 불 휘발성 반도체 메모리 장치의 검증 읽기 동작을 설명하기 위한 도면이다. 도 9a 및 도 9b는 발명의 예시적인 실시예들에 따른 불 휘발성 반도체 메모리 장치의 프로그램 동작시 바이어스 조건을 보여주는 도면이다. 이하, 본 발명의 예시적인 실시예들에 따른 불 휘발성 반도체 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
설명에 앞서, 프로그램 동작은 복수의 프로그램 루프들을 포함하며, 각 프로그램 루프는 비트 라인 프리챠지 구간, 프로그램 구간, 그리고 검증 구간으로 구성될 것이다. 잘 알려진 바와 같이, 프로그램 루프는 선택된 메모리 셀들이 모두 프로그램 패스될 때까지 정해진 횟수 내에서 반복될 것이다. 프로그램 전압은 프로그램 루프들의 반복시 정해진 증가분만큼 증가될 것이다. 워드 라인(WL2)에 연결된 메모리 셀들이 선택된다고 가정하자. 선택된 메모리 셀들은 프로그램될 메모리 셀들과 프로그램 금지된 메모리 셀들을 포함할 것이다.
먼저, 메모리 셀 어레이(100)에 저장될 데이터는 외부에서 읽기 및 쓰기 블록(400)에 로드될 것이다. 예를 들면, 저장될 데이터는 읽기 및 쓰기 블록(400)의 비트 라인 구동 및 감지 회로(410)에 로드될 것이다.
그 다음에, 비트 라인 프리챠지 구간 동안, 선택 라인들(SSL, GSL)이 전원 전압(VCC)으로 구동된 상태에서, 비트 라인(BL)은 비트 라인 구동 및 감지 회로(410)에 로드된 데이터에 따라 전원 전압 또는 접지 전압으로 구동될 것이다. 예를 들면, 도 7a 및 도 7b에 각각 도시된 바와 같이, 비트 라인(BL)은 선택된 메모리 셀이 프로그램 금지된 메모리 셀인 경우 전원 전압(VCC)으로 그리고 선택된 메 모리 셀이 프로그램될 메모리 셀인 경우 접지 전압(0V)으로 각각 구동될 것이다. 이와 동시에, 소오스 라인(SL)은 비트 라인 구동 및 감지 회로(410)에 로드된 데이터에 따라 소오스 라인 구동 회로(420)를 통해 전원 전압 또는 접지 전압으로 구동될 것이다. 다시 말해서, 비트 라인(BL)과 소오스 라인(SL)은 비트 라인 구동 및 감지 회로(410)에 로드된 데이터에 따라 동일한 전압으로 구동될 것이다. 이는 스트링(130)의 채널이 비트 라인(BL)을 통해 그리고 소오스 라인(SL)을 통해 채널의 양측에서 동시에 프리챠지됨을 의미한다. 이러한 채널 프리챠지 스킴을 통해 균일한 채널 전위를 얻을 수 있을 뿐만 아니라 프리챠지 시간을 줄일 수 있다. 게다가, 접지 선택 트랜지스터(GST)에 전원 전압이 인가됨에 따라, 접지 선택 트랜지스터(GST)의 GIDL(Gate Induced Drain Leakage)에 의한 인접 메모리 셀의 핫 캐리어 프로그램 디스터브를 방지할 수 있다.
일단 스트링(130)의 채널이 프리챠지되면, 프로그램 금지된 메모리 셀을 포함한 스트링(130)의 채널은 플로팅될 것이다. 즉, 전원 전압으로 구동되는 스트링(130)의 채널은 프리챠지 전압(예를 들면, VCC-Vth)으로 프리챠지되고, 그 다음에 선택 라인들(SSL, GSL)이 각각 전원 전압(VCC)으로 구동되기 때문에 스트링(130)의 채널은 플로팅될 것이다. 프로그램 구간 동안, 비선택된 메모리 셀들에 연결된 워드 라인들(WL1, WL3∼WLm)에는 패스 전압(Vpass)이 각각 공급되고, 선택된 메모리 셀에 연결된 워드 라인(WL2)에는 프로그램 전압(Vpgm)이 공급될 것이다. 이러한 바이어스 조건에 따르면, 선택된 워드 라인(WL2)에 연결된 메모리 셀들은 채널 전위(셀프 부스팅을 통해 결정됨)에 따라 프로그램되거나 프로그램 금지될 것 이다.
검증 읽기 구간 동안, 도 8에 도시된 바와 같이, 선택된 워드 라인(WL2)에는 0V의 전압이 인가되고, 선택 라인들(SSL, GSL) 및 나머지 워드 라인들(WL1, WL3∼WLm)에는 읽기 전압(Vread)이 인가될 것이다. 이때, 소오스 라인(SL)은 접지 전압으로 설정되고, 비트 라인(BL)은 비트 라인 전압(VBL)으로 설정될 것이다. 선택된 메모리 셀이 프로그램되지 않은 경우, 비트 라인(BL)의 전압은 채널을 통해 접지 전압으로 낮아질 것이다. 이에 반해서, 선택된 메모리 셀이 프로그램된 경우, 비트 라인(BL)의 전압은 비트 라인 전압(VBL)을 유지하나거 전원 전압을 향해 증가될 것이다. 그 다음에, 비트 라인 구동 및 감지 회로(410)는 비트 라인(BL)의 전압을 감지하고, 비트 라인 구동 및 감지 회로(410)에 저장된 데이터는 감지된 전압에 따라 변경될 것이다. 예를 들면, 선택된 메모리 셀이 프로그램된 경우, 비트 라인 구동 및 감지 회로(410)에 저장된 데이터 '0'는 프로그램 금지 데이터로서 데이터 '1'로 변경될 것이다. 선택된 메모리 셀이 프로그램되지 않은 경우, 비트 라인 구동 및 감지 회로(410)에 저장된 데이터 '0'는 변경되지 않을 것이다.
앞서 설명된 동작들 즉, 프로그램 루프는 선택된 워드 라인의 메모리 셀들이 모두 프로그램될 때까지 정해진 횟수 내에서 반복될 것이다. 다음의 프로그램 루프에 있어서, 데이터 '0'가 데이터 '1'로 변경되는 경우, 비트 라인(BL)이 프리챠지 구간 동안 전원 전압으로 구동될 뿐만 아니라 소오스 라인(SL) 역시 소오스 라인 구동 회로(420)를 통해 전원 전압으로 구동될 것이다. 또는, 비록 도면에는 도시되 지 않았지만, 비트 라인(BL)과 마찬가지로 스위치(430)의 사용없이 소오스 라인(SL)을 직접 구동하도록 비트 라인 구동 및 감지 회로(410)를 구성하는 것이 가능하다.
본 발명의 프로그램 동작에 따른 예시적인 타이밍이 도 9a 및 도 9b에 도시되어 있다. 도 9a 및 도 9b에 도시된 바와 같이, 비트 라인(BL)과 소오스 라인(SL)은 프로그램될 데이터에 따라 동일한 전압으로 구동될 것이다. 예를 들면, 프로그램될 데이터가 데이터 '1'인 경우, 도 9a에 도시된 바와 같이, 비트 라인(BL)과 소오스 라인(SL)은 전원 전압(VCC)으로 각각 구동될 것이다. 프로그램될 데이터가 데이터 '0'인 경우, 도 9b에 도시된 바와 같이, 비트 라인(BL)과 소오스 라인(SL)은 접지 전압(0V)으로 각각 구동될 것이다. 도 9a 및 도 9b에 도시된 바이어스 전압들의 타이밍이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
예시적인 실시예에 있어서, 비트 라인과 소오스 라인이 직교하도록 배열된 구조의 경우, 잘 알려진 바와 같이, 읽기 동작시 CSL 노이즈가 크다. 이에 반해서, 비트 라인과 소오스 라인이 평행하게 배열된 본 발명의 어레이 구조의 경우, CSL 노이즈가 기존의 어레이 구조와 비교하여 볼 때 감소될 것이다. 그러한 이유로, 도 10에 도시된 바와 같이, 소오스 라인이 정해진 전압(V1=0V∼VCC)으로 구동되는 상태에서 단지 비트 라인(BL)을 통해 스트링을 프리챠지하는 것이 가능하다.
본 발명의 예시적인 실시예들에 따른 플래시 메모리 장치의 각 동작의 바이어스 조건은 아래의 표 1과 같다.
READ WRITE '0 WRITE '1' ERASE
(sel block)		 ERASE
(unsel block)
BL Vbl 0V VCC Verase Verase
SSL Vread VCC VCC Vssl=Verase-a Vssl=Verase-a
selected WL 0V Vpgm Vpgm 0V Floating
unselected WL Vread Vpass Vpass 0V Floating
GSL 0V VCC VCC Vgsl=Verase-a Vgsl=Verase-a
SL 0V 0V VCC Floating
(or, Verase)		 Floating
(or, Verase)
PW 0V 0V 0V Verase Verase
표 1에 있어서, 읽기, 쓰기, 그리고 소거 동작들에 사용되는 전압들이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 11은 본 발명의 다른 예시적인 실시예들에 따른 도 1에 도시된 메모리 셀 어레이와 읽기 및 쓰기 블록의 일부를 개략적으로 보여주는 도면이다.
도 11에 도시된 바와 같이, 소오스 라인(SL)은 동작 모드에 따라 비트 라인 구동 및 감지 회로(410)를 통해 또는 소오스 라인 구동 회로(420)를 통해 구동될 수 있다. 예를 들면, 소오스 라인(SL)은 프로그램 동작시 스위치(430)를 통해 비트 라인 구동 및 감지 회로(410)에 의해서 구동되고, 읽기/소거 동작시 소오스 라인 구동 회로(420)에 의해서 구동될 수 있다.
도 12는 본 발명의 다른 예시적인 실시예들에 따른 수직 어레이 구조를 보여주는 도면이다.
도 3에 도시된 것과 동일한 구조를 갖는 복수의 수직 어레이들이, 도 12에 도시된 바와 같이, 복수의 층들을 구성하도록 적층될 수 있다. 이러한 수직 어레이 구조에 따르면, 비트 라인들과 소오스 라인들은 인접한 층의 어레이에 의해서 공유될 것이다. 게다가, 이러한 수직 어레이 구조는 스트링을 구성하는 액티브를 형성하는 데 용이할 것이다.
도 13은 본 발명의 어레이 구조에 따른 소오스 라인들의 배열을 보여주는 평면도이고, 도 14는 도 13의 실선 A-A'을 따라 절단된 단면을 보여주는 단면도이다. 도 15a 내지도 도 15d는 본 발명의 예시적인 실시예들에 따른 소오스 라인들을 형성하는 방법을 설명하기 위한 도면이다.
도 13을 참조하면, 소오스 라인들(1100)은, 비록 도면에는 도시되지 않았지만, 비트 라인들과 평행하게 (또는, 동일한 방향으로) 배열될 것이다. 소오스 라인들(1100)은 절연 물질(1200)을 통해 서로 전기적으로 분리될 것이다. 소오스 라인들(1100)은, 도 14에 도시된 바와 같이, 반도체 기판(1300)에 형성되며, 절연 물질(1200)을 통해 전기적으로 분리될 것이다. 본 발명의 예시적인 실시예들에 따른 소오스 라인들을 형성하는 방법이 도 15a 내지 도 15d을 참조하여 이하 설명될 것이다.
먼저, 도 15a에 도시된 바와 같이, 반도체 기판(1300) 전면에 N+ 이온을 주입하여 N+ 불순물 영역이 형성될 것이다. 그 다음에, N+ 불순물 영역 전면에 SiN과 같은 질화막이 형성될 것이다. 도 15c에 도시된 바와 같이, 잘 알려진 STI 및 CMP 공정을 통해 산화 물질로 전기적으로 분리된 N+ 패턴들이 형성될 것이다. 여기서, N+ 패턴들은 본 발명의 소오스 라인으로 사용될 것이다. 즉, 소오스 라인은 N형 물질로 형성될 것이다. 이후, 절연 물질과 산화 물질이 도 15d에 도시된 바와 같이, 제거될 것이다. 결과적으로, 도 14에 도시된 바와 같은 소오스 라인 구조가 형성될 것이다.
도 16은 본 발명의 다른 예시적인 실시예들에 따른 소오스 라인 구조를 보여주는 단면도이고, 도 17a 내지 도 17e는 도 16에 도시된 소오스 라인 구조를 형성하는 방법을 설명하기 위한 도면이다. 도 16 및 도 17에 있어서, 도 14 및 도 15와 동일한 방식으로 형성되는 라인들은 동일한 참조 번호들로 표기될 것이다. 도 16에 도시된 소오스 라인 구조는 N+ 패턴들 상에 금속 물질이 추가로 형성된다는 점을 제외하면 도 14에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 16에 도시된 소오스 라인 구조에 따르면, 소오스 라인들은 Salicide과 같은 금속 물질로 형성될 것이다. 본 발명의 다른 예시적인 실시예들에 따른 소오스 라인들을 형성하는 방법이 도 17a 내지 도 17e을 참조하여 이하 설명될 것이다.
도 17a 내지 도 17c은 도 15a 내지 도 15c와 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 17c에 수행된 STI 및 CMP 공정이 완료된 후, 도 17d를 참조하면, SiN과 같은 질화 물질이 제거될 것이다. 이후, N+ 패턴들 상에 금속 물질이 형성될 것이다. 결과적으로, 도 16에 도시된 바와 같은 소오스 라인 구조가 형성될 것이다.
소오스 라인을 형성하는 방법이 도 13 내지 도 17에서 설명된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 불 휘발성 반도체 메모리 장치를 포함한 컴퓨팅 시스템이 도 18에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(2001)에 전기적으로 연결된 마이크로프로세서(2100), 사용자 인터페이스(2200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2300), 메모리 제어기(2400), 그리고 플래시 메모리 장치(2500)를 포함한다. 플래시 메모리 장치(2500)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(2500)에는 마이크로프로세서(2100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(2400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(2400)와 플래시 메모리 장치(2500)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 예시적인 SSD가 미국특허공개번호 제2006-0152981호에 게재되어 있으며, 이 분야의 레퍼런스로 포함된다. 또는, 메모리 제어기(2400)와 플래시 메모리 장치(2500)는 데이터를 저장하는 데 불 휘발성 메모리를 메모리 카드를 구성할 수 있다.
도 19는 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.
도 19에 도시된 메모리 시스템은 메모리(3510)와 메모리 제어기(3520)가 카드(3530)를 구성하도록 구현된다. 예를 들면, 카드(3530)는 플래시 메모리 카드와 같은 메모리 카드일 수 있다. 즉, 카드(3530)는 디지털, 카메라, 개인 컴퓨터 등과 같은 전자 장치를 사용하기 위한 어떤 산업 표준을 만족하는 카드일 수 있다. 메모리 제어기(3520)가 카드(3530)에 의해 또 다른 (예를 들면, 외부) 장치로부터 수신된 제어 신호들에 기초하여 메모리(3510)를 제어할 수 있다는 것이 이해될 것이다.
도 20은 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.
도 20에 도시된 시스템은 휴대용 장치(4000)를 나타낸다. 휴대용 장치(4000)는 MP3 플레이어, 비디오 플레이어, 콤비네이션 비디오 및 오디오 플레이어 등일 수 있다. 도시된 바와 같이, 휴대용 장치(4000)는 메모리(3510) 및 메모리 제어기(3520)를 포함한다. 휴대용 장치(4000)는 또한 인코더 및 디코더(4610), 프리젠테이션 구성요소들(4620) 및 인터페이스(4630)를 포함할 수 있다.
인코더 및 디코더(EDC)(4610)에 의해 처리된 데이터(비디오, 오디오, 등)는 메모리 제어기(3520)를 통해 메모리(3510)로 입력되고 메모리(3510)로부터 출력될 수 있다. 도 20에서 점선들에 의해 도시된 바와 같이, 데이터는 EDC(4610)로부터 메모리(3510)로 직접 입력되고 그리고/또는 메모리(3510)로부터 EDC(4610)로 직접 출력될 수 있다.
EDC(4610)는 메모리(3510)에 저장하기 위해 데이터를 인코딩할 수 있다. 예를 들면, EDC(4610)는 메모리(3510)에 저장하기 위해 오디오 데이터에 대해 MP3 인코딩을 수행할 수 있다. 다른 방법으로, EDC(4610)는 메모리(3510)에 저장하기 위해 비디오 데이터에 대해 MPEG 인코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(4610)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 인코딩하기 위한 복수의 인코더들을 포함할 수 있다. 예를 들면, EDC(4610)는 오디오 데이터를 위한 MP3 인코더 및 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.
EDC(4610)는 메모리(3510)로부터의 출력을 디코딩할 수 있다. 예를 들면, EDC(4610)는 메모리(3510)로부터 출력된 오디오 데이터에 대해 MP3 디코딩을 수행할 수 있다. 다른 방법으로, EDC(4610)는 메모리(3510)로부터 출력된 비디오 데이터에 대해 MPEG 디코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(4610)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 디코딩하기 위한 복수의 디코더들을 포함할 수 있다. 예를 들면, EDC(4610)는 오디오 데이터를 위한 MP3 디코더 및 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
EDC(4610)가 디코더들만을 포함할 수 있다는 것이 또한 이해될 것이다. 예를 들면, 이미 인코딩된 데이터는 EDC(4610)에 의해 수신될 수 있고 메모리 제어기(3520) 및/또는 메모리(3510)로 패스될 수 있다.
EDC(4610)는 인터페이스(4630)를 통해 인코딩을 위한 데이터를 수신하거나 이미 인코딩된 데이터를 수신할 수 있다. 인터페이스(4630)는 알려진 표준(예를 들면, 펌웨어, USB, 등)에 따를 수 있다. 인터페이스(4630)는 또한 하나 이상의 인터페이스를 포함할 수 있다. 예를 들면, 인터페이스(4630)는 펌웨어 인터페이스, USB 인터페이스, 등을 포함할 수 있다. 메모리(3510)로부터의 데이터는 인터페이스(4630)를 통해 출력될 수도 있다.
프리젠테이션 구성요소들(4620)은 메모리로부터 출력되고 그리고/또는 EDC(4610)에 의해 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를 들면, 프리젠테이션 구성요소들(4620)은 오디오 데이터를 출력하기 위한 스피커 잭, 비디오 데이터를 출력하기 위한 디스플레이 스크린, 등을 포함할 수 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명의 예시적인 실시예들에 따른 불 휘발성 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 도 1에 도시된 메모리 셀 어레이와 읽기 및 쓰기 블록의 일부를 개략적으로 보여주는 도면이다.
도 3은 도 2의 점선 101-102을 따라 절단된 단면을 보여주는 도면이다.
도 4는 도 3에 도시된 어레이의 회로 구조를 개략적으로 보여주는 도면이다.
도 5는 도 3에 도시된 수직 어레이 구조의 일부를 보여주는 도면이다.
도 6은 도 2에 도시된 스트링들 중 하나를 개략적으로 보여주는 회로도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 불 휘발성 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 예시적인 실시예들에 따른 불 휘발성 반도체 메모리 장치의 검증 읽기 동작을 설명하기 위한 도면이다.
도 9a 및 도 9b는 발명의 예시적인 실시예들에 따른 불 휘발성 반도체 메모리 장치의 프로그램 동작시 바이어스 조건을 보여주는 도면이다.
도 10은 본 발명의 다른 예시적인 실시예들에 따른 불 휘발성 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 예시적인 실시예들에 따른 도 1에 도시된 메모리 셀 어레이와 읽기 및 쓰기 블록의 일부를 개략적으로 보여주는 도면이다.
도 12는 본 발명의 다른 예시적인 실시예들에 따른 수직 어레이 구조를 보여 주는 도면이다.
도 13은 본 발명의 어레이 구조에 따른 소오스 라인들의 배열을 보여주는 평면도이다.
도 14는 도 13의 실선 A-A'을 따라 절단된 단면을 보여주는 단면도이다.
도 15a 내지도 도 15d는 본 발명의 예시적인 실시예들에 따른 소오스 라인들을 형성하는 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 다른 예시적인 실시예들에 따른 소오스 라인 구조를 보여주는 단면도이다.
도 17a 내지 도 17e는 도 16에 도시된 소오스 라인 구조를 형성하는 방법을 설명하기 위한 도면이다.
도 18은 본 발명의 예시적인 실시예들에 따른 불 휘발성 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 19은 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.
도 20은 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.

Claims (16)

  1. 비트 라인들과;
    상기 비트 라인들에 각각 대응하며, 각각이 대응하는 비트 라인과 동일한 방향으로 배열된 소오스 라인들과; 그리고
    상기 비트 라인들과 상기 소오스 라인들 사이에 수직하게 각각 형성된 스트링들을 포함하고,
    상기 각 소오스 라인은 프로그램 동작시 대응하는 스트링의 채널이 양측에서 프리챠지되도록 대응하는 비트 라인과 동일한 전압으로 구동되는 수직 어레이 구조.
  2. 제 1 항에 있어서,
    상기 각 소오스 라인은 대응하는 비트 라인에 연결된 스트링들에 의해서 공유되도록 배열되는 수직 어레이 구조.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 각 스트링은 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 그리고 상기 제 1 및 제 2 선택 트랜지스터들 사이에 직렬 연결된 메모리 셀들을 포함하며, 상기 제 1 및 제 2 선택 트랜지스터들은 상기 프로그램 동작시 전원 전압으로 구동되는 수직 어레이 구조.
  5. 제 1 항에 있어서,
    상기 소오스 라인들은 N형 물질로 반도체 기판 상에 형성되는 수직 어레이 구조.
  6. 제 1 항에 있어서,
    상기 소오스 라인들은 메탈로 반도체 기판 상에 형성되는 수직 어레이 구조.
  7. 제 1 항에 있어서,
    프로그램 동작시, 상기 각 비트 라인은 상기 각 소오스 라인이 소정 전압으로 구동된 상태에서 프로그램될 데이터에 따라 결정된 전압으로 구동되는 수직 어레이 구조.
  8. 비트 라인들과, 상기 비트 라인들에 각각 대응하며, 각각이 대응하는 비트 라인과 동일한 방향으로 배열된 소오스 라인들과, 상기 비트 라인들과 상기 소오스 라인들 사이에 수직하게 각각 형성된 스트링들을 포함하는 수직 어레이와; 그리고
    프로그램 동작시 저장될 데이터에 따라 상기 비트 라인들과 상기 소오스 라인들을 구동하도록 구성된 읽기 및 쓰기 회로를 포함하며,
    상기 각 소오스 라인은 프로그램 동작시 대응하는 스트링의 채널이 양측에서 프리챠지되도록 대응하는 비트 라인과 동일한 전압으로 구동되는 불 휘발성 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 읽기 및 쓰기 회로는
    상기 비트 라인들 각각에 연결된 비트 라인 구동 및 감지 회로들과; 그리고
    상기 비트 라인 구동 및 감지 회로들에 그리고 상기 소오스 라인들에 각각 대응하며, 각각이 상기 프로그램 동작시 대응하는 비트 라인 구동 및 감지 회로에 저장된 데이터에 따라 대응하는 소오스 라인을 구동하는 소오스 라인 구동 회로들을 포함하는 불 휘발성 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 읽기 및 쓰기 회로는
    상기 비트 라인들 및 상기 소오스 라인들에 각각 대응하는 비트 라인 구동 및 감지 회로들과;
    상기 비트 라인 구동 및 감지 회로들 각각은 상기 프로그램 동작시 대응하는 스위치를 통해 대응하는 소오스 라인을 대응하는 비트 라인과 동일한 전압으로 구동하며;
    상기 소오스 라인들에 각각 대응하며, 각각이 읽기 동작시 대응하는 소오스 라인을 구동하는 소오스 라인 구동 회로들을 포함하는 불 휘발성 반도체 메모리 장 치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제 8 항에 있어서,
    상기 수직 어레이에 순차적으로 적층된 수직 어레이들을 더 포함하며, 상기 수직 어레이들은 소오스 라인들 그리고 비트 라인들을 공유하도록 배열되는 불 휘 발성 반도체 메모리 장치.
  15. 삭제
  16. 삭제
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