JP5631577B2 - 不揮発性メモリ装置のプログラム方法 - Google Patents

Description

本発明は、半導体メモリ装置に関し、より詳細には、不揮発性メモリ装置のプログラム方法に関する。

フラッシュメモリ装置は、複数のメモリ領域が一回のプログラム動作に消去又はプログラムされる一種のＥＥＰＲＯＭである。一般的なＥＥＰＲＯＭは、但し一つのメモリ領域が一回に消去又はプログラムができるようにし、これはフラッシュメモリ装置を使用するシステムが同時に他のメモリ領域に対して読み取り、及び書き込みの際により速くて効果的な速度にフラッシュメモリ装置が動作することができることを意味する。フラッシュメモリ及びＥＥＰＲＯＭの全ての形態は、データを格納するのに使われる電荷格納手段の劣化又は電荷格納手段を囲む絶縁膜の摩滅によって、特定数の消去動作の後に摩滅される。

フラッシュメモリ装置は、シリコンチップに格納された情報を維持するのに電源を必要としない方法にシリコンチップ上に情報を格納する。これは、仮にチップに供給される電源が遮断されると、電源の消耗なしに情報が維持されることを意味する。さらに、フラッシュメモリ装置は、物理的な衝撃抵抗性及び高速な読み出し接近時間を提供する。このような特徴なので、フラッシュメモリ装置は、バッテリによって電源が供給される装置の格納装置として一般的に使われている。

米国特許出願公開第２００６-０１５２９８１号明細書

本発明は、上述の問題点に鑑みてなされたものであり、その目的は、不揮発性メモリ装置のスケール‐ダウンに容易なプログラムスキームを提供することにある。

本発明の他の目的は、熱‐電子注入方式を利用したナンド（ＮＡＮＤ）フラッシュメモリ装置のプログラム方法を提供することにある。

上述の目的を達成するため、本発明の一特徴は、プログラムされるデータによって選択されたメモリセルのチャンネルをフローティングさせる段階と、前記選択されたメモリセルと非選択されたメモリセルとの間にゲート有機ドレーン漏れが発生するように前記選択された及び非選択されたメモリセルのワードラインを駆動する段階とを具備する不揮発性メモリ装置のプログラム方法を提供することである。

本発明の他の特徴は、プログラムされるデータによってビットラインをビットライン電圧に駆動し、ストリング選択ラインを対応する選択ライン電圧に各々に駆動し、選択されたワードラインを第１ワードライン電圧に駆動し、前記選択されたワードラインと共通ソースラインとの間に位置したワードラインを第２ワードライン電圧に駆動し、かつ前記選択されたワードラインと前記ビットラインとの間に位置したワードラインを第３ワードライン電圧に駆動することを具備し、前記第１ワードライン電圧は、前記第３ワードライン電圧と同一である、或いは高い不揮発性メモリ装置のプログラムを提供することである。

本発明によると、熱‐電子注入方式を利用してＮＡＮＤフラッシュメモリ装置のメモリセルをプログラムすることで、フラッシュメモリ装置のスケールダウンの際に発生される問題点を防止する、或いは最小化させることができる。

本発明の例示的な実施形態による不揮発性メモリ装置を概略的に示すブロック図である。 本発明の例示的な実施形態による図１に示されたメモリセルアレイを示す回路図である。 本発明の例示的な実施形態による不揮発性メモリ装置のプログラム動作を説明するためのフローチャートである。 本発明の例示的な実施形態による不揮発性メモリ装置のプログラム動作の際のバイアス条件を示す図である。 本発明のプログラム方法による電子注入メカニズムを概略的に説明するための図である。 本発明の例示的な実施形態による不揮発性メモリ装置のプログラム動作の際のチャンネル電位及び水平電界の関係を概略的に示す図である。 本発明の他の例示的な実施形態によるプログラムバイアス条件を示す図である。 本発明の他の例示的な実施形態によるプログラムバイアス条件を示す図である。 本発明の他の例示的な実施形態によるプログラムバイアス条件を示す図である。 本発明の他の例示的な実施形態によるプログラムバイアス条件を示す図である。 本発明の例示的な実施形態による高電圧伝達回路を具備する行デコーダ回路を概略的に示すブロック図である。 図１１に示された高電圧伝達回路のウェル構造を示す断面図である。 図１１に示された高電圧伝達回路を通じてパス電圧が供給される際のウェルバイアス条件を示す図である。 図１１に示された高電圧伝達回路を通じて負電圧が供給される際のウェルバイアス条件を示す図である。 本発明の他の例示的な実施形態によるストリング構造及びバイアス条件を示す図である。 本発明の他の例示的な実施形態による不揮発性メモリ装置の垂直アレイ構造を示す図である。 本発明による不揮発性メモリ装置を具備するコンピュータシステムを概略的に示すブロック図である。 本発明の他の例示的な実施形態によるメモリシステムを示すブロック図である。 本発明の他の例示的な実施形態によるメモリシステムを示すブロック図である。

上述の一般的な説明及び後述の詳細な説明は、全てが例示的なことであると理解されるべきであり、請求された本発明の付加的な説明が提供されることと見なされなければならない。

参照符号が本発明の望ましい実施形態に詳細に示され、その例が参照図面に示されている。可能などの場合でも、同一の参照番号が同一部分又は類似部分を参照するために説明及び図面に使われる。

後述で、不揮発性メモリ装置が本発明の特徴及び機能を説明するための一例として使われる。しかし、この技術分野に熟練された者には、ここに記載された内容によって、本発明の他の利点及び性能を容易に理解することができるはずである。本発明は、他の実施形態を通じても、具現及び適用されることができる。尚、本発明の詳細な説明は、本発明の範囲、技術的な思想、及び他の目的から逸脱しない範囲において、観点及び応用によって修正及び変更されることができる。

図１は、本発明の例示的な実施形態による不揮発性メモリ装置を概略的に示すブロック図であり、図２は、本発明の例示的な実施形態による図１に示されたメモリセルアレイを示す回路図である。本発明による不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリ装置である。しかし、本発明が他のメモリ装置（例えば、ＭＲＡＭ、ＰＲＡＭ、ＦＲＡＭ、ノア（ＮＯＲ）フラッシュメモリ装置など）に適用されることができることは、この分野で通常的な知識を習得した者には自明である。

図１を参照すると、本発明の例示的な実施形態による不揮発性メモリ装置１０００は、メモリセルアレイ１００と、行デコーダ回路２００と、列デコーダ回路３００と、制御ロジック５００と、電圧発生回路６００とを具備する。

メモリセルアレイ１００は、データ情報を格納するための領域で、行（又は、ワードライン）と列（又は、ビットライン）に配列されたメモリセルを備える。メモリセルの各々は、１-ビットデータ又はＮ-ビットデータ（Ｎは、２又はそれより大きい正数を格納する。メモリセルは、複数のメモリブロック（又は、セクタ）を構成する。一つのメモリブロックに属するメモリセルの例示的な配列が図２に示されている。図２に示したように、メモリセルは、複数のストリング１０１（又は、ナンド（ＮＡＮＤ）ストリングと称する）を構成するように配列される。ストリング１０１は、対応するビットラインＢＬ０〜ＢＬｍ-１に各々に連結される。

ビットラインＢＬ０に対応するストリング１０１は、ストリング選択トランジスタＳＳＴ０、ＳＳＴ１、ＳＳＴ２と、共通ソースラインＣＳＬに電気的に連結された接地選択トランジスタＧＳＴと、選択トランジスタＳＳＴ２、ＧＳＴの間に直列連結された複数のメモリセルＭ０〜Ｍｎとを備える。ストリング選択トランジスタＳＳＴ０、ＳＳＴ１、ＳＳＴ２は、対応するストリング選択ラインＳＳＬ０、ＳＳＬ１、ＳＳＬ２に各々電気的に連結され、接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬに電気的に連結され、メモリセルＭ０〜Ｍｎは、対応するワードラインＷＬ０〜ＷＬｎに各々電気的に連結される。残りのビットラインＢＬ１ＢＬｎに各々に対応するストリング１０１は、ビットラインＢＬ０に対応するストリング１０１と同一に構成されるので、それに対する説明は省略される。ここで、各ストリングに属するストリング選択トランジスタの数が多様に変更されることができることは、この分野の通常的な知識を習得した者には自明である。例えば、各ストリングは、一つ又はそれより多いストリング選択トランジスタを備えるように構成されることができる。

本発明の例示的な実施形態において、メモリセルは、電荷格納層を有する多様なセル構造のうち、一つを利用して具現されることができる。電荷格納層を有するセル構造は、フローティングゲートを利用するフローティングゲートタイプのフラッシュ構造と、電荷タラップ層を利用する電荷タラップフラッシュ構造と、アレイが多層に積層されるスタックフラッシュ構造と、ソース‐ドレーンが無いフラッシュ構造と、ピン-タイプのフラッシュ構造とを備える。

再び図１を参照すると、行デコーダ回路２００は、制御ロジック５００の制御に応答して動作し、行アドレス（図示せず）によってメモリセルアレイ１００の行を選択及び駆動する。列デコーダ回路３００は、制御ロジック５００の制御に応答して動作し、列アドレス（図示されず）によってメモリセルアレイ１００の列を選択する。読み出し及び書き込みブロック４００は、制御ロジック５００の制御に応答して動作し、動作モードによってメモリセルアレイ１００からデータを読み出す、或いはそれにデータを書き込むように構成される。メモリセルアレイ１００に格納されるデータは、読み出し及び書き込みブロック４００に臨時に格納される。制御ロジック５００は、不揮発性メモリ装置１０００の全般的な動作を制御するように構成される。電圧発生回路６００は、制御ロジック５００の制御に応答して動作し、動作モードによって必要な電圧（例えば、パス電圧、消去電圧、読み出し電圧など）を発生する。

後述のように、本発明の電圧発生回路６００は、一般的なフラッシュメモリ装置のプログラム動作の際に必要なプログラム電圧を発生しない。即ち、本発明の不揮発性メモリ装置１０００は、プログラム電圧を使用せずにメモリセルをプログラムすることができる新しいプログラムスキームを提供する。新しいプログラムスキームによると、プログラム動作の際にＦ-Ｎトンネリングスキームの代りにゲート誘導ドレーン漏れ（Ｇａｔｅ‐Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）（以下、‘ＧＩＤＬ’と称する）によって生成される熱‐電子（ｈｏｔ‐ｅｌｅｃｔｒｏｎ）を利用してプログラム動作を実行することができる。これは、後述に詳細に説明される。

図３は、本発明の例示的な実施形態による不揮発性メモリ装置のプログラム動作を説明するためのフローチャートであり、図４は、本発明の例示的な実施形態による不揮発性メモリ装置のプログラム動作の際にバイアス条件を示す図である。図５は、本発明のプログラム方法による電子注入メカニズムを概略的に説明するための図である。

以下、本発明の例示的な実施形態による不揮発性メモリ装置のプログラム方法が参照図面に基づいて詳細に説明される。公知のように、プログラム動作は、複数のプログラムループを通じて実行される。各プログラムループは、プログラム実行区間と、検証読み出し区間とを備える。プログラム実行区間は、選択されたメモリセルが実質的にプログラムされる区間を示し、検証読み出し区間は、選択されたメモリセルが正常的にプログラムされたかの可否を判別する区間を示す。プログラムループは、選択されたメモリセルの全てが正常的にプログラムされる際までの決められた回数内で反復的に実行される。

先ず、段階Ｓ１００で、メモリセルアレイ１００にプログラムされるデータは、制御ロジック５００の制御によって、列デコーダ回路３００を通じて読み出し及び書き込みブロック４００にロードされる。段階Ｓ１１０では、ロードされたデータによって、ビットラインＢＬ０〜ＢＬｍ‐１が電源電圧ＶＣＣ又は接地電圧に設定され、ストリング１０１のチャンネルがプリチャージされる。説明のために、ワードラインＷＬｎ-１が選択されるるとともに、選択されたワードラインＷＬｎ-１のメモリセルＡがプログラムされるメモリセルであり、かつ選択されたワードラインＷＬｎ-１のメモリセルＢは、プログラムが禁止されるメモリセルであると仮定する。

このような仮定によると、図４に示したように、プログラムされるメモリセルＡに対応するビットラインＢＬ０は、読み出し及び書き込みブロック４００を通じて電源電圧ＶＣＣに設定される反面に、プログラムが禁止されるメモリセルＢに対応するビットラインＢＬ１は、読み出し及び書き込みブロック４００を通じて接地電圧に設定される。その次に、ストリング選択ラインＳＳＬ０、ＳＳＬ１、ＳＳＬ２は、制御ロジック５００の制御によって行デコーダ回路２００を通じて対応する選択ライン電圧Ｖ_ＳＳＬ０、Ｖ_ＳＳＬ１、Ｖ_ＳＳＬ２に各々駆動され、接地選択ラインＧＳＬは、接地電圧に駆動される。これは、各ストリング１０１が設定された電圧にプリチャージされることを意味する。例えば、ビットラインＢＬ０に対応するストリングのチャンネルは、Ｖ_ＳＳＬ０-Ｖｔｈ（Ｖｔｈは、ＳＳＴ０の閾値電圧）の電圧にプリチャージされ、ビットラインＢＬ１に対応するストリングのチャンネルは、０Ｖの電圧にプリチャージされる。ビットラインＢＬ０に対応するストリングのチャンネルがＶ_ＳＳＬ０-Ｖｔｈの電圧にプリチャージされることによって、ビットラインＢＬ０に対応するストリングのストリング選択トランジスタＳＳＴ０は、シャットオフされる（ターンオフされる）。

ここで、選択ライン電圧Ｖ_ＳＳＬ０、Ｖ_ＳＳＬ１、Ｖ_ＳＳＬ２は、互いに異なるように設定される。例えば、選択ライン電圧Ｖ_ＳＳＬ０は、選択ライン電圧Ｖ_ＳＳＬ１より低く、選択ライン電圧Ｖ_ＳＳＬ１は、選択ライン電圧Ｖ_ＳＳＬ２より低い。即ち、選択ライン電圧Ｖ_ＳＳＬ０、Ｖ_ＳＳＬ１、Ｖ_ＳＳＬ２は、この順に段階的に増加される。即ち、ワードライン（又は、最上位のワードライン）に隣接した選択トランジスタ（例えば、ＳＳＴ２）の選択ライン電圧が、ビットラインに隣接した選択トランジスタ（例えば、ＳＳＬ０）の選択ライン電圧より高い。これは、ワードラインと選択ラインとの間の電圧差を減少させることによって、後述されるＧＩＤＬによる熱‐電子の生成を防止するためである。

段階Ｓ１２０では、選択されたワードラインＷＬｎ-１と、選択されたワードラインＷＬｎ-１より上に位置するワードライン（又は、選択されたワードラインＷＬｎ-１とストリング選択ラインＳＳＬ２との間に位置したワードライン０は、制御ロジック５００の制御によって、行デコーダ回路２００を通じてパス電圧Ｖｐａｓｓに各々駆動される。これと同時に、図４に示したように、選択されたワードラインＷＬｎ-１より下に位置したワードラインＷＬｎ-２〜ＷＬ０（又は、選択されたワードラインＷＬｎ-１と接地選択ラインＧＳＬとの間に位置したワードライン）には、接地電圧０Ｖが供給される。ワードラインＷＬｎ-２が選択される場合、選択されたワードラインと選択されたワードラインより上に位置するワードライン、即ち、ワードラインＷＬｎ-２、ＷＬｎ-１は、全てがパス電圧Ｖｐａｓｓに駆動される。このようなバイアス条件によると、ビットラインＢＬ０に対応するストリングのチャンネルは、ストリング選択トランジスタＳＳＴ０がターンオフされているので、パス電圧Ｖｐａｓｓの供給によってセルフブースティングされる反面に、ビットラインＢＬ１に対応するストリングのチャンネルは、ストリング選択トランジスタＳＳＴ０、ＳＳＴ１、ＳＳＴ２がターンオンされているので、パス電圧Ｖｐａｓｓの供給に関係なく接地電圧に維持される。ビットラインＢＬ０に対応するストリングのチャンネルがパス電圧Ｖｐａｓｓの供給によってセルフブースティングされることによって、隣接したメモリセルＣのドレーンでＧＩＤＬによって電子が生成され、そのように生成された電子は、メモリセルＡの電荷格納層に注入される。即ち、メモリセルＡがプログラムされる。より詳細な説明は、図５を参照して説明される。

図５を参照すると、メモリセルＡのチャンネル電圧は、選択されたワードラインＷＬｎ-１にパス電圧Ｖｐａｓｓが印加される際にプリチャージされた電圧で所定の電圧（例えば、６Ｖ〜１０Ｖ）にブースティングされる。この際、隣接したワードラインＷＬｎ-２に接地電圧０Ｖが印加されるので、メモリセルＣのチャンネル電圧は、基板電圧に維持される。このようなバイアス条件によると、ブースティングされたチャンネル電圧のｎ＋領域から基板へ電界Ｅ１が加えられ、ブースティングされたチャンネル電圧のｎ＋領域からワードラインＷＬｎ-２へ電界Ｅ２が加えられる。このような電界Ｅ１、Ｅ２によって電子‐孔の一対（Ｅｌｅｃｔｒｏｎ‐Ｈｏｌｅ Ｐａｉｒｓ）が生成され、生成された電子‐孔の一対のうち、孔は基板に抜け出され、生成された電子‐孔の一対のうち、電子はｎ＋領域に抜け出される。このような現状は、この分野に公知のように、ＧＩＤＬ（Ｇａｔｅ‐Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）と呼ばれる。ＧＩＤＬによって生成された電子は、ワードラインＷＬｎ-１、ＷＬｎ-２の間の電圧差によって発生する電界によって加速され、加速された電子（即ち、熱‐電子）は、メモリセルＡの電荷格納層に注入される。これは、メモリセルＡがプログラムされることを意味する。これに反して、ビットラインＢＬ１に対応するストリングのメモリセルＢの場合、チャンネル電圧が０Ｖに維持されるので、上述したＧＩＤＬ現状は、誘発されない。そういう理由によって、ビットラインＢＬ１に対応するストリングのメモリセルＢは、プログラムが禁止される。

本発明の不揮発性メモリ装置において、選択されたワードラインＷＬｎ-１とストリング選択ラインとの間の電圧差が大きい場合、上述したＧＩＤＬによって熱‐電子がメモリセルＡのドレーン側で生成される。これを防止するために、ストリング選択ラインＳＳＬ２、ＳＳＴ１、ＳＳＴ０に印加される選択ライン電圧Ｖ_ＳＳＬ２、Ｖ_ＳＳＬ１、Ｖ_ＳＳＬ０は、段階的に減少されるように設定される。選択ライン電圧Ｖ_ＳＳＬ２、Ｖ_ＳＳＬ１、Ｖ_ＳＳＬ０は、段階的に減少されるので、最上位のワードラインＷＬｎ-１とストリング選択ラインＳＳＬ２との間の電圧差による熱‐電子の生成は防止される。

再び図３を参照すると、Ｓ１３０段階では、選択されたワードラインＷＬｎ-１のメモリセルＡからデータを読み出すための検証読み出し動作が実行される。検証読み出し動作が実行される直前にワードライン及びビットラインに印加された電圧を放電させるためのリカバリ動作が実行される。検証読み出し動作は、上述した通り、制御ロジック５００の制御によって読み出し及び書き込みブロック４００を通じて実行される。検証読み出し動作のバイアス条件は、一般的なフラッシュメモリ装置と同一で、それに対する説明は省略される。段階Ｓ１４０では、制御ロジック５００は、検証読み出し動作の結果によって読み出されたデータに基づいて、選択されたメモリセルが正常的に実行されたか否かを判別する。即ち、制御ロジック５００は、検証読み出し動作の結果によって読み出されたデータに基づいて、プログラム動作がパスされたか否かを判別する。判別結果がプログラムパスを示すと、プログラムの手続きは終了される。反面に、判別結果がプログラムフェイルを示すと、手続きはＳ１５０段階に進行し、Ｓ１５０段階では、現在のプログラムループが最大プログラムループに到達したか否かが制御ロジック５００によって判別される。現在のプログラムループが最大プログラムループに到達しなかったことと判別されると、プログラムの手続きは、プログラムフェイルとして終了される。現在のプログラムループが最大プログラムループに到達しなかったことと判別されると、手続きはＳ１１０段階に進行する。以後、次のプログラムループが上述したことと同一の方式に実行される。

上述したように、本発明による不揮発性メモリ装置１０００は、ＮＡＮＤフラッシュメモリ装置であることにもかかわらず、Ｆ-Ｎトンネリング方式の代わりに熱‐電子注入方式を通じてメモリセルをプログラムする。即ち、本発明による不揮発性メモリ装置１０００は、Ｆ-Ｎトンネリング方式の代りにＧＩＤＬによって生成された電子を電荷格納層に注入する方式を利用して、メモリセルをプログラムする。本発明の不揮発性メモリ装置は、プログラム電圧とパス電圧のような高電圧を必要とする電圧方式の代わりにパス電圧のみを必要とする電界方式を採用する。不揮発性メモリ装置のスケールダウンの際に発生する問題点は、そのような電界方式を採用することによって最小化される。例えば、Ｆ-Ｎトンネリング方式を通じてプログラム動作を実行する不揮発性メモリ装置の場合、プログラム電圧、チャンネルブースティング電圧、隣接したストリングの間に形成されるトレンチの深さ、及びワードラインの間のブレークダウンは、不揮発性メモリ装置のスケールダウンに関係なく一定に維持されなければならない。即ち、Ｆ-Ｎトンネリングのためのバイアス条件を変更することが不可能なので、不揮発性メモリ装置のスケールダウンの際、そのような項目を減らすことも不可能である。これに反して、ＧＩＤＬを通じて生成された熱‐電子を利用してプログラム動作を実行する不揮発性メモリ装置の場合、チャンネルブースティング電圧、プログラム/パス電圧、隣接したストリングの間に形成されるトレンチの深さ、及びワードラインの間のブレークダウンは、不揮発性メモリ装置のスケールダウンに比例して段階的に減少されることができる。即ち、電界の強さが絶縁膜の厚さに反比例し、電圧に比例して、スケールダウンの際、絶縁膜の厚さが減少する。これは、絶縁膜の厚さの減少に比例して電圧を減少させても同一な電界の強さを得ることが可能であることを意味する。従って、不揮発性メモリ装置のスケールダウンの際、そのような項目を減らすことが可能である。結果的に、本発明によるプログラム方式を採用することによって、スケールダウンによる争点なしに不揮発性メモリ装置をスケールダウンさせることが可能である。

図６は、本発明の例示的な実施形態による不揮発性メモリ装置のプログラム動作の際のチャンネル電位及び水平電界の関係を概略的に示す図である。

ワードラインＷＬｉが選択された場合、プログラム動作のバイアス条件が図６に示されている。上述したように、選択されたワードラインＷＬｉと、選択されたワードラインＷＬｉより上に位置したワードラインＷＬｉ＋１〜ＷＬｎ-１、即ち、ワードラインＷＬｉ〜ＷＬｎ-１は、パス電圧Ｖｐａｓｓに駆動され、残りのワードラインＷＬ０〜ＷＬｉ-１は、接地電圧０Ｖに駆動される。これと同時に、選択ラインＳＳＬ０、ＳＳＬ１、ＳＳＬ２は、対応する選択ライン電圧Ｖ_ＳＳＬ０、Ｖ_ＳＳＬ１、Ｖ_ＳＳＬ２に各々駆動される。選択ライン電圧Ｖ_ＳＳＬ０、Ｖ_ＳＳＬ１、Ｖ_ＳＳＬ２は、ワードライン方向に段階的に増加されるように設定される。

上述したバイアス条件によると、ワードラインＷＬｉ〜ＷＬｎ-１に連結されたメモリセルのチャンネルは、パス電圧Ｖｐａｓｓが印加される際にブースティングされる反面に、残りのワードラインＷＬ０〜ＷＬｉ-１に連結されたメモリセルのチャンネルは、基板電圧に維持される。結果的に、ワードラインＷＬｉに連結されたメモリセルとワードラインＷＬｉ-１に連結されたメモリセルのチャンネル電位の差に対応する電界（即ち、水平電界）が隣接ワードラインＷＬｉ、ＷＬｉ-１の間に形成される。そのような電界によって電子が加速され、加速された電子（即ち、熱‐電子）がワードラインＷＬｉに連結されたメモリセルの電荷格納層に注入される。これに反して、選択されたワードラインＷＬｉとストリング選択ラインＳＳＬ２との間に位置したワードラインの場合、隣接したワードラインの間に電位が無いので、水平電界が形成されない。選択ライン電圧Ｖ_ＳＳＬ２、Ｖ_ＳＳＬ１、Ｖ_ＳＳＬ０（又は、チャンネル電位）が段階的に減少するので、図６に示したように、水平電界は、ＧＩＤＬを誘発しない程度に形成される。

図７は、本発明の他の例示的な実施形態によるプログラムバイアス条件を示す図である。

図７を参照すると、選択されたワードラインＷＬｉは、パス電圧Ｖｐａｓｓより高い電圧Ｖｈｉｐａｓｓに駆動される反面に、残りのワードラインＷＬ０〜ＷＬｉ-１、ＷＬｉ＋１〜ＷＬｎ-１及びストリング選択ラインＳＳＬ０、ＳＳＬ１、ＳＳＬ２は、図６で説明されたことと同一にバイアスされる。このようなバイアス条件によると、ワードラインＷＬｉ-１、ＷＬｉの間に形成される水平電界が図６で説明されたことと比較する際に、相対的に大きくなる。そのように形成された水平電界によって電子が加速され、加速された電子は、選択されたメモリセルの電荷格納層に注入される。このような点を除外すると、図７に示されたプログラム動作のバイアス条件は、図６に示されたことと実質的に同一であり、それに対する説明は省略される。

図８は、本発明の他の例示的な実施形態によるプログラムバイアス条件を示す図である。

図８を参照すると、選択されたワードラインＷＬｉと接地選択ラインＧＳＬとの間に位置したワードラインＷＬ０〜ＷＬｉ-１は、接地電圧より低い電圧Ｖｌｏｗに駆動される反面に、残りのワードラインＷＬｉ〜ＷＬｎ-１及びストリング選択ラインＳＳＬ０、ＳＳＬ１、ＳＳＬ２は、図６で説明されたことと同一にバイアスされる。このようなバイアス条件によると、ワードラインＷＬｉ-１、ＷＬｉの間に形成される水平電界が図６のバイアス条件による生成されたことと比較する際、相対的に小さくなる。このような点を除外すると、図８に示されたプログラム動作のバイアス条件は、図６に示されたことと実質的に同一であり、それに対する説明は省略される。

図９は、本発明の他の例示的な実施形態によるプログラムバイアス条件を示す図である。

図９を参照すると、選択されたワードラインＷＬｉの直下に位置したワードラインＷＬｉ-１は、接地電圧の代わりに負電圧（例えば、-３Ｖ）に駆動され、残りのワードラインＷＬ０〜ＷＬｉ-２、ＷＬｉ〜ＷＬｎ-１及びストリング選択ラインＳＳＬ０、ＳＳＬ１、ＳＳＬ２は、図６で説明されたことと同一にバイアスされる。このようなバイアス条件によると、ワードラインＷＬｉ-１、ＷＬｉの間に形成される水平電界が図６のバイアス条件によることより大きくなる。このような点を除外すると、図９に示されたプログラム動作のバイアス条件は、図６に示されたことと実質的に同一であり、それに対する説明は省略される。

図１０は、本発明の他の例示的な実施形態によるプログラムバイアス条件を示す図である。

図１０を参照すると、選択されたワードラインＷＬｉと接地選択ラインＧＳＬとの間に位置したワードラインＷＬ０〜ＷＬｉ-１は、接地電圧の代わりに負電圧（例えば、-３Ｖ）に駆動され、残りのワードラインＷＬｉ〜ＷＬｎ-１及びストリング選択ラインＳＳＬ０、ＳＳＬ１、ＳＳＬ２は、図６で説明されたことと同一にバイアスされる。このようなバイアス条件によると、ワードラインＷＬｉ-１、ＷＬｉの間に形成される水平電界が図６のバイアス条件によることより大きくなる。このような点を除外すると、図１０に示されたプログラム動作のバイアス条件は、図６に示されたことと実質的に同一であり、それに対する説明は省略される。

図９及び図１０で説明されたバイアス条件によると、ワードラインに負電圧が供給される。このような場合、行デコーダ回路２００は、負電圧をスイッチすることができる高電圧伝達回路を具備しなければならない。

高電圧伝達回路を備える行デコーダ回路を概略的に示す図１１を参照すると、行デコーダ回路２００は、デコーディングと、駆動ブロック２１０と、高電圧伝達回路２２０とを備える。デコーディング及び駆動ブロック２１０は、高電圧伝達回路２２０を通じて選択ラインＳＳＬ０、ＳＳＬ１、ＳＳＬ２、ＧＳＬ及びワードラインＷＬ０〜ＷＬｎ-１を駆動する。高電圧伝達回路２２０は、複数のスイッチトランジスタＳＷＴを備える。スイッチトランジスタＳＷＴは、負電圧を伝達するのに適合した構造を有する。本発明の場合、負電圧を伝達するために、スイッチトランジスタＳＷＴの各々は、トリプル-ウェル構造（ｔｒｉｐｌｅ‐ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）を有するように形成される。即ち、図１２に示したように、スイッチトランジスタＳＷＴの各々は、Ｎ‐ウェル内に形成されたＰ‐ウェル内に形成される。Ｎ‐ウェルは、基板に形成される。即ち、各スイッチトランジスタＳＷＴは、個別的にトリプル-ウェルに形成される。負電圧を伝達しないスイッチトランジスタ、即ち、選択ラインに各々に対応するスイッチトランジスタが基板に直接に形成されることは、この分野の通常的な知識を習得した者には自明である。高電圧伝達回路２２０のトリプル-ウェルは、メモリセルアレイ１００と独立的に形成される。

図１３は、高電圧伝達回路２２０を通じてパス電圧が供給される際にウェルバイアス条件を示す図であり、図１４は、高電圧伝達回路２２０を通じて負電圧が供給される際にウェルバイアス条件を示す図である。高電圧伝達回路２２０を通じてパス電圧Ｖｐａｓｓが供給される際、図１３に示したように、ｐ-ウェル、ｎ‐ウェル、及び基板は、接地電圧に連結され、スイッチトランジスタのゲートには、パス電圧Ｖｐａｓｓより高い高電圧Ｖｈｐａｓｓが供給される。高電圧伝達回路２２０を通じて負電圧（例えば、-３Ｖ）が供給される際、図１４に示したように、ｎ‐ウェルと基板は、接地電圧に連結され、ｐ-ウェルは、負電圧（例えば、-３Ｖ）に連結され、スイッチトランジスタのゲートには、パス電圧Ｖｐａｓｓより高い高電圧Ｖｈｐａｓｓが供給される。

図６乃至図１０で説明されたことと違い、各ストリングは、一つのストリング選択トランジスタを備えるように構成されることができる。このような場合、図１５に示したように、ストリング選択ラインＳＳＬ０と隣接ワードラインＷＬｎ-１との間の間隔は、ＧＩＤＬによるＥＨＰの生成を防止するのに充分であるように広く設定される。ストリング選択ラインＳＳＬ０と隣接ワードラインＷＬｎ-１との間の間隔が広いので、図１５に示したように、ストリング選択ラインＳＳＬ０と隣接ワードラインＷＬｎ-１との間に形成される水平電界の強さは、一定に維持される。即ち、ワードラインＷＬｎ-１とストリング選択ラインＳＳＬ０との間のチャンネル電位は、図１５に示したように順次的に減少される。

例示的な実施形態において、ストリング選択トランジスタは、メモリセルと同一な構造（同一な形態及び大きさ）を有するように構成されることができる。又は、ストリング選択トランジスタは、メモリセルと異なる構造（異なる形態及び大きさ）を有するように構成されることができる。選択トランジスタの間の間隔は、メモリセルの間の間隔と同一又は異なるように設定されることができる。選択トランジスタとメモリセルとの間の間隔は、選択トランジスタの間の間隔と異なる、又は同一に設定されることができる。ストリング選択トランジスタＳＳＬ０のゲート長さは、ストリング選択トランジスタＳＳＬ１、ＳＳＬ２の各々のゲート長さより大きく設定される。又は、ストリング選択トランジスタＳＳＬ０、ＳＳＬ１、ＳＳＬ２のゲート長さは、互いに同一又は異なるように設定される。

本発明による不揮発性メモリ装置は、垂直アレイ構造を有するように構成されることができる。例示的な垂直アレイ構造が図１６に示されている。図１６に示したように、各ストリングは、一般的なストリング構造とは異なり、ビットラインＢＬと垂直に形成されている。即ち、各ストリングは、基板に垂直に形成される。垂直アレイ構造がここに開示されたものに限定されないことはこの分野の通常的な知識を習得した者には自明である。図１６に示された垂直アレイ構造を有する不揮発性メモリ装置にも上述されたプログラム方法が同一に適用され、説明の便宜上、それに対する説明は省略される。

例示的な実施形態において、本発明の不揮発性メモリ装置は、共通ソースラインＣＳＬ方向にワードラインが順次的に選択されるように構成される。即ち、ストリング選択ラインＳＳＬ０にすぐ隣接したワードラインＷＬｎ-１が最初に選択され、接地選択ラインＧＳＬにすぐ隣接したワードラインＷＬ０が最後に選択される。これは、選択されたワードラインと接地選択ラインＧＳＬとの間に位置したメモリセルが同一な状態（即ち、消去状態）に維持された状態でプログラム動作が実行されることを意味する。これに反して、本発明の不揮発性メモリ装置が、ビットライン方向にワードラインが順次的に選択されるように構成されることができることは、この分野の通常的な知識を習得した者には自明である。

上述によると、選択されたワードラインとストリング選択ラインとの間に位置したワードラインは、選択されたワードラインと同一な電圧（例えば、パス電圧）に駆動される。しかし、選択されたワードラインとストリング選択ラインとの間に位置したワードラインの駆動電圧がここに開示されたものに限定されないことは、この分野の通常的な知識を習得した者には自明である。例えば、選択されたワードラインとストリング選択ラインとの間に位置したワードラインに印加される電圧は、ビットライン方向に段階的に減少されるように設定されることができる。このような場合、各ストリングには、一つのストリング選択トランジスタが具備されることができる。選択されたワードラインとストリング選択ラインとの間に位置したワードラインに印加される電圧がビットライン方向に段階的に減少されるので、最上位のワードラインとストリング選択ラインとの間の電圧差は、ＧＩＤＬの生成を防止するのに十分に小さい。

たとえ図面には示さなかったが、本発明による不揮発性メモリ装置は、ストリングの両側を通じて選択されたメモリセルをプログラムするように構成されることができる。即ち、上述したことのように、熱‐電子注入方式によって選択されたメモリセルのソースで発生した熱‐電子が電荷格納層に注入される。尚、熱‐電子注入方式によって選択されたメモリセルのドレーンで発生した熱‐電子が電荷格納層に注入される。結果的に、ストリングに属する選択されたメモリセルは、熱‐電子注入方式を通じて２-ビットデータにプログラムされる。このために、セルアレイのストリングは、ストリング選択ライン側で、及び接地選択ライン側でプログラムされるデータに対応する電圧が、各々ストリングのチャンネルに伝えられるように構成される。

フラッシュメモリ装置は、電力が遮断されても格納されたデータを維持することができる不揮発性メモリ装置である。携帯電話、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、及びＭＰ３Ｐのようなモバイル装置の使用増加によって、フラッシュメモリ装置は、データストレージのみではなく、コードストレージとして広く使われている。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルータ、及びＧＰＳのようなホームアプリケーションに使われることができる。本発明による不揮発性メモリ装置を備えるコンピュータシステムが図１７に概略的に示されている。本発明によるコンピュータシステムは、バス２００１に電気的に連結されたマイクロプロセッサ２１００と、使用者インタフェース２２００と、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム２３００と、メモリ制御器２４００と、フラッシュメモリ装置２５００とを備える。フラッシュメモリ装置２５００は、図１に示されたことと実質的に同一に構成される。フラッシュメモリ装置２５００には、マイクロプロセッサ２１００によって処理された/処理されるＮ-ビットデータ（Ｎは、１又はそれより大きい正数）がメモリ制御器２４００を通じて格納される。本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリ２６００が追加的に提供される。たとえ図面には示さなかったが、本発明によるコンピュータシステムには、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサＣＩＳ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）、モバイルＤＲＡＭなどがさらに提供されることができるのは、この分野の通常的な知識を習得した者には自明である。メモリ制御器２４００とフラッシュメモリ装置２５００は、例えば、データを格納するのに不揮発性メモリを使用するＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ）を構成することができる。例示的なＳＳＤが特許文献１に掲載され、この分野のレファレンスに含まれる。又は、メモリ制御器２４００とフラッシュメモリ装置２５００は、データを格納するのに不揮発性メモリを用いてメモリカードを構成することができる。

図１８は、本発明の他の例示的な実施形態によるメモリシステムを示すブロック図である。

図１８に示されたメモリシステムは、メモリ３５１０とメモリ制御器３５２０がカード３５３０を構成するように具現される。例えば、カード３５３０は、フラッシュメモリカードのようなメモリカードであることができる。即ち、カード３５３０は、デジタル、カメラ、個人コンピュータなどのような電子装置を使用するための所定の産業標準を満足するカードであることができる。メモリ制御器３５２０がカード３５３０によって、また他の（例えば、外部）装置から受信された制御信号に基づいて、メモリ３５１０を制御することができるということが理解される。

図１９は、本発明の他の例示的な実施形態によるメモリシステムを示すブロック図である。

図１９に示されたシステムは、携帯用装置４０００を示す。携帯用装置４０００は、ＭＰ３プレーヤ、ビデオプレーヤ、コンビネーションビデオ及びオーディオプレーヤなどでありうる。図示したように、携帯用装置４０００は、メモリ３５１０と、メモリ制御器３５２０とを具備する。又、携帯用装置４０００は、インコーダ及びデコーダ４６１０と、プレゼンテーション構成要素４６２０と、インタフェース４６３０とを備えることができる。

インコーダ及びデコーダＥＤＣ４６１０によって処理された（データビデオ、オーディオなど）は、メモリ制御器３５２０を通じてメモリ３５１０に入力され、メモリ３５１０から出力されることができる。図１９で点線によって示したように、データは、ＥＤＣ４６１０からメモリ３５１０に直接に入力され、及び/又はメモリ３５１０からＥＤＣ４６１０に直接に出力されることができる。

ＥＤＣ４６１０は、メモリ３５１０に格納するためにデータをインコーディングすることができる。例えば、ＥＤＣ４６１０は、メモリ３５１０に格納するために、オーディオデータに対してＭＰ３インコーディングを実行することができる。他の方法に、ＥＤＣ４６１０は、メモリ３５１０に格納するために、ビデオデータに対してＭＰＥＧインコーディング（例えば、ＭＰＥＧ２、ＭＰＥＧ４など）を実行することができる。又、ＥＤＣ４６１０は、他のデータフォーマットによって、他のタイプのデータをインコーディングするための複数のインコーダを備えることができる。例えば、ＥＤＣ４６１０は、オーディオデータのためのＭＰ３インコーダと、ビデオデータのためのＭＰＥＧインコーダとを備えることができる。

ＥＤＣ４６１０は、メモリ３５１０からの出力をデコーディングすることができる。例えば、ＥＤＣ４６１０は、メモリ３５１０から出力されたオーディオデータに対してＭＰ３デコーディングを実行することができる。他の方法に、ＥＤＣ４６１０は、メモリ３５１０から出力されたビデオデータに対してＭＰＥＧデコーディング（例えば、ＭＰＥＧ２、ＭＰＥＧ４など）を実行することができる。又、ＥＤＣ４６１０は、他のデータフォーマットによって、他のタイプのデータをデコーディングするための複数のデコーダを備えることができる。例えば、ＥＤＣ４６１０は、オーディオデータのためのＭＰ３デコーダと、ビデオデータのためのＭＰＥＧデコーダとを備えることができる。

ＥＤＣ４６１０がデコーダのみを備えることができるということが理解される。例えば、既にインコーディングされたデータは、ＥＤＣ４６１０によって受信されることができ、メモリ制御器３５２０及び/又はメモリ３５１０にパスされることができる。

ＥＤＣ４６１０は、インタフェース４６３０を通じてインコーディングのためのデータを受信する、或いは既にインコーディングされたデータを受信することができる。インタフェース４６３０は、公知の標準（例えば、ファームウエア、ＵＳＢなど）による。インタフェース４６３０は、また一つ以上のインタフェースを備えることができる。例えば、インタフェース４６３０は、ファームウエアインタフェース、ＵＳＢインタフェースなどを備えることができる。メモリ３５１０からのデータは、インタフェース４６３０を通じて出力されることができる。

プレゼンテーション構成要素４６２０は、メモリから出力され、及び/又はＥＤＣ４６１０によってデコーディングされたデータを使用者に表示することができる。例えば、プレゼンテーション構成要素４６２０は、オーディオデータを出力するためのスピーカジャック、ビデオデータを出力するためのディスプレスクリーンなどを備えることができる。

本発明によるフラッシュメモリ装置、及び/又はメモリ制御器は、多様な形態のパッケージを利用して実装されることができる。例えば、本発明によるフラッシュメモリ装置、及び/又はメモリ制御器は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ‐Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ‐Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ‐ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ‐Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを利用して実装されることができる。

本発明の範囲又は技術的な思想を逸脱することなく、本発明の構造が多様に修正及び変更されることができることは、この分野に熟練された者には自明である。上述した内容を考慮してみる際、仮に本発明の修正及び変更が後述の請求項及び等価物の範囲内に属するならば、本発明がこの発明の変更及び修正を含むことと見なされる。

１０１・・・ストリング
２００・・・行デコーダ回路
４００・・・書き込みブロック
５００・・・制御ロジック

Claims (23)

1. プログラムされるデータによって選択されたメモリセルのチャンネルをフローティングさせる段階と、
   前記選択されたメモリセルと前記選択されたメモリセルよりも共通ソースライン側の非選択されたメモリセルとの間にゲート誘導ドレーン漏れが発生するように前記選択された及び前記共通ソースライン側の非選択されたメモリセルのワードラインを駆動する段階とを具備し、
   前記選択されたメモリセルのワードラインは、プログラム電圧より低いパス電圧と、前記パス電圧より高くて前記プログラム電圧より低い電圧のうち、何れか一つに駆動され、前記非選択されたメモリセルのワードラインは、接地電圧、負電圧、及び接地電圧より高くて電源電圧より低い電圧のうち、何れか一つに駆動されることを特徴とする不揮発性メモリ装置のプログラム方法。
2. 前記非選択されたメモリセルのワードラインは、前記選択されたメモリセルのワードラインと共通ソースラインとの間に位置したことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
3. 前記非選択されたメモリセルは、消去状態を有し、前記選択されたメモリセルのプログラム動作以後にプログラムされることを特徴とする請求項２に記載の不揮発性メモリ装置のプログラム方法。
4. 前記選択されたメモリセルはプログラムが禁止されるメモリセルである際に、前記選択されたメモリセルのチャンネルは、接地電圧に維持されたことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
5. 前記選択されたメモリセルのチャンネルは、前記選択されたメモリセルに対応するビットラインを電源電圧と接地電圧のうち、何れか一つにプリチャージし、前記ビットラインと前記選択されたメモリセルとの間に位置した複数の選択トランジスタに選択ライン電圧を各々印加することによってフローティングされることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
6. 前記選択ライン電圧は、前記ビットラインを基準に段階的に増加されることを特徴とする請求項５に記載の不揮発性メモリ装置のプログラム方法。
7. 前記選択されたメモリセルのチャンネルは、前記選択されたメモリセルに対応するビットラインを電源電圧と接地電圧のうち、何れか一つにプリチャージし、前記ビットラインと前記選択されたメモリセルとの間に位置した選択トランジスタに選択ライン電圧を印加することによってフローティングされ、前記選択トランジスタとメモリセルとの間の間隔は、前記ゲート誘導ドレーン漏れが発生しないようにメモリセルの間の間隔より大きいことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
8. プログラムされるデータによってビットラインをビットライン電圧に駆動し、複数のストリング選択ラインを対応する選択ライン電圧に各々駆動し、選択されたワードラインを第１ワードライン電圧に駆動し、前記選択されたワードラインと共通ソースラインとの間に位置したワードラインを第２ワードライン電圧に駆動し、かつ前記選択されたワードラインと前記ビットラインとの間に位置したワードラインを第３ワードライン電圧に駆動することを具備してなり、前記第１ワードライン電圧は、前記第３ワードライン電圧と同一である、或いは高く、
   前記第１ワードライン電圧は、プログラム電圧より低いパス電圧と前記パス電圧より高くて前記プログラム電圧より低い電圧のうち、何れか一つであり、前記第２ワードライン電圧は、接地電圧、負電圧、及び接地電圧より高くて電源電圧より低い電圧のうち、何れか一つであり、前記第３ワードライン電圧は、前記パス電圧であることを特徴とする不揮発性メモリ装置のプログラム方法。
9. 前記ワードラインは、前記ストリング選択ラインから順次的に選択されることを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
10. 前記選択ライン電圧は、前記ビットラインから順次的に増加されるように設定されることを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
11. 前記ビットライン電圧は、前記選択されたワードラインに連結されたメモリセルがプログラムされるメモリセルである際に電源電圧であり、前記選択されたワードラインに連結されたメモリセルがプログラムされないメモリセルである際に接地電圧であることを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
12. 前記選択されたワードラインに前記第１ワードライン電圧が印加され、前記選択されたワードラインにすぐ隣接したワードラインに第２ワードライン電圧が印加される際に、前記選択されたワードラインに連結されたメモリセルと前記隣接したワードラインに連結されたメモリセルとの間にゲート誘導ドレーン漏れによって電子が生成され、前記生成された電子は、前記選択されたワードラインと前記隣接したワードラインとの間の電界によって加速され、前記加速された電子は、前記選択されたワードラインに連結されたメモリセルに注入されることを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
13. プログラムされるデータによって前記ビットラインがビットライン電圧に駆動され、前記複数のストリング選択ラインが前記対応する選択ライン電圧に各々駆動される際に、前記選択されたワードラインに連結されたメモリセルのチャンネルは、フローティングされることを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
14. 前記複数のストリング選択ラインに各々連結されたストリング選択トランジスタは、前記ワードラインに連結されたメモリセルと同一又は異なる構造を有することを特徴とする請求項８に記載の不揮発性メモリ装置のプログラム方法。
15. 前記メモリセルは、フローティングゲートフラッシュ構造、電荷トラップフラッシュ構造、及びソノス（ＳＯＮＯＳ）構造のうち、何れか一つを有することを特徴とする請求項１４に記載の不揮発性メモリ装置のプログラム方法。
16. 前記メモリセルは、２次元アレイ構造と垂直アレイ構造のうち、何れか一つを有するように配列されることを特徴とする請求項１４に記載の不揮発性メモリ装置のプログラム方法。
17. 前記ストリング選択トランジスタは、互いに等しいゲート長さを有することを特徴とする請求項１４に記載の不揮発性メモリ装置のプログラム方法。
18. 前記ストリング選択トランジスタは、互いに異なるゲート長さを有することを特徴とする請求項１４に記載の不揮発性メモリ装置のプログラム方法。
19. ビットラインにすぐ隣接したストリング選択トランジスタのゲート長さは、残りのストリング選択トランジスタのゲート長さより大きいことを特徴とする請求項１４に記載の不揮発性メモリ装置のプログラム方法。
20. 前記第２ワードライン電圧が前記負電圧である場合、前記ワードラインは、対応するスイッチトランジスタを通じて対応するワードライン電圧に駆動され、前記スイッチトランジスタは、対応するウェルに各々形成されることを特徴とする請求項９に記載の不揮発性メモリ装置のプログラム方法。
21. 前記各ウェルは、Ｐ‐ウェルであることを特徴とする請求項２０に記載の不揮発性メモリ装置のプログラム方法。
22. 前記各ウェルは、Ｐ‐ウェルであり、前記Ｐ‐ウェルは、基板に形成されたＮ‐ウェル内に形成されることを特徴とする請求項２０に記載の不揮発性メモリ装置のプログラム方法。
23. 前記各ウェルは、メモリセルが形成されるポケットＰ‐ウェルと独立的に形成されることを特徴とする請求項２２に記載の不揮発性メモリ装置のプログラム方法。

Images