KR20100053215A - 불 휘발성 메모리 장치의 프로그램 방법 - Google Patents

불 휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

본 발명은 프로그램될 데이터에 따라 선택된 메모리 셀의 채널을 플로팅시키는 단계와; 그리고 상기 선택된 메모리 셀과 비선택된 메모리 셀 사이에 게이트 유기 드레인 누설이 발생하도록 상기 선택된 및 비선택된 메모리 셀들의 워드 라인들을 구동하는 단계를 포함하는 불 휘발성 메모리 장치의 프로그램 방법을 제공한다.

Description

불 휘발성 메모리 장치의 프로그램 방법{PROGRAM METHOD OF NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단의 열화 또는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모 리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들 때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다.
본 발명의 목적은 불 휘발성 메모리 장치의 스케일-다운에 용이한 프로그램 스킴을 제공하는 것이다.
본 발명의 다른 목적은 열-전자 주입 방식을 이용한 낸드 플래시 메모리 장치의 프로그램 방법을 제공하는 것이다.
본 발명의 일 특징은 프로그램될 데이터에 따라 선택된 메모리 셀의 채널을 플로팅시키는 단계와; 그리고 상기 선택된 메모리 셀과 비선택된 메모리 셀 사이에 게이트 유기 드레인 누설이 발생하도록 상기 선택된 및 비선택된 메모리 셀들의 워드 라인들을 구동하는 단계를 포함하는 불 휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
본 발명의 다른 특징은 프로그램될 데이터에 따라 비트 라인을 비트 라인 전압으로 구동하고, 스트링 선택 라인들을 대응하는 선택 라인 전압들로 각각 구동하고, 선택된 워드 라인을 제 1 워드 라인 전압으로, 상기 선택된 워드 라인과 공통 소오스 라인 사이에 위치한 워드 라인들을 제 2 워드 라인 전압으로, 그리고 상기 선택된 워드 라인과 상기 비트 라인 사이에 위치한 워드 라인들을 제 3 워드 라인 전압으로 구동하는 것을 포함하며, 상기 제 1 워드 라인 전압은 상기 제 3 워드 라인 전압과 같거나 높은 불 휘발성 메모리 장치의 프로그램 방법.
본 발명에 따르면, 열-전자 주입 방식을 이용하여 낸드 플래시 메모리 장치의 메모리 셀들을 프로그램함으로써 플래시 메모리 장치의 스케일-다운시 야기되는 문제점들을 방지할 수 있다(또는, 최소화시킬 수 있다).
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이고, 도 2는 본 발명의 예시적인 실시예들에 따른 도 1에 도시된 메모리 셀 어레이를 보여주는 회로도이다. 본 발명에 따른 불 휘발성 메모리 장치는 낸드 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MRAM, PRAM, FRAM, 노어 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1을 참조하면, 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치(1000)는 메모리 셀 어레이(100), 행 디코더 회로(200), 열 디코더 회로(300), 읽기 및 쓰기 블록(400), 제어 로직(500), 그리고 전압 발생 회로(600)를 포함할 것이다.
메모리 셀 어레이(100)는 데이터 정보를 저장하기 위한 영역으로, 행들(또는, 워드 라인들)과 열들(또는, 비트 라인들)로 배열된 메모리 셀들을 포함할 것이다. 메모리 셀들 각각은 1-비트 데이터 또는 N-비트 데이터(N은 2 또는 그 보다 큰 정수)를 저장할 것이다. 메모리 셀들은 복수의 메모리 블록들(또는, 섹터들)을 구성할 것이다. 하나의 메모리 블록에 속하는 메모리 셀들의 예시적인 배열이 도 2에 도시되어 있다. 도 2에 도시된 바와 같이, 메모리 셀들은 복수의 스트링들(또는, 낸드 스트링이라 불림)(101)을 구성하도록 배열될 것이다. 스트링들(101)은 대응하는 비트 라인들(BL0∼BLm-1)에 각각 연결될 것이다.
비트 라인(BL0)에 대응하는 스트링(101)은 스트링 선택 트랜지스터들(SST0, SST1, SST2), 공통 소오스 라인(CSL)에 전기적으로 연결된 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST2, GST) 사이에 직렬 연결된 복수의 메모리 셀들(M0∼Mn)을 포함할 것이다. 스트링 선택 트랜지스터들(SST0, SST1, SST2)은 대응하는 스트링 선택 라인들(SSL0, SSL1, SSL2)에 각각 전기적으로 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 전기적으로 연결되며, 메모리 셀들(M0∼Mn)은 대응하는 워드 라인들(WL0∼WLn)에 각각 전기적으로 연결된다. 나머지 비트 라인들(BL1BLn)에 각각 대응하는 스트링들(101)은 비트 라인(BL0)에 대응하는 스트링(101)과 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략될 것이다. 여기서, 각 스트링에 속하는 스트링 선택 트랜지스터들의 수는 다양하게 변경될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 각 스트링은 하나 또는 그 보다 많은 스트링 선택 트랜지스터들을 포함하도록 구성될 수 있다.
본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 플로팅 게이트를 이용하는 플로팅 게이트 타입 플래시 구조, 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.
다시 도 1을 참조하면, 행 디코더 회로(200)는 제어 로직(500)의 제어에 응답하여 동작하며, 행 어드레스(미도시됨)에 따라 메모리 셀 어레이(100)의 행들을 선택 및 구동할 것이다. 열 디코더 회로(300)는 제어 로직(500)의 제어에 응답하여 동작하며, 열 어드레스(미도시됨)에 따라 메모리 셀 어레이(100)의 열들을 선택할 것이다. 읽기 및 쓰기 블록(400)은 제어 로직(500)의 제어에 응답하여 동작하며, 동작 모드에 따라 메모리 셀 어레이(100)로부터 데이터를 읽거나 그것으로 데이터 를 쓰도록 구성될 것이다. 메모리 셀 어레이(100)에 저장될 데이터는 읽기 및 쓰기 블록(400)에 임시 저장될 것이다. 제어 로직(500)은 불 휘발성 메모리 장치(1000)의 전반적인 동작을 제어하도록 구성될 것이다. 전압 발생 회로(600)는 제어 로직(500)의 제어에 응답하여 동작하며, 동작 모드에 따라 필요한 전압들(예를 들면, 패스 전압, 소거 전압, 읽기 전압, 등)을 발생할 것이다.
이후 설명되는 바와 같이, 본 발명의 전압 발생 회로(600)는 일반적인 플래시 메모리 장치의 프로그램 동작시 필요한 프로그램 전압을 발생하지 않는다. 다시 말해서, 본 발명의 불 휘발성 메모리 장치(1000)는 프로그램 전압을 사용하지 않고 메모리 셀을 프로그램할 수 있는 새로운 프로그램 스킴을 제공할 것이다. 새로운 프로그램 스킴에 따르면, 프로그램 동작시 F-N 터널링 스킴 대신에 게이트 유기 드레인 누설(Gate-Induced Drain Leakage)(이하, 'GIDL'로 표기됨)로 인해 생성되는 열-전자(hot-electron)을 이용하여 프로그램 동작을 수행하는 것이 가능하다. 이는 이후 상세히 설명될 것이다.
도 3은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 흐름도이고, 도 4는 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작시 바이어스 조건을 보여주는 도면이다. 도 5는 본 발명의 프로그램 방법에 따른 전자 주입 메카니즘을 개략적으로 설명하기 위한 도면이다.
이하, 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 방법이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, 잘 알려진 바와 같이, 프로그램 동작은 복수의 프로그램 루프들을 통해 수행될 것이다. 각 프로그램 루프는 프로그램 실행 구간과 검증 읽기 구간을 포함할 것이다. 프로그램 실행 구간은 선택된 메모리 셀들이 실질적으로 프로그램 되는 구간을 나타내며, 검증 읽기 구간은 선택된 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하는 구간을 나타낸다. 프로그램 루프들은 선택된 메모리 셀들이 모두 정상적으로 프로그램될 때까지 정해진 횟수 내에서 반복적으로 수행될 것이다.
먼저, 단계 S100에서, 메모리 셀 어레이(100)에 프로그램될 데이터는 제어 로직(500)의 제어에 따라 열 디코더 회로(300)를 통해 읽기 및 쓰기 블록(400)에 로드될 것이다. 단계 S110에서는, 로드된 데이터에 따라 비트 라인들(BL0∼BLm-1)이 전원전압(VCC) 또는 접지 전압으로 설정되고, 스트링들(101)의 채널들이 프리챠지될 것이다. 설명의 편의상, 워드 라인(WLn-1)이 선택된다고 그리고 선택된 워드 라인(WLn-1)의 메모리 셀(A)이 프로그램될 메모리 셀이고 선택된 워드 라인(WLn-1)의 메모리 셀(B)이 프로그램 금지될 메모리 셀이라 가정한다.
이러한 가정에 따르면, 도 4에 도시된 바와 같이, 프로그램될 메모리 셀(A)에 대응하는 비트 라인(BL0)은 읽기 및 쓰기 블록(400)을 통해 전원 전압(VCC)으로 설정되는 반면에, 프로그램 금지될 메모리 셀(B)에 대응하는 비트 라인(BL1)은 읽기 및 쓰기 블록(400)을 통해 접지 전압으로 설정될 것이다. 그 다음에, 스트링 선택 라인들(SSL0, SSL1, SSL2)은 제어 로직(500)의 제어에 따라 행 디코더 회로(200)를 통해 대응하는 선택 라인 전압들(VSSL0, VSSL1, VSSL2)로 각각 구동되고, 접지 선택 라인(GSL)은 접지 전압으로 구동될 것이다. 이는 각 스트링(101)이 설정된 전압으로 프리챠지됨을 의미한다. 예를 들면, 비트 라인(BL0)에 대응하는 스트링의 채널은 (VSSL0-Vth)(Vth는 SST0의 문턱 전압)의 전압으로 프리챠지되고, 비트 라인(BL1)에 대응하는 스트링의 채널은 0V의 전압으로 프리챠지될 것이다. 비트 라인(BL0)에 대응하는 스트링의 채널이 (VSSL0-Vth)의 전압으로 프리챠지됨에 따라, 비트 라인(BL0)에 대응하는 스트링의 스트링 선택 트랜지스터(SST0)는 셧-오프될 것이다(턴-오프될 것이다).
여기서, 선택 라인 전압들(VSSL0, VSSL1, VSSL2)은 서로 다르게 설정될 것이다. 예를 들면, 선택 라인 전압(VSSL0)은 선택 라인 전압(VSSL1)보다 낮고, 선택 라인 전압(VSSL1)은 선택 라인 전압(VSSL2)보다 낮다. 즉, 선택 라인 전압들(VSSL0, VSSL1, VSSL2)은 이 순서로 단계적으로 증가될 것이다. 즉, 워드 라인(또는, 최상위 워드 라인)에 인접한 선택 트랜지스터(예를 들면, SST2)의 선택 라인 전압이 비트 라인에 인접한 선택 트랜지스터(예를 들면, SSL0)의 선택 라인 전압보다 높다. 이는 워드 라인과 선택 라인 사이의 전압차를 감소시킴으로써 이후 설명될 GIDL로 인한 열-전자의 생성을 방지하기 위함이다.
다음 단계(S120)에서는, 선택된 워드 라인(WLn-1)과 선택된 워드 라인(WLn-1)보다 위에 위치하는 워드 라인들(또는,선택된 워드 라인(WLn-1)과 스트링 선택 라인(SSL2) 사이에 위치한 워드 라인들)은 제어 로직(500)의 제어에 따라 행 디코더 회로(200)를 통해 패스 전압(Vpass)으로 각각 구동될 것이다. 이와 동시에, 도 4에 도시된 바와 같이, 선택된 워드 라인(WLn-1)보다 아래에 위치한 워드 라인들(WLn-2∼WL0)(또는, 선택된 워드 라인(WLn-1)과 접지 선택 라인(GSL) 사이에 위치한 워드 라인들)에는 접지 전압(0V)이 공급될 것이다. 워드 라인(WLn-2)이 선택되는 경우, 선택된 워드 라인과 선택된 워드 라인보다 위에 위치하는 워드 라인(들) 즉, 워드 라인들(WLn-2, WLn-1)은 모두 패스 전압(Vpass)으로 구동될 것이다. 이러한 바이어스 조건에 따르면, 비트 라인(BL0)에 대응하는 스트링의 채널은 스트링 선택 트랜지스터(SST0)가 턴-오프되어 있기 때문에 패스 전압(Vpass)의 공급에 따라 셀프 부스팅되는 반면에, 비트 라인(BL1)에 대응하는 스트링의 채널은 스트링 선택 트랜지스터들(SST0, SST1, SST2)이 턴-온되어 있기 때문에 패스 전압(Vpass)의 공급에 관계없이 접지 전압으로 유지될 것이다. 비트 라인(BL0)에 대응하는 스트링의 채널이 패스 전압(Vpass)의 공급에 따라 셀프 부스팅됨에 따라, 인접한 메모리 셀(C)의 드레인에서 GIDL로 인해 전자들이 생성되며, 그렇게 생성된 전자들은 메모리 셀(A)의 전하 저장층으로 주입될 것이다. 즉, 메모리 셀(A)이 프로그램될 것이다. 좀 더 구체적인 설명은 도 5를 참조하여 행해질 것이다.
도 5를 참조하면, 메모리 셀(A)의 채널 전압은 선택된 워드 라인(WLn-1)에 패스 전압(Vpass)이 인가될 때 프리챠지된 전압에서 소정의 전압(예를 들면, 6V∼10V)으로 부스팅될 것이다. 이때, 인접한 워드 라인(WLn-2)에 접지 전압(0V)이 인가되기 때문에, 메모리 셀(C)의 채널 전압은 기판 전압으로 유지될 것이다. 이러한 바이어스 조건에 따르면, 부스팅된 채널 전압의 n+ 영역에서 기판으로 전계(E1) 가 가해지고, 부스팅된 채널 전압의 n+ 영역에서 워드 라인(WLn-2)으로 전계(E2)가 가해질 것이다. 그러한 전계들(E1, E2)에 의해서 전자-홀 쌍들(Electron-Hole Pairs)이 생성되며, 생성된 전자-홀 쌍들 중 홀들은 기판으로 빠져나가고, 생성된 전자-홀 쌍들 중 전자들은 n+ 영역으로 빠져나갈 것이다. 이러한 현상은, 이 분야에 잘 알려진 바와 같이, GIDL(Gate-Induced Drain Leakage)이라 불린다. GIDL으로 인해 생성된 전자들은 워드 라인들(WLn-1, WLn-2) 사이의 전압차로 인해 생기는 전계에 의해서 가속되며, 가속된 전자들(즉, 열-전자들)은 메모리 셀(A)의 전하 저장층으로 주입될 것이다. 이는 메모리 셀(A)이 프로그램됨을 의미한다. 이에 반해서, 비트 라인(BL1)에 대응하는 스트링의 메모리 셀(B)의 경우, 채널 전압이 0V으로 유지되기 때문에, 앞서 설명된 GIDL 현상은 유발되지 않을 것이다. 그러한 까닭에, 비트 라인(BL1)에 대응하는 스트링의 메모리 셀(B)은 프로그램 금지될 것이다.
본 발명의 불 휘발성 메모리 장치에 있어서, 선택된 워드 라인(WLn-1)과 스트링 선택 라인 사이의 전압차가 클 경우, 앞서 설명된 GIDL로 인해 열-전자가 메모리 셀(A)의 드레인 측에서 생성될 것이다. 이를 방지하기 위해서, 스트링 선택 라인들(SSL2, SST1, SST0)에 인가되는 선택 라인 전압들(VSSL2, VSSL1, VSSL0)은 단계적으로 감소되도록 설정될 것이다. 선택 라인 전압들(VSSL2, VSSL1, VSSL0)은 단계적으로 감소되기 때문에, 최상위 워드 라인(WLn-1)과 스트링 선택 라인(SSL2) 사이의 전압차로 인한 열-전자의 생성은 방지될 것이다.
다시 도 3을 참조하면, S130 단계에서는, 선택된 워드 라인(WLn-1)의 메모리 셀들(A)로부터 데이터를 읽기 위한 검증 읽기 동작이 수행될 것이다. 검증 읽기 동작이 수행되기 이전에 워드 라인들 및 비트 라인들에 인가된 전압들을 방전시키기 위한 리커버리 동작이 수행될 것이다. 검증 읽기 동작은, 앞서 설명된 바와 같이, 제어 로직(500)의 제어에 따라 읽기 및 쓰기 블록(400)을 통해 수행될 것이다. 검증 읽기 동작의 바이어스 조건은 일반적인 플래시 메모리 장치와 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 다음 단계(S140)에서는, 제어 로직(500)은 검증 읽기 동작의 결과에 따라 읽혀진 데이터에 의거하여, 선택된 메모리 셀들이 정상적으로 수행되었는 지의 여부를 판별할 것이다. 즉, 제어 로직(500)은 검증 읽기 동작의 결과에 따라 읽혀진 데이터에 의거하여, 프로그램 동작이 패스되었는 지의 여부를 판별할 것이다. 판별 결과가 프로그램 패스를 나타내면, 프로그램 절차는 종료될 것이다. 반면에, 판별 결과가 프로그램 페일을 나타내면, 절차는 S150 단계로 진행하며, S150 단계에서는 현재의 프로그램 루프가 최대 프로그램 루프에 도달하였는 지의 여부가 제어 로직(500)에 의해서 판별될 것이다. 현재의 프로그램 루프가 최대 프로그램 루프에 도달한 것으로 판별되면, 프로그램 절차는 프로그램 페일로서 종료될 것이다. 현재의 프로그램 루프가 최대 프로그램 루프에 도달하지 않은 것으로 판별되면, 절차는 S110 단계로 진행할 것이다. 이후, 다음의 프로그램 루프가 앞서 설명될 것과 동일한 방식으로 수행될 것이다.
상술한 바와 같이, 본 발명에 따른 불 휘발성 메모리 장치(1000)는 낸드 플래시 메모리 장치임에도 불구하고 F-N 터널링 방식 대신 열-전자 주입 방식을 통해 메모리 셀들을 프로그램할 것이다. 다시 말해서, 본 발명에 따른 불 휘발성 메모리 장치(1000)는 F-N 터널링 방식 대신에 GIDL로 인해 생성된 전자들을 전하 저장층에 주입하는 방식을 이용하여 메모리 셀들을 프로그램할 것이다. 본 발명의 불 휘발성 메모리 장치는 프로그램 전압과 패스 전압과 같은 고전압들을 필요로 하는 전압 방식 대신 패스 전압만을 필요로 하는 전계 방식을 채용할 것이다. 불 휘발성 메모리 장치의 스케일-다운시 생기는 문제점들은 그러한 전계 방식을 채용함으로써 최소화될 것이다. 예를 들면, F-N 터널링 방식을 통해 프로그램 동작을 수행하는 불 휘발성 메모리 장치의 경우, 프로그램 전압, 채널 부스팅 전압, 인접한 스트링들 사이에 형성되는 트렌치의 깊이, 그리고 워드 라인들 사이의 브레이크다운은 불 휘발성 메모리 장치의 스케일-다운에 무관하게 일정하게 유지되어야 한다. 즉, F-N 터널링을 위한 바이어스 조건을 변경하는 것이 불가능하기 때문에, 불 휘발성 메모리 장치의 스케일-다운시 그러한 항목들을 줄이는 것 역시 불가능하다. 이에 반해서, GIDL을 통해 생성된 열-전자를 이용하여 프로그램 동작을 수행하는 불 휘발성 메모리 장치의 경우, 채널 부스팅 전압, 프로그램/패스 전압, 인접한 스트링들 사이에 형성되는 트렌치의 깊이, 그리고 워드 라인들 사이의 브레이크다운은 불 휘발성 메모리 장치의 스케일-다운에 비례해서 단계적으로 감소될 수 있다. 즉, 전계의 세기가 절연막의 두께에 반비례하고 전압에 비례하며, 스케일-다운시 절연막의 두께가 감소할 것이다. 이는 절연막 두께의 감소에 비례하여 전압을 감소시키더라도 동일한 전계의 세기를 얻는 것이 가능함을 의미한다. 따라서, 불 휘발성 메모리 장치의 스케일-다운시 그러한 항목들을 줄이는 것이 가능하다. 결과적으로, 본 발명에 따른 프로그램 방식을 채용함으로써 스케일다운으로 인한 쟁점없이 불 휘발성 메모리 장치를 스케일-다운시키는 것이 가능하다.
도 6은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작시 채널 전위 및 수평 전계의 관계를 개략적으로 보여주는 도면이다.
워드 라인(WLi)이 선택된 경우 프로그램 동작의 바이어스 조건이 도 6에 도시되어 있다. 앞서 설명된 바와 같이, 선택된 워드 라인(WLi)과 선택된 워드 라인(WLi)보다 위에 위치한 워드 라인들(WLi+1∼WLn-1) 즉, 워드 라인들(WLi∼WLn-1)은 패스 전압(Vpass)으로 구동되고, 나머지 워드 라인들(WL0∼WLi-1)은 접지 전압(0V)으로 구동된다. 이와 동시에, 선택 라인들(SSL0, SSL1, SSL2)은 대응하는 선택 라인 전압들(VSSL0, VSSL1, VSSL2)로 각각 구동된다. 선택 라인 전압들(VSSL0, VSSL1, VSSL2)은 워드 라인 방향으로 단계적으로 증가되도록 설정될 것이다.
상술한 바이어스 조건에 따르면, 워드 라인들(WLi∼WLn-1)에 연결된 메모리 셀들의 채널들은 패스 전압(Vpass)이 인가될 때 부스팅되는 반면에, 나머지 워드 라인들(WL0∼WLi-1)에 연결된 메모리 셀들의 채널들은 기판 전압으로 유지될 것이다. 결과적으로, 워드 라인(WLi)에 연결된 메모리 셀과 워드 라인(WLi-1)에 연결된 메모리 셀의 채널 전위들의 차에 대응하는 전계(즉, 수평 전계)가 인접 워드 라인들(WLi, WLi-1) 사이에 형성될 것이다. 그러한 전계에 의해서 전자들이 가속되고, 가속된 전자들(즉, 열-전자)이 워드 라인(WLi)에 연결된 메모리 셀의 전하 저장층으로 주입될 것이다. 이에 반해서, 선택된 워드 라인(WLi)과 스트링 선택 라인(SSL2) 사이에 위치한 워드 라인들의 경우, 인접한 워드 라인들 사이에 전위가 없기 때문에, 수평 전계가 형성되지 않을 것이다. 선택 라인 전압들(VSSL2, VSSL1, VSSL0) (또는, 채널 전위)이 단계적으로 감소하기 때문에, 도 6에 도시된 바와 같이, 수평 전계는 GIDL을 유발하지 않을 정도로 형성될 것이다.
도 7은 본 발명의 다른 예시적인 실시예들에 따른 프로그램 바이어스 조건을 보여주는 도면이다.
도 7을 참조하면, 선택된 워드 라인(WLi)은 패스 전압(Vpass)보다 높은 전압(Vhipass)으로 구동되는 반면에, 나머지 워드 라인들(WL0∼WLi-1, WLi+1∼WLn-1) 및 스트링 선택 라인들(SSL0, SSL1, SSL2)은 도 6에서 설명된 것과 동일하게 바이어스될 것이다. 이러한 바이어스 조건에 따르면, 워드 라인들(WLi-1, WLi) 사이에 형성되는 수평 전계가 도 6에서 설명된 것과 비교하여 볼 때 상대적으로 커질 것이다. 그렇게 형성된 수평 전계에 의해서 전자들이 가속되고, 가속된 전자들은 선택된 메모리 셀의 전하 저장층에 주입될 것이다. 이러한 점을 제외하면, 도 7에 도시된 프로그램 동작의 바이어스 조건은 도 6에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 8은 본 발명의 다른 예시적인 실시예들에 따른 프로그램 바이어스 조건을 보여주는 도면이다.
도 8을 참조하면, 선택된 워드 라인(WLi)과 접지 선택 라인(GSL) 사이에 위치한 워드 라인들(WL0∼WLi-1)은 접지 전압보다 높은 전압(Vlow)으로 구동되는 반면에, 나머지 워드 라인들(WLi∼WLn-1) 및 스트링 선택 라인들(SSL0, SSL1, SSL2) 은 도 6에서 설명된 것과 동일하게 바이어스될 것이다. 이러한 바이어스 조건에 따르면, 워드 라인들(WLi-1, WLi) 사이에 형성되는 수평 전계가 도 6의 바이어스 조건에 따른 생성된 것과 비교하여 볼 때 상대적으로 작아질 것이다. 이러한 점을 제외하면, 도 8에 도시된 프로그램 동작의 바이어스 조건은 도 6에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 9는 본 발명의 다른 예시적인 실시예들에 따른 프로그램 바이어스 조건을 보여주는 도면이다.
도 9를 참조하면, 선택된 워드 라인(WLi)의 바로 아래에 위치한 워드 라인(WLi-1)은 접지 전압 대신 음의 전압(예를 들면, -3V)으로 구동되고, 나머지 워드 라인들(WL0∼WLi-2, WLi∼WLn-1) 및 스트링 선택 라인들(SSL0, SSL1, SSL2)은 도 6에서 설명된 것과 동일하게 바이어스될 것이다. 이러한 바이어스 조건에 따르면, 워드 라인들(WLi-1, WLi) 사이에 형성되는 수평 전계가 도 6의 바이어스 조건에 따른 것보다 커질 것이다. 이러한 점을 제외하면, 도 9에 도시된 프로그램 동작의 바이어스 조건은 도 6에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 10은 본 발명의 다른 예시적인 실시예들에 따른 프로그램 바이어스 조건을 보여주는 도면이다.
도 10을 참조하면, 선택된 워드 라인(WLi)과 접지 선택 라인(GSL) 사이에 위치한 워드 라인들(WL0∼WLi-1)은 접지 전압 대신 음의 전압(예를 들면, -3V)으로 구동되며, 나머지 워드 라인들(WLi∼WLn-1) 및 스트링 선택 라인들(SSL0, SSL1, SSL2)은 도 6에서 설명된 것과 동일하게 바이어스될 것이다. 이러한 바이어스 조건에 따르면, 워드 라인들(WLi-1, WLi) 사이에 형성되는 수평 전계가 도 6의 바이어스 조건에 따른 것보다 커질 것이다. 이러한 점을 제외하면, 도 10에 도시된 프로그램 동작의 바이어스 조건은 도 6에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 9 및 도 10에서 설명된 바이어스 조건에 따르면, 워드 라인(들)로 음의 전압이 공급될 것이다. 이러한 경우, 행 디코더 회로(200)는 음의 전압을 스위치할 수 있는 고전압 전달 회로를 구비하여야 할 것이다.
고전압 전달 회로를 포함한 행 디코더 회로를 개략적으로 보여주는 도 11을 참조하면, 행 디코더 회로(200)는 디코딩 및 구동 블록(210)과 고전압 전달 회로(220)를 포함할 것이다. 디코딩 및 구동 블록(210)은 고전압 전달 회로(220)를 통해 선택 라인들(SSL0, SSL1, SSL2, GSL) 및 워드 라인들(WL0∼WLn-1)을 구동할 것이다. 고전압 전달 회로(220)는 복수의 스위치 트랜지스터들(SWT)을 포함할 것이다. 스위치 트랜지스터들(SWT)은 음의 전압을 전달하기에 적합한 구조를 가질 것이다. 본 발명의 경우, 음의 전압을 전달하기 위해서, 스위치 트랜지스터들(SWT) 각각은 트리플-웰 구조(triple-well structure)를 갖도록 형성될 것이다. 즉, 도 12에 도시된 바와 같이, 스위치 트랜지스터들(SWT) 각각은 N-웰 내에 형성된 P-웰 내에 형성될 것이다. N-웰은 기판에 형성될 것이다. 즉, 각 스위치 트랜지스터(SWT)는 개별적으로 트리플-웰에 형성될 것이다. 음의 전압을 전달하지 않는 스위치 트랜지스터들 즉, 선택 라인들에 각각 대응하는 스위치 트랜지스터들이 기판에 직접 형성됨은 이 분야의 통상적인 지식을 습득한 자에게 자명하다. 고전압 전압 회로(220)의 트리플-웰은 메모리 셀 어레이(100)와 독립적으로 형성될 것이다.
도 13은 고전압 전달 회로(220)를 통해 패스 전압이 공급될 때 웰 바이어스 조건을 보여주는 도면이고, 도 14는 고전압 전달 회로(220)를 통해 음의 전압이 공급될 때 웰 바이어스 조건을 보여주는 도면이다. 고전압 전달 회로(220)를 통해 패스 전압(Vpass)이 공급될 때, 도 13에 도시된 바와 같이, p-웰, n-웰, 그리고 기판은 접지 전압에 연결되고, 스위치 트랜지스터의 게이트에는 패스 전압(Vpass)보다 높은 고전압(Vhpass)이 공급될 것이다. 고전압 전달 회로(220)를 통해 음의 전압(예를 들면, -3V)이 공급될 때, 도 14에 도시된 바와 같이, n-웰과 기판은 접지 전압에 연결되고, p-웰은 음의 전압(예를 들면, -3V)에 연결되며, 스위치 트랜지스터의 게이트에는 패스 전압(Vpass)보다 높은 고전압(Vhpass)이 공급될 것이다.
도 6 내지 도 10에서 설명된 것과 달리, 각 스트링은 하나의 스트링 선택 트랜지스터를 포함하도록 구성될 수 있다. 이러한 경우, 도 15에 도시된 바와 같이, 스트링 선택 라인(SSL0)과 인접 워드 라인(WLn-1) 사이의 간격은 GIDL로 인한 EHP의 생성을 방지하기에 충분하도록 넓게 설정될 것이다. 스트링 선택 라인(SSL0)과 인접 워드 라인(WLn-1) 사이의 간격이 넓기 때문에, 도 15에 도시된 바와 같이, 스트링 선택 라인(SSL0)과 인접 워드 라인(WLn-1) 사이에 형성되는 수평 전계의 세기는 일정하게 유지될 것이다. 다시 말해서, 워드 라인(WLn-1)과 스트링 선택 라인(SSL0) 사이의 채널 전위는 도 15에 도시된 바와 같이 점차적으로 감소될 것이다.
예시적인 실시예에 있어서, 스트링 선택 트랜지스터들은 메모리 셀과 동일한 구조(동일한 형태 및 크기)를 갖도록 구성될 수 있다. 또는, 스트링 선택 트랜지스터들은 메모리 셀과 다른 구조(다른 형태 및 크기)를 갖도록 구성될 수도 있다. 선택 트랜지스터들 사이의 간격은 메모리 셀들 사이의 간격과 동일하게 또는 다르게 설정될 수 있다. 선택 트랜지스터와 메모리 셀 사이의 간격은 선택 트랜지스터들 사이의 간격과 다르게 또는 동일하게 설정될 수 있다. 스트링 선택 트랜지스터(SSL0)의 게이트 길이는 스트링 선택 트랜지스터들(SSL1, SSL2) 각각의 게이트 길이보다 크게 설정될 것이다. 또는, 스트링 선택 트랜지스터들(SSL0, SSL1, SSL2)의 게이트 길이들은 서로 동일하게 또는 서로 다르게 설정될 것이다.
본 발명에 따른 불 휘발성 메모리 장치는 수직 어레이 구조를 갖도록 구성될 수 있다. 예시적인 수직 어레이 구조가 도 16에 도시되어 있다. 도 16에 도시된 바와 같이, 각 스트링은 일반적인 스트링 구조와 달리 비트 라인(BL)과 수직하게 형성되어 있다. 즉, 각 스트링은 기판에 수직하게 형성될 것이다. 수직 어레이 구조가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자에게 자명하다. 도 16에 도시된 수직 어레이 구조를 갖는 불 휘발성 메모리 장치에도 앞서 언급된 프로그램 방법이 동일하게 적용되며, 설명의 편의상, 그것에 대한 설명은 그러므로 생략될 것이다.
예시적인 실시예에 있어서, 본 발명의 불 휘발성 메모리 장치는 공통 소오스 라인(CSL) 방향으로 워드 라인들이 순차적으로 선택되도록 구성될 것이다. 다시 말해서, 스트링 선택 라인(SSL0)에 바로 인접한 워드 라인(WLn-1)이 제일 먼저 선택 되고, 접지 선택 라인(GSL)에 바로 인접한 워드 라인(WL0)이 마지막으로 선택될 것이다. 이는 선택된 워드 라인과 접지 선택 라인(GSL) 사이에 위치한 메모리 셀들이 동일한 상태(즉, 소거 상태)로 유지된 상태에서 프로그램 동작이 수행됨을 의미한다. 이에 반해서, 본 발명의 불 휘발성 메모리 장치가 비트 라인 방향으로 워드 라인들이 순차적으로 선택되도록 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자에게 자명하다.
앞서의 설명에 따르면, 선택된 워드 라인과 스트링 선택 라인 사이에 위치한 워드 라인들은 선택된 워드 라인과 동일한 전압(예를 들면, 패스 전압)으로 구동된다. 하지만, 선택된 워드 라인과 스트링 선택 라인 사이에 위치한 워드 라인들의 구동 전압이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자에게 자명하다. 예를 들면, 선택된 워드 라인과 스트링 선택 라인 사이에 위치한 워드 라인들에 인가되는 전압들은 비트 라인 방향으로 단계적으로 감소되도록 설정될 수도 있다. 이러한 경우, 각 스트링에는 하나의 스트링 선택 트랜지스터가 구비될 수도 있다. 선택된 워드 라인과 스트링 선택 라인 사이에 위치한 워드 라인들에 인가되는 전압들이 비트 라인 방향으로 단계적으로 감소되기 때문에 최상위 워드 라인과 스트링 선택 라인 사이의 전압차는 GIDL의 생성을 방지하기에 충분히 작을 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 불 휘발성 메모리 장치는 스트링의 양측을 통해 선택된 메모리 셀을 프로그램하도록 구성될 수 있다. 다시 말해서, 앞서 설명된 것과 마찬가지로, 열-전자 주입 방식에 따라 선택된 메모리 셀의 소오스에서 생긴 열-전자가 전하 저장층에 주입될 것이다. 게다가, 열-전자 주입 방식에 따라 선택된 메모리 셀의 드레인에서 생긴 열-전자가 전하 저장층에 주입될 것이다. 결과적으로, 스트링에 속한 선택된 메모리 셀은 열-전자 주입 방식을 통해 2-비트 데이터로 프로그램될 것이다. 이를 위해서, 셀 어레이의 스트링들은 스트링 선택 라인 측에서 그리고 접지 선택 라인 측에서 프로그램될 데이터에 대응하는 전압이 각각 스트링의 채널로 전달되도록 구성될 것이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 불 휘발성 메모리 장치를 포함한 컴퓨팅 시스템이 도 17에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(2001)에 전기적으로 연결된 마이크로프로세서(2100), 사용자 인터페이스(2200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2300), 메모리 제어기(2400), 그리고 플래시 메모리 장치(2500)를 포함한다. 플래시 메모리 장치(2500)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(2500)에는 마이크로프로세서(2100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(2400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2600)가 추가 적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(2400)와 플래시 메모리 장치(2500)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 예시적인 SSD가 미국특허공개번호 제2006-0152981호에 게재되어 있으며, 이 분야의 레퍼런스로 포함된다. 또는, 메모리 제어기(2400)와 플래시 메모리 장치(2500)는 데이터를 저장하는 데 불 휘발성 메모리를 메모리 카드를 구성할 수 있다.
도 18은 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.
도 18에 도시된 메모리 시스템은 메모리(3510)와 메모리 제어기(3520)가 카드(3530)를 구성하도록 구현된다. 예를 들면, 카드(3530)는 플래시 메모리 카드와 같은 메모리 카드일 수 있다. 즉, 카드(3530)는 디지털, 카메라, 개인 컴퓨터 등과 같은 전자 장치를 사용하기 위한 어떤 산업 표준을 만족하는 카드일 수 있다. 메모리 제어기(3520)가 카드(3530)에 의해 또 다른 (예를 들면, 외부) 장치로부터 수신된 제어 신호들에 기초하여 메모리(3510)를 제어할 수 있다는 것이 이해될 것이다.
도 19는 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.
도 19에 도시된 시스템은 휴대용 장치(4000)를 나타낸다. 휴대용 장치(4000) 는 MP3 플레이어, 비디오 플레이어, 콤비네이션 비디오 및 오디오 플레이어 등일 수 있다. 도시된 바와 같이, 휴대용 장치(4000)는 메모리(3510) 및 메모리 제어기(3520)를 포함한다. 휴대용 장치(4000)는 또한 인코더 및 디코더(4610), 프리젠테이션 구성요소들(4620) 및 인터페이스(4630)를 포함할 수 있다.
인코더 및 디코더(EDC)(4610)에 의해 처리된 데이터(비디오, 오디오, 등)는 메모리 제어기(3520)를 통해 메모리(3510)로 입력되고 메모리(3510)로부터 출력될 수 있다. 도 19에서 점선들에 의해 도시된 바와 같이, 데이터는 EDC(4610)로부터 메모리(3510)로 직접 입력되고 그리고/또는 메모리(3510)로부터 EDC(4610)로 직접 출력될 수 있다.
EDC(4610)는 메모리(3510)에 저장하기 위해 데이터를 인코딩할 수 있다. 예를 들면, EDC(4610)는 메모리(3510)에 저장하기 위해 오디오 데이터에 대해 MP3 인코딩을 수행할 수 있다. 다른 방법으로, EDC(4610)는 메모리(3510)에 저장하기 위해 비디오 데이터에 대해 MPEG 인코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(4610)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 인코딩하기 위한 복수의 인코더들을 포함할 수 있다. 예를 들면, EDC(4610)는 오디오 데이터를 위한 MP3 인코더 및 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.
EDC(4610)는 메모리(3510)로부터의 출력을 디코딩할 수 있다. 예를 들면, EDC(4610)는 메모리(3510)로부터 출력된 오디오 데이터에 대해 MP3 디코딩을 수행할 수 있다. 다른 방법으로, EDC(4610)는 메모리(3510)로부터 출력된 비디오 데이 터에 대해 MPEG 디코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(4610)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 디코딩하기 위한 복수의 디코더들을 포함할 수 있다. 예를 들면, EDC(4610)는 오디오 데이터를 위한 MP3 디코더 및 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
EDC(4610)가 디코더들만을 포함할 수 있다는 것이 또한 이해될 것이다. 예를 들면, 이미 인코딩된 데이터는 EDC(4610)에 의해 수신될 수 있고 메모리 제어기(3520) 및/또는 메모리(3510)로 패스될 수 있다.
EDC(4610)는 인터페이스(4630)를 통해 인코딩을 위한 데이터를 수신하거나 이미 인코딩된 데이터를 수신할 수 있다. 인터페이스(4630)는 알려진 표준(예를 들면, 펌웨어, USB, 등)에 따를 수 있다. 인터페이스(4630)는 또한 하나 이상의 인터페이스를 포함할 수 있다. 예를 들면, 인터페이스(4630)는 펌웨어 인터페이스, USB 인터페이스, 등을 포함할 수 있다. 메모리(3510)로부터의 데이터는 인터페이스(4630)를 통해 출력될 수도 있다.
프리젠테이션 구성요소들(4620)은 메모리로부터 출력되고 그리고/또는 EDC(4610)에 의해 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를 들면, 프리젠테이션 구성요소들(4620)은 오디오 데이터를 출력하기 위한 스피커 잭, 비디오 데이터를 출력하기 위한 디스플레이 스크린, 등을 포함할 수 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 도 1에 도시된 메모리 셀 어레이를 보여주는 회로도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 흐름도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작시 바이어스 조건을 보여주는 도면이다.
도 5는 본 발명의 프로그램 방법에 따른 전자 주입 메카니즘을 개략적으로 설명하기 위한 도면이다.
도 6은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 동작시 채널 전위 및 수평 전계의 관계를 개략적으로 보여주는 도면이다.
도 7 내지 도 10은 본 발명의 다른 예시적인 실시예들에 따른 프로그램 바이어스 조건을 보여주는 도면들이다.
도 11은 본 발명의 예시적인 실시예들에 따른 고전압 전달 회로를 포함한 행 디코더 회로를 개략적으로 보여주는 블록도이다.
도 12는 도 11에 도시된 고전압 전달 회로의 웰 구조를 보여주는 단면도이다.
도 13은 도 11에 도시된 고전압 전달 회로를 통해 패스 전압이 공급될 때 웰 바이어스 조건을 보여주는 도면이다.
도 14는 도 11에 도시된 고전압 전달 회로를 통해 음의 전압이 공급될 때 웰 바이어스 조건을 보여주는 도면이다.
도 15는 본 발명의 다른 예시적인 실시예들에 따른 스트링 구조 및 바이어스 조건을 보여주는 도면이다.
도 16은 본 발명의 다른 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 수직 어레이 구조를 보여주는 도면이다.
도 17은 본 발명에 따른 불 휘발성 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 18은 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.
도 19는 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.

Claims (25)

  1. 프로그램될 데이터에 따라 선택된 메모리 셀의 채널을 플로팅시키는 단계와; 그리고
    상기 선택된 메모리 셀과 비선택된 메모리 셀 사이에 게이트 유기 드레인 누설이 발생하도록 상기 선택된 및 비선택된 메모리 셀들의 워드 라인들을 구동하는 단계를 포함하는 불 휘발성 메모리 장치의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 선택된 메모리 셀의 워드 라인은 프로그램 전압보다 낮은 패스 전압과 상기 패스 전압보다 높고 상기 프로그램 전압보다 낮은 전압 중 어느 하나로 구동되고, 상기 비선택된 메모리 셀의 워드 라인은 접지 전압, 음의 전압, 그리고 접지 전압보다 높고 전원 전압보다 낮은 전압 중 어느 하나로 구동되는 불 휘발성 메모리 장치의 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 비선택된 메모리 셀의 워드 라인은 상기 선택된 메모리 셀의 워드 라인과 공통 소오스 라인 사이에 위치한 불 휘발성 메모리 장치의 프로그램 방법.
  4. 제 3 항에 있어서,
    상기 비선택된 메모리 셀은 소거 상태를 가지며, 상기 선택된 메모리 셀의 프로그램 동작 이후에 프로그램되는 불 휘발성 메모리 장치의 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 선택된 메모리 셀이 프로그램 금지될 메모리 셀일 때, 상기 선택된 메모리 셀의 채널은 접지 전압으로 유지되는 불 휘발성 메모리 장치의 프로그램 방법.
  6. 제 1 항에 있어서,
    상기 선택된 메모리 셀의 채널은 상기 선택된 메모리 셀에 대응하는 비트 라인을 전원 전압과 접지 전압 중 어느 하나로 프리챠지하고 상기 비트 라인과 상기 선택된 메모리 셀 사이에 위치한 선택 트랜지스터들에 선택 라인 전압들을 각각 인가함으로써 플로팅되는 불 휘발성 메모리 장치의 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 선택 라인 전압들은 상기 비트 라인을 기준으로 단계적으로 증가되는 불 휘발성 메모리 장치의 프로그램 방법.
  8. 제 1 항에 있어서,
    상기 선택된 메모리 셀의 채널은 상기 선택된 메모리 셀에 대응하는 비트 라 인을 전원 전압과 접지 전압 중 어느 하나로 프리챠지하고 상기 비트 라인과 상기 선택된 메모리 셀 사이에 위치한 선택 트랜지스터에 선택 라인 전압을 인가함으로써 플로팅되며, 상기 선택 트랜지스터와 메모리 셀 사이의 간격은 상기 게이트 유도 드레인 누설이 생기지 않도록 메모리 셀들 사이의 간격보다 큰 불 휘발성 메모리 장치의 프로그램 방법.
  9. 프로그램될 데이터에 따라 비트 라인을 비트 라인 전압으로 구동하고, 스트링 선택 라인들을 대응하는 선택 라인 전압들로 각각 구동하고, 선택된 워드 라인을 제 1 워드 라인 전압으로, 상기 선택된 워드 라인과 공통 소오스 라인 사이에 위치한 워드 라인들을 제 2 워드 라인 전압으로, 그리고 상기 선택된 워드 라인과 상기 비트 라인 사이에 위치한 워드 라인들을 제 3 워드 라인 전압으로 구동하는 것을 포함하며, 상기 제 1 워드 라인 전압은 상기 제 3 워드 라인 전압과 같거나 높은 불 휘발성 메모리 장치의 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 제 1 워드 라인 전압은 프로그램 전압보다 낮은 패스 전압과 상기 패스 전압보다 높고 상기 프로그램 전압보다 낮은 전압 중 어느 하나이고, 상기 제 2 워드 라인 전압은 접지 전압, 음의 전압, 그리고 접지 전압보다 높고 전원 전압보다 낮은 전압 중 어느 하나이며, 상기 제 3 워드 라인 전압은 상기 패스 전압인 불 휘발성 메모리 장치의 프로그램 방법.
  11. 제 9 항에 있어서,
    상기 워드 라인들은 상기 스트링 선택 라인들로부터 순차적으로 선택되는 불 휘발성 메모리 장치의 프로그램 방법.
  12. 제 9 항에 있어서,
    상기 선택 라인 전압들은 상기 비트 라인으로부터 순차적으로 증가되도록 설정되는 불 휘발성 메모리 장치의 프로그램 방법.
  13. 제 9 항에 있어서,
    상기 비트 라인 전압은 상기 선택된 워드 라인에 연결된 메모리 셀이 프로그램될 메모리 셀일 때 전원 전압이고 상기 선택된 워드 라인에 연결된 메모리 셀이 프로그램 금지될 메모리 셀일 때 접지 전압인 불 휘발성 메모리 장치의 프로그램 방법.
  14. 제 9 항에 있어서,
    상기 선택된 워드 라인으로 상기 제 1 워드 라인 전압이 인가되고 상기 선택된 워드 라인에 바로 인접한 워드 라인으로 제 2 워드 라인 전압이 인가될 때, 상기 선택된 워드 라인에 연결된 메모리 셀과 상기 인접한 워드 라인에 연결된 메모리 셀 사이에 게이트 유도 드레인 누설로 인해 전자가 생성되고, 상기 생성된 전자 는 상기 선택된 워드 라인과 상기 인접한 워드 라인 사이의 전계에 의해서 가속되며, 상기 가속된 전자는 상기 선택된 워드 라인에 연결된 메모리 셀에 주입되는 불 휘발성 메모리 장치의 프로그램 방법.
  15. 제 9 항에 있어서,
    프로그램될 데이터에 따라 상기 비트 라인이 비트 라인 전압으로 구동되고 상기 스트링 선택 라인들이 상기 대응하는 선택 라인 전압들로 각각 구동될 때, 상기 선택된 워드 라인에 연결된 메모리 셀의 채널은 플로팅되는 불 휘발성 메모리 장치의 프로그램 방법.
  16. 제 9 항에 있어서,
    상기 스트링 선택 라인들에 각각 연결된 스트링 선택 트랜지스터들은 상기 워드 라인들에 연결된 메모리 셀들과 동일한 또는 다른 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법.
  17. 제 16 항에 있어서,
    상기 메모리 셀들은 플로팅 게이트 플래시 구조, 전하 트랩 플래시 구조, 그리고 소노스(SONOS) 구조 중 어느 하나를 갖는 불 휘발성 메모리 장치의 프로그램 방법.
  18. 제 16 항에 있어서,
    상기 메모리 셀들은 2차원 어레이 구조와 수직 어레이 구조 중 어느 하나를 갖도록 배열되는 불 휘발성 메모리 장치의 프로그램 방법.
  19. 제 16 항에 있어서,
    상기 스트링 선택 트랜지스터들은 동일한 게이트 길이를 갖는 불 휘발성 메모리 장치의 프로그램 방법.
  20. 제 16 항에 있어서,
    상기 스트링 선택 트랜지스터들은 서로 다른 게이트 길이를 갖는 불 휘발성 메모리 장치의 프로그램 방법.
  21. 제 16 항에 있어서,
    비트 라인에 바로 인접한 스트링 선택 트랜지스터의 게이트 길이는 나머지 스트링 선택 트랜지스터들의 게이트 길이들보다 큰 불 휘발성 메모리 장치의 프로그램 방법.
  22. 제 11 항에 있어서,
    상기 제 2 워드 라인 전압이 상기 음의 전압인 경우, 상기 워드 라인들은 대응하는 스위치 트랜지스터들을 통해 대응하는 워드 라인 전압들로 구동되되, 상기 스위치 트랜지스터들은 대응하는 웰들에 각각 형성되는 불 휘발성 메모리 장치의 프로그램 방법.
  23. 제 22 항에 있어서,
    상기 각 웰은 P-웰인 불 휘발성 메모리 장치의 프로그램 방법.
  24. 제 22 항에 있어서,
    상기 각 웰은 P-웰이며, 상기 P-웰은 기판에 형성된 N-웰 내에 형성되는 불 휘발성 메모리 장치의 프로그램 방법.
  25. 제 24 항에 있어서,
    상기 각 웰은 메모리 셀들이 형성되는 포켓 P-웰과 독립적으로 형성되는 불 휘발성 메모리 장치의 프로그램 방법.
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