KR20140089792A - 반도체 장치 - Google Patents

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KR20140089792A
KR20140089792A KR1020130001655A KR20130001655A KR20140089792A KR 20140089792 A KR20140089792 A KR 20140089792A KR 1020130001655 A KR1020130001655 A KR 1020130001655A KR 20130001655 A KR20130001655 A KR 20130001655A KR 20140089792 A KR20140089792 A KR 20140089792A
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세이이치 아리토메
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 제1 수직 스트링들을 포함하는 제1 메모리 블록; 상기 제1 수직 스트링들과 직렬로 연결된 제2 수직 스트링들을 포함하고, 상기 제1 메모리 블록의 상부에 적층된 제2 메모리 블록; 상기 제1 메모리 블록과 상기 제2 메모리 블록 사이에 위치되며, 상기 제1 및 제2 수직 스트링들과 연결된 제1 비트 라인들; 상기 제1 메모리 블록의 하부에 위치되며, 상기 제1 수직 스트링들과 연결된 제1 소스 라인들; 및 상기 제2 메모리 블록의 상부에 위치되며, 상기 제2 수직 스트링들과 연결된 제2 소스 라인들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세히는 3차원 반도체 장치에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 기판 상에 수직으로 배열된 스트링들을 포함하는 메모리 블록들 및 메모리 블록들을 구동하기 위한 페이지 버퍼, 워드라인 구동 회로 등을 포함한다. 그러나, 반도체 장치 내에서 페이지 버퍼, 워드라인 드라이버 등의 회로가 상당한 면적을 차지하기 때문에, 메모리 소자의 집적도를 향상시키는데 한계가 있다. 또한, 3차원 비휘발성 메모리 소자의 구조적 특성상, 메모리 소자의 구동시 이웃한 스트링들 간의 디스터브로 인해 퍼포먼스가 저하되는 문제점이 있다.
본 발명의 일 실시예는 집적도를 향상시키는데 적합한 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 수직 스트링들을 포함하는 제1 메모리 블록; 상기 제1 수직 스트링들과 직렬로 연결된 제2 수직 스트링들을 포함하고, 상기 제1 메모리 블록의 상부에 적층된 제2 메모리 블록; 상기 제1 메모리 블록과 상기 제2 메모리 블록 사이에 위치되며, 상기 제1 및 제2 수직 스트링들과 연결된 제1 비트 라인들; 상기 제1 메모리 블록의 하부에 위치되며, 상기 제1 수직 스트링들과 연결된 제1 소스 라인들; 및 상기 제2 메모리 블록의 상부에 위치되며, 상기 제2 수직 스트링들과 연결된 제2 소스 라인들을 포함할 수 있다.
메모리 블록들을 적층시킴으로써, 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 반도체 장치의 구동시, 비선택된 스트링들의 디스터브를 감소시킬 수 있다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 설명하기 위한 회로도이다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 설명하기 위한 회로도이다.
도 3a 및 도 3b는 본 발명의 제3 실시예에 따른 반도체 장치의 구조를 설명하기 위한 회로도이다.
도 4a 및 도 4b는 본 발명의 제4 실시예에 따른 반도체 장치의 구조를 설명하기 위한 회로도이다.
도 5a 내지 도 5d는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a 및 도 6b은 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 7a 및 도 7b은 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 설명하기 위한 회로도이다. 설명의 편의를 위해 각 메모리 블록에 포함된 수직 스트링들 중 일부만을 도시하였다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 제1 수직 스트링들(ST1)을 포함하는 제1 메모리 블록(MB1) 및 제2 수직 스트링들(ST2)을 포함하고 제1 메모리 블록(MB1)의 상부에 적층된 제2 메모리 블록(MB2)을 포함한다.
여기서, 제1 및 제2 수직 스트링들(ST1 ST2)은 기판의 표면에 수직한 방향으로 배열된다. 각각의 제1 수직 스트링들(ST1)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST1), 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST1)를 포함한다. 각각의 제2 수직 스트링들은(ST2)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST2), 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST2)를 포함한다. 또한, 제1 수직 스트링들(ST1)과 제2 수직 스트링들(ST2)은 직렬로 연결된다.
반도체 장치는 제1 수직 스트링들(ST1)과 연결된 제1 소스 라인들(SL1), 제2 수직 스트링들(ST2)과 연결된 제2 소스 라인들(SL2) 및 제1 및 제2 수직 스트링들(ST1, ST2)과 연결된 제1 비트 라인들(BL1)을 더 포함한다.
여기서, 제1 비트 라인들(BL1)은 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2) 사이에 위치되고, 제1 소스 라인들(SL1)은 제1 메모리 블록(MB1)의 하부에 위치되고, 제2 소스 라인들(SL2)은 제2 메모리 블록(MB2)의 상부에 위치될 수 있다. 이러한 경우, 제1 및 제2 메모리 블록들(MB1, MB2)은 제1 비트 라인들(BL1)을 공유하게 된다.
또한, 제1 및 제2 소스 라인들(SL1, SL2)은 제1 방향(I-I')으로 평행하게 확장되고, 제1 비트 라인들(BL1)은 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장될 수 있다.
전술한 바와 같은 구조에 따르면, 복수의 메모리 블록들(MB1, MB2)을 적층시킴으로써, 메모리 소자의 집적도를 향상시킬 수 있다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 설명하기 위한 회로도로서, 설명의 편의를 위해 각 메모리 블록에 포함된 스트링들 중 일부만을 도시하였다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 장치는 차례로 적층된 제1 내지 제4 메모리 블록들(MB1~MB4)을 포함한다.
여기서, 제3 메모리 블록(MB3)은 제3 수직 스트링들(ST3)을 포함하고 제2 메모리 블록(MB2)의 상부에 적층된다. 또한, 제4 메모리 블록(MB4)은 제4 수직 스트링들(ST4)을 포함하고, 제3 메모리 블록(MB3)의 상부에 적층된다.
제1 내지 제4 수직 스트링들(ST1~ST4)은 기판의 표면에 수직한 방향으로 배열된다. 또한, 각각의 제3 수직 스트링들(ST3)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST3), 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST3)를 포함한다. 각각의 제4 수직 스트링들은(ST4)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST4), 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST4)를 포함한다. 또한, 제1 내지 제4 수직 스트링들(ST1~ST4)은 직렬로 연결된다.
반도체 장치는 제1 수직 스트링들(ST1)과 연결된 제1 소스 라인들(SL1), 제2 및 제3 수직 스트링들(ST2, ST3)과 연결된 제2 소스 라인들(SL2), 제4 수직 스트링들(ST4)과 연결된 제3 소스 라인(SL3), 제1 및 제2 수직 스트링들(ST1, ST2)과 연결된 제1 비트 라인들(BL1) 및 제3 및 제4 수직 스트링들(ST3, ST4)과 연결된 제2 비트 라인들(BL2)을 더 포함한다.
여기서, 제2 비트 라인들(BL2)은 제3 메모리 블록(MB3)과 제4 메모리 블록(MB4) 사이에 위치되고, 제3 소스 라인들(SL3)은 제4 메모리 블록(MB4)의 상부에 위치될 수 있다. 이러한 경우, 제1 및 제2 메모리 블록들(MB1, MB2))은 제1 비트 라인들(BL1)을 공유하고, 제2 및 제3 메모리 블록들(MB2, MB3)은 제2 소스 라인들(SL2)을 공유하고, 제3 및 제4 메모리 블록들(MB3, MB4)은 제2 비트 라인들(BL2)을 공유하게 된다.
또한, 제1 내지 제3 소스 라인들(SL1~SL3)은 제1 방향(I-I')으로 평행하게 확장되고, 제1 및 제2 비트 라인들(BL1, BL2)은 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장될 수 있다.
도 3a 및 도 3b는 본 발명의 제3 실시예에 따른 반도체 장치의 구조를 설명하기 위한 회로도로서, 설명의 편의를 위해 각 메모리 블록에 포함된 스트링들 중 일부만을 도시하였다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 반도체 장치는 차례로 적층된 제1 및 제2 메모리 블록들(MB1, MB2), 제1 소스 라인들(SL1), 제2 소스 라인들(SL2) 및 제1 비트 라인들(BL1)을 포함한다. 여기서, 제1 및 제2 소스 라인들(SL1, SL2) 및 제1 비트 라인(BL1)은 제1 방향(I-I')으로 평행하게 확장될 수 있다.
도 4a 및 도 4b는 본 발명의 제4 실시예에 따른 반도체 장치의 구조를 설명하기 위한 회로도로서, 설명의 편의를 위해 각 메모리 블록에 포함된 스트링들 중 일부만을 도시하였다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 4a 및 도 4b에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 반도체 장치는 차례로 적층된 제1 내지 제4 메모리 블록들(MB1~MB4), 제1 내지 제3 소스 라인들(SL1~SL3) 및 제1 및 제2 비트 라인들(BL1, BL2)을 포함한다. 여기서, 제1 내지 제3 소스 라인들(SL1~SL3) 및 제1 및 제2 비트 라인들(BL1, BL2)은 제1 방향(I-I')으로 평행하게 확장될 수 있다.
전술한 바와 같은 제1 내지 제4 실시예에 따르면, 복수의 메모리 블록들을 적층시킴으로써, 메모리 소자의 집적도를 향상시킬 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a에 도시된 바와 같이, 기판(30) 상에 제1 소스 라인들(31)을 형성한다. 예를 들어, 기판(30)에 N타입 또는 P타입의 불순물을 도핑하거나, 기판(30) 상에 도전막을 형성함으로써, 제1 소스 라인들(31)을 형성할 수 있다. 여기서, 제1 소스 라인들(31)은 일 방향으로 평행하게 확장될 수 있다.
이어서, 제1 소스 라인들(31)이 형성된 기판(30) 상에 제1 물질막들(33) 및 제2 물질막들(32)을 교대로 형성한다. 여기서, 제1 물질막들(33)은 콘트롤 게이트들 또는 선택 게이트들을 형성하기 위한 것이다. 제1 물질막들(33) 중에서 최하부의 적어도 한 층의 제1 물질막(33) 및 최상부의 적어도 한 층의 제1 물질막(33)은 선택 게이트들을 형성하기 위한 것이고, 나머지 제1 물질막들(33)은 콘트롤 게이트들을 형성하기 위한 것이다. 선택 게이트들을 형성하기 위한 제1 물질막들(33)은 선택 트랜지스터의 특성을 고려하여 콘트롤 게이트들을 형성하기 위한 제1 물질막들(33)과 상이한 두께, 예를 들어, 두꺼운 두께로 형성될 수 있다. 제2 물질막들(32)은 적층된 콘트롤 게이트들 및 선택 게이트들을 상호 분리시키기 위한 것이다.
제1 물질막(33)과 제2 물질막(32)은 상호 식각 선택비가 큰 물질막으로 형성된다. 일 예로, 제1 물질막(33)은 폴리실리콘막 등의 도전막으로 형성되고, 제2 물질막(32)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막(33)은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 도전막으로 형성되고, 제2 물질막(32)은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성될 수 있다. 또 다른 예로, 제1 물질막(33)은 질화막 등의 희생막으로 형성되고, 제2 물질막(32)은 산화막 등의 절연막으로 형성될 수 있다. 또 다른 예로, 제1 물질막(33)은 산화막(SiO2) 등의 제1 희생막으로 형성되고, 제2 물질막(32)은 질화막(SiN) 등의 제2 희생막으로 형성될 수 있다.
본 실시예에서는 제1 물질막(33)은 제1 희생막이고, 제2 물질막(32)은 제2 희생막인 경우에 대해 설명하도록 한다.
이어서, 제1 물질막들(33) 및 제2 물질막들(32)을 식각하여 채널 홀들(H)을 형성한다. 채널 홀들(H)은 매트릭스 형태로 배열되거나, 지그재그 형태로 배열될 수 있다. 또한, 채널 홀들(H)은 원형, 타원형, 사각형, 다각형 등의 다양한 형태의 단면을 가질 수 있다.
이어서, 각 채널 홀들(H) 내에 제1 메모리막을 형성한다. 예를 들어, 제1 메모리막은 전하차단막, 전하저장막 및 터널절연막을 포함하거나, 이들 중 일부를 포함할 수 있다. 또한, 전하저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 트랩막 및 나노 닷 중 하나를 포함하거나, 이들을 조합하여 포함할 수 있다. 참고로, 제1 물질막은 전하저장막 대신에 상변화 물질막을 포함할 수 있다.
본 실시예에서는 제1 메모리막으로 플로팅 게이트용 물질막(34) 및 터널절연막(35)을 형성한다. 여기서, 플로팅 게이트용 물질막(34)은 채널 홀들의 내면을 따라 균일한 두께로 형성되므로, 적층된 메모리 셀들이 균일한 두께의 플로팅 게이트를 포함하게 된다. 플로팅 게이트용 물질막(34)은 폴리실리콘막, 금속막 및 실리사이드막 중 적어도 하나를 포함하도록 형성될 수 있다. 또한, 플로팅 게이트용 물질막(34)은 10nm 이하의 두께로 형성될 수 있다.
이어서, 터널절연막(35) 상에 채널막(36)을 형성한다. 여기서, 채널막(36)은 단일막으로 형성되거나, 적층막으로 형성될 수 있다. 예를 들어, 채널 홀들(H)의 내면을 따라 플로팅 게이트용 도전막(34), 터널절연막(35) 및 제1 채널막을 형성한 후, 제1 소스 라인들(31)이 노출되도록 채널 홀들(H)의 저면에 형성된 플로팅 게이트용 도전막(34), 터널절연막(35) 및 제1 채널막을 식각한다. 이어서, 제1 채널막 상에 제2 채널막을 형성함으로써, 채널막(36)을 형성한다.
참고로, 제2 채널막을 형성하기에 앞서 제1 채널막을 제거하는 것도 가능하다. 또한, 제2 채널막은 채널 홀들(H)을 완전히 매립하도록 형성하거나, 중심 영역이 오픈된 구조로 형성될 수 있다. 오픈된 중심 영역에는 절연막이 매립된다.
도 5b에 도시된 바와 같이, 제1 물질막들(33) 및 제2 물질막들(32)을 식각하여 채널 홀들(H) 사이에 슬릿들(S)을 형성한다. 이때, 채널 홀들(H) 사이마다 슬릿들(S)을 형성하거나, 채널 홀들(H) 사이의 일부에 한해 슬릿들(S)을 형성할 수 있다.
이어서, 슬릿들(S) 내에 노출된 제1 물질막들(33)을 제거하여 제1 리세스 영역들을 형성한다. 이어서, 제1 리세스 영역들 내에 도전막(38)을 형성한다. 여기서, 도전막(38)은 폴리실리콘막으로 형성되거나, 텅스텐막 등의 금속막으로 형성될 수 있다.
참고로, 도전막(38)을 형성하기 전에, 제1 리세스 영역들의 내면을 따라 제2 메모리막을 형성할 수 있다. 예를 들어, 제2 메모리막은 전하차단막, 전하저장막 및 터널절연막을 포함하거나, 이들 중 일부를 포함할 수 있다. 또한, 전하저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 트랩막 및 나노 닷 중 하나를 포함하거나, 이들을 조합하여 포함할 수 있다. 참고로, 제2 물질막은 전하저장막 대신에 상변화 물질막을 포함할 수 있다.
본 실시예에서는 제2 메모리막으로 전하차단막(37)을 형성한다. 전하차단막들(37)은 하프늄산화막(HfO) 등의 고유전상수(high-k) 물질막, 산화막 및 질화막 중 하나를 포함하거나, 이들을 조합하여 포함할 수 있다.
이로써, 채널막(36)을 따라 적층된 적어도 한 개의 소스 선택 트랜지스터(SST1), 복수의 메모리 셀들 및 적어도 한 개의 드레인 선택 트랜지스터(DST1)가 형성된다.
도 5c에 도시된 바와 같이, 슬릿들(S) 내에 노출된 제2 물질막들(32)을 제거하여 제2 리세스 영역들을 형성한다. 이어서, 제2 리세스 영역들에 노출된 플로팅 게이트용 물질막(34)을 식각할 수 있다. 이를 통해, 적층된 메모리 셀들(MC) 사이에 형성된 플로팅 게이트용 물질막들(34)을 제거하여, 메모리 셀들(MC)의 플로팅 게이트들(34A)을 상호 분리시킬 수 있다.
여기서, 플로팅 게이트용 물질막들(34)을 식각하는 과정에서 메모리 셀들(MC)의 플로팅 게이트들(34A)도 일부 식각될 수 있다. 따라서, 플로팅 게이트용 물질막들(34)을 10nm 이하의 얇은 두께로 형성함으로써, 메모리 셀들(MC)의 플로팅 게이트(34A)가 식각되는 것을 최소화할 수 있다.
이어서, 제2 리세스 영역들 및 슬릿들(S) 내에 절연막(39)을 형성한다. 이때, 제2 리세스 영역들에 형성된 절연막(39)은 적층된 도전막들(38), 즉, 적층된 콘트롤 게이트들 및 선택 게이트들을 상호 분리시키는 층간절연막이 된다. 참고로, 절연막(39)의 증착 조건을 조절하여 제2 리세스 영역들 및 슬릿들(S) 중 적어도 일부에 에어 갭을 형성하는 것도 가능하다.
이로써, 제1 수직 스트링들(ST1)을 포함하는 제1 메모리 블록(MB1)이 형성된다.
도 5d에 도시된 바와 같이, 제1 메모리 블록(MB1) 상에 제1 층간절연막(40)을 형성한 후, 제1 층간절연막(40)을 관통하여 채널막들(36)과 연결된 제1 콘택 플러그들(41)을 형성한다. 이어서, 제2 층간절연막(42)을 형성한 후, 제2 층간절연막(42)을 식각하여 트렌치를 형성한다. 이어서, 트렌치 내에 도전막을 채워 제1 비트 라인들(43)을 형성한다. 여기서, 제1 비트 라인들(43)은 제1 소스 라인들(31)과 평행한 방향으로 확장되거나(제3 및 제4 실시예), 교차되는 방향으로 확장될 수 있다(제1 및 제2 실시예).
이어서, 제1 비트 라인들(43) 상에 제2 메모리 블록(MB2)을 형성한다. 제2 메모리 블록(MB2)은 앞서 제1 메모리 블록(MB1)과 동일한 방법으로 형성할 수 있다.
이어서, 제2 메모리 블록(MB2) 상에 제3 층간절연막(44)을 형성한 후, 제3 층간절연막(44)을 관통하여 채널막들(36)과 연결된 제2 콘택 플러그들(45)을 형성한다. 이어서, 제4 층간절연막(46)을 형성한 후, 제4 층간절연막(46)을 식각하여 트렌치를 형성한다. 이어서, 트렌치 내에 도전막을 채워 제2 소스 라인들(47)을 형성한다. 여기서, 제2 소스 라인들(47)은 제1 소스 라인들(31) 및 제1 비트 라인들(43)과 평행한 방향으로 확장될 수 있다(제3 및 제4 실시예). 또는, 제1 및 제2 소스 라인들(31, 47)은 일 방향으로 평행하게 확장되고, 제1 비트 라인들(43)은 제1 및 제2 소스 라인들(31, 47)과 교차된 방향으로 확장될 수 있다(제1 및 제2 실시예).
이로써, 제1 또는 제3 실시예에 따른 반도체 장치를 제조할 수 있다. 또한, 제2 소스 라인(47) 상에 제3 및 제4 메모리 블록들(MB3, MB4)을 차례로 형성함으로써, 제2 또는 제4 실시예에 따른 반도체 장치를 제조할 수 있다.
전술한 바와 같은 실시예에 따르면, 메모리 블록들(MB1, MB2)을 적층시킴으로써 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 균일한 두께의 전하저장막을 형성할 수 있고, 적층된 메모리 셀들의 전하저장막을 분리시켜 데이터 리텐션 특성을 향상시킬 수 있다.
한편, 본 실시예에서는 제1 물질막들(33)을 도전막(38)으로 대체한 후에 제2 물질막들(32)을 제거하는 경우에 대해 설명하였으나, 제2 물질막들(32)을 절연막(39)으로 대체한 후에 제1 물질막들(33)을 제거하는 것도 가능하다.
참고로, 제1 물질막들(33) 및 제2 물질막들(32)의 종류에 따라 앞서 설명한 제조 공정은 일부 변경될 수 있다.
일 예로, 제1 물질막들(33)이 도전막으로 형성되고 제2 물질막들(32)이 층간절연막으로 형성될 수 있다. 이러한 경우, 슬릿들을 형성한 후, 슬릿들 내에 노출된 제1 물질막들(33)을 실리사이드화하는 공정을 추가로 진행한다. 이때, 제1 및 제2 리세스 영역들을 형성하는 공정은 생략한다.
다른 예로, 제1 물질막들(33)이 도전막으로 형성되고 제2 물질막(32)이 희생막으로 형성될 수 있다. 이러한 경우, 제1 리세스 영역을 형성하는 공정은 생략하고, 제2 리세스 영역들을 형성한다. 여기서도, 앞서 설명한 바와 같이, 슬릿들을 형성한 후에 슬릿들 내에 노출된 제1 물질막들(33)을 실리사이드화하는 공정을 추가로 진행하는 것이 가능하다.
또 다른 예로, 제1 물질막들(33)이 희생막으로 형성되고 제2 물질막들(32)이 층간절연막으로 형성될 수 있다. 이러한 경우, 제2 리세스 영역을 형성하는 공정은 생략한다.
또한, 본 실시예에서는 채널막(36)을 따라 차례로 적층된 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터를 동시에 형성하는 경우에 대해 설명하였으나, 이들을 별도의 공정으로 형성하는 것도 가능하다.
도 6a 및 도 6b은 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다. 설명의 편의를 위해, 각 메모리 블록에 포함된 스트링들 중 일부만을 도시하였다. 본 실시예에서는 소스 라인들과 비트 라인들이 상호 교차되는 방향으로 확장되고, 적층된 제1 내지 제4 메모리 블록들(MB1~MB4)의 제1 내지 제4 소스 선택 라인들(SSL1~SSL4)이 동일하게 제어되고, 제1 내지 제3 소스라인들(SL1_m~SL3_m)은 개별적으로 제어되는 경우에 대해 설명하도록 한다.
도 6a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 제1 내지 제4 메모리 블록들(MB1~MB4), 제1 및 제2 비트 라인들(BL10~BL1k, BL20~BL2k) 및 제1 내지 제3 소스 라인들(SL1_m~SL3_m)을 포함한다.
여기서, 각 메모리 블록(MB1~MB4)에 포함된 소스 선택 트랜지스터들의 선택 게이트들은 상호 연결되어, 하나의 소스 선택 라인(SSL)으로 제어된다. 또한, 각 메모리 블록(MB1~MB4)에 포함된 수직 스트링들(ST1~ST4)은 복수의 드레인 선택 라인들(DSL1_0~DSL1_i, DSL2_0~DSL2_i, DSL3_0~DSL3_i, DSL4_0~DSL4_i)에 의해 제어된다.
제1 내지 제4 메모리 블록들(MB1~MB4)에 포함된 메모리 셀들의 콘트롤 게이트들은 층별로 상호 연결된다. 예를 들어, 제1 내지 제4 메모리 블록들(MB1~MB4)의 첫번째 메모리 셀들의 콘트롤 게이트들은 상호 연결되어 제1 워드라인(WL0)에 의해 제어되고, 제1 내지 제4 메모리 블록들(MB1~MB4)의 n번째 메모리 셀들의 콘트롤 게이트들은 상호 연결되어 제n 워드라인(WLn-1)에 의해 제어된다.
이러한 구조에 따르면, 제1 내지 제4 메모리 블록들(MB1~MB4)은 동작 전압 공급 회로(60)를 공유할 수 있다. 여기서, 동작 전압 공급 회로(60)는 워드라인 드라이버, 선택 라인 드라이버 등을 포함할 수 있다. 따라서, 동작 전압 공급 회로(60)의 개수를 감소시켜, 반도체 장치 내에서 동작 전압 공급 회로(60)가 차지하는 면적을 감소시킬 수 있다.
도 6b에 도시된 바와 같이, 제1 내지 제3 소스라인들(SL1_m~SL3_m)은 개별적으로 제어된다. 예를 들어, 제1 내지 제3 소스 라인들(SL1_m~SL3_m)은 SL 전압 공급 회로(63)로부터 인가되는 신호에 의해 개별적으로 제어된다. 본 도면에는 도시되지 않았으나, SL 전압 공급 회로(63)는 스위치를 포함하며, 스위치에 인가되는 신호에 따라 제1 내지 제3 소스 라인들(SL1_m~SL3_m)에 동작 전압, 예를 들어, 접지 전압, Vcc 전압, 소거 전압 등을 인가한다.
제1 및 제2 메모리 블록들(MB1, MB2)은 제1 비트 라인들(BL1)을 공유하고, 제3 및 제4 메모리 블록들(MB3, MB4)은 제2 비트 라인들(BL2)을 공유한다. 여기서, 제1 비트 라인들(BL1)과 제2 비트 라인들(BL2)은 동일한 스위치(SW)에 연결된다. 스위치(SW)는 적어도 4개의 트랜지스터(N1~N4)를 포함하며, 각 트랜지스터(N1~N4)에 인가되는 신호(/BL_SEL, BL/SEL)에 따라 제1 및 제2 비트 라인들(BL1, BL2)을 BL 전압 공급 회로(61) 또는 읽기/쓰기 회로(62)에 연결시킨다.
이러한 구조에 따르면, 제1 내지 제4 메모리 블록들(MB1~MB4)은 BL 전압 공급 회로(61), 읽기/쓰기 회로(62) 및 SL 전압 공급 회로(63)를 공유할 수 있다. 여기서, 읽기/쓰기 회로(62)는 페이지 버퍼일 수 있다. 이를 통해, BL 전압 공급 회로(61), 읽기/쓰기 회로(62) 및 SL 전압 공급 회로(63)의 개수를 감소시켜, 반도체 장치 내에서 이들이 차지하는 면적을 감소시킬 수 있다.
이하, 표 1을 참조하여, 도 6a 및 도 6b에 따른 반도체 장치의 리드 동작, 프로그램 동작 및 소거 동작에 대해 살펴보도록 한다. 설명의 편의를 위해, 동작 전압 공급 회로(60), BL 전압 공급 회로(61), 읽기/쓰기 회로(62) 및 SL 전압 공급 회로(63)를 총칭하여 동작 회로라 한다.
Figure pat00001
표 1에서 첫번째 컬럼은 차례로 적층된 제1 내지 제4 메모리 블록들(MB1~MB4) 중 제3 메모리 블록(MB3)이 선택된 경우의 전압 조건을 나타내며, 특히, 제3 메모리 블록(MB3)의 선택된 제3 수직 스트링(ST3_0)의 전압 조건을 나타낸다. 두번째 컬럼은 선택된 제3 메모리 블록(MB3)에 포함된 제3 수직 스트링들(ST3_0~ST3_i) 중 선택되지 않은 스트링(ST3_i)의 전압 조건을 나타낸다. 또한, 세번째 컬럼은 선택되지 않은 제1-1 내지 제4-1 메모리 블록들(MB1-1~MB4-1)의 전압 조건을 나타낸다.
먼저, 리드 동작을 살펴보면 다음과 같다.
선택된 수직 스트링(ST3_0)을 포함하는 선택된 제3 메모리 블록(MB3)의 리드 동작 시, 동작 회로는 제2 비트 라인(BL2k)에 프리차지 전압(예, 1V)을 인가하고, 제1 및 제3 소스 라인들(SL1_m, SL3_m)에 전원 전압(예, Vcc)을 인가하고, 제2 소스 라인(SL2_m)에 접지 전압(예, 0V)을 인가하고, 제3 드레인 선택 라인(DSL3_0)에 드레인 선택 트랜지스터를 턴온시키기 위한 전압(예, 4V)을 인가하고, 제1 내지 제4 소스 선택 라인(SSL1~SSL4)에 소스 선택 트랜지스터를 턴온시키기 위한 전압(예, 4V)을 인가한다. 이어서, 동작 회로에 의해 선택된 워드라인(SEL_WL)에 리드 전압(Vread)이 인가되고 비선택 워드라인들에 리드 패스 전압(Vpass_read)이 인가되면, 선택된 워드라인(SEL_WL)에 연결된 메모리 셀의 문턱전압에 따라 제2 비트 라인(BL2k)의 전압이 낮아지거나 유지된다. 동작 회로는 제2 비트 라인(BL2k)의 전압 변화를 센싱하여 메모리 셀에 저장된 데이터를 래치하고 래치된 데이터를 출력한다.
이때, 동작회로는 선택된 제3 메모리 블록(MB3)에 포함된 제3 수직 스트링들(ST3_0~ST3_i) 중 비선택 스트링(ST3_i)의 디스터브를 억제하기 위해, 비선택 스트링(ST3_i)과 연결된 제3 드레인 선택 라인(DSL3_i)에 접지 전압(예, 0V)을 인가한다.
또한, 동작 회로는 비선택된 제1, 제2 및 제4 메모리 블록들(MB1, MB2, MB4)의 제1, 제2 및 제4 드레인 선택 라인들(DSL1_0~DSL1_i, DSL2_0~DSL2_i, DSL4_0~DSL4_i)에 접지 전압(예, 0V)을 인가한다. 또한, 제1 비트 라인들(BL10~BL1k)에 접지 전압(예, 0V)을 인가한다.
프로그램 동작을 살펴보면 다음과 같다.
선택된 제3 메모리 블록(MB3)의 프로그램 동작 시, 동작 회로는 메모리 셀에 저장되는 데이터에 따라 제2 비트 라인(BL2k)에 프리차지 전압(예, 1V)을 인가하거나 프리차지 전압을 인가한 후 디스차지하고, 제1 내지 제3 소스 라인들(SL1_m~SL3_m)에 전원 전압(예, Vcc)을 인가하고, 제2 비트 라인(BL2k)을 프리차지할 때 제3 드레인 선택 라인(DSL3_0)에 높은 전압(예, 5V)을 인가한 후 프리차지가 완료되면 정상 레벨의 전압(예, 1.5V)을 인가하고, 제3 소스 선택 라인(SSL3)에 접지 전압(예, 0V) 또는 음전압(예, -2V)을 인가한다. 또한, 동작 회로에 의해 선택된 워드라인(SEL_WL)에 프로그램 전압(Vpgm)이 인가되고 비선택 워드라인들에 프로그램 패스 전압(Vpass_pgm)이 인가되면, 제2 비트 라인(BL2k)의 디스차지 상태 또는 프리차지 상태에 따라서 선택된 워드라인(SEL_WL)에 연결된 메모리 셀의 문턱전압이 상승하거나 그대로 유지된다. 이후 동작 회로는 프로그램 검증 동작을 통해 메모리 셀의 문턱전압이 목표 레벨까지 상승했는지를 검출한다.
소거 동작을 살펴보면 다음과 같다.
선택된 제3 메모리 블록(MB3)의 소거 동작 시, 동작 회로는 제2 비트 라인(BL2k)을 플로팅 상태로 설정하고, 제1 및 제3 소스 라인들(SL1_m, SL3_m)에 접지 전압(예, 0V)을 인가하고, 제2 소스 라인(SL2_m)에 소거 전압(Verase)에 해당하는 양접압(예, 8V)을 인가한다. 여기서 소거 전압(Verase)은 소거 동작을 위해 선택된 메모리 블록에 포함된 메모리 셀들의 채널로 인가되는 전압이다. 또한, 동작 회로는 제3 드레인 선택 라인(DSL3)에 접지 전압(예, 0V)을 인가하고, 제3 소스 선택 라인(SSL3)에 소거 전압에 해당하는 양 전압(예, 8V)을 인가한다. 또한, 동작 회로에 의해 선택된 제3 메모리 블록(MB3)의 워드라인들(WL0~WLn+1)에 음전압(예, -10V)이 인가되면, 메모리 셀들의 문턱전압이 낮아진다. 이후 동작 회로는 소거 검증 동작을 통해 메모리 셀의 문턱전압이 목표 레벨까지 낮아졌는지를 검출한다.
또한, 동작 회로는 비선택 제1, 제2 및 제4 메모리 블록들(MB1, MB2, MB4)의 제1, 제2 및 제4 소스 선택 라인들(SSL1_0~SSL1_i, SSL2_0~SSL2_i, SSL4_0~SSL4_i)에 소거 전압(Verase)에 해당하는 양접압(예, 8V)을 인가한다.
한편, 리드 동작, 프로그램 동작 및 소거 동작 시, 비선택 제1-1 내지 제4-1 메모리 블록들(MB1-1~MB4-1)의 워드라인들(WL0~WLn)에는 접지 전압(예, 0V)이 인가된다.
전술한 바와 같은 구동 방식에 따르면, 비선택된 블록들에 포함된 메모리 셀들에 디스터브 현상이 유발되는 것을 억제할 수 있다.
도 7a 및 도 7b은 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다. 설명의 편의를 위해, 각 메모리 블록에 포함된 스트링들 중 일부만을 도시하였다.
도 7a 및 도 7b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 소스 라인들(SL1~SL3)과 비트 라인들(BL10~BL2k)이 상호 교차되는 방향으로 확장되고, 적층된 제1 내지 제4 메모리 블록들(MB1~MB4)의 소스 선택 라인들(SSL1~SSL4)이 개별적으로 제어되고, 소스 라인들(SL1~SL3)이 개별적으로 제어된다. 따라서, 리드 동작시, SL 전압 공급 회로(63)로부터 각 소스 라인(SL1~SL3)에 상이한 전압을 인가할 수 있다. 그 외의 구조는 앞서 설명한 것과 동일하므로, 중복되는 설명은 생략하도록 한다.
이하, 표 2를 참조하여, 도 7a 및 도 7b에 따른 반도체 장치의 리드 동작, 프로그램 동작 및 소거 동작에 대해 살펴보도록 한다. 설명의 편의를 위해, 동작 전압 공급 회로(60), BL 전압 공급 회로(61), 읽기/쓰기 회로(62) 및 SL 전압 공급 회로(63)를 총칭하여 동작 회로라 한다.
Figure pat00002
표 2에서 첫번째 컬럼은 차례로 적층된 제1 내지 제4 메모리 블록들(MB1~MB4) 중 제3 메모리 블록(MB3)이 선택된 경우의 전압 조건을 나타내며, 특히, 제3 메모리 블록(MB3)의 선택된 제3 수직 스트링(ST3_0)의 전압 조건을 나타낸다. 두번째 컬럼은 선택된 제3 메모리 블록(MB3)에 포함된 제3 수직 스트링들(ST3_0~ST3_i) 중 선택되지 않은 스트링(ST3_i)의 전압 조건을 나타낸다. 또한, 세번째 컬럼은 선택되지 않은 제1-1 내지 제4-1 메모리 블록들(MB1-1~MB4-1)의 전압 조건을 나타낸다.
먼저, 리드 동작을 살펴보면 다음과 같다.
선택된 수직 스트링(ST3_0)을 포함하는 선택된 제3 메모리 블록(MB3)의 리드 동작 시, 동작 회로는 제2 비트 라인(BL2k)에 프리차지 전압(예, 1V)을 인가하고, 제2 소스 라인(SL2)에 접지 전압(예, 0V)을 인가하고, 제3 드레인 선택 라인(DSL3_0)에 드레인 선택 트랜지스터를 턴온시키기 위한 전압(예, 4V)을 인가하고, 제3 소스 선택 라인(SSL3)에 소스 선택 트랜지스터를 턴온시키기 위한 전압(예, 4V)을 인가한다. 이어서, 동작 회로에 의해 선택된 워드라인(SEL_WL)에 리드 전압(Vread)이 인가되고 비선택 워드라인들에 리드 패스 전압(Vpass_read)이 인가되면, 선택된 워드라인(SEL_WL)에 연결된 메모리 셀의 문턱전압에 따라 제2 비트 라인(BL2k)의 전압이 낮아지거나 유지된다. 동작 회로는 제2 비트 라인(BL2k)의 전압 변화를 센싱하여 메모리 셀에 저장된 데이터를 래치하고 래치된 데이터를 출력한다.
이때, 동작회로는 선택된 제3 메모리 블록(MB3)에 포함된 제3 수직 스트링들(ST3_0~ST3_i) 중 비선택 스트링(ST3_i)의 디스터브를 억제하기 위해, 비선택 스트링(ST3_i)과 연결된 제3 드레인 선택 라인(DSL3_i)에 접지 전압(예, 0V)을 인가한다.
또한, 동작 회로는 제1 비트 라인들(BL10~BL1k)에 전원 전압(예, Vcc)을 인가하고, 제1 및 제2 드레인 선택 라인들(DSL1_0~DSL1_i, DSL2_0~DSL2_i)에 드레인 선택 트랜지스터를 턴온시키기 위한 전압(예, 4V)을 인가하고, 제4 드레인 선택 라인들(DSL4_0~DSL4_i)에 접지 전압(예, 0V)을 인가한다. 또한, 제3 소스 라인들(SL3)에 전원 전압(예, Vcc)을 인가하고, 제1 및 제2 소스 선택 라인(SSL1, SSL2)에 접지 전압(예, 0V)를 인가하고, 제3 및 제4 소스 선택 라인들(SSL3, SSL4)에 전원 전압(예, Vcc)을 인가한다.
이와 같은 구동 방식에 따르면, 비트 라인 또는 소스 라인에 전원 전압(Vcc)을 인가하고, 이를 이용하여 스트링 전압을 충전시킴으로써 비선택된 스트링들의 디스터브를 감소시킬 수 있다.
프로그램 동작을 살펴보면 다음과 같다.
선택된 제3 메모리 블록(MB3)의 프로그램 동작 시, 동작 회로는 메모리 셀에 저장되는 데이터에 따라 제2 비트 라인(BL2k)에 프리차지 전압(예, 1V)을 인가하거나 프리차지 전압을 인가한 후 디스차지하고, 제1 내지 제3 소스 라인들(SL1~SL3)에 전원 전압(예, Vcc)을 인가하고, 제2 비트 라인(BL2k)을 프리차지할 때 제3 드레인 선택 라인(DSL3_0)에 높은 전압(예, 5V)을 인가한 후 프리차지가 완료되면 정상 레벨의 전압(예, 1.5V)을 인가하고, 제3 소스 선택 라인(SSL3)에 접지 전압(예, 0V) 또는 음전압(예, -2V)을 인가한다. 또한, 동작 회로에 의해 선택된 워드라인(SEL_WL)에 프로그램 전압(Vpgm)이 인가되고 비선택 워드라인들에 프로그램 패스 전압(Vpass_pgm)이 인가되면, 제2 비트 라인(BL2k)의 디스차지 상태 또는 프리차지 상태에 따라서 선택된 워드라인(SEL_WL)에 연결된 메모리 셀의 문턱전압이 상승하거나 그대로 유지된다. 이후 동작 회로는 프로그램 검증 동작을 통해 메모리 셀의 문턱전압이 목표 레벨까지 상승했는지를 검출한다.
이와 같은 구동 방식에 따르면, 소스 라인에 전원 전압(Vcc)을 인가하고, 이를 이용하여 스트링 전압을 충전시킴으로써 비선택된 스트링들의 디스터브를 감소시킬 수 있다.
소거 동작을 살펴보면 다음과 같다.
선택된 제3 메모리 블록(MB3)의 소거 동작 시, 동작 회로는 제2 비트 라인(BL2k)을 플로팅 상태로 설정하고, 제1 및 제3 소스 라인(SL1, SL3)에 접지 전압(예, 0V)을 인가하고, 제2 소스 라인(SL2)에 소거 전압(Verase)에 해당하는 양접압(예, 8V)을 인가한다. 또한, 동작 회로는 제3 드레인 선택 라인(DSL3)에 접지 전압(예, 0V)을 인가하고, 제3 소스 선택 라인(SSL3)에 소거 전압에 해당하는 양 전압(예, 8V)을 인가한다. 또한, 동작 회로에 의해 선택된 제3 메모리 블록(MB3)의 워드라인들(WL0~WLn+1)에 음전압(예, -10V)이 인가되면, 메모리 셀들의 문턱전압이 낮아진다. 이후 동작 회로는 소거 검증 동작을 통해 메모리 셀의 문턱전압이 목표 레벨까지 낮아졌는지를 검출한다.
또한, 동작 회로는 비선택 제1, 제2 및 제4 메모리 블록들(MB1, MB2, MB4)의 제1, 제2 및 제4 소스 선택 라인들(SSL1, SSL2, SSL4)에 접지 전압(예, 0V) 또는 음전압(예, -2V)을 인가한다.
한편, 리드 동작, 프로그램 동작 및 소거 동작 시, 비선택 제1-1 내지 제4-1 메모리 블록들(MB1-1~MB4-1)의 워드라인들(WL0~WLn)에는 접지 전압(예, 0V)이 인가된다.
전술한 바와 같은 구동 방식에 따르면, 비선택된 블록들에 포함된 메모리 셀들에 디스터브 현상이 유발되는 것을 억제할 수 있다.
도 8a 및 도 8b은 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다. 설명의 편의를 위해, 각 메모리 블록에 포함된 스트링들 중 일부만을 도시하였다.
도 8a 및 도 8b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 소스 라인들(SL1~SL3)과 비트 라인들(BL10~BL2k)이 상호 교차되는 방향으로 확장되고, 제1 내지 제4 소스 선택 라인들(SSL1~SSL4)가 개별적으로 제어되고, 제1 내지 제3 소스 라인들(SL1~SL3)이 동일하게 제어된다. 따라서, 리드 동작시, 동작 전압 공급 회로(60)로부터 각 소스 선택 라인(SSL1~SSL4)에 상이한 전압을 인가할 수 있다. 그 외의 구조는 앞서 설명한 것과 동일하므로, 중복되는 설명은 생략하도록 한다.
이하, 표 3을 참조하여, 도 8a 및 도 8b에 따른 반도체 장치의 리드 동작, 프로그램 동작 및 소거 동작에 대해 살펴보도록 한다. 설명의 편의를 위해, 동작 전압 공급 회로(60), BL 전압 공급 회로(61), 읽기/쓰기 회로(62) 및 SL 전압 공급 회로(63)를 총칭하여 동작 회로라 한다.
Figure pat00003
표 3에서 첫번째 컬럼은 차례로 적층된 제1 내지 제4 메모리 블록들(MB1~MB4) 중 제3 메모리 블록(MB3)이 선택된 경우의 전압 조건을 나타내며, 특히, 제3 메모리 블록(MB3)의 선택된 제3 수직 스트링(ST3_0)의 전압 조건을 나타낸다. 두번째 컬럼은 선택된 제3 메모리 블록(MB3)에 포함된 제3 수직 스트링들(ST3_0~ST3_i) 중 선택되지 않은 스트링(ST3_i)의 전압 조건을 나타낸다. 또한, 세번째 컬럼은 선택되지 않은 제1-1 내지 제4-1 메모리 블록들(MB1-1~MB4-1)의 전압 조건을 나타낸다.
먼저, 리드 동작을 살펴보면 다음과 같다.
선택된 수직 스트링(ST3_0)을 포함하는 선택된 제3 메모리 블록(MB3)의 리드 동작 시, 동작 회로는 제2 비트 라인(BL2k)에 프리차지 전압(예, 1V)을 인가하고, 소스 라인(SLm)에 접지 전압(예, 0V)을 인가하고, 제3 드레인 선택 라인(DSL3_0)에 드레인 선택 트랜지스터를 턴온시키기 위한 전압(예, 4V)을 인가하고, 제3 소스 선택 라인(SSL3)에 소스 선택 트랜지스터를 턴온시키기 위한 전압(예, 4V)을 인가한다. 이어서, 동작 회로에 의해 선택된 워드라인(SEL_WL)에 리드 전압(Vread)이 인가되고 비선택 워드라인들에 리드 패스 전압(Vpass_read)이 인가되면, 선택된 워드라인(SEL_WL)에 연결된 메모리 셀의 문턱전압에 따라 제2 비트 라인(BL2k)의 전압이 낮아지거나 유지된다. 동작 회로는 제2 비트 라인(BL2k)의 전압 변화를 센싱하여 메모리 셀에 저장된 데이터를 래치하고 래치된 데이터를 출력한다.
이때, 동작회로는 선택된 제3 메모리 블록(MB3)에 포함된 제3 수직 스트링들(ST3_0~ST3_i) 중 비선택 스트링(ST3_i)의 디스터브를 억제하기 위해, 비선택 스트링(ST3_i)과 연결된 제3 드레인 선택 라인(DSL3_i)에 접지 전압(예, 0V)을 인가한다.
또한, 동작 회로는 비선택된 제1, 제2 및 제4 메모리 블록들(MB1, MB2, MB4)의 제1, 제2 및 제4 소스 선택 라인들(SSL1_0~SSL1_i, SSL2_0~SSL2_i, SSL4_0~SSL4_i)에 접지 전압(예, 0V)을 인가한다. 또한, 제1 비트 라인들(BL10~BL1k)에 전원 전압(예, Vcc)을 인가한다.
프로그램 동작을 살펴보면 다음과 같다.
선택된 제3 메모리 블록(MB3)의 프로그램 동작 시, 동작 회로는 메모리 셀에 저장되는 데이터에 따라 제2 비트 라인(BL2k)에 프리차지 전압(예, 1V)을 인가하거나 프리차지 전압을 인가한 후 디스차지하고, 소스 라인들(SLm)에 전원 전압(예, Vcc)을 인가하고, 제2 비트 라인(BL2k)을 프리차지할 때 제3 드레인 선택 라인(DSL3_0)에 높은 전압(예, 5V)을 인가한 후 프리차지가 완료되면 정상 레벨의 전압(예, 1.5V)을 인가하고, 제3 소스 선택 라인(SSL3)에 접지 전압(예, 0V) 또는 음전압(예, -2V)을 인가한다. 또한, 동작 회로에 의해 선택된 워드라인(SEL_WL)에 프로그램 전압(Vpgm)이 인가되고 비선택 워드라인들에 프로그램 패스 전압(Vpass_pgm)이 인가되면, 제2 비트 라인(BL2k)의 디스차지 상태 또는 프리차지 상태에 따라서 선택된 워드라인(SEL_WL)에 연결된 메모리 셀의 문턱전압이 상승하거나 그대로 유지된다. 이후 동작 회로는 프로그램 검증 동작을 통해 메모리 셀의 문턱전압이 목표 레벨까지 상승했는지를 검출한다.
소거 동작을 살펴보면 다음과 같다.
선택된 제3 메모리 블록(MB3)의 소거 동작 시, 동작 회로는 제2 비트 라인(BL2k)을 플로팅 상태로 설정하고, 소스 라인(SLm)에 소거 전압(Verase)에 해당하는 양접압(예, 8V)을 인가한다. 또한, 동작 회로는 제3 드레인 선택 라인(DSL3)에 접지 전압(예, 0V)을 인가하고, 제3 소스 선택 라인(SSL3)에 소거 전압에 해당하는 양 전압(예, 8V)을 인가한다. 또한, 동작 회로에 의해 선택된 제3 메모리 블록(MB3)의 워드라인들(WL0~WLn+1)에 음전압(예, -10V)이 인가되면, 메모리 셀들의 문턱전압이 낮아진다. 이후 동작 회로는 소거 검증 동작을 통해 메모리 셀의 문턱전압이 목표 레벨까지 낮아졌는지를 검출한다.
또한, 동작 회로는 비선택 제1, 제2 및 제4 메모리 블록들(MB1, MB2, MB4)의 제1, 제2 및 제4 소스 선택 라인들(SSL1_0~SSL1_i, SSL2_0~SSL2_i, SSL4_0~SSL4_i)에 접지 전압(예, 0V) 또는 음 전압(예, -2V)을 인가한다.
한편, 리드 동작, 프로그램 동작 및 소거 동작 시, 비선택 제1-1 내지 제4-1 메모리 블록들(MB1-1~MB4-1)의 워드라인들(WL0~WLn)에는 접지 전압(예, 0V)이 인가된다.
전술한 바와 같은 구동 방식에 따르면, 비선택된 블록들에 포함된 메모리 셀들에 디스터브 현상이 유발되는 것을 억제할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 구조를 갖는다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같은 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 9를 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
30: 기판 31: 제1 소스 라인
32: 제2 물질막 33: 제1 물질막
34: 플로팅 게이트용 물질막 34A: 플로팅 게이트
35: 터널절연막 36: 채널막
37: 전하차단막 38: 도전막
39: 절연막 40: 제1 층간절연막
41: 제1 콘택 플러그 42: 제2 층간절연막
43: 제1 비트 라인 44: 제3 층간절연막
45: 제2 콘택 플러그 46: 제4 층간절연막
47: 제2 소스 라인

Claims (21)

  1. 제1 수직 스트링들을 포함하는 제1 메모리 블록;
    상기 제1 수직 스트링들과 직렬로 연결된 제2 수직 스트링들을 포함하고, 상기 제1 메모리 블록의 상부에 적층된 제2 메모리 블록;
    상기 제1 메모리 블록과 상기 제2 메모리 블록 사이에 위치되며, 상기 제1 및 제2 수직 스트링들과 연결된 제1 비트 라인들;
    상기 제1 메모리 블록의 하부에 위치되며, 상기 제1 수직 스트링들과 연결된 제1 소스 라인들; 및
    상기 제2 메모리 블록의 상부에 위치되며, 상기 제2 수직 스트링들과 연결된 제2 소스 라인들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 소스 라인들은 제1 방향으로 평행하게 확장되고, 상기 제1 비트 라인들은 상기 제1 방향과 교차된 제2 방향으로 평행하게 확장된
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 비트 라인들, 상기 제1 소스 라인들 및 상기 제2 소스 라인들은 제1 방향으로 평행하게 확장된
    반도체 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 메모리 블록들의 소스 선택 라인들은 동일하게 제어되고, 상기 제1 및 제2 소스 라인들은 개별적으로 제어되는
    반도체 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2 메모리 블록들의 소스 선택 라인들은 개별적으로 제어되고, 상기 제1 및 제2 소스 라인들은 개별적으로 제어되는
    반도체 장치.
  6. 제1항에 있어서,
    상기 제1 및 제2 메모리 블록들의 소스 선택 라인들은 개별적으로 제어되고, 상기 제1 및 제2 소스 라인들은 동일하게 제어되는
    반도체 장치.
  7. 제1항에 있어서,
    상기 제2 수직 스트링들과 직렬로 연결된 제3 수직 스트링들을 포함하고, 상기 제2 메모리 블록의 상부에 적층된 제3 메모리 블록;
    상기 제3 수직 스트링들과 직렬로 연결된 제4 수직 스트링들을 포함하고, 상기 제3 메모리 블록의 상부에 적층된 제4 메모리 블록;
    상기 제3 메모리 블록과 상기 제4 메모리 블록 사이에 위치되며, 상기 제3 및 제4 수직 스트링들과 연결된 제2 비트 라인들; 및
    상기 제4 메모리 블록의 상부에 위치되며, 상기 제4 수직 스트링들과 연결된 제3 소스 라인들
    을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 내지 제3 소스 라인들은 제1 방향으로 평행하게 확장되고, 상기 제1 및 제2 비트 라인들은 상기 제1 방향과 교차된 제2 방향으로 평행하게 확장된
    반도체 장치.
  9. 제7항에 있어서,
    상기 제1 및 제2 비트 라인들 및 상기 제1 내지 제3 소스 라인들은 제1 방향으로 평행하게 확장된
    반도체 장치.
  10. 제7항에 있어서,
    상기 제1 내지 제4 메모리 블록들의 콘트롤 게이트들은 층별로 연결되고, 연결된 콘트롤 게이트들은 동일하게 제어되며, 상기 제1 내지 제4 메모리 블록들은 동작 전압 공급 회로를 공유하는
    반도체 장치.
  11. 제7항에 있어서,
    상기 제1 내지 제4 메모리 블록들의 소스 선택 라인들은 동일하게 제어되고, 상기 제1 내지 제3 소스 라인들은 개별적으로 제어되는
    반도체 장치.
  12. 제11항에 있어서,
    리드 동작시, 선택된 메모리 블록과 연결된 비트라인들에 프리차지 전압을 인가하고, 선택된 메모리 블록과 연결된 소스 라인을 접지 전압을 인가하고, 그 외의 소스라인들에 전원 전압을 인가하고, 제1 내지 제4 메모리 블록의 소스 선택 라인들에 턴온 전압을 인가하고, 상기 선택된 메모리 블록에 포함된 스트링들 중 선택된 스트링과 연결된 드레인 선택 라인에 턴온 전압을 인가하고, 선택된 워드라인에 리드 전압을 인가하는
    반도체 장치.
  13. 제12항에 있어서,
    리드 동작시, 상기 선택된 메모리 블록에 포함된 스트링들 중 비선택된 스트링과 연결된 드레인 선택 라인에 접지 전압을 인가하고, 비선택된 메모리 블록들의 드레인 선택 라인들에 접지 전압을 인가하고, 비선택된 메모리 블록들과 연결된 비트 라인들에 접지 전압을 인가하는
    반도체 장치.
  14. 제11항에 있어서,
    프로그램 동작시, 선택된 메모리 블록과 연결된 비트 라인들에 프리차지 전압을 인가하고 선택된 메모리 블록에 포함된 스트링들 중 선택된 스트링과 연결된 드레인 선택 라인에 고전압을 인가한 후, 상기 비트라인들의 프리차지가 완료되면 상기 드레인 선택 라인에 정상 전압을 인가하고, 상기 선택된 메모리 블록의 소스 선택 라인들에 접지 전압 또는 음의 전압을 인가하며, 선택된 워드라인에 프로그램 전압을 인가하는
    반도체 장치.
  15. 제11항에 있어서,
    소거 동작시, 선택된 메모리 블록과 연결된 비트 라인들을 플로팅시키고, 선택된 메모리 블록과 연결된 소스 라인에 소거 전압을 인가하고, 그 외의 소스라인들에 접지 전압을 인가하고, 선택된 메모리 블록의 스트링들 중 선택된 스트링과 연결된 드레인 선택 라인에 접지 전압을 인가하고, 상기 선택된 스트링과 연결된 소스 선택 라인에 소거 전압을 인가하고, 선택된 워드라인들에 음전압을 인가하는
    반도체 장치.
  16. 제11항에 있어서,
    소거 동작시, 비선택된 메모리 블록의 소스 선택 라인들에 소거 전압을 인가하는
    반도체 장치.
  17. 제7항에 있어서,
    상기 제1 내지 제4 메모리 블록들의 소스 선택 라인들은 개별적으로 제어되고, 상기 제1 내지 제3 소스 라인들은 개별적으로 제어되는
    반도체 장치.
  18. 제17항에 있어서,
    리드 동작시, 선택된 메모리 블록과 연결된 비트라인들에 프리차지 전압을 인가하고, 상기 선택된 메모리 블록과 연결된 소스 라인들에 접지 전압을 인가하고, 상기 선택된 메모리 블록의 드레인 선택 라인에 턴온 전압을 인가하고, 상기 선택된 메모리 블록의 소스 선택 라인에 턴온 전압을 인가하고, 선택된 워드라인에 리드 전압을 인가하는
    반도체 장치.
  19. 제18항에 있어서,
    리드 동작시, 비선택된 메모리 블록들과 연결된 비트라인에 전원 전압을 인가하고, 상기 비선택된 메모리 블록과 연결된 소스 라인들에 전원 전압 또는 접지 전압을 인가하고, 상기 비선택된 메모리 블록들의 드레인 선택 라인들에 턴온 전압 또는 접지 전압을 인가하고, 상기 비선택된 메모리 블록들의 소스 선택 라인들에는 접지 전압 또는 전원 전압을 인가하는
    반도체 장치.
  20. 제7항에 있어서,
    상기 제1 내지 제4 메모리 블록들의 소스 선택 라인들은 개별적으로 제어되고, 상기 제1 내지 제3 소스 라인들은 동일하게 제어되는
    반도체 장치.
  21. 제20항에 있어서,
    리드 동작시, 선택된 메모리 블록과 연결된 비트라인들에 프리차지 전압을 인가하고, 상기 제1 내지 제3 소스 라인들에 접지 전압을 인가하고, 상기 선택된 메모리 블록에 포함된 스트링들 중 선택된 스트링과 연결된 드레인 선택 라인에 턴온 전압을 인가하고, 상기 선택된 메모리 블록에 포함된 스트링들 중 선택된 스트링과 연결된 소스 선택 라인에 턴온 전압을 인가하고, 선택된 워드라인에 리드 전압을 인가하는
    반도체 장치.
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