JP3400129B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電荷蓄積層を有する電
気的書き換えが可能な不揮発性半導体記憶装置（ＥＥＰ
ＲＯＭ）に関する。

【０００２】

【従来の技術】電気的書き換えが可能な不揮発性半導体
記憶装置（ＥＥＰＲＯＭ）の１つとして、高集積化が可
能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これは、
複数のメモリセルをそれらのソース、ドレインを隣接す
るもの同士で共用する形で直列接続して１単位としてビ
ット線に接続するものである。メモリセルは通常、電荷
蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造を有
する。メモリセルアレイは、ｐ型基板またはｎ型基板に
形成されたｐ型ウェル内に集積形成される。ＮＡＮＤセ
ルのドレイン側は選択ゲートを介してビット線に接続さ
れ、ソース側はやはり選択ゲートを介して共通ソース線
に接続される。メモリセルの制御ゲートは、行方向に連
続的に配設されてワード線となる。

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データ書き込みは、選択されたメモリ
セルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程度）を
印加し、非選択メモリセルの制御ゲートには中間電圧Ｖ
ｐｐｍ（＝１０Ｖ程度）を印加し、選択ゲートには、Ｖ
ｃｃ（＝３Ｖ程度）を与え、ビット線にはデータに応じ
て０ＶまたはＶｃｃ（＝３Ｖ程度）を印加し、ビット線
に０Ｖが与えられた時、その電位は選択メモリセルのド
レインまで転送されて、電荷畜積層に電子注入が生じ
る。これにより、選択されたメモリセルのしきい値は正
方向にシフトする。この状態を例えば”１”とする。ビ
ット線にＶｃｃが与えられた時はメモリセルの拡散層及
び、チャネル部は、フローティング状態になる。そのた
め、メモリセルの拡散層とこれと同電位のチャネル部の
電圧Ｖｃｈは、図１９のメモリセル部のモデル図に示す
ように、拡散層７とウエル１間の負荷容量をＣｄ、チャ
ネル部１８とウェル１間の負荷容量をＣｃｈ、チャネル
部１８と電荷蓄積層４間の負荷容量をＣｏｘ、電荷蓄積
層４と制御ゲート６間の負荷容量をＣｏｎｏとし、制御
ゲート６の電圧をＶｐｐ、ウエルの電圧をＶｗｅｌｌと
した時、下記の式（１）によって決まる。

【０００４】 Ｖch＝｛Ｃono ×Ｃox×Ｖpp＋（Ｃono ＋Ｃox）（Ｃch＋２Ｃd ）×Ｖwell｝／ ｛（Ｃono ＋Ｃox）（Ｃch＋２Ｃd ）＋Ｃono ×Ｃox｝ … （１） つまり、メモリセルの拡散層７とチャネル部１８の電圧
Ｖｃｈは、Ｖｗｅｌｌ以上で、Ｖｐｐ以下の以下電圧に
なる。

【０００５】この時、例えば、メモリセルの拡散層７と
チャネル部１８の電圧が、例えば、７Ｖ程度まで高くな
れば、電荷蓄積層４とｐ型ウェル１間の電界は十分小さ
くなり電子注入が実効的に起こらず、従ってしきい値は
変化せず、負に止まる。この状態は消去状態で”０”と
する。データ書き込みは制御ゲートを共有するメモリセ
ルに対して同時に行われる。上記の動作法は、ビット線
及び、選択ゲートに、Ｖｃｃ程度の電圧しか印加しなく
てもよいため、ビット線間の距離が小さく設計すること
ができ、ＥＥＰＲＯＭセルの高集積化が可能となった。

【０００６】しかしこの時、前記メモリセルの拡散層と
チャネル部の電圧が十分に上がらないと、電荷蓄積層と
半導体基板間の電界は十分小さくならず、電子が電荷蓄
積層内に注入され、しきい値が変動してしまうという問
題があった。

【０００７】また、たとえ十分電圧が上昇したとして
も、拡散層及び、チャネル部に欠陥等が存在しリーク不
良を起こすと、一度上昇した第一の電圧は、すぐに低下
してしまい、やはり、電荷蓄積層と半導体基板間の電界
は十分小さくならず、電子が電荷蓄積層内に注入され、
しきい値が変動してしまうという問題点があった。

【０００８】

【発明が解決しようとする課題】以上のように、従来の
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）において、”
０”データを書き込むときに、メモリセルの拡散層とチ
ャネル部の電圧が十分に上がらないと、電荷蓄積層と半
導体基板間の電界は十分小さくならず、電子が電荷蓄積
層内に注入され、しきい値が変動してしまい、誤書き込
みを起こしてしまうという問題があった。また、たとえ
十分電圧が上昇したとしても、拡散層及び、チャネル部
に欠陥等の十分なリークを起こす不良が存在すると、一
度上昇した第一の電圧は、すぐに低下してしまい、やは
り、電荷蓄積層と半導体基板間の電界は十分小さくなら
ず、電子が電荷蓄積層内に注入され、しきい値が変動し
てしまい、誤書き込みを起こしてしまうという問題があ
った。

【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、書き込み時の誤書き込
みを招くことなく微細化を可能とした不揮発性半導体記
憶装置（ＥＥＰＲＯＭ）のセル構造及び動作を提供する
ことにある。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明の不揮発性半導体記憶装置は、第一導電型の半
導体基板、もしくは半導体基板上に形成された第一導電
型のウエルと、この第一導電型の半導体基板もしくはウ
ェル上に第一の絶縁膜と電荷蓄積層と第二の絶縁膜と制
御ゲートとが積層されて形成された積層ゲートと、前記
積層ゲートの両端の前記第一導電型の半導体基板もしく
はウェル上に形成されソース、ドレインとなる第二導電
型の拡散層とからなるメモリセルと、前記第一の絶縁膜
下で、かつ前記両端の拡散層に挟まれた前記第一導電型
の半導体基板もしくはウェル上に、前記積層ゲートの電
位に応じて形成されるチャネル領域と、少なくとも、前
記拡散層と前記半導体基板もしくはウェル間における寄
生容量、及び前記チャネル領域と前記第一導電型の半導
体基板もしくはウェル間の寄生容量のいずれよりも大な
る、前記チャネル領域と前記電荷蓄積層間の寄生容量及
び、前記電荷蓄積層と前記制御ゲート間の寄生容量とを
有することを特徴としている。

【００１１】本発明の骨子は、”０”データ書き込み時
の拡散層及びチャネル部の電圧が十分大きくなるように
する事にある。つまり、拡散層領域における寄生容量Ｃ
ｄ及び、チャネル領域の寄生容量Ｃｃｈに対して、半導
体基板もしくはウェルと電荷蓄積層間の寄生容量Ｃｏｘ
及び、電荷蓄積層と制御ゲート間の寄生容量Ｃｏｎｏが
大きくなっていることを特徴とする。

【００１２】また、拡散層領域における寄生容量Ｃｄに
対して、チャネル領域の寄生容量Ｃｃｈが大きくなって
いることを他の特徴とする。

【００１３】また、前記チャネル領域と前記拡散層領域
に接する領域の少なくとも一方の不純物濃度が、前記半
導体基板もしくはウエルの不純物濃度と比較して同じ、
もしくは薄くなっていることをさらに他の特徴とする。

【００１４】また、前記拡散層領域の面積と比較してチ
ャネル領域面積が大きくなっていることをさらに他の特
徴とする。

【００１５】本発明の望ましい実施態様としては、前記
メモリセルが、複数個接続された複数のメモリセルアレ
イと、この複数のメモリセルアレイの少なくともビット
線コンタクト側に接続され、選択ゲートを有する複数の
選択トランジスタと、この複数の選択トランジスタのド
レイン側に各々接続された複数のビット線と、前記メモ
リアレイを構成する各メモリセルの制御ゲートに接続さ
れ、かつ隣接するメモリセルアレイを構成する各メモリ
セルの制御ゲートを連続的に接続する複数のワード線と
を有し、データ書き込みおよび消去時に、選択されたワ
ード線に第一の電圧を印加し、選択された選択トランジ
スタの選択ゲートに第一の電圧よりも小さい第二の電圧
を印加し、しきい値を変動させるセルにつながるビット
線には、第二の電圧から前記選択トランジスターのしき
い値電圧を引いた電圧よりも小さい第三の電圧を印加
し、しきい値を変動させないセルにつながるビット線に
は、第二の電圧から前記選択トランジスターのしきい値
電圧を引いた電圧よりも大きい第四の電圧を印加する動
作とをさらに具備させることである。

【００１６】さらに他の望ましい実施態様としては、前
記拡散層上に第三の絶縁膜を介して形成され、前記積層
ゲートおよび前記選択ゲートとも絶縁されて形成された
第一の電極とを有し、データ書き込みおよび消去時に、
上記動作にに加え、前記第一の電極に第二、三、四の電
圧よりも大きい第五の電圧を印加する動作とを具備させ
ることである。

【００１７】

【作用】本発明によれば、”０”データ書き込み時の拡
散層及びチャネル部の電圧を十分大きくすることができ
るので、誤書き込みを防止できる。すなわちメモリセル
の拡散層とチャネル部の電圧Ｖｃｈは、前述の式（１）
によって規定される。従って、拡散層領域と半導体基板
もしくはウェルとの間の寄生容量Ｃｄ及び、チャネル領
域と半導体基板もしくはウェルとの間の寄生容量Ｃｃｈ
よりも、チャネル領域と電荷蓄積層間の寄生容量Ｃｏｘ
及び、電荷蓄積層と制御ゲート間の寄生容量Ｃｏｎｏを
大きくする事によって、容量結合比が大きくなり、拡散
層及びチャネル部の電圧が大きくなる。

【００１８】また、半導体基板もしくはウェル中でチャ
ネル領域に接する領域と拡散層領域に接する領域の少な
くとも一方の領域の不純物濃度を、前記半導体基板もし
くはウェルの不純物濃度以下とする事により、両者の界
面における空乏層を大きくすることができる。その結果
前記ＣｄもしくはＣｃｈが小さくなるので、やはり容量
結合比は大きくなり、拡散層およびチャネル部の電圧が
大きくなる。

【００１９】また、チャネル部の領域はセルのショート
チャネル効果等により、ある値よりも小さくできない。
そこで、前記チャネル領域の面積と比較して拡散層領域
面積を小さくする事によって、拡散層領域における寄生
容量Ｃｄを、チャネル領域の寄生容量Ｃｃｈに対して小
さくし、それにより容量結合比を大きくすることが出来
る。

【００２０】また拡散層上に絶縁膜を介して、ゲート電
極とは異なる新たな第一の電極を設け、これに電圧を印
加する事によっても、前記Ｃｏｘを大きくすることと等
価な効果が得られ、容量結合比を大きくすることができ
る。これによっても、拡散層及びチャネル部の電圧を大
きくできる。

【００２１】

【実施例】以下に、本発明の実施例を図面を参照して説
明する。

【００２２】図１は、本発明の第一の実施例に関わるメ
モリセルを直列に接続したＮＡＮＤ型ＥＥＰＲＯＭの模
式的な平面図である。図２は図１のＡ−Ａ’線に沿った
断面図であり、図３（ａ）は図１のＢ−Ｂ’線に沿った
断面図、図３（ｂ）は図１のＣ−Ｃ’線に沿った断面図
である。図４は、ＮＡＮＤ型ＥＥＰＲＯＭの等価回路で
ある。

【００２３】図２において、１はｐ型の半導体基板であ
り、この上に形成されたｎ型ウェル２ａ、さらにその上
に形成されたｐ型ウェル２ｂに形成されたメモリセルア
レイが示されている。ｐ型ウェル２ｂ上には第１ゲート
絶縁膜３を介して電荷蓄積層４が形成され、さらに第２
ゲート絶縁膜５を介して制御ゲート６が形成されてい
る。これらの積層ゲート電極に挟まれた前記ｐ型ウェル
２ｂの表面にはｎ型拡散層７が形成され、隣接するセル
が共有するソース、ドレイン領域となり、直列に接続さ
れたメモリセルＭ１〜Ｍ４を形成している。これらのメ
モリセルの左右にはｐ型ウェル上にゲート絶縁膜３０を
介して積層型の選択ゲート１１を有する選択トランジス
タＳ１、Ｓ２が形成されている。制御ゲート６および選
択ゲート１１の上には層間絶縁膜９を介してビット線
（ＢＬ）１０が形成され、ビットコンタクト１３を通じ
てｎ+ 型拡散層７’に接続されている。

【００２４】図１は上記のごときメモリセルアレイが２
列示された平面図であるが、並列するメモリセルの制御
ゲート６は横方向に連続的に接続されて制御ゲート線
（ワード線）ＣＧ１〜ＣＧ４となる。選択ゲート１１も
横方向に連続的に接続されて選択ゲート線ＳＧ−Ｄ（ド
レイン側）、ＳＧ−Ｓ（ソース側）となる。これを等価
回路で表したものが図４になる。

【００２５】本実施例では図２に概略的に示すように、
メモリセルの制御ゲート長及び、チャネル長よりも制御
ゲート間距離を短くしてある。従って拡散層の面積はチ
ャネル領域の面積より小さくなる。この様にすることに
より、拡散層７の負荷容量Ｃｄを電荷蓄積層４とチャネ
ル間の負荷容量Ｃｏｘ及び、電荷蓄積層４と制御ゲート
６間の負荷容量Ｃｏｎｏよりも小さくできる。

【００２６】また、図３（ａ）に示すように、素子分離
領域８で囲まれた第１ゲート絶縁膜直下のチャネル領域
に、ｐ- 層１４が形成されている。これによりチャネル
領域はｐ型ウェルに直接接触せず、濃度の低いｐ- 層１
４と接触することになるので、その界面における寄生容
量が小さくなり、チャネル領域とｐ型ウェル２ｂ間の負
荷容量Ｃｃｈを小さくすることができる。なおｐ+ 層１
５は反転防止層である。

【００２７】さらに図３（ｂ）に示すように、ｎ型拡散
層７の下にはｐ- 層１４が形成されていて、ｎ型拡散層
７がｐ+ 層（反転防止層）１５に直接接触しないように
なっている。またｎ型拡散層７がｐ型ウェル２ｂに直接
接触しないようにもなっている。これによりｎ型拡散層
７とｐ型ウェル２ｂ間の負荷容量Ｃｄを小さくしてい
る。

【００２８】このようにチャネル領域と拡散層領域に接
する領域の少なくとも一方の不純物濃度が、ｐ型ウエル
の不純物濃度と比較して同じ、もしくは薄くする事によ
り、拡散層の負荷容量Ｃｄとチャネル部の負荷容量Ｃｃ
ｈをさらに小さくすることができる。

【００２９】図５は素子分離にトレンチ分離技術を用い
た場合の例であり、（ａ）は図１のＢ−Ｂ’線に沿った
断面図、（ｂ）は同じくＣ−Ｃ’線に沿ったの断面図に
相当する。図３（ａ）、（ｂ）と対応する箇所には同一
番号を付して詳細な説明は省略する。すなわち図５
（ａ）に示すように、トレンチ型の素子分離領域８で囲
まれた第１ゲート絶縁膜３直下のチャネル領域に、ｐ-
層１４が形成されている。これによりチャネル領域はｐ
型ウェルに直接接触せず、濃度の低いｐ- 層１４と接触
することになるので、その界面における寄生容量が小さ
くなり、チャネル領域とｐ型ウェル２ｂ間の負荷容量Ｃ
ｃｈを小さくすることができる。なおｐ+ 層１５は反転
防止層である。なお本実施例の制御ゲート６は、２層の
積層電極になっており、例えばポリシリコンの下層電極
６ａ上にバリアメタル、例えばＴｉＮｘ、ＷＮｘを介し
て高融点金属６ｂ、例えばＷＳｉ，Ｗ，Ｃｕが積層され
ており、微細配線に対応している。

【００３０】さらに図５（ｂ）に示すように、ｎ型拡散
層７の下にはｐ- 層１４が形成されていて、ｎ型拡散層
７がｐ型ウェル２ｂに直接接触しないようになってい
る。これによりｎ型拡散層７とｐ型ウェル２ｂ間の負荷
容量Ｃｄを小さくしている。これらの、ｐ- 層は、イオ
ン注入もしくは熱拡散によって、ｎ型不純物を深い領域
に形成してもよいし、エピタキシャル技術により、半導
体基板上に初めから形成していてもかまわない。

【００３１】これにより、図６（ａ）のタイミングチャ
ートに示す様に、選択された制御ゲートＣＧ３に高電圧
Ｖｐｐ、例えば２０Ｖを印加し、非選択の制御ゲートＣ
Ｇ１，ＣＧ２，ＣＧ４に、中間電圧Ｖｍ、例えば１０Ｖ
を印加し、ドレイン側の選択ゲートＳＧ−ＤにＶｃｃ、
例えば３Ｖを印加し、ソース側の選択ゲートＳＧ−Ｓ及
び、ソース線ＳＬ及び、半導体基板ＳＵＢ及び、ｐ型及
ｎ型ウエルＰ／Ｎ−ｗｅｌｌに基準電圧、例えば０Ｖを
印加し、各ビット線ＢＬ１、ＢＬ２には、”１”データ
を書き込むＢＬ１には基準電位、例えば０Ｖを印加
し、”０”データを書き込むＢＬ２には、Ｖｃｃ例えば
３Ｖを印加する時、”０”データ書き込み時の拡散層及
びチャネル部の電圧は、前述の（１）式の関係に従っ
て、十分大きくなる。従って、”０”データを書き込む
時の誤書き込みは起こらなくなる。

【００３２】この時、”０”データを書き込むビット線
ＢＬ２に印加する電圧は、ドレイン側の選択ゲートＳＧ
−Ｄに印加するＶｃｃと同じでなくてもよく、Ｖｃｃか
ら選択トランジスタＳ１のしきい値電圧を引いた電圧よ
りも大きければよい。また、上記非選択の制御ゲートＣ
Ｇ１、ＣＧ２，ＣＧ４に印加した電圧は、中間電圧Ｖｍ
ではなく、ドレイン側の選択ゲートＳＧ−Ｄに印加する
電圧と同じでもよく、電圧を印加するタイミングは、図
６（ａ）に示しているＶｍを印加するのと同じタイミン
グで印加する。また、上記非選択の制御ゲートＣＧ１、
ＣＧ２，ＣＧ４に印加した電圧は、中間電圧Ｖｍではな
く、フローティング状態でもよく、フローティングにす
るタイミングは、図６（ｂ）のタイミングチャートに示
すように、ドレイン側の選択ゲートＳＧ−Ｄに電圧を印
加するタイミングとビット線ＢＬ２に電圧を印加するタ
イミングの間で行う。

【００３３】上記第一の実施例は、ｐ型基板上に、ｎ型
ウエルを形成し、さらにその上に、ｐ型ウエルを形成
し、その中に、ｐチャネル型セルを配置した場合につい
て述べてきたが、ｎ型基板上にｐ型ウエルを形成し、そ
の中にｐチャネル型セルを配置してもよいし、ｐ型基板
上にｐチャネル型セルを配置してもよい。また、上記の
各例に対してｐ型とｎ型を反転させてもよい。

【００３４】次に、本発明の第二の実施例に係わるメモ
リセルを並列に接続したＡＮＤ型ＥＥＰＲＯＭについて
説明する。図７はレイアウトを示した平面図で、図８、
図９（ａ）、（ｂ）は、それぞれ図７のＡ−Ａ’及び、
Ｂ−Ｂ’及びＣ−Ｃ’線に沿った断面図である。さらに
図１０は、図７に対応する等価回路である。本実施例は
ｎ型半導体基板１上に設けられたｐ型ウェル２にメモリ
セルアレイが形成されているが、第１の実施例と同一部
分には同一符号を付して詳細な説明は省略する。なお番
号１２は埋め込み絶縁膜である。

【００３５】図７、図８に示すように、メモリセルの制
御ゲート長及び、チャネル幅よりも制御ゲート間距離を
短くしてある。この様にすることにより、拡散層の負荷
容量Ｃｄを電荷蓄積層４とチャネル間の負荷容量Ｃｏｘ
及び、電荷蓄積層４と制御ゲート６間の負荷容量Ｃｏｎ
ｏよりも小さくできる。

【００３６】また、図９（ａ）に示すように、チャネル
領域に接する領域にｐ- 層１４を形成している。これに
よりチャネル領域との境界に形成される空乏層が大きく
なるので、チャネル領域の負荷容量Ｃｃｈを小さくする
ことができる。

【００３７】さらに図９（ｂ）に示すように、ｎ型拡散
層７に接する領域にｐ- 層１４を形成している。これに
より拡散層７の負荷容量Ｃｄを小さくすることができ
る。

【００３８】このようにチャネル領域と拡散層領域７に
接する領域の少なくとも一方の不純物濃度が、ｐ型ウエ
ル２の不純物濃度と比較して同じもしくは、薄くする事
により、拡散層の負荷容量Ｃｄとチャネル部の負荷容量
Ｃｃｈをさらに小さくすることができる。これらの、ｐ
- 層１４は、イオン注入もしくは熱拡散によって、Ｎ型
不純物を深い領域に形成してもよいし、エピタキシャル
技術により、半導体基板上に初めから形成していてもか
まわない。また、図９（ａ）、（ｂ）に示すように、メ
モリセルのチャネル長よりも拡散層幅を短くしてある。
従って拡散層の面積はチャネル領域の面積より小さくな
る。この様にすることにより、拡散層の負荷容量Ｃｄを
電荷蓄積層４とチャネル間の負荷容量Ｃｏｘ、及び電荷
蓄積層４と制御ゲート６間の負荷容量Ｃｏｎｏよりも小
さくできる。

【００３９】これにより、図１１（ａ）のタイミングチ
ャートに示す様に、選択された制御ゲートＣＧ３に高電
圧Ｖｐｐ、例えば２０Ｖを印加し、非選択の制御ゲート
ＣＧ１，ＣＧ２，ＣＧ４に中間電圧Ｖｍ、例えば１０Ｖ
を印加し、ドレイン側の選択ゲートＳＧ−ＤにＶｃｃ、
例えば３Ｖを印加し、ソース側の選択ゲートＳＧ−Ｓ及
び、ソース線ＳＬ及び、半導体ベース基板（ＳＵＢ）及
び、ｐ型及ｎ型ウエルＰ／Ｎ−ｗｅｌｌに基準電圧、例
えば０Ｖを印加し、各ビット線には、”１”データを書
き込むビット線ＢＬ１には、基準電位、例えば０Ｖを印
加し、”０”データを書き込むビット線ＢＬ２には、Ｖ
ｃｃ、例えば３Ｖを印加する時、”０”データ書き込み
時の拡散層及びチャネル部の電圧は、前述の（１）式の
関係に従って、十分大きくなる。従って、”０”データ
を書き込む時の誤書き込みは起こらなくなる。

【００４０】この時、”０”データを書き込むビット線
に印加する電圧は、ドレイン側の選択ゲートＳＧ−Ｄに
印加するＶｃｃと同じでなくてもよく、Ｖｃｃから選択
トランジスタのしきい値電圧を引いた電圧よりも大きけ
ればよい。また、上記非選択の制御ゲートＣＧ１，ＣＧ
２，ＣＧ４に印加した電圧は、中間電圧Ｖｍではなく、
ドレイン側の選択ゲートＳＧ−Ｄに印加する電圧と同じ
でもよく、電圧を印加するタイミングは、図１１（ａ）
に示しているＶｍを印加するのと同じタイミングで印加
する。また、上記非選択の制御ゲートに印加した電圧
は、中間電圧Ｖｍではなく、フローティング状態でもよ
く、フローティングにするタイミングは、図１１（ｂ）
に示すように、ドレイン側の選択ゲートＳＧ−Ｄに電圧
を印加するタイミングとビット線に電圧を印加するタイ
ミングの間で行う。

【００４１】上記第二の実施例は、ｎ型基板上に、ｐ型
ウエルを形成し、その中にｎチャネル型セルを配置した
場合を述べてきたが、ｐ型基板上に、ｎ型ウエルを形成
し、さらにその上に、ｐ型ウエルを形成し、その中に、
ｎチャネル型セルを配置してもよいし、ｐ型基板上にｎ
チャネル型セルを配置してもよい。また、上記の各例に
対して、ｐ型とｎ型を反転させてもよい。

【００４２】次に、本発明の第三の実施例に係わるメモ
リセルを並列に接続したＡＮＤ型ＥＥＰＲＯＭについて
説明する。平面的なレイアウトは第二の実施例で示した
図７と同じであり、図１２、図１３（ａ）、（ｂ）は、
それぞれ図７のＡ−Ａ’、Ｂ−Ｂ’及び、Ｃ−Ｃ’線に
沿った断面図に相当する。図８、図９と同一部分には同
一番号を付して詳細な説明は省略する。本実施例の特徴
は積層ゲート電極間に拡散層が形成されていないことで
ある。拡散層の負荷容量Ｃｄを電荷蓄積層とチャネル間
の負荷容量Ｃｏｘ、及び電荷蓄積層と制御ゲート間の負
荷容量Ｃｏｎｏよりも小さくするためには、拡散層を形
成する不純物濃度を下げることによって実現できるが、
図１２、１３に示すように、拡散層を形成しないと、拡
散層の負荷容量Ｃｄを極限まで小さくする事ができる。

【００４３】次に、本発明の第四の実施例に係わるメモ
リセルを直列に接続したＮＡＮＤ型ＥＥＰＲＯＭについ
て説明する。平面的なレイアウトは第一の実施例で示し
た図１と同じであり、図１４、図１５（ａ）、（ｂ）
は、それぞれ図１のＡ−Ａ’、Ｂ−Ｂ’及び、Ｃ−Ｃ’
線に沿った断面図に相当する。図２、図３と同一部分に
は同一番号を付して詳細な説明は省略する。本実施例の
特徴も積層ゲート電極間に拡散層が形成されていないこ
とであり、拡散層の負荷容量Ｃｄを極限まで小さくする
ことができる。

【００４４】次に、本発明の第五の実施例に係わるメモ
リセルを直列に接続したＮＡＮＤ型ＥＥＰＲＯＭについ
て説明する。平面的なレイアウトは第一の実施例で示し
た図１と同じであり、図１６、図１７（ａ）、（ｂ）
は、それぞれ図１のＡ−Ａ’、Ｂ−Ｂ’及び、Ｃ−Ｃ’
線に沿った断面図に相当する。図２、図３と同一部分に
は同一番号を付して詳細な説明は省略する。本実施例の
メモリセルアレイは、図１６に示すように、制御ゲート
６の両端のｐ型ウェル２ｂに形成された拡散層７上に、
絶縁膜３１を介して、第一の電極１６を有する構造を持
つ。この第一の電極１６は電荷蓄積層４、制御ゲート６
および選択ゲート１１とも絶縁層１７により絶縁されて
おり、複数の拡散層７に対応する数だけ形成されるが、
それらは例えば制御ゲート６上で、絶縁層１７を介して
連結されている。

【００４５】これにより、図１８のタイミングチャート
に示す様に、第一の電極１６と選択された制御ゲートＣ
Ｇ３に高電圧Ｖｐｐ、例えば２０Ｖを印加し、非選択の
制御ゲートＣＧ１，ＣＧ２，ＣＧ４に、中間電圧Ｖｍ、
例えば１０Ｖを印加し、ドレイン側の選択ゲートＳＧ−
ＤにＶｃｃ、例えば３Ｖを印加し、ソース側の選択ゲー
トＳＧ−Ｓ及び、ソース線ＳＬ及び、半導体基板ＳＵＢ
及び、ｐ型及ｎ型ウエルＰ／Ｎ−ｗｅｌｌに基準電圧、
例えば０Ｖを印加し、各ビット線には、”１”データを
書き込むビット線ＢＬ１には、基準電位、例えば０Ｖを
印加し、”０”データを書き込むビット線ＢＬ２にはＶ
ｃｃ、例えば３Ｖを印加する時、”０”データ書き込み
時の拡散層及びチャネル部の電圧は、第一の電極１６に
電圧を印加する事によって、拡散層領域７は、電荷蓄積
層４と第一の電極１６の両方と容量的に結合するため、
第一の電極１６がない場合と比較して、より高い電圧に
なる。従って、”０”データを書き込む時の誤書き込み
は起こらなくなる。

【００４６】この時、”０”データを書き込むビット線
ＢＬ１に印加する電圧は、ドレイン側の選択ゲートＳＧ
−Ｄに印加するＶｃｃと同じでなくてもよく、Ｖｃｃか
ら選択トランジスタのしきい値電圧を引いた電圧よりも
大きければよい。また、上記非選択の制御ゲートＣＧ
１，ＣＧ２，ＣＧ４に印加した電圧は、中間電圧Ｖｍで
はなく、ドレイン側の選択ゲートＳＧ−Ｄに印加する電
圧と同じでもよく、電圧を印加するタイミングは、図１
８に示しているＶｍを印加するのと同じタイミングで印
加する。また、上記非選択の制御ゲートに印加する電圧
は、中間電圧Ｖｍではなく、フローティング状態でもよ
く、フローティングにするタイミングは、図６（ｂ）と
同様に、ドレイン側の選択ゲートＳＧ−Ｄに電圧を印加
するタイミングとビット線に電圧を印加するタイミング
の間で行う。

【００４７】上記第五の実施例は、ｐ型基板上に、ｎ型
ウエルを形成し、さらにその中にｐ型ウェルを形成し、
その中にｎチャネル型セルを配置した場合を述べてきた
が、ｎ型基板上に、ｐ型ウエルを形成し、その中に、ｎ
チャネル型セルを配置してもよいし、ｐ型基板上にｎチ
ャネル型セルを配置してもよい。また、上記の各例に対
して、ｐ型とｎ型を反転させてもよい。

【００４８】なお、本発明は、上述した実施例に限定さ
れるものではない。実施例では、浮遊ゲートを電荷蓄積
層として用いた場合の例を示したが、ＭＮＯＳ型ＥＥＰ
ＲＯＭのように電荷をゲート酸化膜中にトラップするこ
とによって電荷蓄積層とする場合にも同様に本発明を適
用することができる。

【００４９】

【発明の効果】以上述べてきたように本発明によれ
ば、”０”データ書き込み時の誤書き込みを招くことな
く微細化を可能とした不揮発性半導体記憶装置（ＥＥＰ
ＲＯＭ）のセル構造及び動作を提供することができる。

【図面の簡単な説明】

【図１】第一の実施例に係わるＮＡＮＤ型ＥＥＰＲＯＭ
メモリセルアレイの平面図。

【図２】図１のＡ−Ａ’線に沿った断面図。

【図３】（ａ）は図１のＢ−Ｂ’線に沿った断面図、
（ｂ）は図１のＣ−Ｃ’線に沿った断面図。

【図４】図１の等価回路図。

【図５】第一の実施例の変形例として、トレンチ分離の
場合を示したもので、（ａ）は図１のＢ−Ｂ’線に沿っ
た断面図、（ｂ）は図１のＣ−Ｃ’線に沿った断面図。

【図６】第一の実施例における書き込み時のタイミング
チャート。

【図７】第二の実施例に係わるＡＮＤ型ＥＥＰＲＯＭメ
モリセルアレイの平面図。

【図８】図７のＡ−Ａ’線に沿った断面図。

【図９】（ａ）は図７のＢ−Ｂ’線に沿った断面図、
（ｂ）は図７のＣ−Ｃ’線に沿った断面図。

【図１０】図７の等価回路図。

【図１１】第二の実施例における書き込み時のタイミン
グチャート。

【図１２】第三の実施例に係わるＡＮＤ型ＥＥＰＲＯＭ
メモリセルアレイの断面図。図７のＡ−Ａ’線に沿った
断面図に相当する。

【図１３】第三の実施例に係わるＡＮＤ型ＥＥＰＲＯＭ
メモリセルアレイの他の断面図。（ａ）は図７のＢ−
Ｂ’線に沿った断面図、（ｂ）は図７のＣ−Ｃ’線に沿
った断面図に相当する。

【図１４】第四の実施例に係わるＮＡＮＤ型ＥＥＰＲＯ
Ｍメモリセルアレイの断面図。図１のＡ−Ａ’線に沿っ
た断面図に相当する。

【図１５】第四の実施例に係わるＮＡＮＤ型ＥＥＰＲＯ
Ｍメモリセルアレイの他の断面図。（ａ）は図１のＢ−
Ｂ’線に沿った断面図、（ｂ）は図１のＣ−Ｃ’線に沿
った断面図に相当する。

【図１６】第五の実施例に係わるＮＡＮＤ型ＥＥＰＲＯ
Ｍメモリセルアレイの断面図。図１のＡ−Ａ’線に沿っ
た断面図に相当する。

【図１７】第五の実施例に係わるＮＡＮＤ型ＥＥＰＲＯ
Ｍメモリセルアレイの他の断面図。（ａ）は図１のＢ−
Ｂ’線に沿った断面図、（ｂ）は図１のＣ−Ｃ’線に沿
った断面図に相当する。

【図１８】第五の実施例における書き込み時のタイミン
グチャート。

【図１９】メモリセル各部の寄生容量を示したメモリセ
ルの模式的な断面図。

【符号の説明】

１…半導体基板、２ａ…ｎ型ウェル、２、２ｂ…ｐ型ウ
ェル、３…第一の絶縁膜、４…電荷蓄積層、５…第二の
絶縁膜、６…制御ゲート、７…ｎ型拡散層、８…素子分
離層、９…層間絶縁膜、１０…ビット線、１１…選択ゲ
ート、１２…チャネル領域、１３…ビット線コンタク
ト、１４…ｐ- 層、１５…反転防止層、１６…第一の電
極、Ｓ…選択トランジスタ、Ｍ…メモリセル、ＳＧ…選
択ゲート、ＣＧ…制御ゲート

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−212472（ＪＰ，Ａ) 特開 昭62−101068（ＪＰ，Ａ) 特開 平６−97455（ＪＰ，Ａ) 特開 平７−147406（ＪＰ，Ａ) 特開 平２−218158（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第一導電型の半導体基板、もしくは半導
   体基板上に形成された第一導電型のウエルと、 この第一導電型の半導体基板もしくはウェル上に第一の
   絶縁膜と電荷蓄積層と第二の絶縁膜と制御ゲートとが積
   層されて形成された積層ゲートと、前記積層ゲートの両
   端の前記第一導電型の半導体基板もしくはウェル上に形
   成されソース、ドレインとなる第二導電型の拡散層とか
   らなるメモリセルと、 前記第一の絶縁膜下で、かつ前記両端の拡散層に挟まれ
   た前記第一導電型の半導体基板もしくはウェル上に、前
   記積層ゲートの電位に応じて形成されるチャネル領域
   と、 少なくとも、前記拡散層と前記第一導電型の半導体基板
   もしくはウェル間における寄生容量、及び前記チャネル
   領域と前記第一導電型の半導体基板もしくはウェル間の
   寄生容量のいずれよりも大なる、前記チャネル領域と前
   記電荷蓄積層間の寄生容量、及び前記電荷蓄積層と前記
   制御ゲート間の寄生容量と、を具備することを特徴とす
   る不揮発半導体記憶装置。
2. 【請求項２】 第一導電型の半導体基板、もしくは半導
   体基板の上部に形成された第一導電型のウェルと、 前記第一導電型の半導体基板もしくはウェル上に第一の
   絶縁膜と電荷蓄積層と第二の絶縁膜と制御ゲートとが積
   層されて形成された積層ゲートと、前記積層ゲートの両
   端の前記第一導電型の半導体基板もしくはウェル上に形
   成されソース、ドレインとなる第二導電型の拡散層とか
   らなるメモリセルが、複数個接続された複数のメモリセ
   ルアレイと、 この複数のメモリセルアレイの少なくともビット線コン
   タクト側に接続され、選択ゲートを有する複数の選択ト
   ランジスタと、 この複数の選択トランジスタのドレイン側に各々接続さ
   れた複数のビット線と、 前記メモリアレイを構成する各メモリセルの制御ゲート
   に接続され、かつ隣接するメモリセルアレイを構成する
   各メモリセルの制御ゲートを連続的に接続する複数のワ
   ード線と、 前記第一の絶縁膜下で、かつ前記両端の拡散層に挟まれ
   た前記第一導電型の半導体基板もしくはウェル上に、前
   記積層ゲートの電位に応じて形成されるチャネル領域
   と、 前記拡散層上に第三の絶縁膜を介して形成され、前記積
   層ゲートおよび前記選択ゲートと絶縁されて形成された
   第一の電極と、 データ書き込みおよび消去時に、選択されたワード線に
   第一の電圧を印加し、選択された選択トランジスタの選
   択ゲートに第一の電圧よりも小さい第二の電圧を印加
   し、しきい値を変動させるセルにつながるビット線に
   は、第二の電圧から前記選択トランジスターのしきい値
   電圧を引いた電圧よりも小さい第三の電圧を印加し、し
   きい値を変動させないセルにつながるビット線には、第
   二の電圧から前記選択トランジスターのしきい値電圧を
   引いた電圧よりも大きい第四の電圧を印加し、前記第一
   の電極に第二、三、四の電圧よりも大きい第五の電圧を
   印加する動作と、を具備することを特徴とする不揮発半
   導体記憶装置。
3. 【請求項３】 前記メモリセルが、複数個接続された複
   数のメモリセルアレイと、 この複数のメモリセルアレイの少なくともビット線コン
   タクト側に接続され、選択ゲートを有する複数の選択ト
   ランジスタと、 この複数の選択トランジスタのドレイン側に各々接続さ
   れた複数のビット線と、 前記メモリアレイを構成する各メモリセルの制御ゲート
   に接続され、かつ隣接するメモリセルアレイを構成する
   各メモリセルの制御ゲートを連続的に接続する複数のワ
   ード線と、 前記拡散層上に第三の絶縁膜を介して形成され、前記積
   層ゲートおよび前記選択ゲートと絶縁されて形成された
   第一の電極と、 データ書き込みおよび消去時に、選択されたワード線に
   第一の電圧を印加し、選択された選択トランジスタの選
   択ゲートに第一の電圧よりも小さい第二の電圧を印加
   し、しきい値を変動させるセルにつながるビット線に
   は、第二の電圧から前記選択トランジスタのしきい値電
   圧を引いた電圧よりも小さい第三の電圧を印加し、しき
   い値を変動させないセルにつながるビット線には、第二
   の電圧から前記選択トランジスタのしきい値電圧を引い
   た電圧よりも大きい第四の電圧を印加し、前記第一の電
   極に第二、三、四の電圧よりも大きい第五の電圧を印加
   する動作と、をさらに具備することを特徴とする請求項
   １に記載の不揮発半導体記憶装置。