CN1719598A

CN1719598A - 多重闸极电荷捕捉非挥发性记忆体的制作方法

Info

Publication number: CN1719598A
Application number: CN 200510075239
Authority: CN
Inventors: 叶致锴
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2004-07-06
Filing date: 2005-06-07
Publication date: 2006-01-11
Also published as: CN1722444A; CN1722445A; CN1719612A; CN1719611A; CN1722444B; CN100573878C; CN1719611B

Abstract

本发明是有关于一种多重闸极记忆胞的制作方法，此多重闸极记忆胞包括一半导体主体与多数个串联排列的闸极。形成多数个第一闸极，这些第一闸极间隔一闸极宽度。于闸极的侧壁上形成介电层。将第一闸极之间填满，以形成多数个第二闸极。在多数个闸极中全部或一些闸极的每一个下方形成电荷储存结构。形成电路系统以传导源极偏压与汲极偏压至位于多数个闸极中全部或一些闸极的每一个下方的半导体主体，包括形成传导闸极偏压至多数个闸极的电路系统。多重闸极记忆胞包括一连续的多重闸极通道区，此多重闸极通道区位于闸极列中的多数个闸极下方。在一些或全部的闸极之间，此多重闸极记忆胞具有电荷储存区。

Description

多重闸极电荷捕捉非挥发性记忆体的制作方法

技术领域

本发明是有关于一种集成电路非挥发性记忆体元件，且特别是有关于一种新的记忆胞及其操作方法。

背景技术

电性可程式化及可抹除的非挥发性记忆体技术，如具有电荷储存功能的电性可抹除且可程式化唯读记忆体(electrically erasable andprogrammable read only memory，EEPROM)与快闪记忆体(flash memory)，已使用在各种现代化的应用中。一些记忆胞结构被使用来作为电性可抹除且可程式化唯读记忆体与快闪记忆体。随着集成电路尺寸的缩小，为了制程的可扩充性与简化，具有电荷捕捉介电层的记忆胞结构逐渐受到较大的关注。具有电荷捕捉介电层的记忆胞结构例如包括工业命名为氮化硅唯读记忆(nitride read only memory，NROM)、硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)、金属-氧化物-氮化物-氧化物-硅(metal-oxide-nitride-oxide-silicon，MONOS)与藉热电子注入氮化电子储存器中以程式化(programming by hot hole injectionnitride electron storage，PHINES)的结构。这些记忆胞结构利用在例如是氮化硅的电荷捕捉介电层中捕捉电荷来储存资料。当捕捉负电荷时，记忆胞的临界电压电压则会增加。自电荷捕捉层移除负电荷则降低记忆胞的临界电压电压。

图1绘示为习知一种SONOS型的电荷捕捉记忆胞的结构剖面图。基底包括作为源极/汲极的电极15、16的n⁺掺杂区，以及位于电极15、16之间的p掺杂通道区17。记忆胞的剩余部分包括电荷捕捉结构，电荷捕捉结构包括位于基底上的底介电层14、位于底介电层14上的电荷捕捉材料13、位于电荷捕捉材料13上的顶介电层12以及位于顶介电层12上的闸极11。典型的顶介电层包括厚度为5～10纳米的二氧化硅和氮氧化硅，或其他类似的高介电常数材料，例如包括氧化铝(Al₂O₃)。典型的底介电层包括厚度为3～10纳米的二氧化硅和氮氧化硅，或其他类似的高介电常数材料。对于此型的电荷捕捉结构，典型的电荷捕捉材料包括厚度为3～9纳米的氮化硅，或其他类似的高介电常数材料，包括氮氧化硅、金属氧化物如氧化铝、二氧化铪(HfO₂)或其他材料。电荷捕捉材料可以是间断的电荷捕捉材料区域或颗粒，或是如图所示连续的膜层。

对于记忆胞，电极15、16作为源极/汲极，在偏压配置中来对记忆胞进行读取、程式化与抹除。形成电极15、16的掺杂区一般包括植入半导体基底的杂质，以建立与通道区17相反传导形式的传导电极。植入杂质的步骤使得植入的杂质扩散至半导体基底中，而可以限制能力以缩小电极15、16之间的通道的长度，甚至是使用微影收缩所能达到的最小尺寸。

图2A与图2B绘示为习知将记忆胞程式化至高临界电压状态时导致福勒诺海穿遂(Fowler-Nordheim tunneling)自基底进入电荷捕捉结构中的一种偏压配置。根据习知技术的配置，图2A显示闸极、源极、汲极与基底上的偏压Vg、Vs、Vd、Vb，其导致了如图2B所示的电子穿遂。

图3绘示为习知以反及闸(not-and，NAND)型阵列结构所串联排列的SONOS型记忆胞，利用一种偏压配置来程式化定的记忆胞。在图3中，记忆胞列包括n⁺掺杂区20～26、选择闸极SLG1与SLG2以及字元线WL₁～WL₄。电荷储存结构27～30位于字元线WL₁～WL₄之下，以及位于分别在掺杂区21与22、掺杂区22与23、掺杂区23与24、掺杂区24与25之间的通道区31～34之上。掺杂区20、26作为位元线或分别作为位元线BL₁与BL₂的连接。选择闸极SLG1与SLG2形成选择电晶体，掺杂区21与22以及掺杂区25与26分别用来连接或隔离记忆胞列与与BL₂。为了程式化记忆胞列中的选定的记忆胞，如字元线WL₁上的记忆胞，如图所示使用一偏压配置，其中位元线BL₁不是偶接到地(以FN注入来程式化选定的记忆胞)，就是偶接以施加电位Vcc(以禁止选定的记忆胞的程式化)。为了耦接位元线BL₁至掺杂区21，选择闸极SLG1接收施加电位Vcc。选择闸极SLG2接收0V的电压或接地，以隔离位元线BL₂与掺杂区25。当基底接地时，选定的记忆胞的字元线，在本例中为字元线WL₁，接收约为18V的高电压。未选定的记忆胞的字元线接收约为10V的电压，足够使得个别的通道区产生反转，但不足以使重要的电荷射出。如图3所示，掺杂区形成在每一个通道区之间。

因此，对于源极/汲极来说，从半导体基底中扩散线(diffusion line)的使用，在传统的记忆胞的尺寸上产生了一个限制。用来形成扩散线的杂质的扩散，散开超过所植入的区域，增加了掺杂区的尺寸，以及导致记忆胞尺寸的其他限制，包括避免击穿(pounch-through)的最小通道长度。

使用扩散线来克服问题的方法已被发展出来，此方法基于在基底中产生传导反转区域，使用在记忆胞中邻近电荷储存结构的控制电极，因此不断变化的已建立反转区域则做为源极/汲极电极。因为没有进行植入制程，反转区域的尺寸能够依据制程的最小特征尺寸更准确的控制。“90-nm*node multi-level AG-AND type flash memory with cell size oftrue 2F²/bit and programming throughput of 10MB/s，”IEDM，2003，page823-826以及由Ishii等人所提出的美国专利公开号No.US2004/0084714。Sasago等人所提出的改进闸极的技术可以视为应用在各种形式的浮置闸极记忆体元件的所谓的分离闸极(split gate)技术的延伸。请参考由Chang所提出关于分离闸极元件的的美国专利第5,408,115号。

因此，发展出制作简单以及提供高密度应用的非挥发性记忆体的技术是令人满意的。

发明内容

本发明提出一种具有多重闸极(multiple-gate)记忆胞的集成电路记忆体元件。在一实施例中，上述元件包括一半导体主体以及在半导体主体上多数个串联排列的闸极。在半导体主体上的一个电荷储存结构包括在多数个闸极中超过一个闸极之下的电荷捕捉区域。还包括在半导体主体中，在记忆胞列的第一闸极与最终闸极附近，分别传导源极/汲极偏压至第一电极区域与第二电极区域的电路系统，以及传导闸极偏压至多数个闸极的电路系统。多重闸极记忆胞包括一个连续且位于记忆胞列的多数个闸极之下的多重闸极通道区域，其位于第一电极区域与第二电极区域之间。在一些实施例中，电荷捕捉区域包括位于记忆胞列的所有闸极之下的特定多重闸极记忆胞，并且所有的闸极作为控制闸极以储存资料。在其他实施例中，记忆胞列中的所有闸极并非皆作为控制闸极以储存资料。在一个例子中，部分闸极作为控制闸极以储存资料，而记忆胞列中的其他闸极用来增进记忆胞中储存区域之间的隔离。

在一些实施例中，在多重闸极记忆胞上，在记忆胞列中的多数个闸极中的全部或超过一个的闸极之下的二个区域储存资料，藉以使用每一个控制闸极的二个储存区域来储存资料。

在一些实施例中，传导源极/汲极偏压的电路系统包括安排作为位元线的传导材料，而传导闸极偏压的电路系统包括安排作为字元线的传导材料。举例来说，第一掺杂区和第二掺杂区被包括在半导体主体中，以邻接记忆胞列的第一闸极与最终闸极提供电极区域。掺杂区具有与半导体主体相反的导电类型，并作为源极/汲极电极。在其他实施例中，利用在多重闸极记忆胞中存取储存区域时所造成的反转区域来提供第一电极区域和第二电极区域。在一些实施例中，例如为选择电晶体的元件选择性地连接作为第一区域与第二电极区域中至少一个的掺杂区或反转区至位元线。

为了建立偏压配置来进行记忆胞的操作，利用控制传导源极/汲极偏压的电路系统与传导闸极偏压的电路系统的控制器，对具有多重闸极记忆胞的集成电路元件进行操作。在一个例子中，为了建立一个高的临界电压状态，利用控制器来提供偏压配置，其包括一个程式化偏压配置，以引起电子注入穿遂至记忆胞上的电荷捕捉区域中，此电荷捕捉区域位于记忆胞列中的选定的闸极之下。在程式化的过程中，施加选定的闸极偏压至记忆胞列中的另一个控制闸极，或其他全部的控制闸极，充分的在通道区中引起反转来支撑电子穿遂。在一些包括利用电子注入来进行程式化的例子中，以控制器提供偏压配置，其包括一个抹除偏压配置，以引起电子射出或电洞注入至电荷储存区域中来进行抹除，以建立一个低的临界电压状态。

在具有多重闸极记忆胞的集成电路的实施例中，包括利用每一个控制闸极的二个储存区域的实施例，控制器控制传导源极/汲极偏压的电路系统与传导闸极偏压的电路系统来建立一个偏压配置，以在位于记忆胞列中的超过一个的闸极中的每一个闸极之下的电荷捕捉区域储存资料。在一个例子中，为了建立一个低的临界电压状态，利用控制器来提供偏压配置，其包括一个程式化偏压配置，以引起热电洞注入穿遂至记忆胞上的电荷捕捉区域中，此电荷捕捉区域在选定的二个电荷储存区域其中之一中，而电荷储存区域位于记忆胞列中的选定的闸极之下。在位于选定的控制闸极之下的选定的电荷储存区域的程式化过程中，施加偏压至记忆胞列中的另一个闸极，或其他全部的闸极，充分的在通道区中引起反转来支撑电洞穿遂。在一些包括利用电洞注入来进行程式化的例子中，以控制器提供偏压配置，其包括一个抹除偏压配置，以引起电子注入至电荷储存区域中来进行抹除，以建立一个高的临界电压状态。在具有多重闸极记忆胞的集成电路的实施例中，包括利用每一个控制闸极的二个储存区域的实施例，在一些实施例中包括热电洞抹除，依照一个抹除步骤，控制器控施加偏压配置来进行抹除，此抹除步骤包括抹除位于多重闸极记忆胞中的记忆胞列中的一个选定的闸极之下的储存区域，而不抹除位于记忆胞列中的另一个闸极之下的储存区域。

在一些例子中，控制器控施加偏压配置，其包括一个读取偏压配置，在此读取偏压配置之下，选定的控制闸极接收读取电压，以及在其他储存区域上的控制闸极接收电压而在多重闸极通道区域中引起反转，以支撑记忆区域的读取。

本发明另提出一种集成电路记忆体元件的操作方法，其中集成电路记忆体元件包括如上所述的多重闸极记忆胞且此方法一般是以晶片内置(on-chip)控制器来进行控制。本发明的方法包括于元件中在位于选定的闸极之下的区域施加偏压配置以读取资料；在一位于选定的闸极之下的区域施加偏压配置以程式化资料；在一位于选定的闸极之下的区域施加偏压配置以抹除资料。在本方法的实施例中，程式化的偏压配置包括：

于多重闸极通道区中施加基底偏压条件(bias condition)至半导体主体；

于记忆胞列中的第一闸极和最终闸极其中之一的附近施加源极偏压条件至半导体主体；

于记忆胞列中的第一闸极和最终闸极中的另一个的附近施加汲极偏压条件至半导体主体；以及

于记忆胞列中施加多数个闸极偏压条件至多数个闸极，其中这些闸极偏压条件包括一程式化电压与一反转电压，其中于记忆胞列中的选定闸极上的程式化电压相对于基底偏压条件，足够降低电子注入电流至位于选定闸极下方的电荷捕捉区域，以建立高临界电压状态，而于记忆胞列中的其他闸极上的反转电压足够减少多重闸极通道区中的反转，其中多重闸极通道区位于上述其他闸极下方，而没有有效的电子注入至位于上述其他闸极下方的多数个电荷储存区。

在本方法的实施例中，进行抹除的偏压配置包括：

于多重闸极通道区中施加基底偏压条件至半导体主体；

于记忆胞列中第一闸极与最终闸极其中之一附近施加源极偏压条件至半导体主体；

于记忆胞列中第一闸极与最终闸极其中另一个附近施加汲极偏压条件至半导体主体；以及

于记忆胞列中施加多数个闸极偏压条件至多数个闸极，其中这上述这些闸极偏压条件包括多数个电压，这些电压足够引起电子从电荷捕捉区域射出或电洞注入电荷捕捉区域，以建立低的临界电压状态，其中电荷捕捉区域位于记忆胞列中之上述闸极之下。

在另一个例子中，进行抹除的偏压配置包括：

于多重闸极通道区中施加基底偏压条件至半导体主体；

于记忆胞列中施加多数个闸极偏压条件以对位于多数个闸极下方一个或多个选定的区域，其中上述这些闸极偏压条件包括多数个电压，这些电压足够引起电洞注入位于记忆胞列中选定的闸极下方的电荷捕捉区域，且上述闸极偏压条件包括于记忆胞列中的其他闸极上的反转偏压，此反转电压足够减少多重闸极通道区中的反转，以在选定的闸极中建立低的临界电压状态，其中多重闸极通道区位于上述其他闸极下方。

依照本发明实施例所述的抹除步骤，此抹除步骤包括：

对记忆胞列中欲进行抹除的多数个闸极中的一组闸极进行验证，此组闸极具有超过一个闸极；

施加多数个闸极偏压条件对上述那组闸极中的第一选定闸极进行抹除，以引起源极侧或闸极侧其中之一或全部的带对带穿遂(band-to-bandtunneling)所引发的热电洞注入电荷储存区，此电荷储存区位于第一选定闸极下方；

施加多数个闸极偏压条件对上述那组闸极中的下一个选定闸极进行抹除，以引起源极侧或闸极侧其中之一或全部的带对带穿遂(band-to-bandtunneling)所引发的热电洞注入电荷储存区，此电荷储存区位于下一个选定闸极下方，并且重复上述步骤直到施加上述闸极偏压条件至上述那组闸极中的所有闸极。

在本方法的实施例中，进行读取以决定资料以高的和低的临界电压状态表示的偏压配置包括：

于多重闸极通道区中施加基底偏压条件至半导体主体；

于记忆胞列中施加多数个闸极偏压条件至多数个闸极，其中这些闸极偏压条件包括于记忆胞列中的选定闸极上相对于基底偏压条件的读取电压，此读取电压高于低临界电压状态的临界电压，且这些闸极偏压条件包括于记忆胞列中的其他闸极上的反转偏压，此反转电压足够减少多重闸极通道区中的反转，其中多重闸极通道区位于上述其他闸极下方，此反转电压高于高临界电压状态的临界电压。

排列在阵列中的上述多重闸极记忆胞包括多数个字元线，在至少一列中耦接至多重闸极记忆胞的多数个闸极；多数个位元线，与多数个字元线垂直排列，并且在一行或多行中排列以连接至多重闸极记忆胞；多数个选择闸极，在至少一列中排列以连接个别的多重闸极记忆胞至相关的多数个位元线中的位元线，以回应选择闸极控制讯号；以及一选择线，在至少一列中耦接至多数个选择闸极，以提供选择闸极控制讯号。此外，一控制器控制多数个位元线、多数个位元线与选择线，在阵列中以传导源极偏压与汲极偏压至多重闸极记忆胞，且在至少一列中传导闸极偏压至多重闸极记忆胞中的多数个闸极。

在一些实施例中，依照本发明的方法制作上述的多重闸极记忆胞与多重闸极记忆胞的阵列，此方法包括：

提供具有第一导电型的半导体主体；

于半导体主体上形成电荷储存结构；

于电荷储存结构上沉积第一闸极导体层；

图案化第一闸极导体层以定义电荷储存结构上的多数个第一闸极，多数个第一闸极以一间隙串联排列于连续的多重闸极通道区上，此多重闸极通道区位于半导体主体中第一电极区域与第二电极区域之间；

至少于多数个第一闸极的侧壁上形成绝缘层；

于绝缘层上沉积第二闸极导体层，包括在多数个第一闸极之间，并且以绝缘层隔离多数个第一闸极；于半导体主体上定义多数个第二闸极，多数个第一闸极与多数个第二闸极串联排列于连续的多重闸极通道区上，此多重闸极通道区位于半导体主体中第一电极区域与第二电极区域之间，以形成多重闸极记忆胞。

在上述多重闸极记忆胞的实施例中，记忆胞列中的闸极利用控制闸极侧壁上的绝缘层以小距离互相分隔，此制作方法以于之前所述。在连续的多重闸极通道区中，此距离实质上小于闸极的长度，对于个别的闸极，包括小于10纳米的距离。

为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1绘示为习知一种电荷捕捉记忆胞。

图2A与图2B绘示为以引起FN穿遂对习知的电荷捕捉记忆胞进行程式化的偏压配置。

图3绘示为习知一种以NAND结构的电荷捕捉记忆胞列的配置，并以一种偏压配置对记忆胞列中选定的记忆胞进行程式化。

图4绘示为具有二个控制闸极的多重闸极记忆胞。

图5绘示为如图4所示的多重闸极记忆胞的图示符号。

图6绘示为具有二个控制闸极的多重闸极记忆胞，并以一种偏压配置在记忆胞列中对位于选定的记忆胞下方的储存区域进行程式化。

图7A至图7D绘示为具有二个控制闸极的多重闸极记忆胞，并以个别的偏压配置在记忆胞列中对位于选定的记忆胞下方的储存区域进行读取。

图8绘示为具有二个控制闸极的多重闸极记忆胞，并以一种偏压配置在记忆胞列中对位于选定的记忆胞下方的储存区域进行抹除。

图9绘示为具有二个控制闸极的多重闸极记忆胞，并以可选择的偏压配置在记忆胞列中对位于选定的记忆胞下方的储存区域进行抹除。

图10绘示为具有N个控制闸极的多重闸极记忆胞。

图11绘示为如图4所示的多重闸极记忆胞的图示符号。

图12绘示为具有N个控制闸极的多重闸极记忆胞，并以一种偏压配置在记忆胞列中对位于选定的记忆胞下方的储存区域进行程式化。

图13绘示为具有N个控制闸极的多重闸极记忆胞，并以一种偏压配置在记忆胞列中对位于选定的记忆胞下方的储存区域进行读取。

图14绘示为具有N个控制闸极的多重闸极记忆胞，并以一种偏压配置在记忆胞列中对位于选定的记忆胞下方的储存区域进行抹除。

图15绘示为具有N个控制闸极的多重闸极记忆胞，并以可选择的偏压配置在记忆胞列中对位于选定的记忆胞下方的储存区域进行抹除。

图16绘示为施加图14与图15的偏压配置来进行抹除的简化流程图。

图17绘示为具有N个控制闸极的多重闸极记忆胞，在记忆胞列中第一闸极与最终闸极附近，以电路系统传导源极电压和汲极电压至半导体主体。

图18绘示为具有N个控制闸极的多重闸极记忆胞，在记忆胞列中第一闸极与最终闸极附近，以选择闸极电晶体

图19绘示为具有N个控制闸极的多重闸极记忆胞，以可选择的实施方式，在记忆胞列中第一闸极与最终闸极附近，对选择闸极传导源极电压和汲极电压至半导体主体。

图20绘示为具有N个控制闸极的多重闸极记忆胞，以另一个可选择的实施方式，在记忆胞列中第一闸极与最终闸极附近，对选择闸极传导源极电压和汲极电压至半导体主体。

图21绘示为具有N个控制闸极的多重闸极记忆胞，以可选择的电路系统，在记忆胞列中第一闸极与最终闸极附近，对选择闸极传导源极电压和汲极电压至半导体主体。

图22绘示为具有N+1个(奇数个)控制闸极的多重闸极记忆胞，以记亿胞列中偶数的闸极作为控制闸极来储存资料。

图23绘示为具有N+1个(奇数个)控制闸极的多重闸极记忆胞，以记亿胞列中奇数的闸极作为控制闸极来储存资料。

图24A至图24F绘示为多重闸极记忆胞的制作流程。

图25绘示为在如图24A至图24F的多重闸极记忆胞的制作流程中，穿过电荷储存结构形成源极和汲极掺杂物的步骤。

图26A至图26D绘示为如图22或图23的多重闸极记忆胞的制作流程图。

图27绘示为包括多重闸极记忆胞阵列的集成电路之方块图。

图28绘示为具有二个控制闸极与二个储存区域的多重闸极记忆胞，其中上述储存区域与每一个控制闸极联系。

图29绘示为具有二个控制闸极与二个储存区域的多重闸极记忆胞，在选定的控制闸极下以一种偏压配置进行抹除资料，其中上述储存区域与每一个控制闸极联系。

图30绘示为具有二个控制闸极与二个储存区域的多重闸极记忆胞，在选定的控制闸极下以可选择的偏压配置进行抹除资料，其中上述储存区域与每一个控制闸极联系。

图31绘示为具有二个控制闸极与二个储存区域的多重闸极记忆胞，对位于第一控制闸极下方的左侧位元1-1以一种偏压配置进行程式化，其中上述储存区域与每一个控制闸极联系。

图32绘示为具有二个控制闸极与二个储存区域的多重闸极记忆胞，对位于第一控制闸极下方的右侧位元1-2以一种偏压配置进行程式化，其中上述储存区域与每一个控制闸极联系。

图33绘示为具有二个控制闸极与二个储存区域的多重闸极记忆胞，对位于第二控制闸极下方的左侧位元2-1以一种偏压配置进行程式化，其中上述储存区域与每一个控制闸极联系。

图34绘示为具有二个控制闸极与二个储存区域的多重闸极记忆胞，对位于第二控制闸极下方的右侧位元2-2以一种偏压配置进行程式化，其中上述储存区域与每一个控制闸极联系。

图35绘示为具有二个控制闸极与二个储存区域的多重闸极记忆胞，对位于第一控制闸极下方的左侧位元1-1以一种偏压配置进行读取，其中上述储存区域与每一个控制闸极联系。

图36绘示为具有二个控制闸极与二个储存区域的多重闸极记忆胞，对位于第一控制闸极下方的右侧位元1-2以一种偏压配置进行读取，其中上述储存区域与每一个控制闸极联系。

图37绘示为具有二个控制闸极与二个储存区域的多重闸极记忆胞，对位于第二控制闸极下方的左侧位元2-1以一种偏压配置进行读取，其中上述储存区域与每一个控制闸极联系。

图38绘示为具有二个控制闸极与二个储存区域的多重闸极记忆胞，对位于第二控制闸极下方的右侧位元2-2以一种偏压配置进行读取，其中上述储存区域与每一个控制闸极联系。

图39绘示为具有N个控制闸极与二个储存区域的多重闸极记忆胞，其中上述储存区域与每一个控制闸极联系。

图40绘示为具有N个控制闸极与二个储存区域的多重闸极记忆胞，在选定的控制闸极下以一种偏压配置进行抹除，其中上述储存区域与每一个控制闸极联系。

图41绘示为具有N个控制闸极与二个储存区域的多重闸极记忆胞，在选定的控制闸极下以可选择的偏压配置进行抹除，其中上述储存区域与每一个控制闸极联系。

图42绘示为具有N个控制闸极与二个储存区域的多重闸极记忆胞，对位于选定的控制闸极下方的左侧位元以一种偏压配置进行程式化，其中上述储存区域与每一个控制闸极联系。

图43绘示为具有N个控制闸极与二个储存区域的多重闸极记忆胞，对位于选定的控制闸极下方的右侧位元以一种偏压配置进行程式化，其中上述储存区域与每一个控制闸极联系。

图44绘示为具有N个控制闸极与二个储存区域的多重闸极记忆胞，对位于选定的控制闸极下方的左侧位元以一种偏压配置进行读取，其中上述储存区域与每一个控制闸极联系。

图45绘示为具有N个控制闸极与二个储存区域的多重闸极记忆胞，对位于选定的控制闸极下方的右侧位元以一种偏压配置进行读取，其中上述储存区域与每一个控制闸极联系。

图46绘示为多重闸极记忆胞之一区段的布局图。

图47绘示为多重闸极记忆胞之一区段的第一可选择的布局图。

图48绘示为多重闸极记忆胞之一区段的第二可选择的布局图。

图49绘示为多重闸极记忆胞之一区段的第三可选择的布局图。

图50绘示为多重闸极记忆胞之一区段的第四可选择的布局图。

图51绘示为多重闸极记忆胞之一区块的布局图，此区块包括多数个区段。

1、103-1～103-N、501、502、603-1～603-N、750～756、760～766：控制闸极

11、50、51、201、209、173-1～173-N+1：闸极

12、52、105、605：顶介电层 13：电荷捕捉材料

14、54、107、607：底介电层

15、16、55、56、101、102、202、203、205、206、212、213、503、504、601、602：电极

17、31～34、58：通道区 20～26：掺杂区

53、106、302、606：电荷捕捉层 57、500：基底

60、110：电子符号

70、71、104-1～104-N、184-1～184-N+1、604-1-1～604-N-1、604-1-2～604-N-2：电荷储存区

73、74、75、77、120、121、125、126、127、128、510、512、514、516、615、616、625、626、635、636、645、646：反转区

76、78、130、131：热电洞 100：基底

150、151：电路系统

207、208、214、215：闸介电层

210、211、710～716、720～726、SLG1、SLG2：选择闸极

250～257：步骤 301：底氧化层

303：顶氧化层 304：多晶硅层

304X、306X：闸电极 307：源极电极

308：汲极电极 340：隔离层

341～347：间隙 349：源极

350：汲极 351～356：堆叠层

400：记忆阵列 401：列解码器

402、WL₁～WL₄：字元线 403：行解码器

404、BL₁、BL₂、BL_N-3～BL_N+3：位元线

405：汇流排 406：方块

407：资料汇流排 411：资料输入线

412：资料输出线 450：集成电路

505、506、511、513、515、517、610-1～610-N、611-1～611-N、617、627：符号

600：半导体主体 700～706、740～746：多重闸极记忆胞

718、728、748、749、758：接触窗开口

719、769：源极线 800：区段

802～811：接触窗 i：标号

F：特征尺寸 SLG3、SLG4：控制讯号

Vg、Vs、Vd、Vb：偏压

具体实施方式

以下将对本发明实施例做详细的说明，并同时参照图4至图51。

如一般所使用的，程式化是指一个位元接着一位元地设定选定的记忆区域的临界电压，而抹除是指设定选定的记忆区块或记忆区的临界电压至抹除条件(erase condition)，其包括整个阵列或部分阵列的快闪(flash)抹除。在本发明的实施例中，资料的写入步骤包括，首先，对一个选定的区块的抹除处理，以将区块中的记忆区设定至抹除临界电压，一般为高的或低的临界电压状态的其中一种。接着，对区块中的记忆区进行程式化处理，以将选定的记忆区设定至程式化状态，一般为高的或低的临界电压状态的其中另一种，而留下区块中未选定的记忆区在抹除状态。在此所述技术的实施例包括程式化是指提高记忆区的临界电压而抹除是指降低记忆区的临界电压的产品和方法，以及程式化是指降低记忆区的临界电压而抹除是指提高记忆区的临界电压的产品和方法。

图4绘示为依照本发明的一种双闸极记忆胞，以一种偏压配置来对选定的区域进行程式化。双闸极记忆胞包括分别在左右电极区以n+掺杂区所形成的电极55、56与左右闸极50、51以及基底57中的通道区58。掺杂区作为电极电极55、56以连接双闸极记忆胞至位元线，或其他电路系统以提供偏压。通道区58为连续的p型区域且位于基底中电极55、56之间，明显地没有掺杂区而分离出在左右闸极50、51之下的通道区的部分。电荷捕捉结构包括例如为具有约9纳米的代表性厚度的顶介电层52、电荷捕捉层53与例如为具有约6纳米的代表性厚度的底介电层54。电荷捕捉结构形成在左右闸极50、51与p型基底中的通道区58之间。电荷捕捉层53包括例如为约6纳米厚的氮化硅或其他结构的一层材料，其不会将在选定的记忆胞中被捕捉的电荷传导至实质上影响记忆胞列中其他区域的临界电压的区域中。在一些实施例中，闸极50、51包括n型或p型多晶硅。其他代表性的闸极材料包括氮化钛(TiN)、铂(Pt)和其他高功能的金属或材料。每一个储存区域可以储存一位元或多位元的资料。举例来说，利用对区域建立多程式化临界电压位阶，可以在每一个区域储存多位元。

图5绘示为一种闸极记忆胞的图示符号，此闸极记忆胞如图4所示，其中源极与汲极分别对应掺杂区电极55、56，且控制闸极1对应闸极50，而控制闸极2对应闸极51。

图6绘示为对双闸极记忆胞中选定的记忆区进行程式化的一种偏压配置，此闸极记忆胞如图4所示。依照偏压配置，利用基底57接地，施加约18V的Vg₁至闸极50，施加约10V至闸极51，而掺杂区电极55、56其中之一接地，且另一个也接地或浮接，在位于闸极50下方的电荷储存结构中以电子符号60代表的区域中引起FN穿遂。

图7A至图7D绘示为在双闸极记忆胞中读取资料的偏压配置，此闸极记忆胞如图4所示。在图7A至图7B中，藉由源极侧或汲极侧接收2V来进行读取代表双闸极记忆胞的“位元1(bit 1)”的资料，其中此资料储存在位于接收闸极电压Vg₁的闸极50之下的电荷储存区70。在图7C至图7D中，藉由源极侧或汲极侧接收2V来进行读取代表双闸极记忆胞的“位元2(bit2)”的资料，其中此资料储存在位于接收闸极电压Vg₂的闸极51之下的电荷储存区71。

图7A绘示为在电荷储存区70读取“位元1”时，在电极56施加正的2V作为汲极以及使电极55接地作为源极的偏压配置。于闸极51所施加的闸极电压Vg₂足够高而使得电极55、56之间的通道区中产生反转区73。利用由闸极电压Vg₂产生的反转区73，将在源极或汲极上的电压耦接至靠近电荷储存区70的通道区中的区域。对记忆胞设定施加至闸极50的闸极电压Vg₁在低的临界电压之上，且高的临界电压之下。在一实施例中，所施加的闸极电压Vg₁约为2V。图7B绘示为对相反的电极55、56以偏压在电荷储存区70中读取相同的“位元1”。

图7C绘示为在电荷储存区71读取“位元2”时，在电极56施加正的2V作为汲极以及使电极55接地作为源极的偏压配置。于闸极50所施加的闸极电压Vg₁足够高而使得电极55、56之间的通道区中产生反转区74。利用由闸极电压Vg₁产生的反转区74，将在源极或汲极上的电压耦接至靠近电荷储存区71的通道区中的区域。对记忆胞设定施加至闸极51的闸极电压Vg₂在低的临界电压之上，且高的临界电压之下。在一实施例中，所施加的闸极电压Vg₁约为2V。图7D绘示为对相反的电极55、56以偏压在电荷储存区71中读取相同的“位元2”。

图8与图9绘示为在对如图4所示的记忆胞进行抹除资料时可以选择的偏压配置，此二种偏压配置在多重闸极记忆胞中以每一闸极一位元来进行操作，并且适于结合图6所示的程式化偏压来使用。请参照图8，在位于控制闸极50之下的储存区域中，抹除“位元1”的抹除偏压配置包括当电极55接地且施加约5V至电极56时，施加约-5V的闸极电压Vg₁至闸极50以及施加约10V的闸极电压Vg₂至闸极51。如此便在闸极51之下产生反转区75，以及在闸极50之下的基底中产生热电洞76。热电洞注入至“位元1”的储存区域，取代电子并且降低闸极50之下的储存区域的临界电压。

请参照图9，在位于之下控制闸极50的储存区中，抹除“位元1”的可选择的抹除偏压配置包括当电极56接地且施加约5V至电极55时，施加约-5V的闸极电压Vg₁至闸极50以及施加约10V的闸极电压Vg₂至闸极51。如此便在闸极51之下产生反转区77，以及在闸极50之下的基底中产生热电洞78。热电洞注入至“位元1”的储存区域，取代电子并且降低闸极50之下的储存区域的临界电压。在一些实施例中，藉由先施加图8所示的偏压配置，再施加图9所示的偏压配置，以使储存区域中的电荷分布达到平衡，而可以抹除“位元1”。

图10绘示为本发明一实施例，其中在多重闸极记忆胞中具有超过二个闸极，将图4所示的实施例在基底100中于单一的连续的通道区上扩展至N个闸极。图10所示的多重闸极记忆胞包括在基底100上以埋入式扩散(buried diffusion)形成的第一电极101与第二电极102。多数个控制闸极103-1～103-N配置于电荷储存结构之上，其中此电荷储存结构包括顶介电层105、电荷捕捉层106与底介电层107。电荷捕捉层106中的电荷储存区104-1～104-N配置于基底上介于电极101、102之间的连续的通道区中。如图所示，一种偏压配置施加闸极电压Vg₁～Vg_N至控制闸极103-1～103-N，施加源极电压Vs至电极101，以及施加汲极电压Vd至电极102。当然，源极电压与汲极电压可以相反地分别施加在电极102与电极101。

在单一的如图10所示的多重闸极记忆胞可以依特殊的实施例做选择。举例来说，在一实施例中N等于8。在另一实施例中，可以大于或小于8。

图11绘示为一种多重闸极记忆胞的图示符号，此闸极记忆胞如图10所示，其中源极与汲极分别对应电极101、102，且控制闸极1对应闸极103-1，而控制闸极N对应闸极103-N。

图12绘示为在多重闸极记忆胞中对选定的记忆区进行程式化的一种偏压配置，其与图10所述相似。依照偏压配置，当电极101、102其中之一接地且另一个也接地或浮接，藉由基底100接地，施加18V的Vg₂至闸极103-2，施加约10V至闸极103-1与～103-N，在闸极103-2之下的电荷储存结构中以电子符号110表示的区域引起FN穿遂。

图13绘示为在电荷储存区104-5中读取“位元5”的一种示范偏压配置，其中，对作为汲极的电极102施加正的2V，而将作为源极的电极101接地。闸极电压Vg₁～Vg₄与Vg₆～Vg_N足够高的在介于电极101、102之间的通道区中产生反转区120、121。闸极电压Vg₁～Vg₄与Vg₆～Vg_N所产生的反转区120、121将在源极或汲极上的电压耦接至靠近电荷储存区104-5的通道区中的区域。对记忆胞设定施加至闸极103-5的闸极电压Vg₅在低的临界电压之上，且高的临界电压之下。在本例中，所施加的闸极电压Vg₅约为2V。

图14与图15绘示为在对如图10所示的记忆胞进行抹除资料时可以选择的偏压配置，此二种偏压配置在多重闸极记忆胞中以每一闸极一位元来进行操作，并且适于结合图12所示的程式化偏压来使用。请参照图14，在位于控制闸极103-3之下的储存区域中，抹除“位元3”的抹除偏压配置包括当电极101接地且施加约5V至电极102时，施加约-5V的闸极电压Vg₃至闸极103-3以及施加约10V的闸极电压Vg₁～Vg₂与Vg₄～Vg_N至闸极103-1～103-2与103-4～103-N。如此便在闸极103-1～103-2之下产生反转区125，与在闸极103-4～103-N之下产生反转区126，以及在闸极103-3之下的基底中产生热电洞130。热电洞注入至“位元3”的储存区域，取代电子并且降低闸极103-3之下的储存区域的临界电压。

请参照图15，在位于之下控制闸极103-3的储存区中，抹除“位元3”的可选择的抹除偏压配置包括当电极102接地且施加约5V至电极101时，施加约-5V的闸极电压Vg₃至闸极103-3以及施加约10V的闸极电压Vg₁～Vg₂与Vg₄～Vg_N至闸极103-1～103-2与103-4～103-N。如此便在闸极103-1与103-2之下产生反转区127，与在闸极103-4～103-N之下产生反转区128，以及在闸极103-3之下的基底中产生热电洞131。热电洞注入至“位元3”的储存区域，取代电子并且降低闸极103-3之下的储存区域的临界电压。

在一些实施例中，藉由先施加图14所示的偏压配置，再施加图15所示的偏压配置，以使储存区域中的电荷分布达到平衡，而可以抹除“位元3”或其他选定的位元。

图16绘示为适用于如图14与图15所示的偏压配置之抹除步骤流程图，其中此步骤是用来对每一个位元区施加偏压，以于位元区的附近产生热电洞。首先，步骤250开始对一个记忆胞中的全部资料进行抹除，此记忆胞例如是图10所示的记忆胞。接着，在步骤251中，设定指标i＝1，其中指标i对应记忆胞中的闸极1～N。然后，在步骤252中，对现行位元(currentbit)施加一偏压配置。此偏压配置可以是如图14所示、如图15所示或其他的偏压配置。接下来，在步骤253中，利用测试是否i＝N来判定记忆胞中所有的位元区是否已被抹除。进行步骤254，增加指标i，并在步骤251中施加偏压配置至记忆胞中的下一个位元区。假如i等于N，在步骤255中，进行抹除验证步骤。再来，在步骤256中，判定记忆胞使否通过抹除验证步骤。假如没有通过，在此实施例中则从步骤251重新开始。假如记忆胞通过抹除验证，则在步骤257中结束流程。其他实施例包括抹除多数个并联的记忆胞的步骤，并联的记忆胞例如是一组共用同一组位元线的记忆胞。其处理流程可以对每一个位元区在步骤252之后且增加指标i之前进行抹除验，以及当验证失败时重新进行步骤252，以进行抹除验证与重试步骤。

图17绘示为如图10所示的多重闸极记忆胞的一个实施例，利用将源极偏压与汲极偏压传导至闸极103-1与103-N附近的电极区域，其中闸极103-1与103-N位于半导体本体中的记忆胞闸极列中。电路系统150、151可以力永许多方式完成，其包括使用如图10中的电极101、102的掺杂区电极，并利用以导体惟材质的接点(contact)供应电压至电极101、102。电极101、102可以是区域连接点(local contact point)，其为配置于集成电路中的金属层或其他膜层中的内连线结构(未绘示)以连接电极。选择性地，电极101、102可以是一行多重闸极所共用的导体线，并且耦接至电路系统，此电路系统沿着上述多重闸极供应电压至任何一处。

图18绘示为传导源极偏压与汲极偏压至半导体主体的电路系统的另一实施例。在此实施例中，第一选择闸极电晶体包括闸极201、位于电极202的掺杂区与位于电极203的掺杂区。第二选择闸极电晶体包括闸极209、位于电极205的掺杂区与位于电极206的掺杂区。位于电极202与电极206的掺杂区耦接至总体的位元线或其他位元线结构，以传送电压至各自的电极。偏压耦接至位于电极203与电极205的掺杂区，以回应施加于闸极201、209的控制电压SLG1、SLG2。闸介电层207配置于电极202、203之间的通道区之上，其中闸介电层207例如为单层的二氧化硅层。同样地，闸介电层208配置于电极205、206之间的通道区之上。

图19绘示为传导源极偏压与汲极偏压至半导体主体的电路系统的另一实施例。在此实施例中，第一选择闸极210与第二选择闸极211分别配置于半导体主体与闸介电层214、215之上。第一选择闸极210与第二选择闸极211

分别配置于电极212、213之间的闸极列的相对二端，且连续的通道区位于多重闸极记忆胞中的电荷储存区之下。图19与图18的差异在于省略了位于电极203与电极205的掺杂区。藉由在第一选择闸极210与第二选择闸极211之下产生反转区，通过位于电极212与电极213的掺杂区来施加偏压，以将电压自电极212、213传导至位于多重闸极记忆胞中的电荷储存区之下连续的通道区。

图20绘示为传导源极偏压与汲极偏压至半导体主体的电路系统的另一实施例。图20与图19的差异在于电荷储存结构延伸至第一选择闸极210与第二选择闸极211之下，其中电荷储存结构包括顶介电层105、电荷捕捉层106与底介电层107。

图21绘示为传导源极偏压与汲极偏压至半导体主体的电路系统的另一实施例。图20与图10的差异在于电荷储存结构延伸至位于掺杂区电极101与电极102之上，其中电荷储存结构包括顶介电层105、电荷捕捉层106与底介电层107。

图22与图23绘示为重闸极记忆胞的实施例，其中每隔一个闸极便配置于储存区域上并作为控制闸极，以读取或写入资料。在此二个实施例中，选择闸极配置于每一个控制闸极之间。在如图22与图23所示的实施例中，较佳的是在多重闸极记忆胞中的闸极列包括奇数个闸极。因此，记忆胞列中的最终闸极可以视为闸极N+1。在图22中，偶数个闸极作为控制闸极以储存资料。资料储存结构在所有闸极之间可以是连续的，或是如图所示分段的结构，而仅位于控制闸极之下来储存资料。因此，为了控制多重闸极记忆胞的程式化与读取，当闸极174-1、174-3、174-5～174-N+1作为选择闸极以产生反转区时，闸极173-2、173-4、173-6～173-N配置于电荷储存区184-2、184-4、184-6～184-N。

在图23中，奇数个闸极作为控制闸极以储存资料。资料储存结构在所有闸极之间可以是连续的，或是如图所示分段的结构，而仅位于控制闸极之下来储存资料。因此，为了控制多重闸极记忆胞的程式化与读取，当闸极174-2、174-4、174-6～174-N作为选择闸极以产生反转区时，闸极173-1、173-3、173-5～173-N+1配置于电荷储存区184-1、184-3、184-5～184-N+1。

图24A至图24F绘示为如图10所示的多重闸极记忆胞之制作流程剖面图。首先，请参照图24A，提供半导体基底300，基底300例如为p型硅基底或其他半导体基底。在本发明的实施例中，基底300利用所谓的三井(triple-well)技术来隔离，其中基底300包括埋在n型区域中的p型区域，而n型区域埋在p型区域中。在即将形成多重闸极记忆胞的基底区域中，形成底氧化层301、电荷捕捉层302与顶氧化层303。上述膜层可以利用各种熟知的技术来形成，包括热氧化法、化学气相沉积法、电浆增强型化学气相沉积法、高密度电浆化学沉积法、原子层沉积法或其他熟知的和新兴的技术。

接着，请参照图24B，在形成底氧化层301、电荷捕捉层302与顶氧化层303之后，在即将形成多重闸极记忆胞的基底上的区域形成一层多晶硅层304或其他导电闸极材料。多晶硅层304可以利用各种熟知的技术来形成。

然后，请参照图24C，将多晶硅层304进行图案化蚀刻，以形成闸电极304X。在一些实施例中，闸电极304X作为字元线结构，以朝图示面的方向，向内平行延伸横越形成记忆胞的区域。

接下来，请参照图24D，以绝缘层305覆盖多数个闸电极304X，包括覆盖闸电极304X的侧壁。绝缘层305的材质为绝缘材料，例如为二氧化硅、氮化硅或其他绝缘材料。绝缘层305覆盖闸电极304X的侧壁，与隔绝填入空隙中的闸极隔绝。在一实施例中，闸电极304X侧壁上的绝缘层305的厚度小于100纳米。在实施例中具有一个最小的特征尺寸F，而上述厚度最好是小于0.1F。一般来说，绝缘层的厚度尽可能的小，实质上小于闸电极304X的长度。

再来，请参照图24E，沉积第二多晶硅层，以于闸电极304X之间形成闸电极306X。形成第二多晶硅层的方法包括化学气相沉积法或其他技术，可以有效地填满空隙。如图所示，闸电极306X具有与闸电极304X相同的高度。在其他实施例中，电极之间不一定具有相同的高度。在一些实施例中，平坦化的技术可以使用化学机械研磨技术。

如一般所知的，闸电极304X与闸电极306X可以包括以硅化物或金属为材质的顶层，以增进导电性。

之后，请参照图24F，将具有底氧化层301、电荷捕捉层302、顶氧化层303与多晶硅层的电荷储存结构进行图案化与蚀刻，以暴露出基底300中的离子植入区域。将n型掺杂物植入电极区域，以形成源极电极307与汲极电极308。经由图24A至图24F，完成与图10所示相似的多重闸极记忆胞。同样地，结构上的变化可以快速地以熟知的技术来完成。

图25绘示为一实施例的处理步骤，其中在基底上源极电极307与汲极电极308的掺杂区域中，底氧化层301、电荷捕捉层302与顶氧化层303并未被移除。因此，植入步骤与图24F不同，其必须穿过用来形成电荷捕捉结构的材料层。

图26A至图26D绘示为制作如图22所示的多重闸极记忆胞之流程剖面图。首先，与图24A至图24B相同，提供半导体基底300。在即将形成多重闸极记忆胞的基底区域中，形成底氧化层301、电荷捕捉层302与顶氧化层303。接着，请参照图26A，完成具有储存区域的记忆胞，此储存区域位于记忆胞中偶数个闸极的下方。在图26A至图26D中，偶数个闸极下方的储存区域的记忆胞。对图24B中的结构进行图案化与蚀刻，但与图24C不同，并未以顶氧化层303作为蚀刻终止层。上述蚀刻制程穿过作为电荷储存区的材料层(301、302、303)，而留下堆叠层351～356，其包括位于多晶硅控制闸极下方的电荷储存区。在图26的步骤中，形成隔离层340以隔离堆叠层351～356，且在间隙341～347中提供一层闸介电层。其中，隔离层340的材质例如为二氧化硅。在图26C的步骤中，以多晶硅填满间隙341～347。在图26D的步骤中，植入源极349与汲极350以完成记忆胞。

图27为依照本发明一实施例所绘示的集成电路之简化方块图。集成电路450包括在半导体基底上以多重闸极形成的记忆阵列400，此记忆阵列400微小范围的电荷捕捉记忆胞。列解码器(row decoder)401耦接至多重闸极记忆胞的多数个字元线402以及耦接至选择闸极线，并沿着记忆阵列400的列方向排列。行解码器(column decoder)403耦接至沿着记忆阵列400的列方向排列的多数个位元线404，以传送源极电压与汲极电压，以及自记忆阵列400中的多重闸极记忆胞读取资料。藉由在汇流排405上提供位址(address)至行解码器403与列解码器401。在方块406中的感测放大器(sense amplifiers)与资料输入结构(data-in structure)经由资料汇流排407耦接至行解码器403。从集成电路450上的输入/输出埠(input/outputport)或由其他资料来源内部或外部至集成电路450而来的资料，经由资料输入线(data-in line)411提供至方块406中的资料输入结构。从方块406中的感测放大器而来的资料，经由资料输出线(data out line)412供应到集成电路450上的输入/输出埠，或供应到其他资料目的内部或外部至集成电路450。

在此例中，使用偏压状态机(bias arrangement state machine)来实行的控制器控制偏压配置提供电压(bias arrangement supply voltage)408的功能，例如读取、程式化、抹除、抹除验证与程式化验证电压。控制器可以使用熟知的特殊目的逻辑电路系统(special-purpose logiccircuitry)来实行。在另一实施例中，控制器包括一般目的的处理机(processor)，其可以实行在相同的集成电路上，执行电脑程式以控制元件的操作。在其他实施例中，利用结合特殊目的逻辑电路系统与一般目的的处理机，可以作为控制器。

图28绘示为本发明一实施例，其中记忆胞具有501、502，且位于每一个控制闸极之下具有二个资料储存区。记忆胞包括半导体基底500，半导体基底500具有作为记忆胞之源极与汲极的n型电极503、504。如图所示，电荷储存区具有4个位元，其中位元1-1与位元1-2位于控制闸极501之下，而位元2-1与位元2-2位于控制闸极502之下。偏压Vg₁与Vg₂分别施加至控制闸极501、502。在一些实施例中，记忆胞中的每一个闸极之下的每一个资料储存区可以储存超过1位元。依据记忆胞中电极作为源极的功能或汲极的功能，施加偏压Vs至电极503、504其中之一，而偏压Vd至电极503、504中的另一个。施加偏压Vb至基底500。施加偏压配置以于电荷储存区域进行程式化、抹除与读取资料。

图29与图30绘示为抹除于特定的闸极之下的储存区域之可选择的偏压配置。在图29的偏压配置中，藉由施加约8V的正的闸极电压Vg₁至控制闸极501，施加约0V至控制闸极502，以及施加约-10V至源极电极503、汲极电极504与基底500，在基底500与控制闸极501之下的电荷捕捉区之间产生FN穿遂(符号505所表示)。FN穿遂使得记忆胞的临界电压增加，而建立了高的临界电压抹除状态。在图30的偏压配置中，当源极电极503与汲极电极504浮接时，藉由施加约-8V的负的闸极电压Vg₁至至控制闸极501，施加约0V至控制闸极502，以及施加约10V至基底500，在控制闸极501与控制闸极501之下的电荷捕捉区之间产生FN穿遂(符号506所表示)。FN穿遂使得记忆胞的临界电压增加，而建立了高的临界电压抹除状态。

图31至图34绘示为基于热电洞注入，对记忆胞中每一个闸极下的二个电荷储存区进行程式化的偏压配置，其适于将如图29与图30中的抹除偏压配置结合使用。如图31所示，藉由使用如图所示的偏压配置的热电洞注入，可以将位元1-1程式化，其中控制闸极501接收Vg₁＝-5V，控制闸极502接收Vg₂＝+10V，电极503接收Vs＝+5V，电极504接收Vd＝0V，而基底接收Vb＝0V。此偏压配置于控制闸极502下方引起反转区510，而在控制闸极502上导致相对高的电压。另外，在通道区中邻近n+植入区所引起的热电洞，以符号511表示，注入电荷储存结构，置换电子并对于位元1-1在电荷储存区中降低记忆胞的临界电压。其中，n+植入区作为电极503之用。

如图32所示，藉由使用如图所示的偏压配置的热电洞注入，可以将位元1-2程式化，其中控制闸极501接收Vg₁＝-5V，控制闸极502接收Vg₂＝+10V，电极503接收Vs＝0V，电极504接收Vd＝+5V，而基底接收Vb＝0V。此偏压配置于控制闸极502下方引起反转区512，而在控制闸极502上导致相对高的电压。另外，在通道区中邻近反转区512所引起的热电洞，以符号513表示，注入电荷储存结构，置换电子并对于位元1-2在电荷储存区中降低记忆胞的临界电压。

如图33所示，藉由使用如图所示的偏压配置的热电洞注入，可以将位元2-1程式化，其中控制闸极501接收Vg₁＝+10V，控制闸极502接收Vg₂＝-5V，电极503接收Vs＝+5V，电极504接收Vd＝0V，而基底接收Vb＝0V。此偏压配置于控制闸极501下方引起反转区514，而在控制闸极501上导致相对高的电压。另外，在通道区中邻近反转区514所引起的热电洞，以符号515表示，注入电荷储存结构，置换电子并对于位元2-1在电荷储存区中降低记忆胞的临界电压。

如图34所示，藉由使用如图所示的偏压配置的热电洞注入，可以将位元2-2程式化，其中控制闸极501接收Vg₁＝+10V，控制闸极502接收Vg₂＝-5V，电极503接收Vs＝0V，电极504接收Vd＝+5V，而基底接收Vb＝0V。此偏压配置于控制闸极501下方引起反转区516，而在控制闸极501上导致相对高的电压。另外，在通道区中邻近n+植入区所引起的热电洞，以符号517表示，注入电荷储存结构，置换电子并对于位元2-2在电荷储存区中降低记忆胞的临界电压。其中，n+植入区作为电极504之用。

图35至图38绘示为对记忆胞中每一个闸极下的二个电荷储存区进行读取的偏压配置，其适于将如图29与图30中的抹除偏压配置以及如图31至图34中的程式化偏压配置结合使用。如图35所示，使用如图所示的反转读取偏压配置可以读取位元1-1，其中控制闸极501接收Vg₁＝2V，控制闸极502接收Vg₂＝+10V，电极503接收Vs＝0V，电极504接收Vd＝+2V，而基底接收Vb＝0V。此偏压配置于控制闸极502下方引起反转区510，而在控制闸极502上导致相对高的电压。对于反转读取偏压配置，储存在位元1-1的区域中的电荷，记忆胞的临界偏压是固定的。假如在位元1-1的电荷储存区域被抹除而建立高的临界电压状态，则在读取偏压配置之下没有电流流通。可选择地，假如在位元1-1的电荷储存区域被程式化而建立低的临界电压状态，在读取偏压配置之下则会有电流流通记忆胞的通道。

如图36所示，使用如图所示的反转读取偏压配置可以读取位元1-2，其中控制闸极501接收Vg₁＝+2V，控制闸极502接收Vg₂＝+10V，电极503接收Vs＝+2V，电极504接收Vd＝0V，而基底接收Vb＝0V。此偏压配置于控制闸极502下方引起反转区512，而在控制闸极502上导致相对高的电压。假如在位元1-2的电荷储存区域被抹除而建立高的临界电压状态，则在读取偏压配置之下没有电流流通。可选择地，假如在位元1-2的电荷储存区域被程式化而建立低的临界电压状态，在读取偏压配置之下则会有电流流通记忆胞的通道。

如图37所示，使用如图所示的反转读取偏压配置可以读取位元2-1，其中控制闸极501接收Vg₁＝+10V，控制闸极502接收Vg₂＝+2V，电极503接收Vs＝0V，电极504接收Vd＝+2V，而基底接收Vb＝0V。此偏压配置于控制闸极501下方引起反转区514，而在控制闸极501上导致相对高的电压。假如在位元2-1的电荷储存区域被抹除而建立高的临界电压状态，则在读取偏压配置之下没有电流流通。可选择地，假如在位元2-1的电荷储存区域被程式化而建立低的临界电压状态，在读取偏压配置之下则会有电流流通记忆胞的通道。

如图38所示，使用如图所示的反转读取偏压配置可以读取位元2-2，其中控制闸极501接收Vg₁＝+10V，控制闸极502接收Vg₂＝+2V，电极503接收Vs＝+2V，电极504接收Vd＝0V，而基底接收Vb＝0V。此偏压配置于控制闸极501下方引起反转区516，而在控制闸极501上导致相对高的电压。假如在位元2-2的电荷储存区域被抹除而建立高的临界电压状态，则在读取偏压配置之下没有电流流通。可选择地，假如在位元2-2的电荷储存区域被程式化而建立低的临界电压状态，在读取偏压配置之下则会有电流流通记忆胞的通道。

图28的记忆胞结构具有二个闸极，且每一个闸极与二个储存区域联系，此种记忆胞结构延伸出图39中的一实施例，其具有N个闸极，且N大于2。图39中的多重闸极记忆胞形成在具有p型掺杂物的半导体主体600中。N-型电极601、602做为多重闸极记忆胞的源极和汲极。电荷储存结构包括位于电极601、602之间的连续的通道区上的顶介电层605、电荷捕捉层606与底介电层607。控制闸极603-1～603-N位于电荷储存结构与通道区上。依照图示的实施例，每一个控制闸极603-1～603-N与二个电荷储存区联系。因此，如图所示，电荷储存区604-1-1、604-1-2与控制闸极603-1联系。电荷储存区604-2-1、604-2-2与控制闸极603-2联系。电荷储存区604-3-1、604-3-2与控制闸极603-3联系。电荷储存区604-4-1、604-4-2与控制闸极603-4联系。电荷储存区604-5-1、604-5-2与控制闸极603-5联系。电荷储存区604-6-1、604-6-2与控制闸极603-6联系。电荷储存区604-(N-1)-1、604-(N-1)-2与控制闸极603-(N-1)联系。电荷储存区604-N-1、604-N-2与控制闸极603-N联系。电路系统与记忆胞联系来提供偏压，以程式化、抹除与读取储存在电荷储存区中的资料。偏压包括分别施加在控制闸极603-1～603-N上的Vg₁～Vg_N。偏压包括施加至电极601的Vs与施加至电极602的Vd。最后，偏压包括施加至半导体主体600的Vb。半导体主体600包括在上述一些实施例中的绝缘区，其位于大的半导体基底中。

图40至图45绘示为用来抹除、程式化与读取中的记忆胞的典型的偏压配置。

图40与图41绘示为可供选择的偏压配置。在图40中，使用正的闸极电压FN穿遂偏压配置抹除在多重闸极记忆胞中位于选择闸极之下的电荷储存区。因此，依照图40中的偏压配置，施加约+8V的Vg₁、Vg₃、Vg₄、Vg₆、Vg_(N-1)与Vg_N以及0V的Vg₂、Vg₅与-10V的Vd与Vb抹除选定的控制闸极603-1、603-3、603-4、603-6、603-N-1与603-N。此偏压配置引起电子从基底穿遂至电荷储存结构，如位于选定的控制闸极603-1、603-3、603-4、603-6、603-N-1与603-N下方的符号610-1、610-3、610-4、610-6、610-N-1与610-N所示。对于与每一个选定的控制闸极联系的储存区域，电子穿遂使得临界电压增加至目标的抹除临界电压。未选定的控制闸极603-2、603-5接收约0V的闸极电压，其不足以引起足够严重干扰先前在未选定的记忆胞中建立的临界电压状态的电子穿遂。

图41绘示为负的闸极电压FN穿遂偏压配置。依照图41中的偏压配置，施加约-8V的Vg₁、Vg₃、Vg₄、Vg₆、Vg_(N-1)与Vg_N以及0V的Vg₂、Vg₅与+10V的Vd与Vb抹除选定的控制闸极603-1、603-3、603-4、603-6、603-N-1与603-N。此偏压配置引起电子从控制闸极603-1、603-3、603-4、603-6、603-N-1与603-N穿遂至电荷储存结构，如符号611-1、611-3、611-4、611-6、611-N-1与611-N所示。对于与每一个选定的控制闸极联系的储存区域，电子穿遂使得临界电压增加至目标抹除临界电压。未选定的控制闸极603-2、603-5接收约0V的闸极电压，其不足以引起足够严重干扰先前在未选定的记忆胞中建立的临界电压状态的电子穿遂。

图42与图43绘示为对于图39中的记忆胞引起的热电洞注入，以带对带穿遂(band-to-band tunnelin)进行左侧与右侧程式化。使用图42中的偏压配置对左侧的储存区域进行程式化，此左侧的储存区域例如是闸极603-5下方的电荷储存区604-5-1。依照图42中的偏压配置，未选定的控制闸极603-1～603-4与603-6～603-N接收例如约+10V的高电压，而选定的控制闸极603-5接收约-5V的Vg₅。电极601接收约+5V的Vs，而电极602接收约0V的Vd。同样地，基底接收约0V的Vb。在未选定的控制闸极上的相对高的电压产生反转区615、616，其中反转区615、616耦接电极601、602至控制闸极603-5下方的通道区。引起的热电洞的带对带穿遂在控制闸极603-5下方的反转区615的边缘被引起，并注入电荷储存区604-5-1，足够降低与选定的控制闸极603-5联系的左侧储存区域的临界电压至目标的程式化状态，此带对带穿遂以符号617表示。

图43绘示为对与选定的闸极联系的右侧储存区域进行程式化的偏压配置。使用图43中的偏压配置对右侧的储存区域进行程式化，此右侧的储存区域例如是闸极603-3下方的电荷储存区604-3-2。依照图43中的偏压配置，未选定的控制闸极603-1～603-2与603-4～603-N接收例如约+10V的高电压，而选定的控制闸极603-3接收约-5V的Vg₅。电极601接收约0V的Vs，而电极602接收约+5V的Vd。同样地，基底接收约0V的Vb。在未选定的控制闸极上的相对高的电压产生反转区625、626，其中反转区625、626耦接电极601、602至控制闸极603-3下方的通道区。引起的热电洞的带对带穿遂在控制闸极603-3下方的反转区626的边缘被引起，并注入电荷储存区604-3-2，足够降低与选定的控制闸极603-3联系的左侧储存区域的临界电压至目标的程式化状态，此带对带穿遂以符号627表示。

图44与图45绘示为对于图39的记忆胞的左侧与右侧的反转读取偏压配置。使用图44中的偏压配置对左侧的储存区域进行读取，此左侧的储存区域例如是控制闸极603-5下方的电荷储存区604-5-1。依照图44中的偏压配置，未选定的控制闸极603-1～603-4与603-6～603-N接收例如约+10V的高电压，而选定的控制闸极603-5接收约+2V的Vg₅。电极601接收约0V的Vs，而电极602接收约+2V的Vd。同样地，基底接收约0V的Vb。在未选定的控制闸极上的相对高的电压产生反转区635、636，其中反转区635、636耦接电极601、602至控制闸极603-5下方的通道区。假如电荷储存区604-5-1具有高的临界电压状态(抹除)，则电流被封锁在电极601、602之间。可选择地，假如电荷储存区604-5-1具有低的临界电压状态(程式化)，则在电极601、602之间引起电流。此电流可以被侦测来表示资料储存在电荷储存区604-5-1中。

使用图45中的偏压配置对右侧的储存区域进行读取，此右侧的储存区域例如是控制闸极603-3下方的电荷储存区604-3-2。依照图45中的偏压配置，未选定的控制闸极603-1、603-2与603-4～603-N接收例如约+10V的高电压，而选定的控制闸极603-3接收约+2V的Vg₅。电极601接收约+2V的Vs，而电极602接收约0V的Vd。同样地，基底接收约0V的Vb。在未选定的控制闸极上的相对高的电压产生反转区645、646，其中反转区645、646耦接电极601、602至控制闸极603-3下方的通道区。假如电荷储存区604-3-2具有高的临界电压状态(抹除)，则电流被封锁在电极601、602之间。可选择地，假如电荷储存区604-3-2具有低的临界电压状态(程式化)，则在电极601、602之间引起电流。此电流可以被侦测来表示资料储存在电荷储存区604-3-2中。

图46至图51绘示为多重闸极记忆体的阵列布局之典型的实施例，其使用图11中的符号。图示的阵列布局可以使用在每一个记忆胞单独一个以及每一个记忆胞多个位元的实施例，如之前所述，包括在与每一个控制闸极联系的每一个储存区域中储存超过一位元的实施例。

图46绘示为第一布局实施例，其中多重闸极记忆胞700～706具有图18所示的结构，而多重闸极记忆胞700～706随着位元线BL_N-3～BL_N+3布局。平行排列字元线以传送偏压Vg₁～Vg_N至多重闸极记忆胞中相关的闸极。位元线BL_N-3～BL_N+3被排列来传送偏压Vs与偏压Vd其中之一，分别穿过选择闸极710～716至多重闸极记忆胞700～706的下部电极。选择闸极710～716耦接至与字元线平行排列的偏压线，且运载控制讯号SLG2。另外，位元线BL_N-3至位元线BL_N+3排列来传送偏压Vs与偏压Vd中之另一个，分别穿过选择闸极720～726至多重闸极记忆胞700～706的至上部电极。选择闸极720～726耦接至与字元线平行排列的偏压线，且运载控制讯号SLG1。位元线BL_N-3～BL_N+3一般在集成电路上使用金属层来实施，并使用如接触窗开口718、728耦接至选择闸极710～716或选择闸极720～726的源极电极或汲极电极。在图示的阵列布局中，多重闸极记忆胞706分别通过选择闸极716、726与位元线BL_N+3、BL_N+2耦接。多重闸极记忆胞705分别通过选择闸极715、725与位元线BL_N+1、BL_N+2耦接。多重闸极记忆胞704分别通过选择闸极714、724与位元线BL_N+1、BL_N耦接。多重闸极记忆胞703分别通过选择闸极713、723与位元线BL_N-1、BL_N耦接。多重闸极记忆胞702分别通过选择闸极712、722与位元线BL_N-1、BL_N-2耦接。多重闸极记忆胞701分别通过选择闸极711、721与位元线BL_N-3、BL_N-2耦接。多重闸极记忆胞700分别通过选择闸极710、720与位元线BL_N-3、BL_N-4(未绘示)耦接。在图46的实施例中，多重闸极记忆胞被平行排列，且以二个选择闸极来控制阵列中单独的多重闸极记忆胞与位元线的连接。二个相邻的平行记忆胞的源极耦接在一起，且耦接至单独的位元线。同样地，二个相邻的平行记忆胞的汲极耦接在一起，且耦接至单独的位元线。

图47绘示为可选择的布局实施例，其中多重闸极记忆胞700～706具有图18所示的结构，而多重闸极记忆胞700～706随着位元线BL_N-3至位元线BL_N+3布局。平行排列字元线以传送偏压Vg₁～Vg_N至多重闸极记忆胞中相关的闸极。位元线BL_N-3～BL_N+3被排列来传送偏压Vs与偏压Vd其中之一，分别穿过选择闸极720～726至多重闸极记忆胞700～706的上部电极。另外，以埋藏的掺杂区或金属层形成的水平源极线719被排列来传送偏压Vs，分别穿过选择闸极710～716至多重闸极记忆胞700～706的下部电极。选择闸极710～716耦接至与字元线平行排列的偏压线，且运载控制讯号SLG2。位元线BL_N-3～BL_N+3一般在集成电路上使用金属层来实施，并使用如接触窗开口728耦接至选择闸极720～726的汲极电极。在图示的阵列布局中，多重闸极记忆胞706分别通过选择闸极716、726与位元线BL_N+3、源极线719耦接。多重闸极记忆胞705通过选择闸极725分别与位元线BL_N+2、源极线719耦接。多重闸极记忆胞704通过选择闸极724分别与位元线BL_N+1、源极线719耦接。多重闸极记忆胞703通过选择闸极723分别与位元线BL_N、源极线719耦接。多重闸极记忆胞702分别通过选择闸极722与位元线BL_N-1、源极线719耦接。多重闸极记忆胞701分别通过选择闸极721与位元线BL_N-2、源极线719耦接。多重闸极记忆胞700分别通过选择闸极720与位元线BL_N-3、源极线719耦接。在图47的实施例中，在此区中全部的平行记忆胞的源极耦接在一起，且耦接至与位元线方向垂直的水平源极线。每一个多重闸极记忆胞的汲极耦接至单独的位元线，而不与邻近的位元线共用。

图48绘示为另一个布局实施例，其与图46中的布局相似。排列选择闸极720～726与710～716，藉由一次仅有一个多重闸极记忆胞连接至一条位元线，以提供解码功能。特别的是，选择闸极721、723与725的闸极电极耦接至控制讯号SLG1，而选择闸极720、722、724与726的闸极电极耦接至控制讯号SLG2。同样地，选择闸极711、713与715的闸极电极耦接至控制讯号SLG4，而选择闸极710、712、714与716的闸极电极耦接至控制讯号SLG3。除此之外的配置皆与图46所述相似。在图48的实施例中，藉由二个选择闸极来控制位元线的连接至单独的多重闸极记忆胞。二个相邻的平行记忆胞的源极耦接在一起，且耦接至单独的位元线。同样地，二个相邻的平行记忆胞的汲极耦接在一起，且耦接至单独的位元线。选择闸极是用来控制邻近的平行记忆胞在同一时间内不会连接至共用的位元线。

图49绘示为第三布局实施例，其中多重闸极记忆胞740～746具有图20所示的结构，而多重闸极记忆胞740～746随着位元线BL_N-3至位元线BL_N+3布局。平行排列字元线以传送偏压Vg₁～Vg_N至多重闸极记忆胞中相关的闸极。位元线BL_N-3～BL_N+3被排列来分别传送偏压Vs与偏压Vd其中之一至多重闸极记忆胞740～746的上部电极。

多重闸极记忆胞中的上部控制闸极750～756耦接至与字元线平行排列的偏压线，且运载控制讯号SLG1。另外，位元线BL_N-3～BL_N+3排列来分别传送偏压Vs与偏压Vd中之另一个至多重闸极记忆胞740～746的至下部电极。下部控制闸极760～766耦接至与字元线平行排列的偏压线，且运载控制讯号SLG2。位元线BL_N-3～BL_N+3一般在集成电路上使用金属层来实施，并使用如接触窗开口748、749耦接至选择闸极710～716或选择闸极720～726的源极电极或汲极电极。在图示的阵列布局中，多重闸极记忆胞746分别耦接至位元线BL_N+3、BL_N+2，以回应在多重闸极记忆胞746的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞745分别耦接至位元线BL_N+1、BL_N+2，以回应在多重闸极记忆胞745的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞744分别耦接至位元线BL_N+1、BL_N，以回应在多重闸极记忆胞744的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞743分别耦接至位元线BL_N-1、BL_N，以回应在多重闸极记忆胞743的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞742分别耦接至位元线BL_N-1、BL_N-2，以回应在多重闸极记忆胞742的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞741分别耦接至位元线BL_N-3、BL_N-2，以回应在多重闸极记忆胞741的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞740分别耦接至位元线BL_N-3、BL_N-4(未绘示)，以回应在多重闸极记忆胞740的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。操作每一个记忆胞中的上部控制闸极与下部控制闸极来维持与其联系的储存区域在低的临界电压状态，允许每一个记忆胞中的上部控制闸极与下部控制闸极可以代替如图46的阵列实施例中的选择闸极710～716与720～726。在图49的实施例中，多重闸极记忆胞被平行排列，且以二个选择闸极来控制阵列中单独的多重闸极记忆胞与位元线的连接。二个相邻的平行记忆胞的源极耦接在一起，且耦接至单独的位元线。同样地，二个相邻的平行记忆胞的汲极耦接在一起，且耦接至单独的位元线。

图50绘示为第四布局实施例，其中多重闸极记忆胞740～746具有图20所示的结构，而多重闸极记忆胞740～746随着位元线BL_N-3～BL_N+3布局。平行排列字元线以传送偏压Vg₁～Vg_N至多重闸极记忆胞中相关的闸极。位元线BL_N-3～BL_N+3被排列来分别传送偏压Vd至多重闸极记忆胞740～746的上部电极。多重闸极记忆胞中的上部控制闸极750～756耦接至与字元线平行排列的偏压线，且运载控制讯号SLG1。另外，以埋藏的掺杂区或金属层形成的水平源极线769被排列来传送偏压Vs至多重闸极记忆胞740～746的下部电极。下部控制闸极760～766耦接至与字元线平行排列的偏压线，且运载控制讯号SLG2。位元线BL_N-3～BL_N+3一般在集成电路上使用金属层来实施，并使用如接触窗开口758耦接至多重闸极记忆胞的汲极电极。在图示的阵列布局中，多重闸极记忆胞746分别耦接至位元线BL_N+3与源极线769，以回应在多重闸极记忆胞746的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞745分别耦接至位元线BL_N+2与源极线769，以回应在多重闸极记忆胞745的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞744分别耦接至位元线BL_N+1与源极线769，以回应在多重闸极记忆胞744的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞743分别耦接至位元线BL_N与源极线769，以回应在多重闸极记忆胞743的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞742分别耦接至位元线BL_N-1与源极线769，以回应在多重闸极记忆胞742的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞741分别耦接至位元线BL_N-2与源极线769，以回应在多重闸极记忆胞741的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。多重闸极记忆胞740分别耦接至位元线BL_N-3与源极线769，以回应在多重闸极记忆胞740的上部控制闸极与下部控制闸极上的讯号SLG1、SLG2。操作每一个记忆胞中的上部控制闸极与下部控制闸极来维持与其联系的储存区域在低的临界电压状态，允许每一个记忆胞中的上部控制闸极与下部控制闸极可以代替如图47的阵列实施例中的选择闸极710～716与720～726。在图50的实施例中，在此区中全部的平行记忆胞的源极耦接在一起，且耦接至与位元线方向垂直的水平源极线。每一个多重闸极记忆胞的汲极耦接至单独的位元线，而不与邻近的位元线共用。

图51绘示为记忆体区块的布局，此记忆体区块包括多重闸极记忆胞的多个区段，这些区段与图46中的区段相似。此种布局也可以利用在图47至图50的区段结构。在图51中，绘示出第一区段800与第二区段801。第一区段800与第二区段801共用位此二区段之间的于接触窗802、803、804与805。第一区段800与位于其上的区段共用接触窗806、807与808，此二区段具有相同的布局。同样地，第二区段801与位于其上的区段共用接触窗809、810与811，此二区段具有相同的布局。重复上述区段以形成一记忆体区块，且重复这些区块以于集成电路上形成一个大的阵列。在可选择的实施例中，第一区段800与第二区段801可在共用的接触窗周围以镜像方式配置。阵列可以利用在如图27所示的高密度的记忆体元件中，此阵列包括如图51所示的多数个记忆体区块。

在图46至图48与图51的实施例中，虽然在每一个选择闸极对之间仅有一个多重闸极记忆胞，但其他实施例包括在每一个选择闸极对之间超过一个多重闸极记忆胞。同样地，图48与图49绘示在连接至位元线的接触窗之间或在连接至水平源极线中的位元线的接触窗之间，在记忆胞列中具有单独多重闸极记忆胞的阵列。在其他实施例中，在记忆胞列中可以有多个多重闸极记忆胞，以记忆胞列中上部多重闸极记忆胞的上部闸极作为上部选择闸极，且以记忆胞列中下部多重闸极记忆胞的下部闸极作为下部选择闸极。

以上所述的技术提供每一个记忆胞可以储存多个位元的高密度的记忆体，其可以使用间单的制成来制造。此外，程式化与抹除的操作可以利用低功率来实行。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明之精神和范围内，当可作些许之更动与润饰，因此本发明之保护范围当视后附之申请专利范围所界定者为准。

Claims

1、一种集成电路记忆体元件的制作方法，其特征在于其包括以下步骤：

提供一半导体主体，该半导体主体具有一第一导电型；

于该半导体主体上形成一电荷储存结构；

于该电荷储存结构上沉积一第一闸极导体层；

图案化该第一闸极导体层以定义该电荷储存结构上多数个第一闸极，该些第一闸极以一间隙串联排列于连续一多重闸极通道区上，该多重闸极通道区位于该半导体主体中一第一电极区域与一第二电极区域之间；

于该些第一闸极至少多数个侧壁上形成一绝缘层；以及

于该绝缘层上沉积一第二闸极导体层，包括在该些第一闸极之间，并且以该绝缘层隔离该些第一闸极；于该半导体主体上定义多数个第二闸极，该些第一闸极与该些第二闸极串联排列于连续该多重闸极通道区上，以形成多重闸极记忆胞，其中该多重闸极通道区位于该半导体主体中该第一电极区域与该第二电极区域之间。

2、根据权利要求1所述的集成电路记忆体元件的制作方法，其特征在于其更包括在该半导体主体中该第一电极区域与该第二电极区域中植入一掺杂物，以建立具有一第二导电型一接点。

3、根据权利要求1所述的集成电路记忆体元件的制作方法，其特征在于其更包括移除位于该第一电极区域与该第二电极区域上该电荷储存结构，并于该半导体主体中该第一电极区域与该第二电极区域中植入一掺杂物，以建立具有一第二导电型一接点。

4、根据权利要求1所述的集成电路记忆体元件的制作方法，其特征在于其更包括在沉积该第二闸极导体层前，移除该些第一闸极之间该间隙中该电荷储存结构。

5、根据权利要求1所述的集成电路记忆体元件的制作方法，其特征在于其更包括在形成该绝缘层前，移除该些第一闸极之间该间隙中该电荷储存结构。

6、根据权利要求1所述的集成电路记忆体元件的制作方法，其特征在于其中形成该电荷储存结构方法包括先于该半导体主体上形成一底介电层，然后再于该底介电层上形成一电荷捕捉层，之后，于该电荷捕捉层上形成一顶介电层。

7、根据权利要求1所述的集成电路记忆体元件的制作方法，其特征在于其中形成该电荷储存结构方法包括先于该半导体主体上形成一底介电层，其中该底介电层材质包括二氧化硅或氮氧化硅，然后再于该底介电层上形成一电荷捕捉层，其中该电荷捕捉层材质包括氮化硅或氮氧化硅，之后，于该电荷捕捉层上形成一顶介电层，其中该顶介电层材质包括二氧化硅或氮氧化硅。

8、根据权利要求1所述的集成电路记忆体元件的制作方法，其特征在于其中该第一闸极导体层与第二闸极导体层材质包括多晶硅。

9、根据权利要求1所述的集成电路记忆体元件的制作方法，其特征在于其中串联排列该些第一闸极与该些第二闸极包括第一闸极与一最终闸极，且该第一电极区域与该第二电极区域分别邻近该些第一闸极与该些第二闸极。

10、根据权利要求1所述的集成电路记忆体元件的制作方法，其特征在于其中该些第一闸极与该些第二闸极具有多数个闸极长度，且该些第一闸极该些侧壁上该绝缘层具有一厚度，该厚度实质上小于该些闸极长度。

11、根据权利要求1所述的集成电路记忆体元件的制作方法，其特征在于其中该些第一闸极该些侧壁上该绝缘层具有一厚度，该厚度小于100纳米。

12、一种集成电路记忆体元件的制作方法，其特征在于其包括以下步骤：

提供一半导体主体，该半导体主体具有一第一导电型；

于该半导体主体上形成一电荷储存结构；

于该电荷储存结构上沉积一第一闸极导体层；

图案化该第一闸极导体层以定义该电荷储存结构上多数个第一字元线，该些第一字元线以一间隙平行排列于连续多数个多重闸极通道区上；

于该些第一字元线至少多数个侧壁上形成一绝缘层；以及

于该绝缘层上沉积一第二闸极导体层，包括在该些第一字元线之间，并且以该绝缘层隔离该些第一字元线；于该半导体主体上定义多数个第二字元线，该些第一字元线与该些第二字元线平行排列于连续该些多重闸极通道区上，该些第一字元线与该些第二字元线包括一第一字元线与一最终字元线，以及于各别该些多重闸极通道区上提供串联多数个闸极，以提供多数个多重闸极记忆胞；以及

于该半导体主体中定义一第一接触线与一第二接触线，以对于该些多重闸极记忆胞提供多数个源极电极与多数个汲极电极，其中该第一接触线平行且邻近该第一字元线，而该第二接触线平行且邻近该第二字元线。

13、根据权利要求12所述的集成电路记忆体元件的制作方法，其特征在于其中定义该第一接触线与该第二接触线方法包括于该半导体主体中植入一掺杂物，以建立具有一第二导电型接触线。

14、根据权利要求12所述的集成电路记忆体元件的制作方法，其特征在于其更包括移除位于该第一接触线与该第二接触线上该电荷储存结构，并于该半导体主体中植入一掺杂物，以建立具有一第二导电型接触线。

15、根据权利要求12所述的集成电路记忆体元件的制作方法，其特征在于其更包括于沉积该第二闸极导体层前，移除该些第一字元线之间该间隙中该电荷储存结构。

16、根据权利要求12所述的集成电路记忆体元件的制作方法，其特征在于其更包括于形成该绝缘层前，移除该些第一字元线之间该间隙中该电荷储存结构。

17、根据权利要求12所述的集成电路记忆体元件的制作方法，其特征在于其中形成该电荷储存结构方法包括先于该半导体主体上形成一底介电层，然后再于该底介电层上形成一电荷捕捉层，之后，于该电荷捕捉层上形成一顶介电层。

18、根据权利要求12所述的集成电路记忆体元件的制作方法，其特征在于其中形成该电荷储存结构方法包括先于该半导体主体上形成一底介电层，其中该底介电层材质包括二氧化硅或氮氧化硅，然后再于该底介电层上形成一电荷捕捉层，其中该电荷捕捉层材质包括氮化硅或氮氧化硅，之后，于该电荷捕捉层上形成一顶介电层，其中该顶介电层材质包括二氧化硅或氮氧化硅。

19、根据权利要求12所述的集成电路记忆体元件的制作方法，其特征在于其中该第一闸极导体层与第二闸极导体层材质包括多晶硅。

20、根据权利要求12所述的集成电路记忆体元件的制作方法，其特征在于其更包括形成多数个导体线，该些导体线与该些第一字元线与该些第二字元线垂直排列，以及提供多数个结构以耦接该些导体线至该些第一接触线与该些第二接触线。

21、根据权利要求12所述的集成电路记忆体元件的制作方法，其特征在于其中该些第一字元线与该些第二字元线对个别连续该些多重闸极通道区上串联多数个闸极定义多数个闸极长度，且该些第一字元线该些侧壁上该绝缘层具有一厚度，该厚度实质上小于该些闸极长度。

22、根据权利要求12所述的集成电路记忆体元件的制作方法，其特征在于其中该些第一字元线该些侧壁上该绝缘层具有一厚度，该厚度小于1 00纳米。