CN1707798A - 非易失半导体存储装置及其制造方法 - Google Patents

Abstract

本发明公开了一种非易失半导体存储装置及其制造方法。本发明的目的在于：对于将电荷捕获层利用在存储元件中的非易失半导体存储装置，防止在制造工序中产生的紫外线所造成的影响。非易失半导体存储装置，包括：非易失半导体存储元件，其由在衬底上形成的含有电荷捕获层的栅极绝缘膜(112)、形成在栅极绝缘膜(112)上的栅极电极(100)、以及夹着栅极电极(100)形成在衬底表面层的作为源极或者漏极发挥作用的一对扩散层(102)构成；和第1导体(104)，其将一对扩散层(102)电连接。栅极电极(100)中的与一对扩散层(102)对着的端部，从平面上来看，被第1导体(104)部分地覆盖。

Description

非易失半导体存储装置及其制造方法

技术领域

本发明涉及一种非易失半导体存储装置及其制造方法，特别涉及一种将非导电性电荷捕获(trap)层使用在存储元件中的半导体存储装置的存储元件阵列方法。

背景技术

近年来，随着非易失半导体存储装置的高集成化及低成本化，提出了以将非导电性电荷捕获层(例如，SiN等)使用在存储元件中，局部地捕获电荷为特点的MONOS(Metal Oxide Nitride Oxide Silicon)存储器技术。

由于以往的MONOS存储器，在栅极区域的整个非导电性电荷捕获层积累了电荷，因此在一个存储器单元中只能存储1比特的数据。但是，由于让电荷局部地捕获在非导电性电荷捕获层内(例如，SiN等)的局部捕获型MONOS存储器技术的开发，因此现在能够在一个存储器单元中存储两比特的数据。所以，局部捕获型MONOS存储器技术，有利于高集成化及低成本化等。

但是，局部捕获型MONOS存储器具有如下问题：由于制造工序中所产生的紫外线造成电荷积累在非导电性电荷捕获层中，因此对存储器动作造成影响。

鉴于此问题，提出了在第1金属布线下设置紫外线吸收层的技术(例如，参照专利文献1)。

以下，参照附图对在第1金属布线下设置紫外线吸收层的以往的例子加以说明。

首先，参照附图对存储器单元阵列结构加以说明。

图25为表示一般的存储器单元阵列的电连接方法的电路图。

如图25所示，在行方向(字线方向)设置有字线(WL0a、WL1a、WL2a、WL3a)，在列方向(比特线方向)设置有比特线(BL0a、BL1a、BL2a、BL3a、BL4a)。虽然在图25中没有示出，但是存储器单元阵列一般由许多字线及比特线构成，在图25中示出了16个存储器单元的电路图。字线将在行方向设置的存储器单元的栅极电极电连接，比特线将在列方向设置的存储器单元的源极·漏极扩散层电连接。并且，特征在于：在行方向邻接的存储器单元的源极·漏极扩散层电短路。这样一来，能够设置密集的存储器单元。

图26为在图25中说明的存储器单元阵列的平面图。

如图26所示，在行方向设置有字线电极2，在列方向设置有比特线扩散层1。各字线电极2，构成字线(WL0a、WL1a、WL2a、WL3a)，而各比特线扩散层1构成比特线(BL0a、BL1a、BL2a、BL3a、BL4a)。在相邻的比特线扩散层1之间，设置有隔离扩散层3，将相邻的比特线扩散层1电隔离。在比特线扩散层1及字线电极2中，以数比特为单位设置有接触孔4，通过该接触孔4，连接在图中没有示出的金属布线上。并且，形成有覆盖存储器单元阵列的紫外线吸收层5。以后再对紫外线吸收层5的作用加以说明。

图27为示出了与以后用的图(图28～图36(a)及(b))所示的剖面相对应的切断面的存储器单元阵列的平面图，在图27中，示出了切断面A-A、切断面B-B、切断面C-C及切断面D-D。

图28为存储器单元阵列的A-A线(参照图27)剖面图。

如图28所示，形成有P型阱11、比特线扩散层1、非导电性电荷捕获层12、字线电极2、第1层间绝缘膜13、紫外线吸收层5、第1追加层间绝缘膜14、接触孔4、第1金属布线15、第2层间绝缘膜16、第1引线孔(via hole)17、第2金属布线18及表面保护膜19。由于第2金属布线18通过第1引线孔17、图示的6个第1金属布线15中的位于两端的两个第1金属布线15及接触孔4，以数比特为单位与字线电极2电连接，因此降低了字线的电阻。并且，由于图示的6个第1金属布线15中的位于中央的4个第1金属布线15，以数比特为单位与比特线扩散层1电连接(参照后述的图30)，因此降低了比特线的电阻。

图29为存储器单元阵列的B-B线(参照图27)剖面图。

如图29所示，在电荷捕获层12与P型阱11之间，交替设置有比特线扩散层1和隔离扩散层3。象这样，相邻的比特线扩散层1，被隔离扩散层3和P型阱11电隔离。

图30为存储器单元阵列的C-C线(参照图27)剖面图。

如图30所示，由于第1金属布线15通过接触孔4，以数比特为单位与比特线扩散层1电连接，因此降低了比特线的电阻。并且，由于第2金属布线18，如上所述，以数比特为单位与字线电极2电连接(参照图31)，因此降低了字线的电阻。

图31为存储器单元阵列的D-D线(参照图27)剖面图。

如图31所示，为了使相邻的字线电极2之间电隔离，在P型阱11中自对准(self-aligned)地设置有隔离扩散层3。

这里，图32(a)示出了由图28中的P型阱11、比特线扩散层1、电荷捕获层12及字线电极2构成的一个存储器单元的剖面图(栅极长度方向)。

如图32(a)所示，由于比特线扩散层1a作为漏极部分、比特线扩散层1b作为源极部分、P型阱11作为沟道部分、电荷捕获层12(非导电性)作为栅极绝缘膜、以及字线电极2作为栅极电极发挥作用，因此图32(a)所示的存储器晶体管，具有与普通的MOS晶体管一样的功能。但是，图32(a)所示的存储器晶体管与普通的MOS晶体管的不同之处在于：在栅极电极(字线电极2)的下部埋入漏极部分(比特线扩散层1a)及源极部分(比特线扩散层1b)、以及栅极绝缘膜由电荷捕获层12构成。另外，将比特线扩散层1a称为漏极部分，将比特线扩散层1b称为源极部分，是基于读出时的功能而定(参照后述的图33(c))。

图32(b)示出了由图31中的P型阱11、隔离扩散层3、电荷捕获层12及字线电极2构成的一个存储器单元的剖面图(栅极宽度方向)。

如图32(b)所示，被隔离扩散层3夹着的P型阱11的宽度，为栅极宽度。

其次，参照图33(a)～(c)对图32(a)及(b)所示的存储器单元的基本动作加以说明。

图33(a)为用于说明存储器单元中的写入动作的图，与上述图32(a)一样，示出了栅极长度方向的剖面图。

如图33(a)所示，通过对字线电极2外加10V，对比特线扩散层1b外加5V，对比特线扩散层1a外加0V，对P型阱11外加0V，来使比特线扩散层1b和P型阱11的交界处产生沟道热电子，将所产生的电子注入电荷捕获层12。此时，电子被局部性地注入到电荷捕获层12中的位于比特线扩散层1b和P型阱11的边界上方的区域。

图33(b)为用于说明存储器单元中的消去动作的图，与上述图32(a)一样，示出了栅极长度方向的剖面图。

如图33(b)所示，通过对字线电极2外加-6V，对比特线扩散层1b外加5V，对比特线扩散层1a外加0V，对P型阱11外加0V，来使比特线扩散层1b和P型阱11的交界处产生因带间沟道电流而引起的热电洞，并将所产生的电洞注入电荷捕获层12。藉此方法，使其与在写入动作中注入的电子在电气上中和。

图33(c)为用于说明存储器单元中的读出动作的图，与上述图32(a)一样，示出了栅极长度方向的剖面图。

如图33(c)所示，对字线电极2外加4V，对比特线扩散层1b外加0V，对比特线扩散层1a外加1V，对P型阱11外加0V。此时，如果存储器单元为写入状态的话，则由于电子被捕获在电荷捕获层12的位于比特线扩散层1b附近的区域中，因此阈值电压较高。所以，即使外加上述电压，在源极·漏极之间也没有电流流动。而如果存储器单元为消去状态的话，则由于在电荷捕获层12的位于比特线扩散层1b附近的区域中所捕获的电子在电气上被中和，因此阈值电压较低。所以，在源极·漏极之间有电流流动。

如上所述，将电子局部地捕获到电荷捕获层12中的这一点、以及使写入时和读出时在源极·漏极之间流动的电流方向相反的这一点，成为局部捕获型MONOS存储器的特征。

其次，参照图34～图36(a)及(b)对紫外线吸收层5的效果加以说明。

在半导体制造工序中，例如，在光刻工序、等离子CVD工序以及反应性离子蚀刻工序等各种工序中产生紫外线(UV，λ＜400nm)。特别是，能量超过4.3eV的紫外线(λ＜290nm)，具有激起衬底中的电子，将电子积累在电荷捕获层12中的效果。

以下，作为一个例子，对在形成第1金属布线15后产生的紫外线的影响加以说明。

图34为存储器单元阵列的B-B线(参照图27)剖面图，在本图中，示出了没有形成紫外线吸收层5时的剖面图。

如图34所示，由于第1金属布线15反射紫外线，因此作为遮光膜发挥作用。但是，如图34所明确示出的，由于紫外线通过第1金属布线15之间，到达隔离扩散层3的上方，因此电子被积累在电荷捕获层12的位于隔离扩散层3的上方的区域中。

图35与上述图32(b)一样，为存储器单元阵列的D-D线(参照图27)的一个存储器单元的剖面图，示出了由于制造工序中所产生的紫外线而使电子积累在电荷捕获层12的位于隔离扩散层3的上方的区域时的剖面图。

如图35所明确示出的，在电荷捕获层12中，从上部没有第1金属布线存在的区域，到从字线电极2的与隔离扩散层3对着的端部的下侧略微凹进去的区域为止，捕获有电子。之所以电子被捕获到电荷捕获层12的那些区域中，主要是因为紫外线的反射而产生的斜方向紫外线的原因。

图36(a)与上述图32(a)一样，为存储器单元阵列的A-A线(参照图27)的一个存储器单元的剖面图，且为上述图35所示的状态时的剖面图，特别是，A-A线示出了将字线电极2的中央部分切断时的状态。

如图36(a)所明确示出的，电子没有捕获到字线电极2的中央部分。也就是说，如使用上述图35所述的，在电荷捕获层12中，从上部没有第1金属布线15存在的区域，到从字线电极2中的与隔离扩散层3对着的端部的下侧略微凹进一点的区域，电子被捕获，也如上述图35所示，电子没有被捕获到电荷捕获层12的位于字线电极2的中央下侧的区域中。所以，在表示字线电极2的中央部的状态的剖面图即图36(a)中，电子没有捕获到电荷捕获层12中。

图36(b)与上述图32(a)一样，为存储器单元阵列的A-A线(参照图27)的一个存储器单元的剖面图，且为上述图35所示的状态时的剖面图，特别是，A-A线示出了将字线电极2的端部(边缘部)切断时的状态。

如图36(b)所明确示出的，电子捕获到电荷捕获层12的位于字线电极2的端部下侧的区域中。也就是说，如使用上述图35所述，在电荷捕获层12中，在从上部没有第1金属布线15存在的区域，到从字线电极2中的与隔离扩散层3对着的端部的下侧略微凹进一点的区域，电子被捕获。所以，在表示字线电极2的端部状态的剖面图即图36(b)中，电子捕获到电荷捕获层12中。

但是，如上述图36(b)所示，在电子沿整个栅极长度方向被捕获到电荷捕获层12的位于字线电极2的端部下侧的区域中后，该区域中的阈值电压上升。如上述图35所示，如果在电荷捕获层12的栅极宽度方向的大部分区域中，阈值电压为上升状态的话，则如使用上述图33(b)所述的，不能进行存储器单元中的消去动作，不能进行正常的存储器动作。

考虑到上述那样的问题，在以往的例子中，如图26～图31所示，通过在第1金属布线15的下侧设置紫外线吸收层5，来防止因制造工序中产生的紫外线而引起的存储器单元的阈值电压的上升。

【专利文献1】日本特开2003-243545号公报

但是，产生了如下问题：随着非易失半导体存储装置的细微化发展，带来了比特线扩散层布线的细微化，由于这造成比特线的高电阻化，因此变得难以进行存储器动作。

而为了使比特线低电阻化，用金属布线构成比特线时，会产生如下问题。

也就是说，在上述以往的例子中，为了抑制存储器单元的阈值电压的上升，采用了在第1层间绝缘膜13和第1追加层间绝缘膜14之间设置紫外线吸收层5的结构，之所以能够实现这样的结构，是因为采用了将接触孔4设置在存储器单元阵列的周边部的结构之故。

但是，若用金属布线构成比特线的话，通常要在存储器单元阵列的到处都形成接触孔4。此时，若采用与上述以往的例子一样的结构，则必须要在紫外线吸收层5中加工为了形成接触孔4的孔状，并且为了抑制通过紫外线吸收层5的漏电流，紫外线吸收层5的材料性质只能限定为能够将漏电流抑制在几乎为0(在比特线之间大约小于或等于0.1μA)的材料性质，由于产生这些问题，因此不实用。所以，如何排除在制造工序中产生的紫外线的影响成为非常重要的课题。

发明内容

如上所鉴，本发明的目的在于：排除用金属布线构成比特线时，在制造工序中产生的紫外线对半导体存储装置带来的影响。

为了解决上述课题，本发明的第1非易失半导体存储装置的特征在于，包括：非易失半导体存储元件，其由形成在衬底上的含有电荷捕获层的栅极绝缘膜、形成在栅极绝缘膜上的栅极电极、以及夹着栅极电极形成在衬底表面层的作为源极或者漏极发挥作用的一对扩散层构成；和第1导体，其将非易失半导体存储元件的一对扩散层电连接。栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部，从平面上来看，被第1导体部分覆盖。

根据本发明的第1非易失半导体存储装置，由于栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部的一部分被第1导电体覆盖，因此能够防止因在形成第1导电膜后的工序中产生的紫外线而造成存储器单元的阈值电压上升的现象。并且，由于本结构能够较容易地实现，因此在使用金属布线作为比特线来谋求元件的细微化时，也能够较容易地防止紫外线的影响。

并且，本发明的第2非易失半导体存储装置的特征在于，包括：存储器单元阵列，将由形成在衬底上的含有电荷捕获层的栅极绝缘膜、形成在栅极绝缘膜上的栅极电极、以及夹着栅极电极形成在衬底表面层的作为源极或者漏极发挥作用的一对扩散层构成的非易失半导体存储元件，在字线方向及比特线方向呈矩阵状设置而成；和比特线，将在比特线方向排列的多个非易失半导体存储元件的一对扩散层每隔一对连接。是比特线具有将在字线方向相邻的非易失半导体存储元件的相邻的扩散层电连接的第1导体、和将在比特线方向排列的多个第1导体连接的第2导体的非易失半导体存储装置。栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部，从平面上来看，被第1导体部分覆盖。

根据本发明的第2非易失半导体存储装置，由于栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部的一部分被第1导电体覆盖，因此能够防止因在形成第1导电体后的工序中产生的紫外线而造成存储器单元的阈值电压上升的现象。并且，由于本结构能够较容易地实现，因此在使用金属布线作为比特线来谋求元件的细微化时，也能够较容易地防止紫外线的影响。

在本发明的第1或者第2非易失半导体存储装置中，最好栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部，从平面上来看，被第1导体完全覆盖。

这样一来，能够完全地排除紫外线的影响，更确实地防止存储器单元的阈值电压的上升。

在本发明的第1或者第2非易失半导体存储装置中，最好第1导体由膜的厚度是50nm或者比50nm更厚的多晶硅构成。这是为了在存储器动作时获得足够低的电阻。并且，通过使用多晶硅，能够使存储器单元尺寸较小。

在本发明的第1或者第2非易失半导体存储装置中，最好第1导体由金属布线构成。

这样一来，由于能够使比特线低电阻化，因此能够实现元件的细微化。

在本发明的第1或者第2非易失半导体存储装置中，最好第1导体由下端与扩散层连接的由金属构成的第1接触孔、和下面与第1接触孔的上端连接的由金属构成的第1布线构成。

在本发明的第2非易失半导体存储装置中，最好第2导体由下端与第1导体的上面连接的由金属构成的第2接触孔、和下面与第2接触孔的上端连接的由金属构成的第2布线构成。

在本发明的第2非易失半导体存储装置中，栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部，从平面上来看，被第2导体部分覆盖。

这样一来，由于栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部的一部分被第2导电体覆盖，因此能够更进一步地防止因在形成第2导电膜后的工序中产生的紫外线而造成存储器单元的阈值电压上升的现象。并且，由于本结构能够较容易地实现，因此在使用金属布线作为比特线来谋求元件的细微化时，也能够较容易地防止紫外线的影响。

在本发明的第2非易失半导体存储装置中，最好栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部，从平面上来看，被第2导体完全覆盖。

这样一来，能够完全地排除紫外线的影响，更确实地防止存储器单元的阈值电压的上升。

并且，本发明的第3非易失半导体存储装置的特征在于，包括：存储器单元阵列，将由形成在衬底上的含有电荷捕获层的栅极绝缘膜、形成在栅极绝缘膜上的栅极电极、以及夹着栅极电极形成在衬底表面层的作为源极或者漏极发挥作用的一对扩散层构成的非易失半导体存储元件，在字线方向及比特线方向呈矩阵状设置而成；和比特线，其将在比特线方向排列的多个非易失半导体存储元件的一对扩散层每隔一对连接。是比特线具有将在字线方向相邻的非易失半导体存储元件的相邻的扩散层电连接的第1导体、和将在比特线方向排列的多个第1导体连接的第2导体的非易失半导体存储装置。栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部，从平面上来看，被第2导体部分覆盖。

根据本发明的第3非易失半导体存储装置，由于栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部的一部分被第2导电体覆盖，因此能够防止因在形成第2导电体后的工序中产生的紫外线而造成存储器单元的阈值电压上升的现象。并且，由于本结构能够较容易地实现，因此在使用金属布线作为比特线来谋求元件的细微化时，也能够较容易地防止紫外线的影响。

在本发明的第3非易失半导体存储装置中，最好栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部，从平面上来看，被第2导体完全覆盖。

这样一来，能够完全地排除紫外线的影响，更确实地防止存储器单元的阈值电压的上升。

在本发明的第1、第2或者第3非易失半导体存储装置中，最好电荷捕获层，由包含氧化硅膜、及氮化硅膜的多层结构构成。

在本发明的第1、第2或者第3非易失半导体存储装置中，最好电荷捕获层由在氧化硅膜中分布有细小的硅块的结构构成。

并且，本发明的非易失半导体存储装置的制造方法的特征在于，包括：将非易失半导体存储元件在字线方向及比特线方向呈矩阵状设置而成的存储器单元阵列形成出来的工序，其中，非易失半导体存储元件由形成在衬底上的含有电荷捕获层的栅极绝缘膜、形成在栅极绝缘膜上的栅极电极、以及夹着栅极电极形成在衬底表面层的作为源极或者漏极发挥作用的一对扩散层构成；在电荷捕获层的上方，形成用以覆盖栅极电极的绝缘膜的工序；和把用以将在比特线方向排列的多个非易失半导体存储元件的一对扩散层每隔一对连接的比特线形成出来的工序。形成比特线的工序，包含：在形成将在比特线方向相邻的非易失半导体存储元件的相邻扩散层电连接且贯穿电荷捕获层及绝缘膜的由多晶硅构成的第1导体后，形成将在比特线方向排列的多个第1导体连接的第2导体的工序。栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部，从平面上来看，形成为被第1导体部分覆盖的样子。

根据本发明的非易失半导体存储装置的制造方法，由于栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部的一部分被第1导电体覆盖，因此能够防止因在形成第1导电体后的工序中产生的紫外线而造成存储器单元的阈值电压上升的现象。并且，由于本结构能够较容易地实现，因此即使在使用金属布线作为比特线来谋求元件的细微化时，也能够较容易地防止紫外线的影响。并且，由于使用由多晶硅构成的第1导电体，因此较易实现元件的细微化。

在本发明的非易失半导体存储装置的制造方法中，最好栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部，从平面上来看，形成为被第2导体部分覆盖的样子。

这样一来，由于栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部的一部分被第2导电体覆盖，因此能够更进一步地防止因在形成第2导电膜后的工序中产生的紫外线而造成存储器单元的阈值电压上升的现象。

(发明的效果)

根据本发明，由于栅极电极中的与非易失半导体存储元件的一对扩散层对着的端部的一部分被导电膜覆盖，因此能够防止因在形成导电膜后的工序中产生的紫外线而造成存储器单元的阈值电压上升的现象。并且，由于本结构能够在不使用以往的例子的那样的紫外线吸收层的情况下，通过简单的方法实现，因此在使用金属布线作为比特线来谋求元件的细微化时，也能够较容易地防止紫外线的影响。

附图的简单说明

图1为表示本发明的第1实施例所涉及的存储器单元阵列的电连接方法的电路图。

图2为本发明的第1实施例所涉及的存储器单元阵列的平面图(到接触孔形成工序结束为止的状态)。

图3为本发明的第1实施例所涉及的存储器单元阵列的平面图(到第1引线孔形成工序结束为止的状态)。

图4为本发明的第1实施例所涉及的存储器单元阵列的平面图(到第2层金属布线形成工序结束为止的状态)。

图5为对本发明的第1实施例所涉及的存储器单元阵列的平面图，示出了比特线的电连接关系的模式图。

图6为示出了本发明的第1实施例所涉及的存储器单元阵列的切断面的平面图。

图7为本发明的第1实施例所涉及的存储器单元阵列的A-A线剖面图。

图8为本发明的第1实施例所涉及的存储器单元阵列的B-B线剖面图。

图9为本发明的第1实施例所涉及的存储器单元阵列的C-C线剖面图。

图10为本发明的第1实施例所涉及的存储器单元阵列的D-D线剖面图。

图11(a)为本发明的第1实施例所涉及的存储器单元阵列的C-C线剖面图的部分放大图；图11(b)为本发明的第1实施例所涉及的存储器单元阵列的A-A线剖面图的部分放大图。

图12(a)为示出了本发明的第1实施例所涉及的存储器单元的写入动作的模式图；图12(b)为示出了本发明的第1实施例所涉及的存储器单元的消去动作的模式图；图12(c)为示出了本发明的第1实施例所涉及的存储器单元的读出动作的模式图。

图13为本发明的第1实施例所涉及的存储器单元阵列的C-C线剖面图的紫外线照射模式图。

图14为本发明的第1实施例所涉及的存储器单元阵列的B-B线剖面图的紫外线照射模式图。

图15为本发明的第1实施例所涉及的存储器单元阵列的A-A线剖面图的紫外线照射模式图。

图16为本发明的第2实施例所涉及的存储器单元阵列的平面图(到接触孔形成工序结束为止的状态)。

图17为本发明的第2实施例所涉及的存储器单元阵列的平面图(到第1层金属布线形成工序结束为止的状态)。

图18(a)为本发明的第2实施例所涉及的存储器单元阵列的E-E线剖面图；图18(b)为本发明的第2实施例所涉及的存储器单元阵列的F-F线剖面图。

图19(a)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的E-E线工序剖面图；图19(b)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的F-F线工序剖面图。

图20(a)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的E-E线工序剖面图；图20(b)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的F-F线工序剖面图。

图21(a)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的E-E线工序剖面图；图21(b)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的F-F线工序剖面图。

图22(a)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的E-E线工序剖面图；图22(b)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的F-F线工序剖面图。

图23(a)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的E-E线工序剖面图；图23(b)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的F-F线工序剖面图。

图24(a)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的E-E线工序剖面图；图24(b)为示出了本发明的第2实施例所涉及的半导体装置的制造方法的存储器单元阵列的F-F线工序剖面图。

图25为示出了一般的存储器单元阵列的电连接方法的电路图。

图26为以往的例子中的存储器单元阵列的平面图。

图27为示出了以往的例子中的存储器单元阵列的切断面的平面图。

图28为以往的例子中的存储器单元阵列的A-A线剖面图。

图29为以往的例子中的存储器单元阵列的B-B线剖面图。

图30为以往的例子中的存储器单元阵列的C-C线剖面图。

图31为以往的例子中的存储器单元阵列的D-D线剖面图。

图32(a)为以往的例子中的存储器单元阵列的A-A线剖面图的部分放大图；图32(b)为以往的例子中的存储器单元阵列的D-D线剖面图的部分放大图。

图33(a)为示出了以往的例子中的存储器单元的写入动作的模式图；图33(b)为示出了以往的例子中的存储器单元的消去动作的模式图；图33(c)为示出了以往的例子中的存储器单元的读出动作的模式图。

图34为以往的例子中的存储器单元阵列的B-B线剖面图的紫外线照射模式图。

图35为以往的例子中的存储器单元阵列的D-D线剖面图的紫外线照射模式图。

图36(a)为以往的例子中的存储器单元阵列的A-A线剖面图的栅极中央部的部分放大图；图36(b)为以往的例子中的存储器单元阵列的D-D线剖面图的栅极边缘部的部分放大图。

(符号的说明)

100、200-字线电极；101、201-元件隔离绝缘膜；

102、202-源极·漏极扩散层；102a-漏极部分；102b-源极部分；

103、204-接触孔；104、205-第1金属布线；105-第1引线孔；

106-第2金属布线；111、211-P型阱；112、212-电荷捕获层；

113、214-第1层间绝缘膜；114、215-第2层间绝缘膜；

115、216-表面保护膜；203-布线用多晶硅；

213-布线用多晶硅生长前绝缘膜。

具体实施方式

(第1实施例)

以下，参照附图对本发明的第1实施例所涉及的半导体装置及其制造方法加以说明。

首先，参照图1对本发明的第1实施例所涉及的存储器单元阵列的电连接方法加以说明。

图1为示出了本发明的第1实施例所涉及的存储器单元阵列的电连接方法的电路图。

如图1所示，在行方向(字线方向)设置有字线(WL0、WL1、WL2、WL3)，在列方向(比特线方向)设置有比特线(BL0、BL1、BL2、BL3、BL4)。虽然在图1中没有示出，但是存储器单元阵列一般由许多字线及比特线构成，在图1中，作为一个例子，示出了16个存储器单元的电路图。字线将在行方向设置的存储器单元的栅极电极电连接，比特线将在列方向设置的存储器单元的源极·漏极扩散层电连接。并且，其特征在于：在行方向邻接的存储器单元的源极·漏极扩散层电短路。

图2为图1所示的存储器单元阵列的平面图，为到连接孔形成工序结束为止的状态的平面图。

如图2所示，在行方向设置有构成字线的字线电极100，在列方向设置有与字线电极100正交的元件隔离绝缘膜101。并且，虽然无图示，但是构成比特线的金属布线被设置成在列方向一直延伸的样子，在比形成本图所示的状态的工序更靠后的工序中形成(参照下述图4)。在被字线电极100和元件隔离绝缘膜101夹着的区域中，设置有源极·漏极扩散层102。并且，在各源极·漏极扩散层102，设置有构成比特线的接触孔103。

图3为图1所示的存储器单元阵列的平面图，为到第1引线孔形成工序结束为止的状态的平面图。

如图3所示，第1金属布线104，通过接触孔103(参照图2)，将在行方向相邻的两个源极·漏极扩散层102连接。另外，根据第1金属布线104形成的位置，有时第1金属布线104连接一个源极·漏极扩散层102。并且，在第1金属布线104上，形成有构成比特线的第1引线孔105。另外，根据第1金属布线104形成的位置，有时在第1金属布线104上没有形成第1引线孔105。并且，将构成比特线的金属布线设置成在列方向一直延伸的样子，在比本图所示的工序更靠后的工序中形成(参照后述的图4)。

图4为图1所示的存储器单元阵列的平面图，为到第2金属布线形成工序结束为止的状态的平面图。

如图4所示，第2金属布线106形成为通过第1引线孔105在列方向延伸的样子。第2金属布线106构成比特线。

图5为示出了上述比特线在存储器单元阵列上如何电连接的模式图。

如图5所明确示出的，在行方向相邻的两个源极·漏极扩散层102相互电连接。

图6为示出了与以后使用的图(图7～图15)所示的剖面相对应的切断面的存储器单元阵列的平面图，在图6中，示出了切断面A-A、切断面B-B、切断面C-C及切断面D-D。

图7为存储器单元阵列的A-A线(参照图6)剖面图。

如图7所示，在P型阱111的表面部分形成有元件隔离绝缘膜101。在含有元件隔离绝缘膜101的P型阱111上，形成有由例如氧化硅膜、氮化硅膜或者含有它们的多层膜等构成的电荷捕获层112。在电荷捕获层112上，依次形成有第1层间绝缘膜113及第2层间绝缘膜114。在第2层间绝缘膜114上，形成有第2金属布线106。并且，在第2层间绝缘膜114上，形成有覆盖第2金属布线106的表面保护膜115。

这里，第2金属布线106在列方向延伸构成比特线(参照图4)。并且，第2金属布线106形成在像是将字线电极100中的位于被元件隔离绝缘膜101围绕的P型阱111上的部分覆盖的位置。因此，能够将制造工序中产生的紫外线遮住，防止存储器单元的阈值电压的上升。

图8为存储器单元阵列的B-B线(参照图6)剖面图。

如图8所示，在P型阱111上，交替形成有源极·漏极扩散层102和元件隔离绝缘膜101，相邻的源极·漏极扩散层102被元件隔离绝缘膜101和P型阱111电隔离。在元件隔离绝缘膜101及源极·漏极扩散层102上，形成有电荷捕获层112。在电荷捕获层112上，形成有第1层间绝缘膜113。在第1层间绝缘膜113中，形成有贯穿该第1层间绝缘膜113及电荷捕获层112且延伸到下端到达源极·漏极扩散层102的接触孔103。在第1层间绝缘膜113上，形成有下面与接触孔103的两个上端连接的第1金属布线104，且形成有覆盖该第1金属布线104的第2层间绝缘膜114。在第2层间绝缘膜114中，对每个第1金属布线104形成有贯穿该第2层间绝缘膜114且延伸到下端与第1金属布线104的上面连接的第1引线孔105。

这里，第1金属布线104，形成在像是覆盖源极·漏极扩散层102的位置。因此，能够将在制造工序中产生的紫外线遮住，防止存储器单元的阈值电压的上升。

图9为存储器单元阵列的C-C线(参照图6)剖面图。

如图9所示，在P型阱111的表面部分，形成有源极·漏极扩散层102。在含有源极·漏极扩散层102的P型阱111上，形成有电荷捕获层112。在电荷捕获层112上且P型阱111中的被源极·漏极扩散层102围绕的部分的上方，形成有字线电极100。在电荷捕获层112上形成有覆盖字线电极100的第1层间绝缘膜113。在第1层间绝缘膜113中，形成有贯穿该第1层间绝缘膜113及电荷捕获层112延伸且下端到达源极·漏极扩散层102的接触孔103。在第1层间绝缘膜113上，形成有下面与接触孔103的上端连接的第1金属布线104，且形成有覆盖该第1金属布线104的第2层间绝缘膜114。在第2层间绝缘膜114中，形成有贯穿该第2层间绝缘膜114延伸且下端每隔一个第1金属布线104的上面就与其连接的第1引线孔105。在第2层间绝缘膜114及第1引线孔105上，依次形成有第2金属布线106及表面保护膜115。象这样，构成比特线的第2金属布线106，每隔一个源极·漏极扩散层102就与其电连接。

这里，第1金属布线104形成在像是覆盖源极·漏极扩散层102的位置。因此，能够将制造工序中产生的紫外线遮住，防止存储器单元的阈值电压的上升。

另外，在字线电极100的侧壁形成有侧壁(sidewall)膜(无图示)，并且，当侧壁膜的材料性质具有吸收或者反射紫外线的性质时，只要至少形成覆盖侧壁膜中的与源极·漏极扩散层102对着的端部的第1金属布线104就行。此时，也能够将制造工序中产生的紫外线遮住，防止存储器单元的阈值电压的上升。

图10为存储器单元阵列的D-D线(参照图6)剖面图。

如图10所示，跨越P型阱111的整个表面部分，形成有隔离绝缘膜101。在隔离绝缘膜101上，形成有电荷捕获层112。在电荷捕获层112上，形成有字线电极100，且形成有覆盖该字线电极100的第1层间绝缘膜113。在第1层间绝缘膜113上，形成有第1金属布线104，且形成有覆盖该第1金属布线104的第2层间绝缘膜114。在第2层间绝缘膜114中，形成有表面保护膜115。

图11(a)示出了由上述图9的P型阱111、源极·漏极扩散层102、电荷捕获层112及字线电极100构成的一个存储器单元的剖面图(栅极长度方向)。

如11(a)所示，由于源极·漏极扩散层102a作为漏极部分，源极·漏极扩散层102b作为源极部分，P型阱111作为沟道部分，电荷捕获层112(非导电性)作为栅极绝缘膜，字线电极100作为栅极电极发挥作用，因此图11(a)所示的存储器晶体管与一般的MOS晶体管具有一样的功能。但是，图11(a)所示的存储器单元晶体管与一般的MOS晶体管的不同之处在于：栅极绝缘膜由电荷捕获层112构成。另外，将源极·漏极扩散层102b称为源极部分，将源极·漏极扩散层102a称为漏极部分，是基于存储器单元中读出时的功能而定(参照后述的图12(c))。

图11(b)示出了由上述图7中的P型阱111、元件隔离绝缘膜101、电荷捕获层112及字线电极100构成的一个存储器单元的剖面图(栅极宽度方向)。

如图11(b)所示，被隔离绝缘膜101夹着的P型阱111的宽度，为栅极宽度。

其次，参照图12(a)～(c)对图11(a)及(b)所示的存储器单元的基本动作加以说明。

图12(a)为用以说明存储器单元中的写入动作的图，与上述11(a)一样，示出了栅极长度方向的剖面图。

如图12(a)所示，通过对字线电极100外加10V，对源极·漏极扩散层102b外加5V，对源极·漏极扩散层102a外加0V，对P型阱111外加0V，来使源极·漏极扩散层102b和P型阱111的交界处产生沟道热电子，将所产生的电子注入电荷捕获层112中。此时，将电子局部地注入电荷捕获层112的位于源极·漏极扩散层102b和P型阱111的边界上方的区域中。

图12(b)为用于说明存储器单元中的消去动作的图，与上述图11(a)一样，示出了栅极长度方向的剖面图。

如图12(b)所示，通过对字线电极100外加-6V，对源极·漏极扩散层102b外加5V，对源极·漏极扩散层102a外加0V，对P型阱111外加0V，来使源极·漏极扩散层102b和P型阱111的交界处产生因带间沟道电流而引起的热电洞，将电洞注入电荷捕获层112。藉此方法，使其与在写入动作中注入的电子在电气上中和。

图12(c)为用于说明存储器单元中的读出动作的图，与上述图11(a)一样，示出了栅极长度方向的剖面图。

如图12(c)所示，对字线电极100外加4V，对源极·漏极扩散层102b外加0V，对源极·漏极扩散层102a外加1V，对P型阱111外加0V。此时，若存储器单元为写入状态，则由于电子被捕获在电荷捕获层112的位于源极·漏极扩散层102b附近的区域中，因此阈值电压较高。所以，即使外加上述电压，在源极·漏极之间也没有电流流动。另一方面，若存储器单元为消去状态，则由于在电荷捕获层112的位于源极·漏极扩散层102b附近的区域中所捕获的电子在电气上被中和，因此阈值电压较低。所以，在源极·漏极之间有电流流动。

如上所述，将电子捕获到电荷捕获层112的局部、以及使写入时和读出时在源极·漏极之间流动的电流方向反向，成为局部捕获型MONOS存储器的特征。

其次，对用了第1金属布线104及第2金属布线106的紫外线防止效果加以说明。

首先，根据上述以往的例子，如上述图28～图31所示，通过在第1层间绝缘膜13和第1追加层间绝缘膜14之间设置紫外线吸收层5，来抑制存储器单元的阈值电压上升的现象，如用上述图35及图36(b)所述的。但是，之所以能够象这样使用紫外线吸收层5，是因为采用了将接触孔4设置在存储器单元阵列的周边部的结构之故，如上述图26所示。

但是，在本发明的第1实施例中，由于使用金属布线作为比特线，因此在上述本发明的课题中也作了说明，如图2所示，必须要在存储器单元阵列的很多地方形成接触孔103。此时，若设置与以往的例子一样的结构，采用设置紫外线吸收层的结构的话，则必须要在紫外线吸收层中加工为了形成接触孔103的孔状，并且作为紫外线吸收层的材料性质，只能限定为能够将通过紫外线吸收层的漏电流抑制在几乎为0(在比特线之间大约小于或等于0.1μA)的材料性质，由于产生这些问题，因此不实用。

因此，鉴于上述问题，在本发明的第1实施例中，通过利用第1金属布线104及第2金属布线106，来实现防止因制造工序中产生的紫外线而造成存储器单元的阈值电压上升的现象。

也就是说，当为上述以往的例子时，如上述图26、图34及图35所示，照射到隔离扩散层3上的紫外线成为问题，例如，如图35所示，电子在从电荷捕获层12中的位于隔离扩散层3上的区域，到电荷捕获层12中的与隔离扩散层3对着的字线电极2的端部下侧附近的区域，都被捕获，致使存储器单元的阈值电压上升。因此，在本发明的第1实施例中，通过防止照射到上述图2所示的源极·漏极扩散层102的紫外线，来防止因制造工序中产生的紫外线而造成存储器单元的阈值电压上升的现象。

具体地说，如上述图3所示，将第1金属布线104形成为覆盖源极·漏极扩散层102的样子。藉此方法，防止在形成第1金属布线104后的工序中产生的紫外线照射到源极·漏极扩散层102的现象。以下，参照图13～图15加以详细的说明。

图13与上述图9一样，为存储器单元阵列的C-C线(参照图6)剖面图，这里，为了对紫外线的遮断加以说明，示出了到第1金属布线104形成为止的状态的剖面图。

如图13所明确示出的，由于在第1金属布线104形成后的工序中产生的紫外线，被第1金属布线104遮断，因此防止了紫外线到达源极·漏极扩散层102的现象。所以，能够防止电子捕获到电荷捕获层112的现象，能够抑制存储器单元的阈值电压的上升。

图14与上述图8一样，为存储器单元阵列的B-B线(参照图6)剖面图，这里，为了对紫外线的遮断加以说明，示出了到第1金属布线104形成为止的状态的剖面图。

如图14所明确示出的，由于在第1金属布线104形成后的工序中产生的紫外线，被第1金属布线104遮断，因此防止了紫外线到达源极·漏极扩散层102的现象。所以，能够防止电子捕获到电荷捕获层112，能够抑制存储器单元的阈值电压的上升。

这里，由于由多晶硅等构成的字线电极100能够吸收紫外线，因此可以被紫外线照射。但是，由于紫外线的一部分被字线电极100反射，因此有时紫外线的一部分可能会被照射到源极·漏极扩散层102。鉴于此点，将第2金属布线106形成为覆盖字线电极100中的被源极·漏极扩散层102夹着的区域(沟道形成区域)的样子，如上述图4所述。

图15与上述图7一样，为存储器单元阵列的A-A线(参照图6)剖面图，这里，为了对紫外线的遮断加以说明，示出了到第2金属布线106形成为止的状态的剖面图。

如图15所明确示出的，通过第2金属布线106至少能够防止在形成第2金属布线106后的工序中产生的紫外线直接照射到字线电极100的现象，同时，防止紫外线的一部分被字线电极100反射而照射到源极·漏极扩散层102的现象。

另外，当存储器单元的栅极宽度较宽时，只要将第1金属布线104或第2金属布线106形成为从平面上来看至少覆盖字线电极100中的位于要流入源极·漏极电流的部分之上的区域就行，没有必要覆盖存储器单元的整个栅极宽度。也就是说，从平面上来看，只要字线电极100中的与源极·漏极扩散层102对着的端部被第1金属布线104或第2金属布线106覆盖就行。这样一来，由于能够防止紫外线照射到要流入源极·漏极电流的部分上的现象，因此一样能够抑制存储器单元的阈值电压的上升。

(第2实施例)

以下，参照附图对本发明的第2实施例所涉及的半导体装置加以说明。

首先，由于本发明的第2实施例所涉及的存储器单元阵列的电连接方法与上述图1一样，因此在此不再加以说明。

图16为图1所示的存储器单元阵列的平面图，为到接触孔形成工序结束为止的状态的平面图。另外，在同图中，也示出了与以后使用的图(图18(a)及(b))所示的剖面相对应的切断面E-E及切断面F-F。

如图16所示，在行方向设置有构成字线的字线电极200，在列方向设置有与字线正交的元件隔离绝缘膜201。并且，虽然无图示，但是构成比特线的金属布线被设置成在列方向一直延伸的样子，在比形成本图所示的状态的工序更靠后的工序中形成(参照图17)。在被字线电极200和元件隔离绝缘膜201夹着的区域中，设置有源极·漏极扩散层202。并且，布线用多晶硅203被形成为将在行方向相邻的两个源极·漏极扩散层202连接的样子。另外，根据布线用多晶硅203形成的位置，有时布线用多晶硅203连接一个源极·漏极扩散层202。并且，在布线用多晶硅203上，设置有构成比特线的接触孔204。

图17为图1所示的存储器单元阵列的平面图，为到第1金属布线形成工序结束为止的状态的平面图。

如图17所示，第1金属布线205形成为通过接触孔204在列方向延伸的样子。第1金属布线205构成比特线。另外，比特线的电连接方法与上述第1实施例一样，将在行方向相邻的两个源极·漏极扩散层202电连接(参照图5)。

图18(a)为存储器单元阵列的E-E线(参照图16)剖面图。

如图18(a)所示，在P型阱211的表面，交替形成有源极·漏极扩散层202和元件隔离绝缘膜201，相邻的源极·漏极扩散层202被元件隔离绝缘膜201和P型阱211电隔离。在源极·漏极扩散层202及元件隔离绝缘膜201上，形成有由氧化硅膜、氮化硅膜、或者含有它们的多层膜等构成的电荷捕获层212。在电荷捕获层212上，形成有布线用多晶硅生长前绝缘膜213。并且，在源极·漏极扩散层202及元件隔离绝缘膜201上，形成有贯穿电荷捕获层212及布线用多晶硅生长前绝缘膜213且将在行方向相邻的两个源极·漏极扩散层202电连接的布线用多晶硅203。并且，布线用多晶硅203形成为完全覆盖源极·漏极扩散层202的样子。另外，最好布线用多晶硅203由膜的厚度大于或等于50nm的多晶硅构成。

并且，在布线用多晶硅203及布线用多晶硅生长前绝缘膜213上，形成有第1层间绝缘膜214，在该第1层间绝缘膜214中，形成有下端与布线用多晶硅203的上面连接的接触孔204。并且，在第1层间绝缘膜214上，形成有第1金属布线205。第1金属布线205每隔一个与接触孔204的上端连接。在第1层间绝缘膜214上，形成有覆盖第1金属布线205的第2层间绝缘膜215，在该第2层间绝缘膜215上形成有表面保护膜216。

图18(b)为存储器单元阵列的F-F线(参照图16)剖面图。

如图18(b)所示，在P型阱211的表面部分，形成有源极·漏极扩散层202。在含有源极·漏极扩散层202的P型阱211上，形成有电荷捕获层212。在电荷捕获层212上且P型阱211中的被源极·漏极扩散层202围绕的部分的上方，形成有字线电极200。在电荷捕获层212上形成有覆盖字线电极200的布线用多晶硅生长前绝缘膜213。并且，在布线用多晶硅生长前绝缘膜213上，形成有布线用多晶硅203。将布线用多晶硅203形成为每隔一个贯穿布线用多晶硅生长前绝缘膜213且下面到达源极·漏极扩散层202的样子。在布线用多晶硅生长前绝缘膜213上，形成有覆盖布线用多晶硅203的第1层间绝缘膜214。在第1层间绝缘膜214中，形成有接触孔204。接触孔204的下端每隔一个布线用多晶硅203就与其连接。在第1层间绝缘膜214及接触孔204上，形成有第1金属布线205，在该第1金属布线205上，依次形成有第2层间绝缘膜215及表面保护膜216。

象这样，布线用多晶硅203和字线电极200通过布线用多晶硅生长前绝缘膜213绝缘。并且，字线电极200中的与源极·漏极扩散层202对着的端部，被布线用多晶硅203覆盖。

象这样，由于源极·漏极扩散层202被布线用多晶硅203覆盖，并且，字线电极200的端部被布线用多晶硅203覆盖，因此能够防止在布线用多晶硅203形成工序以后的工序中产生的紫外线照射到源极·漏极扩散层202的现象。并且，由于将第1金属布线205形成为覆盖源极·漏极扩散层202及字线电极200的样子，因此至少能够防止在形成第1金属布线205后的工序中产生的紫外线直接照射到字线电极200的现象，同时，防止紫外线的一部分被字线电极200反射而照射到源极·漏极扩散层202的现象。

以下，参照附图对本发明的第2实施例所涉及的半导体装置的制造方法加以说明。

首先，图19(a)及(b)为示出了第2实施例所涉及的半导体装置的制造方法的工序剖面图，图19(a)为存储器单元阵列的E-E线(参照图16)剖面图，图19(b)为存储器单元阵列的F-F线(参照图16)剖面图。

如图19(a)及(b)所示，在无图示的半导体衬底上形成P型阱211后，在P型阱211的表面部分形成用以区划元件形成区域的元件隔离绝缘膜201。

其次，图20(a)及(b)为示出了第2实施例所涉及的半导体装置的制造方法的工序剖面图，图20(a)为存储器单元阵列的E-E线(参照图16)剖面图，图20(b)为存储器单元阵列的F-F线(参照图16)剖面图。

如图20(a)及(b)所示，在P型阱211及元件隔离绝缘膜201上形成电荷捕获层212后，在该电荷捕获层212上形成字线电极200。

其次，图21(a)及(b)为示出了第2实施例所涉及的半导体装置的制造方法的工序剖面图，图21(a)为存储器单元阵列的E-E线(参照图16)剖面图，图21(b)为存储器单元阵列的F-F线(参照图16)剖面图。

如图21(a)及(b)所示，将字线电极200作为掩模，在P型阱211的表面部分形成杂质扩散层202。然后，在电荷捕获层212上，形成覆盖字线电极200的布线用多晶硅生长前绝缘膜213。

其次，图22(a)及(b)为示出了第2实施例所涉及的半导体装置的制造方法的工序剖面图，图22(a)为存储器单元阵列的E-E线(参照图16)剖面图，图22(b)为存储器单元阵列的F-F线(参照图16)剖面图。

为了在图22(a)所示的E-E线剖面中，将布线用多晶硅生长前绝缘膜213及电荷捕获层212中的存在于杂质扩散层202上的部分除去，并且，为了在图22(b)所示的F-F线剖面中，使字线电极200仍然被布线用多晶硅生长前绝缘膜213覆盖，将布线用多晶硅生长前绝缘膜213及电荷捕获层212图案化。

其次，图23(a)及(b)为示出了第2实施例所涉及的半导体装置的制造方法的工序剖面图，图23(a)为存储器单元阵列的E-E线(参照图16)剖面图，图23(b)为存储器单元阵列的F-F线(参照图16)剖面图。

在图23(a)所示的E-E线剖面中，在将布线用多晶硅生长前绝缘膜213及电荷捕获层212图案化的区域中，形成将在行方向相邻的两个源极·漏极扩散层202电连接且完全覆盖源极·漏极扩散层202的布线用多晶硅203。并且，在图23(b)所示的F-F线剖面中，在布线用多晶硅生长前绝缘膜213上，形成将字线电极200中的与杂质扩散层202对着的端部覆盖的布线用多晶硅203。另外，布线用多晶硅203形成为每隔一个与杂质扩散层202电连接的样子。象这样，字线电极200和布线用多晶硅203通过布线用多晶硅生长前绝缘膜213绝缘。

其次，图24(a)及(b)为示出了第2实施例所涉及的半导体装置的制造方法的工序剖面图，图24(a)为存储器单元阵列的E-E线(参照图16)剖面图，图24(b)为存储器单元阵列的F-F线(参照图16)剖面图。

如图24(a)及(b)所示，在布线用多晶硅生长前绝缘膜213及布线用多晶硅203上形成第1层间绝缘膜214后，形成贯穿该第1层间绝缘膜214且与布线用多晶硅203的上面连接的接触孔204。然后，在第1层间绝缘膜214及接触孔204上，形成第1金属布线205。另外，在图24(a)所示的E-E线剖面图中，第1金属布线205每隔一个与接触孔204的上端连接。

然后，如上述图18(a)及(b)所示，在第1层间绝缘膜214上形成覆盖第1金属布线205的第2层间绝缘膜215后，在该第2层间绝缘膜215上形成表面保护膜216。

象这样，由于源极·漏极扩散层202被布线用多晶硅203覆盖，并且，字线电极200的端部被布线用多晶硅203覆盖，因此能够防止在布线用多晶硅203形成工序以后的工序中产生的紫外线照射到源极·漏极扩散层202的现象。并且，由于第1金属布线205形成为覆盖源极·漏极扩散层202及字线电极200的样子，因此至少能够防止在形成第1金属布线205后的工序中产生的紫外线直接照射到字线电极200的现象，同时，防止紫外线的一部分被字线电极200反射而照射到源极·漏极扩散层202的现象。

并且，如本实施例所示，如果使用多晶硅布线的话，虽然能够使存储器单元尺寸较小，但却使制造工序变得复杂。因此，必须根据用途选择最佳的方法。并且，在本实施例中，由于能够防止在形成布线用多晶硅203的工序以后的工序中产生的紫外线，因此与防止在形成第1金属布线205的工序以后的工序中产生的紫外线的第1实施例相比，紫外线防止效果更好。

另外，与第1实施例一样，当存储器单元的栅极宽度较宽时，由于从平面上来看，只要至少覆盖字线电极200中的位于要流入源极·漏极电流的部分上的区域就行，因此在本实施例中，从平面上来看，只要字线电极200中的与源极·漏极扩散层202对着的端部被布线用多晶硅203或者第1金属布线205覆盖就行。

并且，在上述各实施例中，虽然作为电荷捕获层，使用由氧化硅膜、氮化硅膜、或者含有它们的多层膜等构成的电荷捕获层加以了说明，但是即使代替它们，使用由在氧化硅膜中分布有细小的硅块的结构构成的电荷捕获层，本发明也同样能够适用。

(实用性)

如上所述，本发明对构成将非导电性的电荷捕获层利用在存储元件中的非易失半导体存储装置的方法等有用。

Claims (15)

1、一种非易失半导体存储装置，包括：非易失半导体存储元件，其由在衬底上形成的含有电荷捕获层的栅极绝缘膜、形成在上述栅极绝缘膜上的栅极电极以及夹着上述栅极电极形成在上述衬底表面层的作为源极或者漏极发挥作用的一对扩散层构成；和第1导体，其将上述非易失半导体存储元件的上述一对扩散层电连接，其特征在于：

上述栅极电极中的与上述非易失半导体存储元件的上述一对扩散层对着的端部，从平面上来看，被上述第1导体部分覆盖。

2、一种非易失半导体存储装置，包括：存储器单元阵列，将由在衬底上形成的含有电荷捕获层的栅极绝缘膜、形成在上述栅极绝缘膜上的栅极电极、以及夹着上述栅极电极形成在上述衬底表面层的作为源极或者漏极发挥作用的一对扩散层构成的非易失半导体存储元件，在字线方向及比特线方向呈矩阵状设置而成；和比特线，其将在上述比特线方向排列的多个上述非易失半导体存储元件的上述一对扩散层每隔一对连接，上述比特线具有将在上述字线方向相邻的上述非易失半导体存储元件的相邻的扩散层电连接的第1导体、和将在上述比特线方向排列的多个上述第1导体连接的第2导体，其特征在于：

上述栅极电极中的与上述非易失半导体存储元件的上述一对扩散层对着的端部，从平面上来看，被上述第1导体部分覆盖。

3、根据权利要求1或者2所述的非易失半导体存储装置，其特征在于：

上述栅极电极中的与上述非易失半导体存储元件的上述一对扩散层对着的端部，从平面上来看，被上述第1导体完全覆盖。

4、根据权利要求1或者2所述的非易失半导体存储装置，其特征在于：

上述第1导体，由膜的厚度是50nm或者比50nm更厚的多晶硅构成。

5、根据权利要求1或者2所述的非易失半导体存储装置，其特征在于：

上述第1导体，由金属布线构成。

6、根据权利要求1或者2所述的非易失半导体存储装置，其特征在于：

上述第1导体，由下端与上述扩散层连接的由金属构成的第1接触孔、和下面与上述第1接触孔的上端连接的由金属构成的第1布线构成。

7、根据权利要求2所述的非易失半导体存储装置，其特征在于：

上述第2导体，由下端与上述第1导体的上面连接的由金属构成的第2接触孔、和下面与上述第2接触孔的上端连接的由金属构成的第2布线构成。

8、根据权利要求2所述的非易失半导体存储装置，其特征在于：

上述栅极电极中的与上述非易失半导体存储元件的上述一对扩散层对着的端部，从平面上来看，被上述第2导体部分覆盖。

9、根据权利要求2所述的非易失半导体存储装置，其特征在于：

上述栅极电极中的与上述非易失半导体存储元件的上述一对扩散层对着的端部，从平面上来看，被上述第2导体完全覆盖。

10、一种非易失半导体存储装置，包括：存储器单元阵列，将由在衬底上形成的含有电荷捕获层的栅极绝缘膜、形成在上述栅极绝缘膜上的栅极电极、以及夹着上述栅极电极形成在上述衬底表面层的作为源极或者漏极发挥作用的一对扩散层构成的非易失半导体存储元件，在字线方向及比特线方向呈矩阵状设置而成；和比特线，其将在上述比特线方向排列的多个上述非易失半导体存储元件的上述一对扩散层每隔一对连接，上述比特线具有将在上述字线方向相邻的上述非易失半导体存储元件的相邻的扩散层电连接的第1导体、和将在上述比特线方向排列的多个上述第1导体连接的第2导体，其特征在于：

上述栅极电极中的与上述非易失半导体存储元件的上述一对扩散层对着的端部，从平面上来看，被上述第2导体部分覆盖。

11、根据权利要求10所述的非易失半导体存储装置，其特征在于：

上述栅极电极中的与上述非易失半导体存储元件的上述一对扩散层对着的端部，从平面上来看，被上述第2导体完全覆盖。

12、根据权利要求1、2或者10所述的非易失半导体存储装置，其特征在于：

上述电荷捕获层，由包含氧化硅膜、及氮化硅膜的多层结构构成。

13、根据权利要求1、2或者10所述的非易失半导体存储装置，其特征在于：

上述电荷捕获层，由在氧化硅膜中分布有细微的硅块的结构构成。

14、一种非易失半导体存储装置的制造方法，包括：把将由在衬底上形成的含有电荷捕获层的栅极绝缘膜、形成在上述栅极绝缘膜上的栅极电极、以及夹着上述栅极电极形成在上述衬底表面层的作为源极或者漏极发挥作用的一对扩散层构成的非易失半导体存储元件，在字线方向及比特线方向呈矩阵状设置而成的存储器单元阵列形成出来的工序；在上述电荷捕获层上，形成用以覆盖上述栅极电极的绝缘膜的工序；和把用以将在上述比特线方向排列的多个上述非易失半导体存储元件的上述一对扩散层每隔一对连接的比特线形成出来的工序，其特征在于：

形成上述比特线的工序，包括：在形成将在上述比特线方向相邻的上述非易失半导体存储元件的相邻的扩散层电连接且贯穿上述电荷捕获层及上述绝缘膜的由多晶硅构成的第1导体之后，形成将在上述比特线方向排列的多个上述第1导体连接的第2导体的工序；

上述栅极电极中的与上述非易失半导体存储元件的上述一对扩散层对着的端部，从平面上来看，形成为被上述第1导体部分覆盖的样子。

15、根据权利要求14所述的非易失半导体存储装置的制造方法，其特征在于：

上述栅极电极中的与上述非易失半导体存储元件的上述一对扩散层对着的端部，从平面上来看，形成为被上述第2导体部分覆盖的样子。

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