CN1213472C - 编程及擦除p型沟道sonos记忆单元的操作方法 - Google Patents

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Abstract

本发明是有关于一种P沟道SONOS内存元件的编程及擦除操作方法，该内存元件在一基底上具有一电荷捕捉层、一位于电荷捕捉层上的栅极层、两个位于电荷捕捉层两侧的基底中的掺杂区。这两个掺杂区分别被设定为漏极区与源极区。当要进行编程动作时，对栅极与漏极区施加第一负偏压，并将源极区与基底接地。当要进行擦除动作时，对栅极施加第二负偏压，同时对漏极区施加第三负偏压并将基底接地，其中第三负偏压的绝对值大于第二负偏压的绝对值。

Description

编程及擦除P型沟道SONOS记忆单元的操作方法
技术领域
本发明是有关于半导体元件的操作方法，特别是有关于一种编程及擦除具有硅-氧化硅/氮化硅/氧化硅-硅(SONOS)结构的P沟道氮化硅只读存储器(P-channel NROM)的方法，此P沟道NROM在一记忆单元中有两个比特。
背景技术
储存数据的非挥发性内存元件目前被广泛使用而且具有许多不同的用途，举例来说，当微处理器的功能愈来愈强大，它通常需要愈多的软件程序来完成这些功能。因此，其需要许多内存来储存所有这些程序以及相关的信息。
为增加内存容量，内存元件的尺寸被大大的缩小。然而，对于公知内存结构，每一记忆单元仅能储存一比特的数据。
最近，出现一种内存结构，所谓N沟道基底-氧化硅/氮化硅/氧化硅-硅的只读存储器(SONOS ROM)，也称作N沟道NROM，其中氧化硅/氮化硅/氧化硅层作为一电荷捕捉层，以储存二比特数据。N沟道SONOSROM在写入数据时能使一记忆单元具有两个比特，但这些数据不能以单一比特为单位被擦除。图1叙述了一种公知N沟道NROM及其写入数据的方法。
请参阅图1，在基底100上形成一氧化硅/氮化硅/氧化硅(ONO)层110，其中ONO层110作为一捕捉层，其中包含一氧化硅层104、一氮化硅层106以及另一氧化硅层108。在基底100中捕捉层110的两侧形成两个N型掺杂区102a及102b。形成一N掺杂的多晶硅栅极层112在捕捉层110上。此一结构的记忆单元具有如图2所示的I-V曲线。当一9伏特的偏压(bias)施加至栅极层112时，将会有热电子产生。
如图1所示的记忆单元，当要编程或擦除数据时，可由设定适当的Vd、Vg、Vs及VB的偏压而实现。如果掺杂区102a被设定为漏极区而掺杂区102b被设定为源极区，其编程/擦除(P/E)操作与偏压间的关系可如表1所示。
表1
    Vg     Vd     Vs     VB
    编程     9V     9V     0V     0V
    擦除     0V     9V 浮置(floating)     0V
当偏压的设定为Vg＝Vd＝9V而Vs＝VB＝0V时，则会产生热电子，然后被捕捉在氮化硅层106中靠近漏极区102a的区域，如阴影区域114所示之处。当数据要被擦除时，即应将热电子移除，其通常利用能带至能带(band to band)的热载子机制(hot carrier mechanism)来进行。栅极112与基底100接地，而漏极区102a施加一9V的偏压，源极区102b则设定为浮置。以此种方式，则会产生热空穴并将其驱入ONO层110中，使其中的热电子消失。然而，在擦除过程中，储存在邻近记忆单元中的电子将会受到影响。这将造成数据在擦除的操作上被整个的擦除。没有办法可以擦除单一的比特，换言之，在擦除过程中不可能有单一比特的操作。
相反，如果掺杂区102a作为源极区而掺杂区102b作为漏极区，即可以在氮化硅层106的另外一边存入另一个比特，这将使一记忆单元中具有两个比特。然而，在擦除的操作上，数据也是整个区块地被擦除。
与N沟道NROM相似的P沟道NROM，其掺杂型态是不同的。公知的操作方法是以FN隧穿(Fowler-Nordheim tunneling)机制写入或读取数据。因FN隧穿机制而产生的电子并不是局部化的，而会流到整个记忆单元中，因此其一个记忆单元中仅能储存一比特。
在前述的NROM元件中，公知P/E功能操作不能达成完全的单一比特操作。
发明内容
因此，本发明在于提供一种P沟道SONOS内存元件的操作方法，而可达成单一比特的操作。
如实施例及此处所述，本发明提供一种在P沟道SONOS内存元件上进行编程/擦除操作的方法。此方法步骤如下：提供一P沟道SONOS内存元件，该元件具有一电荷捕捉层位于基底上、一栅极位于该电荷捕捉层上、两掺杂区域位于捕捉层两侧的基底中。当一掺杂区被设为漏极区，则另一掺杂区则当作源极区。当要进行编程动作时，对栅极与漏极区施加第一负偏压，而将源极区与基底接地，其中第一负偏压足以使热空穴产生并注入电荷捕捉层中。当要进行擦除化动作时，则对栅极施加一第二负偏压，同时对漏极区施加第三负偏压，而将基底接地，其中第三负偏压的绝对值大于第二负偏压的绝对值，且二者的差值足以使热电子产生并注入电荷捕捉层中。
另外本发明还提供一种编程及擦除P沟道基底-氧化硅/氮化硅/氧化硅-硅SONOS记忆单元的操作方法，其中该SONOS记忆单元包括一基底、一位于基底上的一ONO层、一栅极层以及位于该ONO层两侧的该基底中的两个掺杂区，该操作方法包括：
指定该二个掺杂区其中之一为源极区，而另一个为漏极区；
当要编程该记忆单元时，施加一第一偏压组态至该栅极、该漏极、该源极与该基底上，由此注入热空穴至该ONO层中靠近漏极区的第一区域，即存入一第一比特；以及
当要进行擦除动作时，由施加一第二偏压组态至该栅极、该漏极、该源极与该基底上，而将热电子局部注入该ONO层的该第一区域中，因此使在该第一区域中的该热空穴被消除。
在前述的方法中，可以重复操作程序并将源极区与漏极区对调，以在相同的记忆单元中进行另一比特的写入/擦除操作。
附图说明
图1为N沟道NROM结构的剖面示意图。
图2为图1的N沟道NROM操作时的栅极电流-电压关系曲线(Ig-Vgcurve)。
图3为根据本发明的一实施例中具有两个比特储存功能的P沟道NROM结构的剖面示意图。
图4为图3所示的P沟道SONOS内存元件其操作时的栅极电流-电压关系曲线(Ig-Vg curve)，是根据本发明实施例而得。
附图标记说明：
100、200：基底
102a、102b、202a、202b：源极/漏极掺杂区
104、204：氧化硅层
106、206：氮化硅层
108、208：氧化硅层
110、210：氧化硅/氮化硅/氧化硅(ONO)层
112、212：栅极层
114、214a、214b：比特
具体实施方式
为增加内存的容量，本发明提供一P沟道SONOS内存元件操作的方法，使得一记忆单元中可储存有两个比特。储存在每个记忆单元中的数据可以单一比特为单位擦除，因此可以达成单一比特擦除的操作。
请参阅图3，为根据本发明的一实施例中具有两个比特储存功能的P沟道NROM结构的剖面示意图。在图3中，P沟道SONOS内存元件包括一基底200、在基底200上的ONO层210、在ONO层210上的栅极212。ONO层210是一氧化硅/氮化硅/氧化硅的结构，包括有一氧化硅层204、一氮化硅层206与一氧化硅层208。此外，有两个P+掺杂区202a与202b位于ONO层210两侧的基底200中。栅极212例如是一P+掺杂的多晶硅层。漏极区为两个掺杂区202a与202b其中之一，而两个掺杂区202a与202b中的另一个便作为源极区。举例来说，如果要对一比特214a进行操作，那么漏极区就是掺杂区202a，而源极区就是掺杂区202b。当要对另一个比特214b进行操作，相反，漏极区就是掺杂区202b，而源极区就是掺杂区202a。
本发明P沟道SONOS内存元件可由一特定的偏压加以操作，以拥有可储存数据的两个比特214a与214b，以及每个比特可以个别的擦除。图4是图3中根据本发明的一实施例的P沟道SONOS内存元件其操作的栅极电流-电压曲线(Ig-Vg curve)。本发明P沟道SONOS内存元件中可产生热电子与热空穴，这些热电子与热空穴在不同的偏压组态(biasconfiguration)下产生，这些偏压型态是Vg、Vs、Vd与VB，分别是指施加至栅极212、源极区、漏极区以及基底200的偏压。在图4中，当栅极212被施加一偏压例如是-9V，那么便有热空穴产生，而当栅极212被施加一偏压例如是-1V，那么便有热电子产生。也就是说，产生热空穴所需的工作电压(working voltage)的绝对值高于产生热电子所需的工作电压的绝对值。
根据图4中I-V曲线的特性，热空穴可以被储存在ONO层210的氮化硅层206中靠近选择的漏极区的地方，此漏极区例如是掺杂区202a。如果要存入比特214a，则掺杂区202a被设定为漏极区，而掺杂区202b则被设定为源极区。表2是可用以进行编程动作及擦除动作的偏压组态(bias configuration)。
表2
    Vg     Vd     Vs     VB
    编程     -9V     -9V     0V     0V
    擦除     -1V     -9V 浮置(floating)     0V
当要进行编程动作时，栅极偏压Vg与漏极偏压Vd同样设定为第一高负偏压，例如是-9V。以此种方式，热空穴将被驱入并累积在氮化硅层206中靠近漏极区202a的部分，即存入比特214a，如图3所示。如欲擦除比特214a，累积在比特214a所在位置的热空穴是必须被消除的。擦除的机制是将热电子驱入比特214a所在位置而将数据擦除。为此目的，偏压例如是被设定为：Vg＝-1V，Vd＝-9V，以及Vs设定为浮置，VB＝0V(接地)。因此产生热电子并导入比特214a所在位置而将其中的热空穴消除。在电子与空穴相互抵消后，数据因此而被擦除。
如果要进行编程以存入另一比特214b，则掺杂区202b被选择作为一漏极区，而掺杂区202a即作为源极区。偏压的组态(configuration)同样如表2所述。
存入另一比特214b的机制是与比特214a相同的，因为施加的偏压可以在靠近漏极区的地方产生一强烈的电场，因此此处的沟道中会产生热空穴，其同时受高负偏压的栅极212吸引而穿过氧化硅层204，并被绝缘的氮化硅层206捕捉于其中。如此热空穴即能局部地存至氮化硅层206中，并储存成例如是1的数据。同样的，当进行擦除动作时，热空穴会局部产生并流向靠近漏极区处的氮化硅层206。靠近源极区的其它比特不会被影响到。因此，可以单一比特为单位进行擦除动作，而不影响相邻的另一比特。在本发明中，此种操作称为单一比特操作。公知用以擦除数据的方法是以一整个区块为单位进行擦除，因为其是利用FN隧穿机制来擦除数据。由于利用FN隧穿机制不能局部地产生电子，因此必然会影响到邻近的比特及记忆单元。
在SONOS内存元件中，利用ONO层以记录数据，使得热空穴可以被局限在靠近漏极区的地方，因此根据前述的操作方法写入或擦除数据时，一记忆单元中可储存有两个比特。另一方面，数据可以由公知的方式加以读取。
总结来说，本发明使用可在一记忆单元中储存有两比特数据的一SONOS内存元件，是以热空穴将数据写入氮化硅层中靠近漏极区的位置以储存一个比特，且以热电子将靠近漏极区的一个比特擦除。
虽然本发明已以实施例说明如上，然其并非用以限定本发明，任何熟悉此技术的人，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以权利要求书为准。

Claims (10)

1.一种编程及擦除P沟道基底-氧化硅/氮化硅/氧化硅-硅SONOS记忆单元的操作方法，其中该SONOS记忆单元包括有一基底、一位于该基底上的ONO层、一栅极层以及位于该ONO层两侧的该基底中的两个掺杂区，其特征为：该操作方法包括：
将两个掺杂区其中之一指定为漏极区，而另一个为源极区；
当要进行编程动作时，将热空穴局部地注入至该ONO层中靠近该漏极区的一第一区域；以及
当要进行擦除动作时，将热电子局部注入至该ONO层中靠近该漏极区处，将热空穴消除；
其中将该热空穴局部地注入至该ONO层中的步骤包括设定一第一偏压组态，该第一偏压组态是将该栅极与该漏极区设定为一第一负偏压，并将该源极区接地，其中该第一负偏压的值足以使热空穴产生并注入该ONO层中；以及
将该热电子局部注入至该ONO层中的步骤包括设定一第二偏压组态，该第二偏压组态将该漏极区设定为一第二负偏压，而将该栅极设定为一第三负偏压，以及将该基底设定为一接地电压，其中该第二负偏压的绝对值大于该第三负偏压，且该第二负偏压与该第三负偏压的差值足以使热电子产生并注入至该ONO层中。
2.如权利要求1所述的编程及擦除P沟道基底-氧化硅/氮化硅/氧化硅-硅SONOS记忆单元的操作方法，其特征为：该第一负偏压为-9V。
3.如权利要求1所述的编程及擦除P沟道基底-氧化硅/氮化硅/氧化硅-硅SONOS记忆单元的操作方法，其特征为：该第二负偏压为-9V，该第三负偏压为-1V。
4.如权利要求1所述的编程及擦除P沟道基底-氧化硅/氮化硅/氧化硅-硅SONOS记忆单元的操作方法，其特征为：在该P沟道SONOS内存元件中一第二比特的写入与擦除的操作，以相反的顺序将该二掺杂区指定为源极区与漏极区。
5.一种编程及擦除P沟道基底-氧化硅/氮化硅/氧化硅-硅SONOS记忆单元的操作方法，其中该SONOS记忆单元包括一基底、一位于基底上的一ONO层、一栅极层以及位于该ONO层两侧的该基底中的两个掺杂区，其特征为：该操作方法包括：
指定该二个掺杂区其中之一为源极区，而另一个为漏极区；
当要编程该记忆单元时，施加一第一偏压组态至该栅极、该漏极、该源极与该基底上，由此注入热空穴至该ONO层中靠近漏极区的第一区域，即存入一第一比特；以及
当要进行擦除动作时，由施加一第二偏压组态至该栅极、该漏极、该源极与该基底上，而将热电子局部注入该ONO层的该第一区域中，因此使在该第一区域中的该热空穴被消除。
6.如权利要求5所述的编程及擦除P沟道基底-氧化硅/氮化硅/氧化硅-硅SONOS记忆单元的操作方法，其特征为：在将该记忆单元编程的步骤中的该第一偏压组态包括设定该栅极与该漏极区为一第一负偏压，并将该源极区与该基底接地，其中该第一负偏压的值足以使热空穴产生并注入该ONO层中。
7.如权利要求6所述的编程及擦除P沟道基底-氧化硅/氮化硅/氧化硅-硅SONOS记忆单元的操作方法，其特征为：该第一负偏压为-9V。
8.如权利要求5所述的编程及擦除P沟道基底-氧化硅/氮化硅/氧化硅-硅SONOS记忆单元的操作方法，其特征为：在将该热电子局部注入该ONO层的该第一区域的步骤中的该第二偏压组态包括将该漏极区设定为一第一负偏压，将该栅极设定为一第二负偏压，以及将该基底接地，其中该第一负偏压的绝对值大于该第二负偏压，且该第一负偏压与该第二负偏压的差值足以使热电子产生并注入至该ONO层中。
9.如权利要求8所述的编程及擦除P沟道基底-氧化硅/氮化硅/氧化硅-硅SONOS记忆单元的操作方法，其特征为：该第一负偏压为-9V，该第二负偏压为-1V。
10.如权利要求5所述的编程及擦除P沟道基底-氧化硅/氮化硅/氧化硅-硅SONOS记忆单元的操作方法，其特征为：在该P沟道SONOS内存元件中的一第二比特的写入与擦除的操作，是以相反的顺序将该二掺杂区指定为源极区与漏极区。
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