CN1259716C - 非易失性存储器的擦除方法 - Google Patents
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Abstract
一种非易失性存储器的擦除方法，其中此非易失性存储器具有一控制栅极、一源极、一漏极、一电荷捕获层与一基底。此方法对控制栅极施加一第一电压，对源极施加一第二电压，对漏极施加一第三电压，以及对基底施加一第四电压，以利用负栅极电压F-N隧穿效应使电子从电荷捕获层拉出至沟道中以进行擦除。
Description
技术领域
本发明是有关于一种非易失性存储器(Non-Volatile Memory)的操作方法，且特别是有关于一种非易失性存储器的擦除方法。
背景技术
非易失性存储器中的可电擦除可编程只读存储器(ElectricallyErasable Programmable Read Only Memory，EEPROM)具有可进行多次数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种存储器元件。
典型的可电擦除且可编程只读存储器以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当存储器进行程序化(Program)时，注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极层之中。然而，当多晶硅浮置栅极层下方的隧穿氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。
因此，为了解决可电擦除可编程只读存储器元件漏电流的问题，目前公知的一种方法是采用一电荷捕获层取代多晶硅浮置栅极，此电荷捕获层的材质例如是氮化硅。这种氮化硅电荷捕获层上下通常各有一层氧化硅，而形成一种包含氧化硅/氮化硅/氧化硅(ONO)复合层在内的堆栈式(Stacked)栅极结构，具有此堆栈式栅极结构的EEPROM通称为氮化硅只读存储器(NROM)。当施加电压于此元件的控制栅极与源/漏极区上以进行程序化时，沟道区中接近漏极区之处会产生热电子而注入电荷捕获层中。由于氮化硅具有捕捉电子的特性，因此，注入电荷捕获层之中的电子并不会均匀分布于整个电荷捕获层之中，而是集中于电荷捕获层的局部区域上。由于注入电荷捕获层的电子仅集中于局部的区域，因此，对于隧穿氧化层中缺陷的敏感度较小，元件漏电流的现象较不易发生。
此外，氮化硅只读存储器的另一项优点是在进行程序化时，可以使堆栈式栅极一侧的源极/漏极区具有较高的电压，而在接近于一侧的源极/漏极区的氮化硅层中存入电子；并且也可以使堆栈式栅极另一侧的源极/漏极区具有较高的电压，而在接近于另一侧的源极/漏极区的氮化硅层中存入电子。故而，通过改变控制栅极与其两侧的源极/漏极区上所施加的电压，单一的氮化硅层之中可以存在两群电子、单一群电子或是不存在电子。因此，氮化硅只读存储器可以在单一的存储单元之中写入四种状态，为一种单存储单元二位(2bits/cell)储存的非易失性存储器。
公知的氮化硅只读存储器通常利用沟道热电子注入效应(Channel Hot Electron)进行程序化，使得热电子从漏极侧(或源极侧)穿过隧穿氧化层注入电荷捕获层中，而在接近漏极(或源极)上方的电荷捕获层局部性地储存。而且在程序化之后，由于在漏极侧(或源极侧)的电荷捕获层上带有净负电荷，所以会令存储单元的启始电压(VT)上升。而这些电子会在电荷捕获层中停留一段很长的时间(例如在85℃中，停留时间超过十年左右)，除非故意的将其擦除。在进行擦除操作时，则利用价带-导带间热空穴注入效应(Band-to-Band TunnelingInduced Hot Hole Injection)，而使得靠近漏极侧(源极侧)的空穴能够经过隧穿氧化层进入电荷捕获层中。在擦除之后，由于原本存在于漏极侧(或源极侧)之电荷捕获层上的负电荷被注入的空穴中和，所以会令存储单元的启始电压(VT)下降而成为擦除状态。
然而，利用价带-导带间热空穴注入效应进行擦除时，由于是使空穴经由漏极侧(或源极侧)注入电荷捕获层中，而注入电荷捕获层的空穴数量不易控制，因此在擦除的过程中可能会有过多的空穴注入电荷捕获层中，而造成所谓存储器元件过度擦除(Over Erase)的情况产生。当此过度擦除现象太过严重时，可能就会造成存储器元件的可靠度(Reliability)降低。特别是当存储器元件的尺寸越小，过度擦除的情形就会越严重，所以利用价带-导带间热空穴注入效应进行存储器的擦除，也会限制存储器元件尺寸缩小的程度。
发明内容
有鉴于此，本发明的一目的在于提供一种非易失性存储器的擦除方法，能够避免过度擦除现象、提升存储器元件的可靠度，并且能够低电流操作。
本发明提供一种非易失性存储器的擦除方法，其中此非易失性存储器具有一控制栅极、一源极、一漏极、一电荷捕获层与一基底，此方法包括对控制栅极施加一第一电压，对源极施加一第二电压，对漏极施加一第三电压，以及对基底施加一第四电压，以使电子从电荷捕获层拉出至沟道中以进行擦除。其中，施加于控制栅极的第一电压与施加于基底的第四电压的电压差足以使非易失性存储器以负栅极电压F-N隧穿效应进行擦除。而且，施加于源极的第二电压、施加于漏极的第三电压与施加于基底的第四电压的电压值相等，使基底中不会产生热空穴，而可以抑制热空穴的应力。
此外，上述的擦除方法可以适用于单存储单元双位储存的非易失性存储器及单存储单元单一位储存的非易失性存储器。
本发明另外提供一种非易失性内存的操作方法，其中非易失性存储器具有一控制栅极、一源极、一漏极、一电荷捕获层与一基底，此方法包括程序化非易失性存储器至一程序化启始电压VtP。然后，对控制栅极施加一第一电压，对漏极施加一第二电压，对源极施加一第三电压，以及对基底施加一第四电压，以使非易失性存储器以负栅极电压F-N隧穿效应进行擦除至一擦除启始电压VtE。其中，施加于控制栅极的第一电压与施加于基底的第四电压的电压差足以使非易失性存储器以负栅极电压F-N隧穿效应进行擦除。而且，施加于源极的第二电压、施加于漏极的第三电压与施加于基底的第四电压的电压值相等，使基底中不会产生热空穴，而可以抑制热空穴的应力。
此外，上述的操作方法可以适用于单存储单元双位储存的非易失性存储器及单存储单元单一位储存的非易失性存储器。
由于利用负栅极电压F-N隧穿效应使存储单元的启始电压从最初启始电压Vti(初始状态)上升至擦除启始电压VtE(擦除状态)，使得存储单元在擦除状态时，电荷捕获层已经均匀储存有净电荷，因此可以防止过度擦除，以及过量空穴注入的问题。而且，利用负栅极电压F-N隧穿效应进行擦除，其擦除启始电压VtE为一自行限制电位(Self-limiting Level)，此一方式也避免了过度擦除效应。
而且，由于存储单元在程序化状态与擦除状态时，电荷捕获层都储存有净负电荷，使存储单元从程序化状态变成擦除状态或从擦除状态变成程序化状态都只有电子转移，因此可避免空穴注入所导致的可靠度问题。
此外，在存储器制造完成后，可利用正栅极电压F-N隧穿效应或负栅极电压F-N隧穿效应对存储单元进行初始化步骤，使存储单元的擦除启始电压VtE大于最初启始电压Vti。当然，也可以不进行初始化步骤，使存储单元的擦除启始电压VtE等于最初启始电压Vti，在此情况下存储单元从程序化状态变成擦除状态或从擦除状态变成程序化状态仍然只有电子转移。
另外，本发明的擦除方法可以适用于P型栅极及N型栅极的存储器。
附图说明
图1A至图1C分别为本发明的非易失性存储单元的漏极侧位程序化、源极侧位程序化与擦除的操作过程示意图；
图2A至图2C分别为本发明的非易失性存储器的漏极侧位程序化、源极侧位程序化与擦除的启始电压差ΔVt(VtP-VtE)与时间的关系图；以及
图3为本发明的非易失性存储单元启始电压示意图。
100：基底 102：漏极
104：源极 106：电荷捕获层
108：控制栅极 110：隧穿氧化层
112：氧化层 VtE：擦除启始电压
Vti：最初启始电压 VtP：程序化启始电压
具体实施方式
图1A至图1C为本发明的非易失性存储单元的操作过程示意图。图2A至图2C为本发明的非易失性存储器的操作过程的启始电压差ΔVt(VtP-VtE)与时间的关系图。本实施例是以单存储单元二位储存的非易失性存储器为实例做说明。请参照图1A至图1C及图2A至图2C，以明了本发明的非易失性存储器的操作模式。在图2A至图2C中，符号●(Bit-1)表示漏极侧位，符号○(Bit-2)则表示源极侧位。在本实施例中，是利用沟道热电子注入效应进行程序化，并利用负栅极电压F-N隧穿(Negative gate F-N Tunneling)效应进行擦除。
请参照图1A，当对存储单元漏极侧位进行程序化时，于控制栅极108上施加例如10伏特左右的偏压Vgp，漏极102上施加例如4.5伏特左右的偏压Vdp，使源极104电压例如为0伏特，基底100施加例如0伏特左右的偏压Vbp。在此种偏压情况下，即会产生大的沟道电流(0.10毫安/存储单元至1毫安/存储单元)，其中电子是由源极104端向漏极102端移动，且在漏极102端被高沟道电场所加速而产生热电子，其动能足以克服隧穿氧化层110的能量阻障，再加上控制栅极108上施加有高正偏压，使得热电子从漏极102端注入电荷捕获层106中，而在接近漏极102上方的电荷捕获层106局部性地储存。在程序化时，由于在漏极侧的电荷捕获层106上的净负电荷逐渐增加，所以会令存储单元的启始电压上升，亦即如图2A所示漏极102侧位的启始电压差ΔVt(VtP-VtE)会随程序化时间增加而增加。
请参照图1B，当对存储单元源极侧位进行程序化时，同样的于控制栅极108上施加例如10伏特左右的偏压Vgp，源极104上施加例如4.5伏特左右的偏压Vsp，使漏极102电压例如为0伏特，基底100施加例如0伏特左右的偏压Vbp。在此种偏压情况下，即会产生大的沟道电流，使电子是由漏极102端向源极104端移动，并在源极104端被高沟道电场所加速而产生热电子，其动能足以克服隧穿氧化层110的能量阻障，再加上控制栅极108上施加有高正偏压，使得热电子从源极104端注入电荷捕获层106中，并在接近源极104上方的电荷捕获层106局部性地储存。在程序化时，由于在源极104侧的电荷捕获层106上的净负电荷逐渐增加，所以会令存储单元的启始电压上升，亦即如图2B所示源极104侧位的启始电压差ΔVt(VtP-VtE)会随程序化时间增加而增加。
请参照图1C，当对存储单元进行擦除时，于控制栅极108上施加例如-10伏特至-20伏特左右的偏压Vge，漏极102、源极104分别施加例如0伏特的偏压Vde、Vse，基底100施加例如0伏特左右的偏压Vbe。如此，即可在控制栅极108与基底100之间造成电压差，而建立一个大的电场，并可以利用负栅极电压F-N隧穿效应使电子从电荷捕获层106中拉出至沟道中。在擦除时，由于在电荷捕获层106上的电子减少，所以会令存储单元的启始电压下降，亦即如图2C所示漏极侧位及源极侧位的启始电压差ΔVt(VtP-VtE)会随程序化时间增加而同时降低。
本发明的另一种擦除方法，是在控制栅极108上施加例如-10伏特至-20伏特左右的偏压Vge，漏极102、源极104的电压分别施加例如0伏特至10伏特的偏压Vde、Vse，基底100施加例如0伏特至10伏特左右的偏压Vbe(亦即Vde＝Vse＝Vbe)。如此，也可在控制栅极108与基底100之间造成电压差，而建立一个大的电场，并可以利用负栅极F-N隧穿效应使电子从电荷捕获层106中拉出至沟道中。而且，使用负栅极电压F-N隧穿效应进行擦除就能够低电流操作存储器。
在本发明的非易失性存储器的擦除方法中，由于施加于漏极102的偏压Vde、源极104的偏压Vse，基底100的偏压Vbe皆相等，因此在基底中不会产生热空穴，而可以抑制热空穴的应力。而且，在控制栅极108与基底100之间建立一个大的电场，(亦即，大电场穿过氧化硅/氮化硅/氧化硅层(ONO))，使得电荷捕获层(氮化硅)中的储存电子经由Frenkel-Poole发射效应而排出，然后再以F-N隧穿效应使电子拉至沟道中。此外，上述的擦除方法是同时对源极与漏极施予对称的偏压(亦即Vse＝Vde)，因此可以在单一存储单元中同时擦除二位的数据。当然，也可以应用于单一存储单元单一位储存模式的操作模式。
接着，请参照图3为本发明的非易失性存储单元启始电压示意图，其用以详细说明本发明的操作模式。如图3所示，在一般的非易失性存储器制作完成后，存储单元的启始电压例如为最初启始电压Vti(例如为1.8伏特)。然后进行一初始化步骤，使存储单元的启始电压变成擦除启始电压VtE(例如为2.8伏特)。其中，对存储单元进行初始化的方法例如是利用正栅极电压F-N隧穿效应或负栅极电压F-N隧穿效应注入电子至电荷捕获层中，使存储单元的启始电压从最初启始电压Vti上升至擦除启始电压VtE；或者也可以先利用正栅极电压F-N隧穿效应或沟道热电子效应注入电子至电荷捕获层中，使存储单元的启始电压从最初启始电压Vti上升至程序化启始电压VtP(例如为4.8伏特)，然后再进行一擦除操作，利用负栅极电压F-N隧穿效应使存储单元的启始电压从程序化启始电压VtP下降至擦除启始电压VtE。
当对存储单元进行程序化操作时，则通过沟道热电子效应注入更多电子至漏极侧(源极侧)上方的电荷捕获层，使存储单元的启始电压从擦除启始电压VtE上升至程序化启始电压VtP。然后，对存储单元进行擦除操作时，则利用负栅极电压F-N隧穿效应从使通过沟道热电子效应局部注入于漏极侧(源极侧)的电子从电荷捕获层排出，于是存储单元的启始电压就会从程序化启始电压VtP下降至擦除启始电压VtE。之后，在操作此非易失性存储单元时，通过提高存储单元的启始电压至程序化启始电压VtP或降低存储单元的启始电压至擦除启始电压VtE，以使存储单元处于程序化状态或擦除状态。
上述说明中，由于利用F-N隧穿效应使存储单元的启始电压从最初启始电压Vti(初始状态)上升至擦除启始电压VtE(擦除状态)，使得存储单元在擦除状态时，电荷捕获层已经均匀储存有净电荷，因此可以防止过度擦除，以及过量空穴注入的问题。而且，利用负栅极电压F-N隧穿擦除存储单元，其擦除启始电压VtE为一自行限制电位，此一方式也能够避免过度擦除效应。
由于存储单元在程序化状态与擦除状态时，电荷捕获层都储存有净负电荷，同时存储单元从程序化状态变成擦除状态或从擦除状态变成程序化状态都只有电子转移，可避免空穴注入所引发的可靠度问题。
此外，在存储器制造完成后，利用正栅极电压F-N隧穿效应或负栅极电压F-N隧穿效应对存储单元进行的初始化步骤，存储单元的擦除启始电压VtE大于最初启始电压Vti。当然，也可以不进行初始化步骤，直接使存储单元的最初启始电压Vti作为擦除启始电压VtE，在此情况下存储单元从程序化状态变成擦除状态或从擦除状态变成程序化状态仍然只有电子转移。
另外，本发明的擦除方法可以适用于P型栅极及N型栅极的存储器。
Claims (25)
1.一种非易失性存储器的擦除方法，其中该非易失性存储器具有一控制栅极、一源极、一漏极、一电荷捕获层与一基底，其特征是，该方法包括下列步骤：
对该控制栅极施加一第一电压，对该源极施加一第二电压，对该漏极施加一第三电压，以及对该基底施加一第四电压，以利用负栅极电压F-N隧穿效应使电子从该电荷捕获层拉出至沟道中以进行擦除，其中施加于该源极的该第二电压、该漏极的该第三电压与该基底的该第四电压的电压值相等，使该基底中不会产生热空穴，而可以抑制热空穴的应力。
2.如权利要求1所述的非易失性存储器的擦除方法，其特征是，该非挥发存储器包括单存储单元双位储存的非易失性存储器、单存储单元单一位储存的非易失性存储器的其中之一。
3.如权利要求1所述的非易失性存储器的擦除方法，其特征是，该控制栅极包括N型栅极、P型栅极的其中之一。
4.如权利要求1所述的非易失性存储器的擦除方法，其特征是，在擦除状态下，该电荷捕获层仍储存有净负电荷，在操作时只有电子转移。
5.如权利要求1所述的非易失性存储器的擦除方法，其特征是，施加于该控制栅极的该第一电压与施加于该基底的该第四电压的电压差足以使该非易失性存储器以负栅极电压F-N隧穿效应进行擦除。
6.如权利要求1所述的非易失性存储器的擦除方法，其特征是，施加于该控制栅极的该第一电压与施加于该基底的该第四电压的电压差为-10伏特至-20伏特。
7.如权利要求6所述的非易失性存储器的擦除方法，其特征是，该第一电压为-10伏特至-20伏特。
8.如权利要求7所述的非易失性存储器的擦除方法，其特征是，该第四电压为0伏特至10伏特。
9.如权利要求1所述的非易失性存储器的擦除方法，其特征是，该第二电压、该第三电压与该第四电压为0伏特至10伏特。
10.如权利要求9所述的非易失性存储器的擦除方法，其特征是，该第一电压为-10伏特至-20伏特。
11.一种非易失性存储器的操作方法，其中该非易失性内存具有一控制栅极、一源极、一漏极、一电荷捕获层与一基底，其特征是，该方法包括下列步骤：
程序化该非易失性存储器至一程序化启始电压VtP；以及
对该控制栅极施加一第一电压，对该漏极施加一第二电压，对该源极施加一第三电压，以及对该基底施加一第四电压，以使该非易失性存储器以负栅极电压F-N隧穿效应使电子从该电荷捕获层拉出至沟道中而进行擦除至一擦除启始电压VtE。
12.如权利要求11所述的非易失性存储器的操作方法，其特征是，该非挥发存储器包括单存储单元双位储存的非易失性存储器、单存储单元单一位储存的非易失性存储器的其中之一。
13.如权利要求11所述的非易失性存储器的操作方法，其特征是，该控制栅极包括N型栅极、P型栅极的其中之一。
14.如权利要求11所述的非易失性存储器的操作方法，其特征是，程序化该非易失性存储器至该程序化启始电压VtP的方法包括沟道热电子法。
15.如权利要求11所述的非易失性存储器的操作方法，其特征是，更包括在程序化该非易失性存储器至该程序化启始电压VtP的步骤之前进行一初始化步骤。
16.如权利要求15所述的非易失性存储器的操作方法，其特征是，该初始化步骤包括以F-N隧穿效应使该非易失性存储器的启始电压从一最初启始电压Vti上升至该擦除启始电压VtE。
17.如权利要求15所述的非易失性存储器的操作方法，其特征是，该初始化步骤包括：
程序化该非易失性存储器，使其启始电压从一最初启始电压Vti上升至该程序化启始电压VtP；以及
以负栅极电压F-N隧穿效应使该非易失性存储器的启始电压从该程序化启始电压VtP下降至该擦除启始电压VtE。
18.如权利要求17所述的非易失性存储器的操作方法，其特征是，该擦除启始电压VtE大于或等于该最初启始电压Vti。
19.如权利要求18所述的非易失性存储器的操作方法，其特征是，该擦除启始电压VtE大于该最初启始电压Vti，表示在擦除状态下，该电荷捕获层仍储存有净负电荷，在操作时只有电子转移。
20.如权利要求11所述的非易失性存储器的操作方法，其特征是，施加于该栅极的该第一电压与施加于该基底的该第四电压的电压差为-10伏特至-20伏特。
21.如权利要求20所述的非易失性存储器的操作方法，其特征是，该第一电压为-10伏特至-20伏特。
22.如权利要求20所述的非易失性存储器的操作方法，其特征是，该第四电压为0伏特至10伏特。
23.如权利要求11所述的非易失性存储器的操作方法，其特征是，施加于该源极的该第二电压、该漏极的该第三电压与该基底的该第四电压的电压值相等，使该基底中不会产生热空穴，而可以抑制热空穴的应力。
24.如权利要求23所述的非易失性存储器的操作方法，其特征是，该第二电压、该第三电压与该第四电压为0至10伏特。
25.如权利要求24所述的非易失性存储器的操作方法，其特征是，该第一电压为-10伏特至-20伏特。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 02142753 CN1259716C (zh) | 2002-09-20 | 2002-09-20 | 非易失性存储器的擦除方法 |
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| Publication Number | Publication Date |
|---|---|
| CN1484301A CN1484301A (zh) | 2004-03-24 |
| CN1259716C true CN1259716C (zh) | 2006-06-14 |
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ID=34148098
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 02142753 Expired - Fee Related CN1259716C (zh) | 2002-09-20 | 2002-09-20 | 非易失性存储器的擦除方法 |
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| Country | Link |
|---|---|
| CN (1) | CN1259716C (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101211986B (zh) * | 2006-12-28 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | 非挥发性存储器的写入方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274601B2 (en) | 2004-09-27 | 2007-09-25 | Macronix International Co., Ltd. | Programming and erasing method for charge-trapping memory devices |
| CN100423213C (zh) * | 2005-08-05 | 2008-10-01 | 旺宏电子股份有限公司 | 非易失性存储器的操作方法 |
| CN100456478C (zh) * | 2005-10-17 | 2009-01-28 | 亿而得微电子股份有限公司 | 单栅极非易失性内存的擦除方法 |
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|---|---|
| CN1484301A (zh) | 2004-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20060614 Termination date: 20190920 |