CN100456478C - 单栅极非易失性内存的擦除方法 - Google Patents

Abstract

一种单栅极非易失性内存的擦除方法，该非易失性内存为具有单浮接栅极结构，进行擦除操作时，是由施加电压于漏极与门极，来产生反层，以降低擦除电压与提升擦除速度，并可防止过度擦除。

Description

单栅极非易失性内存的擦除方法

技术领域

本发明是有关一种非易失性内存(Non-Volatile Memory)，特别是关于一种可于低压(低于10V)擦除的单栅极的非易失性内存的擦除方法。

背景技术

按，互补式金属氧化半导体(Complementary Metal OxideSemiconductor，CMOS)制备技术已成为特殊应用集成电路(applicationspecific integrated circuit，ASIC)的常用制造方法。在计算机信息产品发达的今天，电子式可清除程序化只读存储器(Electrically ErasableProgrammable Read Only Memory，EEPROM)由于具备有电性编写和擦除数据的非易失性内存功能，且在电源关掉后数据不会消失，所以被广泛使用于电子产品上。

非易失性内存为可程序化的，其用以储存电荷以改变内存的晶体管的栅极电压，或不储存电荷以留下原内存的晶体管的栅极电压。擦除操作则是将储存在非易失性内存中的所有电荷移除，使得所有非易失性内存回到原内存的晶体管的栅极电压。因此，在公知非易失性内存的结构中，除了晶体管的栅极层外，另需额外增加一导电层来储存电荷，而形成双栅极(double-layer)结构，在制备上则比一般CMOS制备多出薄膜沉积、蚀刻及曝光显影等步骤，使得成本增加、制备复杂、组件良率下降、工时提高，尤其在使用于嵌入式(Embedded)EEPROM产品时更为明显。

在公知对于EEPROM组件的擦除方法中，储存的电荷是在福勒-诺得汉(Fowler-Nordheim)隧穿(简称F-N隧穿)技术的隧穿效应下从浮置栅极移动至晶体管来移除，电压往往需要大于10V，再由于单栅极EEMPROM内存的结构为晶体管基底-浮置栅极-电容基底，导致储存的电荷可依据电场施加方向而被释放至任一方向；致使单栅极EEPROM组件的过度擦除问题变得更严重。

发明内容

本发明的主要目的在于提供一种单栅极的非易失性内存的擦除方法，其使用单浮接栅极结构，使得擦除电压低于10V，并且，在擦除时是对于漏极与门极施加电压，以产生反层，进而改善擦除的效率，擦除完成时则因漏极电压降低或源极电压升高而停止，可防止过度擦除，藉以解决先前技术的缺失。

为实现上述目的，本发明提供的单栅极非易失性内存的擦除方法，该非易失性内存包括一P型半导体基底、一晶体管与一N阱电容结构，该晶体管与该N阱电容结构设置于该P型半导体基底，该晶体管包括一第一导电栅极与复数个第一离子掺杂区，且该些第一离子掺杂区于该第一导电栅极的两侧分别形成源极及漏极，该N阱电容结构包括一第二离子掺杂区与一第二导电栅极，且该第一导电栅极与该第二导电栅极为电连接而形成一单浮接栅极，该擦除方法的特征在于：

于该P型半导体基底、该源极、该漏极与该第一离子掺杂区上分别施加一基底电压V_sub、一源极电压V_s、一漏极电压V_d与一控制栅极电压V_c，并满足下列条件：

V_d＞V_c≥V_s≥V_sub；及

V_sub为接地。

本发明所提供的单栅极非易失性内存的擦除方法，应用于单栅极的非易失性内存，此单栅极的非易失性内存包括半导体基底、晶体管及电容结构，其中，晶体管与电容结构设置于半导体基底，晶体管是由第一导电栅极堆栈在第一介电层表面，第一介电层位于半导体基底上，且有二高度导电的第一离子掺杂区位于第一导电栅极与第一介电层二侧来形成源极及漏极；电容结构如同晶体管亦形成一三明治结构，包括有第二离子掺杂区、第二介电层与第二导电栅极，且电容结构的第二导电栅极及晶体管的第一导电栅极系隔离并被电连接，并形成非易失性内存的单浮接栅极；半导体基底为P型，第二离子掺杂区为N型阱。此单栅极的非易失性内存的擦除方法，乃包括施加电压于漏极与门极以使F-N遂穿延伸至通道下方以增加擦除效能的。凡利用本发明的方式使非易失性内存以不同的结构变化来进行擦除的操作，皆在本发明的范围中。

具体而言，本发明所提供的单栅极非易失性内存的擦除方法，可对于由P型半导体基底、晶体管与N阱电容结构所构成的非易失性内存，进行擦除化过程，乃于P型半导体基底、源极、漏极与第一离子掺杂区上分别施加基底电压、源极电压、漏极电压与控制栅极电压，且漏极电压大于控制栅极电压，控制栅极电压大于或等于源极电压，源极电压大于或等于基底电压，基底电压为接地。

附图说明

图1为本发明的第一实施例的单栅极非易失性内存结构的剖视图；

图2A为本发明的第一实施例的设有四个端点的结构示意图；及

图2B为图2A结构的等效电路。

具体实施方式

以下由具体实施例配合附图作详细说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

图1为本发明的第一个实施例所提供的单栅极非易失性内存结构的剖视图，单栅极非易失性内存结构30包括NMOS晶体管(NMOSFET)32及N阱(N-well)电容34于P型硅基底36中；NMOS晶体管32包含第一介电层320位于P型硅基底36表面上，第一导电栅极322迭设于该第一介电层320上方，以及二N⁺离子掺杂区位于P型硅基底36内，分别作为其源极324及漏极324’，在源极324和漏极324’间形成一通道326；N阱电容34包含第二离子掺杂区于P型硅基底36内，为其N阱340，第二介电层342位于N阱340表面上，以及第二导电栅极344迭设于第二介电层342上方，进行形成顶板-介电层-底板的电容结构。NMOS晶体管32的第一导电栅极322和N阱电容34的顶部的第二导电栅极344被电连接且以一隔离材料38隔离，形成一单浮接栅极(floating gate)40的结构。

此单栅极非易失性内存结构30设有四个端点的结构，如图2A所示，该四个端点分别为源极、漏极、控制栅极以及基底，并于基底、源极、漏极、第一离子掺杂区上分别施加一基底电压V_sub、源极电压V_s、漏极电压V_d、控制栅极电压V_c；图2B为其等效电路。此单栅极非易失性内存结构30的低漏极电压擦除化过程的条件如下：

a.基底电压V_sub为接地(＝0)；以及

b.V_s≥V_sub＝0，且V_s＜V_d。

故，V_d＞V_c≥V_s≥V_sub＝0。

上述图1的结构是在P型硅晶圆上制造而得，该隔离结构38由标准隔离模块制备来完成；在形成基本的隔离结构38后，N阱340及NMOS晶体管32的通道326由离子布植来形成；在成长第一导电栅极322与第二导电栅极344的介电层后，接着沉积形成多晶硅，且以微影蚀刻进行图案化将多晶硅形成单浮接栅极40；接着进行离子布植以形成NMOS晶体管32的源极324、漏极324’和控制栅极等电极。在金属化之后，便完成许多单栅极非易失性内存结构的制作。

综上所述，本发明提出一种单栅极非易失性内存的擦除方法，是对单栅极非易失性内存结构施加电压于漏极(低于10V)与门极，该栅极电压可对于信道下方产生反层以增加擦除效果，当擦除完成时，漏极电压会因信道打开而下降或源极电压升高，并停止擦除，以降低擦除化的电压，并且解决过擦除问题。

以上所述是由实施例说明本发明的特点，其目的在使熟习该技术者能理解本发明的内容并据以实施，而非限定本发明的专利范围，故，凡其它未脱离本发明所揭示的精神所完成的等效修饰或修改，仍应包含在所述的申请专利范围中。

Claims (1)

1.一种单栅极非易失性内存的擦除方法，该非易失性内存包括一P型半导体基底、一晶体管与一N阱电容结构，该晶体管与该N阱电容结构设置于该P型半导体基底内，该晶体管包括一第一导电栅极与复数个第一离子掺杂区，且该些第一离子掺杂区于该第一导电栅极的两侧分别形成源极及漏极，该N阱电容结构包括一第二离子掺杂区与一第二导电栅极，且该第一导电栅极与该第二导电栅极电连接而形成一单浮置栅极，该擦除方法的特征在于：

于该P型半导体基底、该源极、该漏极与该第二离子掺杂区上分别施加一基底电压V_sub、一源极电压V_s、一漏极电压V_d与一控制栅极电压V_c，并满足下列条件：

V_d＞V_c≥V_s≥V_sub；及

V_sub为接地。

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