CN1805145A - 半导体器件及其制造方法 - Google Patents
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Abstract
一电可擦除只读存储器(EEPROM)单元，包含在电荷保持绝缘层的相对面上的第一和第二助栅极(assist gate)。在EEPROM存储单元中的电流在反转层之间流动，该反转层是响应于向助栅极施加的偏压而产生的。此绝缘层可含有设置在沟道区域上方的二氧化硅层之间的氮化硅，使得这些层可构成一介电堆栈，其被制造来占据相当小的区域。
Description
技术领域
本发明一般涉及一种半导体器件，以及形成半导体器件的方法。更精确地说，本发明涉及一快闪电可擦除只读存储器(EEPROM)单元，以及相关的制造和操作方法。
背景技术
常见的快闪电可擦除只读存储器(EEPROM)存储单元，典型包含扩散入半导体衬底内的、隔离的源极和漏极区域，以及在其间设置的一沟道区域。此外，常见的快闪存储单元，包含一设置在沟道区域上的电绝缘浮动栅极，以及安置在该浮动栅极上方的一控制栅极。通过向源极、漏极和控制栅极施加适当的电压，电荷或者被储存在浮动栅极上，或者自浮动栅极移除。并且因此数据以此种电荷的形式被储存在存储器单元中或从该存储器单元擦除。浮动栅极上电荷的出现或消失，决定当存储单元被选择时，电流是否在源极和漏极区域之间流动。可用适当的电路将这样的电流检测为存储在存储单元中的二进制(binary)码“1”。另一方面，若无电流被检测到，则二进制码“0”便被存储在存储单元中。
然而当存储单元不被选择时，应该是少量或是完全没有电流流经存储单元的沟道区域。
为了改进存储单元密度，快闪存储单元已被大大降低尺寸。结果，沟道长度，也就是扩散的源极区域和漏极区域之间的距离，被大大减小。然而，其尺寸减小的存储单元必须承受所谓的“短沟道效应”。特别是，由于沟道区域降低了尺寸，在源极和漏极区域附近形成的pn结耗尽区(depletion regions)会产生相当强的电场，使得流经单元的电流无法由施加于控制栅极的偏压，或浮动栅极上电荷的出现/消失来进行控制。更合适地，电流主要是由跨接源极和漏极区域的电压来确定。因而，对于一给定的源极和漏极电压，一过高的电流可能会在未被选择的存储单元中流动，造成存储器读取错误。
本发明的目标便是克服现有技术的一个或多个问题。
发明内容
根据本发明的一个方面，提供一种半导体器件，包含一含有一表面的半导体衬底，以及设置在该半导体衬底的第一区域上的第一导电层。该第一导电层与半导体衬底的第一区域隔离。该半导体器件还包含设置在该半导体衬底的第二区域上的第二导电层，第一区域和第二区域彼此隔离。该第二导电层与半导体衬底的第二区域隔离。该半导体器件还含有的一绝缘层，其设置在第一和第二区域之间的半导体衬底的第三区域上。此外，该半导体器件含有设置在绝缘层上的第三导电层，其中在分别向第一、第二和第三导电层施加第一、第二和第三偏压时，该绝缘层接收和保持载子(carriers)。
根据本发明的另一方面，提供一种半导体器件，包含一衬底，以及设置在该衬底上的介电堆栈，该介电堆栈被配置来保持电荷。该介电堆栈含有第一氧化硅层，第二氮化硅层，以及第三氧化硅层。该半导体器件还含有一与介电堆栈横向隔开并与衬底隔离的第一多晶硅层，以及与介电堆栈和第一多晶硅层横向隔开的第二多晶硅层。第二多晶硅层与衬底隔离。该半导体器件还含有设置在第三二氧化硅层、第一多晶硅层和第二多晶硅层上的第三多晶硅层。该第三多晶硅层与第一和第二多晶硅层隔离。
根据本发明的另一个方面，提供一种半导体器件，其包含一半导体衬底，第一和第二助栅极线，一绝缘层，以及一字线。该半导体衬底具有一表面，且第一助栅极线与半导体衬底表面的第一区域隔离并延伸至其上。第二助栅极线与半导体衬底表面的第二区域隔离并延伸至其上。衬底表面的第一和第二区域彼此隔离。该绝缘层设置在第一和第二区域之间的半导体衬底表面的第三区域上，且一字线设置该绝缘层上。分别向第一助栅极线、第二助栅极线和字线上施加第一、第二和第三偏压，该绝缘层接收和保持载子。此外，响应于第一和第二偏压，分别在邻接于第一和第二助栅极线处形成第一和第二反转层，且在半导体衬底内提供第一和第二搀杂区域，此第一和第二搀杂区域分别被配置为来向第一和第二反转层施加偏压。
根据本发明的另一个方面，提供一种在半导体衬底上制造半导体器件的方法，该方法包含在衬底表面的第一区域形成第一绝缘层，以及在第一绝缘层上形成第二绝缘层。此方法还包含在衬底上以及第二绝缘层上形成第三绝缘层，以及在第三绝缘层上形成第一导电层，与第一和第二绝缘层横向隔离。此外，此方法包含在第三绝缘层上形成第二导电层，与第一和第二绝缘层横向隔离，并在第三绝缘层上形成第三导电层。
根据本发明符合的另一个方面，提供一种制造半导体器件的方法，该方法包含在衬底上形成含有第一氧化硅层、第二氮化硅层以及第三氧化硅层的介电堆栈。此方法还包含形成与介电堆栈横向隔离的第一多晶硅层，以及形成与介电堆栈横向隔离的第二多晶硅层。此方法还包含氧化第一和第二多晶硅层的部分，以及在介电堆栈与第一、第二多晶硅层的氧化部分上形成第三多晶硅层。
本发明其它的特征和优点将在接下来的说明实施例中提出，从说明书或本发明的实施便可明显得知。通过说明书、权利及附图中特别指出的半导体器件和制造方法，将可实现和达到本发明的目的及其它优点。
应该理解的是，前述的一般说明及下述详细说明仅为例示及解释，并准备提供所要求的本发明的更进一步的解释。
附图说明
这些附图，其被并入且组成本发明的一部分，用于说明本发明的实施例，且结合本发明的描述用来解释本发明的特征、优点及主旨。
在图中：
图1显示根据本发明的一个方面的存储单元的剖面图；
图2A～2D显示制造根据本发明的半导体器件的过程；
图3A显示根据本发明的存储单元的示意图；
图3B显示根据本发明的另一个方面的存储单元阵列的示意图；
图4A～4C显示根据本发明的存储单元操作模式的例示；以及
图5显示根据本发明的存储单元的另一种操作模式。
发明详述
根据本发明的一个方面，提供一种EEPROM单元，该EEPROM单元具有设置在电荷保持绝缘层的相对面上的第一和第二助栅极。被选择的存储单元中的电流在反转层之间流动，该反转层是响应于施加于助栅极的电压而产生的。不像扩散的源极和漏极区域，反转层不会形成pn结，因此可避免强电场。因而可大大降低短沟道效应。
此外，电荷被储存在绝缘层内，而不是多晶硅或其它导电层中。该绝缘层可包含设置在沟道区域上的二氧化硅层之间的氮化硅。整体来说，这些层可构成一介电堆栈，其可被制造来占据一相当小的区域。
本发明具体实施例的参照将在此详细说明，如附图中显示的例子。图1显示根据本发明的实施例的半导体器件101-1的结构，例如EEPROM存储单元。半导体器件101-1包含p型半导体衬底100，举例来说，一第一绝缘层112，一第二绝缘层110，以及一第三绝缘层108形成于衬底100的表面的区域103-3上方。第一(112)和第三(108)绝缘层典型地含有氧化硅，例如二氧化硅，且第二绝缘层110典型地含有氮化硅。层108，110和112可构成一介电堆栈118-1。
第一导电层或助栅极104-1邻接于介电堆栈118-1设置，且与衬底100的表面的一区域103-1隔离并安置在区域103-1上方。此外，第二导电层或助栅极104-2邻接于介电堆栈118-1设置，且与衬底100的表面的一区域103-2隔离并安置在区域103-2上方。助栅极104-1和104-2均典型地包含一导电材料，例如多晶硅。图1更进一步显示，区域103-1和103-2彼此隔离并邻接于安置在其间的区域103-3。第四绝缘层109-1和109-2分别形成在助栅极104-1和104-2之上。控制栅极层106-1和一字线106设置在绝缘层109-1和109-2及绝缘层108之上。控制栅极层106-1和字线106由导电材料形成，例如多晶硅，并可构成一邻接的导电层。
如同以下更详细的说明以及根据本发明的一个方面，存储单元通常以行与列的阵列方式安置在衬底100上。存储单元101-1可为一个这样的存储单元，与其它存储单元(例如图1显示的存储单元101-2和101-3)设置在一列上。该阵列中的每一个存储单元通常具有同样或相似的结构。举例来说，如图1所示，邻接的存储单元101-2和101-3分别含有介电堆栈118-2和118-3，以及相对应的控制栅极层106-2和106-3。
在向助栅极104-1和104-2施加适当的偏压后，分别在衬底100的表面的区域103-1和103-2形成反转层102-1和102-2。此外，更进一步有选择性地向字线106及控制栅极106-1施加偏压，介电堆栈118-1便可接收和保持电荷。此种电荷或其消失构成装置101-1中的存储数据。
接着将参照图2A～图2D描述一典型的装置101-1的制造方法。
参照图2A，第一绝缘层112和第二绝缘层110，相继形成于半导体衬底100上。第一绝缘层112包含例如二氧化硅的淀积或热生长(thermally grown)，而第二绝缘层110包含例如氮化硅的淀积或热生长。一光阻图案(未显示)设置在第二绝缘层110上，然后第一绝缘层112和第二绝缘层110使用已知方法来蚀刻。之后移除该光阻图案。
在图2B中，接着在衬底100上形成第三绝缘层108，包含蚀刻后的第一(112)和第二(110)绝缘层。第三绝缘层108可包含热生长或淀积于衬底100上的氧化硅，例如二氧化硅。蚀刻后的第一(112)和第二(110)绝缘层，以及覆盖于蚀刻后的第一(112)和第二(110)绝缘层上的部分第三绝缘层108，共同组成介电堆栈118-1，118-2和118-3，在此例中为氧-氮-氧(ONO)介电堆栈。
在图2C中，一导电材料包含例如多晶硅或金属，以已知方式淀积于第三绝缘层108上。该导电材料然后被图案化以在介电堆栈118-1的相对两侧形成隔离导电层或助栅极104-1和104-2。助栅极104-1和104-2然后接受已知的化学机械抛光(CMP)技术，使助栅极104-1和104-2的顶端部分，与绝缘层110上的绝缘层108的顶端表面部分齐平。
接下来，在图2D中，助栅极104-1和104-2的顶端部分，假如是由多晶硅所组成，便使用一常见的氧化过程来形成绝缘层109-1和109-2。除此之外，绝缘层109-1和109-2可由其它已知的技术来形成。然后一导电层，包含例如多晶硅或其它导体，淀积于介电堆栈118-1，118-2，118-3，以及绝缘层109-1和109-2之上。在适当的光微影和蚀刻步骤之后，该导电层被图案化以形成字线106和控制栅极106-1。
图3A显示根据本发明的存储单元或器件101-1的代表图。尤其是，线104-1和104-2代表对应图1中示出的助栅极104-1和104-2，而线102-1和102-2代表对应图1中示出的反转层102-1和102-2。此外，线106-1代表亦在图1中示出的控制栅极106-1。
图3B显示一根据本发明的另一个方面的存储单元阵列300或器件101-1。阵列300包含多个字线驱动电路(WL Driver)308-1至308-n，块区域(block area)310-1至310-n+1，以及助栅极驱动电路(AGDriver)315-1至315-n+1。字线306-1至306-n分别与字线驱动电路(WL Driver)308-1至308-n耦合，而助栅极线304-1至304-n+1，相当于例如器件101-1的每一器件的助栅极104-1和104-2，分别与助栅极驱动电路(AG Driver)315-1至315-n+1耦合。线302-1至302-n+1所代表的反转层，选择性地形成在相应的助栅极线304-1至304-n+1下方。通过分别提供电位至重搀杂n型扩散区(heavily dopedn-type diffusion region)或块区域(block area)310-1至310-n+1，来适当地加偏压于反转层，块区域位于邻接的线条302-1至302-n+1的第一末端部分。每一个块区域310-1至310-n+1与检测电路350耦合，用来读取来自阵列300的数据。在每一线302-1至302-n+1的第二末端部分，可分别提供对应于每一个块区域310-1至310-n+1的添加块区域。这些添加块区域可用来进一步维持反转层的偏压。
参照图3B，接下来详细说明阵列300的数据读取。为了在阵列300中选择一特定存储单元，字线驱动电路(WL Driver)308-1至308-n的其中一条向相应的其中一条字线306-1至306-n提供一适当的偏压，因而指定出其中所选择的存储器单元位于的阵列300中的特定一列存储单元。假设选择一存储单元301，自字线驱动电路308-2向字线306-2提供适当的偏压，并由此提供到连接于该字线的每一个存储单元的控制栅极，包括存储单元301的控制栅极320。图3B还图表显示一对应于器件101-1的介电堆栈118-1的介电堆栈318，其构成如一氧-氮-氧(ONO)介电堆栈。
此外，向那些邻接于被选择的存储单元浮动栅极的助栅极线提供适当的电位。在本实施例中，存储单元301被选择，因此仅由助栅极驱动电路(AG Driver)315-2和315-3分别提供电位至助栅极线304-2和304-3。此电位制造了位于助栅极线304-2和304-3下方的反转层或区域，其分别由线302-2和302-3表示。另外举例来说，块区域310-2设定一特定电压，同时块区域310-3设定为接地。
在一实施例中，假如电荷以电子的形式由先前的写入操作出现于介电堆栈318上，那么就没有电流路径会形成于控制栅极320之下，因为在介电堆栈318上的电荷会有效地排斥载子(此例中为电子)，并提高形成助栅极线304-2和304-3之间的沟道所需的单元301的阈值电压(threshold voltage)。块区域310-2的电位将因此维持不变，如同被检测电路350检测到，这例如可被解释为二进制(binary)“1”。
然而，假如没有电荷出现于介电堆栈318上，施加适当偏压于字线306-2，将诱导出在控制栅极320下方的一沟道。因此，自块区域310-3至反转层302-3，于被选择之单元301的控制栅极320之下，至反转层302-2以及至块区域310-2形成一电流路径。因此，块区域310-2电连接至块区域310-3，且由于块区域310-3接地，块区域310-2上的电位在本实例中便被下拉至0伏特。然后检测电路350便可检测到块区域310-2上的电位，例如作为二进制(binary)码“0”。
利用再一实例，参照图4A和图4B，接下来将详细叙述依据第一操作模式来向存储单元301写入数据或从存储单元301中擦除数据。将会参照图4C来更详细地描述从存储单元301读取数据。
如图4A所示，通过加偏压于助栅极线304-2和304-3，利用沟道热电子(Channel Hot Electron，CHE)编程来将数据写入单元301，从而助栅极104-2和104-3分别例如为3伏特，以分别于其下方形成反转层302-2和302-3。块区域310-2和310-3(图3B)分别保持0伏特和5伏特，以促进电流在沟道区域420中的反转层302-2和302-3之间流动。因此，例如在将11伏特的电压施加于字线306-2上后，从反转层302-2和302-3将热电子410引入沟道区域420。热电子410有足够能量进入介电堆栈318，由此例如用“1”来对单元301进行编程。通过不在介电堆栈318中储存电荷来对“0”进行编程。
接下来将参照图4B描述从存储单元301擦除数据。在一擦除操作期间，块区域310-3和310-2分别保持例如5伏特和0伏特。举例来说，字线306-2设定成-5伏特，且助栅极线304-2和304-3分别加偏压至3伏特。该-5伏特字线电位与5伏特块区域电位便于带到带隧道(band-to-band tunneling，BTBT)，其中在邻接介电堆栈318的衬底100的表面附近产生高能量空穴(holes)430。这些空穴穿入介电堆栈318中，以中和其中存储的任何电子，由此完成擦除操作。优选地，施加于字线306-2和块区域310-3的电压在极性上彼此相反，从而产生足够多的具有足够能量的空穴来促进擦除操作。
如图4C图所示，在第一操作模式的读取操作期间，所选择的字线306-2被偏压至3伏特，该偏压稍微高于在介质堆栈318中不存在电子的情况下的单元301的阈值电压。助栅极线304-3和304-2还被设置至例如3伏特，从而按照与上述相似的方式分别产生反转层302-3和302-2。块区域310-2和310-3分别被偏压至例如1.6伏特和0伏特。
如上所述，假如介电堆栈318中出现电子，那么电流将不会流进沟道区域420，因此块区域310-2将保持在1.6伏特，例如表示为“1”。然而，假如没有电荷存储在介电堆栈318中，那么将在沟道区域420中形成一沟道，从而完成电流路径，该电流路径将反转层302-2、块区域310-2与反转层302-3、块区域310-3电耦合。在此例中块区域310-2的电位将因此被下拉至块区域310-3的电位，由此例如表示为“0”。
接着将参照图5来描述从存储单元301擦除数据的另一种模式。在另一种擦除模式中，将-20伏特(假如在介电堆栈318中存储有空穴则为+20伏特，如以下所描述)施加于所选择的字线306-2，以及两个助栅极线304-2和304-3上，由此助栅极104-2和104-3两者分别都被设置为0伏特或3伏特。块区域310-2和310-3两者均被设置为接地。在这些条件下，发生所谓的富勒-诺得汉隧道(Fowler-Nordheim，FN tunneling)，由此电子自介电堆栈318穿隧至沟道区域420，从而促进单元301的擦除。
根据向存储单元301写入数据的另一模式，向字线306-2，助栅极线304-2和304-3以及块区域310-2和310-3施加与在上述结合图4B讨论的擦除过程器件相同的偏压。然而，在该另一写入模式中，数据被作为空穴存储在介电堆栈318中。因此，空穴被注入来向单元301编程或写入数据，而不是擦除数据。然而，假如数据被作为空穴的存在或消失存储在介电堆栈318中，则字线306-2的偏压可被设置成相当低的值，以致于只有当空穴被存储在介电堆栈318中时，才会有电流被导入沟道区域420中。因此，介电堆栈318中空穴的存在促进与反转层302-2和302-3电耦合的沟道的形成。并且块区域310-2的电位因此按照上述相似的方式被下拉至块区域310-3的电位。得到的降低后的块区域电位可被例如解释为“0”。另一方面，当这些空穴消失时，没有电流被导入沟道区域420中，而块区域310-2的电位保持不变，因此可例如表示为“1”。
对于本领域技术人员而言，显而易见的是，在不脱离本发明的范围或精神内，可对所公开的结构和方法进行各种修改和变形。对于本领域技术人员而言，根据这里公开的本发明的说明书和实例，本发明的其他一些实施例是显然的。说明和实例趋向于被认为仅仅是例示性的，而本发明的真正范围及精神将由下述权利要求限定。
Claims (23)
1、一种半导体器件，包含：
衬底；
第一导电层，其设置在该衬底的第一区域上，且与该衬底的该第一区域隔离；
第二导电层，其设置在该衬底的第二区域上，该第一区域与该第二区域隔离，该第二导电层与该衬底的该第二区域隔离；以及
绝缘层，其设置在该衬底的第三区域上，该第三区域在该第一区域和该第二区域之间；以及
第三导电层，其设置在该绝缘层上，
其中在分别向该第一、第二和第三导电层施加第一、第二和第三偏压时，该绝缘层接收并保持载子。
2、如权利要求1所述的半导体器件，其中所述第一和第二导电层被配置为在所述第一和第二区域内分别诱导产生第一和第二反转层。
3、如权利要求1所述的半导体器件，其中所述绝缘层包含多个绝缘层。
4、如权利要求3所述的半导体器件，其中，所述多个绝缘层中的第一和第二绝缘层包含氧化硅，且所述多个绝缘层中的第三绝缘层包含氮化硅。
5、如权利要求4所述的半导体器件，其中，所述多个绝缘层中的第三绝缘层设置在所述多个绝缘层中的所述第一和所述第二绝缘层之间。
6、如权利要求1所述的半导体器件，其中，所述第一、第二和第三导电层各包含多晶硅。
7、如权利要求6所述的半导体器件，其中，所述第一、第二和第三导电层分别为第一助栅极线，第二栅极线，和字线。
8、如权利要求2所述的半导体器件，还包含第一、第二和第三驱动电路，被配置来将第一、第二和第三偏压分别提供给所述第一、第二和第三导电层。
9、如权利要求1所述的半导体器件，还包含所述衬底中的第一和第二搀杂区域，被配置成分别向所述第一和第二反转层施加偏压。
10、一种半导体器件，包含：
衬底；
介电堆栈，其设置在该衬底上，被配置来保持电荷，包含：
第一氧化硅层，
第二氮化硅层，以及
第三氧化硅层；
第一多晶硅层与该介电堆栈横向隔离，该第一多晶硅层与该衬底隔离；
第二多晶硅层与该介电堆栈和该第一多晶硅层横向隔离，该第二多晶硅层与该衬底隔离；以及
第三多晶硅层，其设置在该第三氧化硅层、该第一多晶硅层和该第二多晶硅层上，且该第三多晶硅层与该第一和第二多晶硅层隔离。
11、一种半导体器件，包含：
含有一表面的衬底；
第一助栅极线，其与该衬底的该表面的第一区域隔离，并自该衬底的表面的第一区域上方延伸；
第二助栅极线，其与该衬底的该表面的第二区域隔离，并自该衬底的表面的第二区域上方延伸，该第一和第二区域彼此隔离；
绝缘层，设置在该衬底的该表面的第三区域上，该第三区域在该第一和第二区域之间；以及
该绝缘层上的字线，
其中，当分别将第一、第二和第三偏压施加于该第一助栅极线，该第二助栅极线，和该字线时，该绝缘层接收载子，且该绝缘层被配置来保持该载子，响应于该第一和第二偏压，第一和第二反转层分别在邻接于该第一和第二助栅极线处形成；以及
第一和第二搀杂区域设置在该衬底内，该第一和第二搀杂区域被配置来分别向该第一和第二反转层施加偏压。
12、如权利要求11所述的半导体器件，其中，所述绝缘层包含多个绝缘层。
13、如权利要求12所述的半导体器件，其中所述多个绝缘层中的第一和第二绝缘层包含氧化硅，且多个绝缘层中的第三绝缘层包含氮化硅。
14、如权利要求13所述的半导体器件，其中所述多个绝缘层中的第三绝缘层设置在所述多个绝缘层中的所述第一和所述第二绝缘层之间。
15、如权利要求11所述的半导体器件，其中，所述第一助栅极线，所述第二助栅极线，和所述字线包含多晶硅。
16、如权利要求11所述的半导体器件，还包含第一、第二和第三驱动电路，被配置来分别提供所述第一、第二和第三偏压。
17、一种用于在衬底表面上制造半导体器件的方法，包含：
在所述衬底表面的第一区域上形成第一绝缘层；
在该第一绝缘层上形成第二绝缘层；
在该衬底和该第二绝缘层上形成第三绝缘层；
在该第三绝缘层上形成第一导电层，与该第一和第二绝缘层横向隔离；
在该第三绝缘层上形成第二导电层，与该第一和第二绝缘层横向隔离；和
在该第三绝缘层上形成第三导电层。
18、如权利要求17所述的制造半导体器件的方法，其中，形成所述第一和第三绝缘层包含淀积氧化硅层。
19、如权利要求17所述的制造半导体器件的方法，其中，形成该第一和第三绝缘层包含热生长氧化硅层。
20、如权利要求17所述的制造半导体器件的方法，其中，形成该第二绝缘层包含热生长氮化硅层。
21、如权利要求17所述的制造半导体器件的方法，其中，形成该第二绝缘层包含淀积氮化硅层。
22、如权利要求19所述的制造半导体器件的方法，其中，该第一和第二导电层包含多晶硅，该方法还包含：
氧化该第一和第二导电层的部分。
23、一种制造半导体器件的方法，包含：
在衬底上形成介电堆栈，包含
第一氧化硅层，
第二氮化硅层，以及
第三氧化硅层；
形成与该介电堆栈横向隔离的第一多晶硅层；
形成与该介电堆栈横向隔离的第二多晶硅层；
氧化该第一和第二多晶硅层的部分；以及
在该介电堆栈和该第一、第二多晶硅层的氧化部分上形成一第三多晶硅层。
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Cited By (2)
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