CN100573917C - 半导体存储器元件 - Google Patents
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Abstract
一半导体存储器元件，包含有一衬底，以及位于其中的一沟槽。第一与第二浮动栅极在沟槽中延伸，每一个对应第一与第二存储器单元其中之一。因为沟槽可以被制作得非常的深，所以浮动栅极沿着深入衬底的方向的长度就可以非常的长，而浮动栅极对于平行于衬底表面的方向的侧向长度可以维持在很短的状态。此外，虽然存储器单元的侧向长度可以相当的短，位于浮动栅极与沟槽的侧壁之间的绝缘物，其厚度可以相当的厚。延伸于第一与第二浮动栅极之间有一个由第一与第二存储器单元所共用的程序化用栅极电极(programming gate)，且也有一个源极区由第一与第二存储器单元所共用。本发明可以提高元件的集成度。
Description
技术领域
本发明涉及一种半导体存储器元件(semiconductor memory device)，尤其涉及具有一浮动栅极结构的一半导体存储器元件。
背景技术
目前许多的传统的电性可擦除与可程序化(electrically erasable andprogrammable，EEPROM)存储器元件的源极区与漏极区是沿着水平方向分开设置于一衬底上。这些存储器元件同时还包含有一电性上被绝缘的浮动栅极，设置在源极区与漏极区之间的一部分衬底上方，且浮动栅极与衬底之间用一绝缘层隔开。有一个程序化用栅极电极之后会形成于浮动栅极之上。
当施加适当的偏压于程序化用栅极电极，以及源极区和漏极区的时候，电荷会选择性地被引入到浮动栅极，因而对于这一个EEPROM进行了程序化。当这样的电荷出现的时候，电流就不会在源极与漏极区之间流动；但是，当没有这样的电荷时，电流就可以流动。通过检测EEPROM存储器单元中是否有流动的电流，外界电路就可以读取或是判别记录其中的是逻辑上的“1”位还是“0”位。
为了增加元件的集成度(device density)并扩张存储器容量，一般的趋势是要使EEPROM存储器元件变的更小，因此，在存储器元件中的每一个结构(也包含了浮动栅极在内)的尺寸大小，都很希望去缩减。但是，缩短元件的沟道长度的结果，可能会导致在程序化存储器的过程中，击穿崩溃(punchthrough breakdown)的产生，因为通常在这样的操作下，源极会施加高源极电压(可能高于4.5伏特)。
此外，传统的EEPROM元件不外乎是有分裂栅极(split gate)或是堆叠栅极(stacked gate)两种型态，而在沟道中的电荷大致上是线性地移动于源极与漏极区之间。不论程序化是采用源极端热电子(source side hot electron，SSHE)注射或是沟道热电子(channel hot electron，CHE)注射的机制，沟道中的电荷的移动方向(travel direction)以及动量(momentum)都必须要改变，如此，才会有足够多的电荷没有流到漏极，而是被注射到浮动栅极中。只是，浮动栅极的沟道长度可能非常的短(约大于0.1um)，所以，在程序化过程对存储器单元施加电压下，对于动量与移动方向的改变可能不足以导致足够的电荷到浮动栅极中，以适当的对元件程序化。所以，程序化效率(programming efficiency)通常是非常低的，譬如说，对于CHE注射机制而言，程序化效率往往小于1E-6。如此低的程序化效率比较常在具有平面结构(planar structure)的元件中发现，所谓平面结构指的是非形成在沟槽或凹槽中的结构。对于有浮动栅极且沟道长度较短的缩减存储器单元(cell)来说，要保持程序化效率的话，高电压是必要的。而如此的高电压却会阻挡沟道长度的进一步缩减，并且会产生高额的能量消耗。
在Lee et al.的一篇文章中(“Vertical Floating-Gate 4.5 F2 Split-Gate NORFlash Memory at 110nm NODE，”2004 SYMPOSIUM ON VLSITECHNOLOGY，PP.72-73)提及一种分裂栅极单元结构，其具有一垂直的浮动栅极沟道，形成在一衬底的一沟槽(trench)中。可预期的，其元件在衬底的表面所占的平面面积就减少了。同时，利用弹道注射(ballistic injection)的机制，程序化效率也增加了。然而，Lee文章中所揭示的元件需要一个很高的共同源极电压(common source voltage)，以提供浮动栅极一适合的耦合电压，以及针对弹道注射的一充分的电位差。此申请案的发明人也发现，Lee所揭示的元件也可能有击穿(punch through)的问题，所以其字线沟道的缩小会有所限制。
发明内容
本发明希望能够克服以上所述的现有技术中的一个或是多个问题。
本发明的实施例提供一种半导体存储器元件，其包含有一半导体衬底、第一、第二、以及第三区域、一第一浮动栅极、一第二浮动栅极、以及一电极和一导电层。该半导体衬底具有一凹下部分。该凹下部分具有第一与第二侧壁，以及一底表面连接该第一与第二侧壁。该半导体衬底具有一第一导电型。该第一、第二、以及第三区域位于该半导体衬底上。该第一、第二、以及第三区域具有一第二导电型，且该第二导电型跟该第一导电型相反。该凹下部分位于该第一与第二区域之间。该第三区域沿着该凹下部分的该底表面延伸。该第一浮动栅极位于该凹下部分中，且邻近该第一侧壁。该第二浮动栅极位于该凹下部分中，且邻近该第二侧壁。该电极具有至少一部分位于该凹下部分且位于该第一与第二浮动栅极之间。该电极绝缘于该第一与第二浮动栅极以及该凹下部分的该底表面。该半导体衬底具有一第一部分于该第一区域与该第一浮动栅之间，且具有一第二部分于该第二区域与该第二浮动栅之间，该导电层的一第一部分覆盖但是绝缘于该半导体衬底的该第一部分，该导电层的一第二部分覆盖但是绝缘于该半导体衬底的该第二部分；其中，当一偏压施加到该导电层时，该导电层的该第一与第二部分会分别导致第一与第二沟道形成于该半导体衬底的该第一与第二部分中。
如上所述，本说明书揭示了一半导体存储器元件，其具有数个存储器单元，所述存储器单元共享一程序化用栅极电极以及一字线。此外，该程序化用栅极电极伸入一衬底的一表面。因此，完成了一个比较小的存储器单元，并且提高了集成度。
附图说明
图1举例说明一阵列的部分。
图2显示了一半导体存储器元件的剖面图。
图3显示图2中所示的结构的等效电路图。
图4a与图4b显示分别对应到图2与图3的半导体存储器元件，在程序化时的剖面图与电路图。
图5a与图5b显示分别对应到图2与图3的半导体存储器元件，在擦除时的剖面图与电路图。
图6a与图6b显示分别对应到图2与图3的半导体存储器元件，在读取时的剖面图与电路图。
其中，附图标记说明如下：
101阵列 100-1、100-2、100-3、100-4存储器元件
102-1、102-2列 124-1、124-2源极线
130-1、130-2程序化用栅极电极 132-1、132-2字线
232-1、232-2位线 100存储器元件
102、104存储器单元 110衬底
112沟槽 114底表面
116第一侧壁 117隔绝层
117-a、117-b、117-c隔绝层部分 118第二侧壁
119表面 120、122漏极
124源极 126第一浮动栅极
128第二浮动栅极 130程序化用栅极电极
132字线 134字线的第一部分
136字线的第二部分 137衬底的第一部分
138沟道 139衬底110的第二部分
140隔绝层 202第一驱动电路
204第二驱动电路 206第三驱动电路
208第四驱动电路 210第五驱动电路
211、212浮动栅极晶体管 216、222晶体管
230、232位线 239、241区域
250衬底偏压电路 410、420虚线箭头
具体实施方式
本发明的一实施例的一半导体存储器元件包含有一衬底，以及位于其中的一沟槽。此外，第一与第二浮动栅极在沟槽中延伸，每一个对应第一与第二存储器单元其中之一。因为沟槽可以被制作得非常的深，所以浮动栅极其沿着深入衬底的方向的长度就可以非常的长，而浮动栅极对于平行于衬底表面的方向的侧向长度可以维持在很短的状态。如此，浮动栅极占有衬底的表面面积就会非常的小。此外，虽然存储器单元的侧向长度可以相当的短，位于浮动栅极与沟槽的侧壁之间的绝缘物，其厚度可以相当的厚。须注意的是，有一个沟道区会形成在沟槽的侧壁。如此，在维持适合的性能的同时，存储器单元的集成度可以增加。此外，延伸于第一与第二浮动栅极之间有一个由第一与第二存储器单元所共用的程序化用栅极电极(programming gate)，且也有一个源极区由第一与第二存储器单元所共用。如此，本说明书所揭示的半导体存储器元件有比较少的程序化用栅极电极与源极区，而每个存储器单元就可以缩的更小，可以更进一步的增进存储器单元的集成度。
以下的实施例会有一些元件符号，其也会显示于图示当中。而且，相同的元件符号将会尽可能的使用于一样或是类似的零件或是部位上。
从本发明的一部分来看，数个半导体存储器是排列成一阵列的方式。为了描述上的方便，图1举例说明一阵列的部分101，其包含了四个存储器元件(memory device)100-1至100-4，如同图1所示。每一个存储器元件(100-1～100-4)最好都具有一对存储器单元(memory cell)，其细节稍后将会介绍。字线132-1连接了列102-1中的每一个存储器元件，譬如存储器元件100-1以及100-3。字线132-2连接了列102-2中的每一个存储器元件，譬如存储器元件100-2以及100-4。位线232-1与232-2分别连接到第一与第二列的存储器元件。第一列中的存储器元件有存储器元件100-1与100-2，第二列中的存储器元件有存储器元件100-3与100-4。每一列中的存储器元件都耦接到一源极线、一程序化用栅极电极、以及一对位线。举例来说，存储器元件100-1以及100-2都耦接到位线232-1与230-1、程序化用栅极电极130-1、以及源极线124-1，存储器元件100-3以及100-4都耦接到位线232-2与230-2、程序化用栅极电极130-2、以及源极线124-2。如同图1中所示的，位线232-1与230-1、程序化用栅极电极130-1、以及源极线124-1都沿着一第一方向延伸，且彼此相互平行；而字线132-1则是沿着一第二方向延伸，其中，第一方向与第二方向不一样。一般来说，第一方向跟第二方向大致上是相互垂直。
每一存储器元件基本上都具有两个存储器单元，分别对应至两条位线。每一对存储器单元分享一共用源极线以及程序化用栅极电极。
图2显示了一半导体存储器元件100的剖面图，其可能对应于存储器元件100-1至100-4其中之一。半导体存储器元件100具有两个存储器单元102与104，而存储器单元102与104是形成于一衬底110上，譬如说，衬底110是以硅构成，且具有P导电型。一凹下部分(或称为一沟槽112)形成于衬底110中。沟槽112有一底表面114以及第一与第二侧壁(116与118)。而且，沟槽112是位于第一区域(或称为漏极120)与第二区域(或称为漏极122)之间。漏极120与122分别跟第一与第二存储器单元(102与104)相对应，且每一个漏极都具有一第二导电型(或称为n型)。一第三区域(或称为源极124)延着沟槽112的底表面114形成，且在第一与第二存储器单元(102与104)之间，由第一与第二存储器单元(102与104)所共享。源极124也具有该第二导电型(或称为n型)。
一隔绝层(insulating film)117，一般是具有氧化硅的材料，设于衬底110的一表面119上，同时也设于沟槽112的底表面114以及侧壁116与118上。为了解说上方便，图上所显示的隔绝层117具有隔绝层部分117-a、117-b、以及117-c。第一浮动栅极126与第二浮动栅极128一般是具有一导电材料，像是适当掺杂的多晶硅。第一浮动栅极126与第二浮动栅极128分别设置于隔绝层部分117-a与117-c上，且大致上沿着且邻接侧壁116与118，平行地深入沟槽112中。如同图1所示，第一浮动栅极126距离漏极120比较近，但是距离漏极122比较远；而第二浮动栅极128刚好相反。存储器单元102的浮动栅极126最好跟存储器单元104的浮动栅极128电性上相绝缘。
如同图2所示，一程序化用栅极电极130伸入沟槽112之中，且由存储器单元102与104所共享；而程序化用栅极电极130的材料一般是以导电材料所构成，譬如适当掺杂的多晶硅。隔绝部分142与141贴覆在程序化用栅极电极130的两侧，用来使程序化用栅极电极130绝缘于浮动栅极126与128。一般而言，隔绝部分142与141不同于隔绝层部分117-a与117-c。
隔绝层部分117-b使程序化用栅极电极130也绝缘于源极124。另一隔绝层140则包覆在程序化用栅极电极130的一上部分，而一导电层或是字线132则设于隔绝层117与140上。字线132有第一部分134与第二部分136，分别电性绝缘地覆盖在衬底110的第一部分137与第二部分139上。字线132的第一部分134通过隔绝层117-f以跟衬底110的第一部分137相隔开；字线132的第二部分136通过隔绝层117-g以跟衬底110的第二部分139相隔开。漏极120与122到侧壁116与118之间的距离，还有字线132的第一部分134与第二部分136的长度，最好是能够大到一定程度，使得在适当的偏压条件下，一沟道可以形成在第一部分137与第二部分139中。稍后将会伴随着图4a、4b、5a、以及5b、6a以及6b详加说明。
图3显示图2中所示的结构的等效电路图。尤其图3显示了具有一浮动栅极晶体管211与一晶体管216的一存储器单元102，以及具有一浮动栅极晶体管212与一晶体管222的一存储器单元104。211、212、216与222分别表示形成在衬底100上的第一、第二、第三与第四晶体管。
如同图3所示，浮动栅极晶体管211与212共用源极124(所以也称为一共源极)，并共用程序化用栅极电极130(所以也称为一共程序化用栅极电极)。电极124与130大致上相互平行地延伸，但是，两电极都大致与字线132相垂直。
如同本发明的一实施例所示，在图1中的阵列结构中，附带图2中的单元后，源极线124、程序化用栅极电极130、还有漏极122与120(分别对应到位线230与232)，彼此都互相平行。此外，字线132会与源极线124、程序化用栅极电极130、漏极122、以及漏极120交错。因此，本说明书所揭示的存储器阵列，跟传统的NOR阵列相较之下，会有比较小的面积，因为传统的NOR阵列对于每一个存储器单元需要有一对应的位线接触(bit linecontact)。
请参阅图2，当一沟道出现在衬底110上邻接于浮动栅极126的上边缘的区域239时，这沟道便构成了浮动栅极晶体管211的漏极；一样的道理，出现在区域241的一沟道也构成了浮动栅极晶体管212的漏极。区域239与241也分别是晶体管216与222的源极。如此，当晶体管211与216都开启的时候，形成在这些元件中的沟道就电性地连接在一起(请参阅图3)。
晶体管216与222也具有字线132的第一部分134与第二部分136(请参阅图2)，而第一部分134与第二部分136分别构成了栅极220与221(请对照图3)。晶体管216与222也具有漏极120与122(请参阅图2)，而漏极120与122也分别构成了位线230与232的一部分。
在存储器元件100的操作过程中，图3中的驱动电路可以提供适当的偏压。第一驱动电路202与第二驱动电路204设置来选择性地施加偏压予位线230与232。位线230与232也可以分别连接到一些感测放大器(sense amplifier)电路，用以检测存放在存储器单元102与104中的数据。第三驱动电路206耦接到源极124，第四驱动电路208则耦接到程序化用栅极电极130。第五驱动电路210可以包含有一已知的行解码器(row decoder)电路，耦接字线132，且一衬底偏压电路250耦接来选择性地偏压半导体衬底110。
半导体存储器元件100的许多种操作模式将会参照图4a、4b、5a、5b、6a、以及6b而加以解释。
半导体存储器元件100中的第二存储器单元104的程序化操作将会先行介绍，并请参照图4a与图4b，其中显示分别对应到图2与图3的半导体存储器元件100的剖面图与电路图。在程序化模式的时候，第五驱动电路210施加一偏压电压，譬如说1～1.5伏特，至字线132。位线232可以用第二驱动电路204设定在0至0.5伏特的偏压，而位线230可以用第一驱动电路202设定在1.5至3.3伏特的偏压。此外，源极124与程序化用栅极电极130可以以第三驱动电路206与第四驱动电路208分别维持在约3.5～4.5伏特以及6～10伏特。而衬底偏压电路250则施加0伏特的电压至衬底110。
在以上的条件下，一沟道138会形成在第二存储器单元104中，如同图4a中的虚线箭头所示。更明确的举例来说，从漏极122来的电子会流入字线136底下的衬底部分139，而产生沟道138。而且，因为程序化用栅极电极130上的高电压，在沟槽112的侧壁118上也会产生反向区(inversion)，因此，沟道138会朝向源极124向下延伸入衬底中。另一方面，程序化用栅极电极130将可以提供足够的耦合电压至浮动栅极128。如此，从漏极122来的一些电子将具有足够的能量，跳跃或穿过隔绝层117-c，因而通过弹道注射(ballistic injection)的机制注入第二浮动栅极128中。这样的弹道电子最后被存放于第二浮动栅极128中，借此对第二存储器单元104进行程序化。
至于存储器单元102，其漏极120所施加的偏压是约1.5～3.3伏特，因此，区域137中并不会形成沟道，而存储器单元102的浮动栅极126就不会被程序化。
如此，通过选择性地施加适当的偏压至存储器单元的漏极，外加上适当的字线偏压与程序化用栅极电极偏压，存储器元件的其中一存储器单元可以被程序化，而其中另一则不会被程序化。尽管两个存储器单元分享单一一个程序化用栅极电极，这样的程序化动作是可以被达成的。
接着将介绍擦除(erase)操作，并请参阅图5a与图5b。在擦除操作时，以第一驱动电路202施加到第一位线230的电压、以第二驱动电路204施加到第二位线232的电压、以第三驱动电路206施加到源极124的电压、以第四驱动电路208施加到程序化用栅极电极130的电压、以第五驱动电路210施加到字线132的电压、以及以衬底偏压电路250施加到衬底110的电压举例列表于以下的表格一，并请参阅图5b。
| 第一位线230 | 第二位线232 | 源极124 | 程序化用栅极电极130 | 字线132 | 衬底110 |
| 5伏特 | 5伏特 | 5伏特 | -10伏特 | 0伏特 | 5伏特 |
表格一
在表格一所列的偏压状况下，在程序化用栅极电极130与衬底110之间会产生一个比较强的电场。因此，在第一浮动栅极126与第二浮动栅极128中的任何电荷载子(或是电子)将会被释放到衬底110中，如同图5a中的虚线箭头410与420所示。如此，电荷是通过富尔诺罕(Fowler Nordheim，FN)穿隧效应，从第一浮动栅极126与第二浮动栅极128拉出来，进而对存储器单元102与104进行数据擦除。
接着将介绍第二存储器单元104的读取(read)操作，并请参阅图6a与图6b。于读取操作时施加到第二存储器单元104的电压举例列表于以下的表格二。
| 第一位线230 | 第二位线232 | 源极124 | 程序化用栅极电极130 | 字线132 | 衬底110 |
| 0伏特 | 0.8伏特 | 0伏特 | 1伏特 | 1.5伏特 | 0伏特 |
表格二
以下将先介绍从第二存储器单元104中读取逻辑上的“0”位的情形。假定第二存储器单元104中的浮动栅极128中存放有很少或是完全没有电子(对应到一“0”位)，施加到字线132与程序化用栅极电极130上的电压1.5伏特与1伏特将导致一沟道形成于源极124与漏极122之间。因为漏极122的电压(0.8伏特)高于源极124的电压(0伏特)，电流将流动于衬底110上的漏极与源极之间。如此，漏极122或是位线232的电位将会被拉往地(0伏特)，以此代表了存储器单元104存放了一低或是“0”位。
如果存储器单元104存放了一高或是“1”位时，电荷将会存放在第二浮动栅极128中，那浮动栅极晶体管212的阈值电压(threshold voltage)将会提高。因此，尽管在浮动栅极电极128的电压是相对性地高，但是却不足以把位于第二侧壁118的衬底反向。所以，源极124与漏极122之间就没有电流，而漏极122就维持在浮动状态，其电压也会维持在0.8伏特。而如此的电压将会通过第二位线232而被检测，表示一高或是“1”位。
须注意的是，在进行第二存储器单元104的读取动作时，第一存储器单元102的漏极120的电压是设定成跟第一存储器单元102的源极124一模一样，也就是0伏特。因此，不论第一浮动栅极126中是否有电荷存在，漏极120与源极124之间都不会有电流流动，因此，在第二存储器单元104进行读取动作时，第一存储器单元102并没有被选取到。
因此，尽管存储器单元102与104共用一程序化用栅极电极130与一字线132，通过位线230与232分别施加适当的偏压至漏极120与122，数据可以选择性地从存储器单元102或是104其中之一内读取出来。
如同以上所述，本说明书揭示了一半导体存储器元件，其具有数个存储器单元，所述存储器单元共享一程序化用栅极电极以及一字线。此外，该程序化用栅极电极伸入一衬底的一表面。因此，完成了一个比较小的存储器单元，并且提高了集成度。
本发明虽以优选实施例揭示如上，然而其并非用以限定本发明，任何所属领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与修改，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。
Claims (7)
1.一种半导体存储器元件，包含有：
一半导体衬底，具有一凹下部分，该凹下部分具有第一与第二侧壁，以及一底表面连接该第一与第二侧壁，该半导体衬底具有一第一导电型；
第一、第二、以及第三区域，位于该半导体衬底上，该第一、第二、以及第三区域具有一第二导电型，该第二导电型跟该第一导电型相反，该凹下部分位于该第一与第二区域之间，该第三区域沿着该凹下部分的该底表面延伸；
一第一浮动栅极，位于该凹下部分中，且邻近该第一侧壁；
一第二浮动栅极，位于该凹下部分中，且邻近该第二侧壁；
一电极，具有至少一部分位于该凹下部分且位于该第一与第二浮动栅极之间，该电极绝缘于该第一与第二浮动栅极以及该凹下部分的该底表面；以及
一导电层，该半导体衬底具有一第一部分于该第一区域与该第一浮动栅之间，且具有一第二部分于该第二区域与该第二浮动栅之间，该导电层的一第一部分覆盖但是绝缘于该半导体衬底的该第一部分，该导电层的一第二部分覆盖但是绝缘于该半导体衬底的该第二部分；
其中，当一偏压施加到该导电层时，该导电层的该第一与第二部分会分别导致第一与第二沟道形成于该半导体衬底的该第一与第二部分中。
2.如权利要求1的半导体存储器元件，其中，该第一浮动栅极大致上沿着与该第一侧壁平行的方向延伸，且该第二浮动栅极大致上沿着与该第二侧壁平行的方向延伸。
3.如权利要求1的半导体存储器元件，其中，该第一浮动栅极与该第一区域之间的距离小于与该第二区域之间的距离，该第二浮动栅极与该第二区域之间的距离小于与该第一区域之间的距离。
4.如权利要求1的半导体存储器元件，其中，该第一沟道从该第一侧壁延伸到该半导体衬底的该第一区域，该第二沟道从该第二侧壁延伸到该半导体衬底的该第二区域。
5.如权利要求1的半导体存储器元件，其中，该导电层沿着一第一方向延伸，该第三区域沿着一第二方向延伸，该第一方向与该第二方向不一样。
6.如权利要求5的半导体存储器元件，其中，该第一方向大致上与该第二方向相垂直。
7.如权利要求1的半导体存储器元件，其中，每一该第一与第二浮动栅极均有一导电材料，该半导体存储器元件另包含有：
一绝缘层，设于该凹下部分，该第一与第二浮动栅极埋于该绝缘层之中。
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