CN105051903B - 具有低电压读取路径及高电压擦除/写入路径的eeprom存储器单元 - Google Patents
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Abstract
本发明揭示一种电可擦除可编程只读存储器EEPROM单元，其可包含：衬底，其包含至少一个作用区域；浮动栅极，其邻近于所述衬底；写入/擦除栅极，其界定用于执行高电压写入及擦除操作的写入/擦除路径；及读取栅极，其界定用于执行低电压读取操作的读取路径，其中所述读取路径不同于所述写入/擦除路径。这允许更小读取栅极氧化物，因此允许减小单元大小。此外，所述EEPROM单元可包含两个可独立控制的读取栅极，借此界定允许更好编程电压隔离的两个独立晶体管。这允许使用共用源极而非需要其自身源极线的每一列EEPROM单元来牵引存储器阵列。此使阵列更可缩放，这是因为单元的x尺寸将另外受限于需要两个金属1间距的每一列。
Description
相关申请案的交叉参考
本申请案主张2013年3月15日申请的第61/794,758号美国临时申请案的权益，所述美国临时申请案的全文并入本文中。
技术领域
本发明涉及基于半导体的存储器单元，例如EEPROM存储器单元。
背景技术
图1说明现有技术的电可擦除可编程只读存储器单元，如李正焕(Junghwan Lee)等人的“具有间隔物选择晶体管的新EEPROM单元的制造及表征(Fabrication andCharacterization of a New EEPROM Cell With Spacer Select Transistor)”，《电气与电子工程师协会电子装置快报(IEEE Electron Device Letters)》，第26卷，第8期，2005年8月中所说明及所描述，所述论文的全文以引用方式并入。
如李正焕等人的论文中所描述，单元在浮动栅极的两个侧壁上具有间隔物选择栅极(图1中标记为“控制栅极”)，其有助于导致非常小的单元大小以及接触形成期间的拓扑的释放。单元大小为具有0.18μm逻辑工艺的0.95μm2。通过福勒-诺德汉(Fowler-Nordheim)穿隧来对单元进行擦除及编程。编程在16V处需要3ms，同时擦除在14V处需要2ms。表1中展示选定单元及未选定单元的操作电压。
表1：如图1中所展示般配置的选定单元及未选定单元两者在编程(写入)、擦除及读取期间的偏置条件。
如由表1所说明，此已知单元的结以相对较高电压(12V到16V)操作。这意味着：控制栅极间隔物(控制栅极)下方的结相对较大且较深，且栅极间隔物(控制栅极)下方的栅极氧化物相对较厚，尤其比浮动栅极下方的穿隧氧化物厚得多。控制栅极氧化物的此相对较大厚度抵抗读取电流的流动，使得单元到页面中的尺寸必须保持相对较大。因此，此存储器单元的大小不易于缩小到更小几何形状，同时仍提供足够读取电流。
发明内容
一个实施例提供一种电可擦除可编程只读存储器(EEPROM)单元，其可包含：衬底，其包含至少一个作用区域；浮动栅极，其邻近于所述衬底；写入/擦除栅极，其界定用于执行所述单元的高电压写入及擦除操作的写入/擦除路径；及读取栅极，其界定用于执行所述单元的低电压读取操作的读取路径，其中所述读取路径不同于所述写入/擦除路径。
在进一步实施例中，所述写入/擦除栅极形成在所述浮动栅极上，且所述读取栅极横向地形成在所述浮动栅极及所述写入/擦除栅极邻近处。
在进一步实施例中，所述EEPROM单元包含介于所述浮动栅极与所述衬底之间的浮动栅极氧化物及介于所述读取栅极与所述衬底之间的读取栅极氧化物，其中所述读取栅极氧化物比所述浮动栅极氧化物薄。
在进一步实施例中，由所述写入/擦除栅极界定的所述写入/擦除路径经配置以用于高电压写入及擦除操作，且由所述读取栅极界定的所述读取路径经配置以用于低电压读取操作。
在进一步实施例中，所述读取栅极横向地形成在所述浮动栅极邻近处，且所述衬底的作用区域与所述读取栅极自对准。
在进一步实施例中，所述读取栅极包含形成在所述浮动栅极的相对侧上的第一部分及第二部分，使得所述浮动栅极布置在所述读取栅极的所述第一部分与所述第二部分之间。
在进一步实施例中，所述EEPROM单元包含可独立寻址的第一读取栅极及第二读取栅极。
在进一步实施例中，所述第一读取栅极形成在所述浮动栅极的第一横向侧邻近处，且所述第二读取栅极形成在所述浮动栅极的第二横向侧邻近处。
另一实施例提供一种操作电可擦除可编程只读存储器(EEPROM)单元的方法，所述EEPROM单元具有：衬底，其包含至少一个掺杂阱；浮动栅极，其形成在所述衬底上；低电压读取路径，其由读取栅极界定；及单独高电压写入/擦除路径，其由不同于所述至少一个读取栅极的写入/擦除栅极界定。所述方法可包含：执行写入操作以通过在所述写入/擦除栅极与所述至少一个掺杂阱之间产生高电压差动而给所述浮动栅极充电；及执行读取操作以通过在所述读取栅极与所述至少一个掺杂阱之间产生低电压差动而读取所述浮动栅极上的电荷。所述方法还可包含：执行擦除操作以通过在所述至少一个掺杂阱与所述写入/擦除栅极之间产生高电压差动而使所述浮动栅极放电。
在所述方法的进一步实施例中，所述EEPROM单元为包括至少一个p阱的n-沟道单元，且所述方法包含：执行所述读取操作以通过将低读取电压偏置施加到所述写入/擦除栅极且使所述至少一个p阱接地而读取所述浮动栅极上的电荷；执行所述写入操作以通过将高写入电压偏置施加到所述写入/擦除栅极且使所述至少一个p阱接地而给所述浮动栅极充电；及执行擦除操作以通过将高擦除电压偏置施加到所述至少一个p阱且使所述写入/擦除栅极接地而使所述浮动栅极放电，其中所述高擦除电压偏置可为与所述高写入电压偏置相同或不同的电压。
在所述方法的进一步实施例中，所述EEPROM单元为包括至少一个n阱的p-沟道单元，且所述方法包含：执行所述读取操作以通过将低读取电压偏置施加到所述至少一个n阱且使所述写入/擦除栅极接地而读取所述浮动栅极上的电荷；执行所述写入操作以通过将高写入电压偏置施加到所述至少一个n阱且使所述写入/擦除栅极接地而给所述浮动栅极充电；及执行擦除操作以通过将高擦除电压偏置施加到所述写入/擦除栅极且使所述至少一个n阱接地而使所述浮动栅极放电，其中所述高擦除电压偏置可为与所述高写入电压偏置相同或不同的电压。
在所述方法的进一步实施例中，所述EEPROM单元包含第一读取栅极及第二读取栅极，且其中所述方法包括：使所述第一读取栅极及所述第二读取栅极独立地偏置。在进一步实施例中，所述第一读取栅极及所述第二读取栅极包括位于所述浮动栅极的相对横向侧上的多晶硅间隔物。
另一实施例提供一种存储器单元阵列，其包含布置于阵列中的多个电可擦除可编程只读存储器(EEPROM)单元，每一EEPROM单元包括：衬底，其包含至少一个作用区域；浮动栅极，其邻近于所述衬底；写入/擦除栅极，其界定用于执行所述单元的写入及擦除操作的写入/擦除路径；及读取栅极，其界定用于执行所述单元的读取操作的读取路径，其中所述读取路径不同于所述写入/擦除路径。
附图说明
下文参考图式论述实例性实施例，其中：
图1展示现有技术的EEPROM单元设计；
图2说明根据一个实施例的实例性EEPROM单元；
图3展示根据一个实施例的用于编程n-沟道EEPROM单元的实例性偏置条件；
图4展示根据一个实施例的用于擦除n-沟道EEPROM单元的实例性偏置条件；
图5展示根据一个实施例的用于编程p-沟道EEPROM单元的实例性偏置条件；
图6展示根据一个实施例的用于擦除p-沟道EEPROM单元的实例性偏置条件；
图7展示包含用于连接控制栅极触点与相应多晶硅间隔物栅极的虚拟单元的实例性存储器单元阵列的一部分的俯视图；
图8A展示类似于图7的实例性存储器单元阵列的一部分的俯视图，但其中一多晶硅间隔物端部区域经蚀除以使两个多晶硅间隔物栅极区域彼此隔离；以及
图8B展示图8A中所展示的存储器单元阵列部分的三维图。
具体实施方式
本发明的实施例可包含对图1中所展示及上文所论述的已知存储器单元设计的一或多个关键改进。例如，一些实施例提供包含与低电压读取栅极分离的高电压写入/擦除栅极及浮动栅极的EEPROM单元。所述写入/擦除栅极可形成在所述浮动栅极上且与所述浮动栅极绝缘，同时所述读取栅极可形成为所述浮动栅极的横向侧上的多晶硅间隔物。可在所述读取栅极下方使用比图1中所展示的已知设计薄得多的间隔物氧化物。因此，存储器单元结可以低得多的电压(例如3.3V)而非已知设计的较高电压操作，这是因为更薄氧化物具有更佳跨导。
作为另一实例，在一些实施例中，可将虚拟单元提供在一行或一列的存储器单元中以改进控制栅极触点与多晶硅间隔物(读取栅极)之间的电接触。作为另一实例，在一些实施例中，特定单元的两个多晶硅间隔物可经配置以(例如)通过使用适合掩模及蚀刻工艺来使两个多晶硅间隔物物理分离而独立操作。
图2说明根据一个实施例的实例性EEPROM单元10。如所展示，EEPROM单元10包含：衬底12，其包含与作用漏极区域16分离的作用源极区域14；浮动栅极20，其形成在衬底12上的穿隧氧化物24上；高电压写入/擦除栅极30，其形成在浮动栅极20上且与浮动栅极20绝缘；及低电压读取栅极区域34A及34B，其形成在衬底12上的间隔物氧化物38上。归因于形成此类区域通常所遵循的顺序，本文中也将浮动栅极20、写入/擦除栅极30及读取栅极区域34A及34B(多晶硅间隔物)分别称为“多晶硅1”、“多晶硅2”及“多晶硅3”。还应了解，可使用任何适合制造/生产技术来使单元10形成为n-沟道或p-沟道单元。
如所展示，读取栅极区域34A及34B可形成为邻近于浮动栅极20及写入/擦除栅极30的横向侧的间隔物选择多晶硅栅极。源极区域14及漏极区域16可经形成以与读取栅极区域34A及34B自对准。在一些实施例中，读取栅极区域34A及34B导电地连接(例如在单元行的端部处)且因此保持处于相同电压，使得栅极34A及34B充当单一控制栅极36。在其它实施例中，例如下文参考图8A到8B所论述，读取栅极区域34A及34B彼此隔离，且因此可独立控制，借此界定两个独立控制栅极34。因此，以下论述涉及(若干)控制栅极36以涉及两个替代物(即，一个或两个读取栅极)。
写入/擦除栅极30界定用于执行单元10的高电压写入及擦除操作的写入/擦除路径，同时每一读取栅极36界定用于执行单元10的读取操作的读取路径，每一读取路径不同于所述写入/擦除路径。
如本文中所使用，术语“高电压”及“低电压”希望作为相对术语。因此，“高电压”是指大于“低电压”的电压。在一些实施例中，单元的高电压操作(例如写入/擦除操作)涉及比所述单元的低电压操作(例如读取操作)大至少50％的电压偏置。例如，在一些实施例中，单元的高电压操作(例如写入/擦除操作)可涉及比所述单元的低电压操作(例如读取操作)大至少100％的电压偏置。作为另一实例，在一些实施例中，单元的高电压操作(例如写入/擦除操作)涉及比所述单元的低电压操作(例如读取操作)大至少300％的电压偏置。作为另一实例，在一些实施例中，单元的高电压操作(例如写入/擦除操作)涉及比所述单元的低电压操作(例如读取操作)大至少500％的电压偏置。
在一些实施例中，单元的高电压操作(例如写入/擦除操作)涉及高于8V的电压偏置，同时所述单元的低电压操作(例如读取操作)涉及低于8V的电压偏置。例如，在一些实施例中，单元的高电压操作(例如写入/擦除操作)涉及约10V与约16V之间的电压偏置，同时单元的低电压操作(例如读取操作)涉及低于5V的电压偏置(例如约3.3V或约1.8V)。
通过在浮动栅极20上添加分离写入/擦除栅极30而使高电压写入/擦除操作与低电压读取操作分离允许沿指示为TSO的方向及沿进入页面的方向减小读取栅极区域34A及34B下方的间隔物氧化物38的厚度。在一些实施例中，间隔物氧化物厚度TSO可小于穿隧氧化物厚度TTO。在各种实例性实施例中，间隔物氧化物厚度TSO可比穿隧氧化物厚度TTO小90％、小70％、小50％或小30％。例如，在于浮动栅极20下方使用具有 的厚度TTO的穿隧氧化物24的实施例中，间隔物氧化物厚度TSO可为约73埃。这允许存储器单元结及读取路径以更低得多的电压(例如3.3V)而非先前设计的较高电压操作，这是因为更薄氧化物具有更佳跨导。作为另一实例，可使用约35埃的间隔物氧化物厚度TSO，其允许存储器单元结及读取路径以甚至更低电压(例如1.8V)操作。
如所展示，高电压多晶硅栅极30形成在浮动栅极20上且由多晶硅间电介质区域42使高电压多晶硅栅极30与浮动栅极20绝缘，多晶硅栅极20可用于写入及擦除功能。写入/擦除栅极处置单元10的高电压操作，同时使(若干)读取栅极36处置单元的较低电压操作，因此允许更薄间隔物氧化物38(如上文所论述)以及源极结14及漏极结16的更小深度。将电介质硬掩模44添加在多晶硅栅极上以提供落于WL间隔物(读取栅极)上的隔离金属触点，使得这些触点不会短接到多晶硅2写入/擦除栅极(参阅图8A及8B)。
上文所论述的特征允许存储器单元10缩放到比已知单元设计小得多的尺寸，因此大幅减小存储器单元面积，同时维持高读取电流。例如，可使单元10的晶体管宽度大小从w＝0.4μm减小到w＝约0.25μm或更小，且可使长度(其包含浮动栅极)从l＝0.9μm减小到l＝约0.75μm或更小。因此，在一些实施例中，可使单元的晶体管面积部分比例如图1中所展示的常规单元减小至少40％或至少50％。在特定实例性实施例中，可使单元的晶体管面积部分比常规单元减小约40％到约60％，且在一些实施例中减小约50％。其它实施例可提供不同量的单元面积减小。此外，还可通过具有低结电压而减小触点的作用重叠以及触点到多晶硅的距离。这些特征还允许使用更精细几何工艺来缩放，这是因为作用区域及选择晶体管现此时以低电压操作。存储器单元设计维持存储器单元的高耐久性及高可靠性。最后，存储器单元设计可无需常规分离源极线(即，阵列中的列)，如下文所论述。
实例性n-沟道单元操作
如上文所提及，单元10可形成为n-沟道或p-沟道单元。表2展现针对选定状态及未选定状态的形成有单一读取栅极36的单元10的n-沟道版本的实例性操作电压。
表2：实例性n-沟道单元10的选定状态及未选定状态的写入、擦除及读取的实例性偏置条件。
因此，根据表2，可通过将高电压施加到写入/擦除栅极30且使p阱接地而编程(写入)n-沟道单元，且通过将高电压同时施加到阱及结且使写入/擦除栅极30接地而擦除n-沟道单元。供应电压Vdd可为(例如)3.3V或约3.3V。施加到写入/擦除栅极的读取偏置V读取可位于单元编程/擦除窗的中心处且可接近于n-沟道单元的Vdd，这是因为读取操作涉及：写入/擦除栅极30使浮动栅极20耦合到足以使经擦除的存储器单元接通到导电状态中的高态(例如1V)，但未使浮动栅极20耦合到足以使经写入的存储器单元接通到导电状态中的高态(例如3.5V)。
图3展示基于表2的用于编程n-沟道单元的偏置条件，同时图4展示同样基于表2的用于擦除n-沟道单元的偏置条件。如图3中所展示，其中选择单元行且未选择单元列，反型区域用于耦合到足以避免编程干扰的高态(例如8V)。即，在一些实施例中，如果浮动栅极20(其将在将15V编程电压施加到多晶硅2写入/擦除栅极30时耦合到高态)到衬底12之间的电场大于93埃穿隧氧化物的约5V到约6V，那么编程干扰将发生，这是因为电子将从反型区域向上穿隧到浮动栅极从而增大其阈值电压。因此，反型区域需要耦合到高态(例如8V)以减弱电场，使得编程干扰不发生。
实例性p-沟道单元操作
可通过将单元阵列的p阱变成具有p+掺杂源极区域14及p+掺杂漏极区域16的n阱而形成单元10的p-沟道版本。表3展现针对选定状态及未选定状态的形成有单一读取栅极36的单元10的p-沟道版本的实例性操作电压。
表3：实例性p-沟道单元10的选定状态及未选定状态的写入、擦除及读取的实例性偏置条件。
因此，根据表3，可通过将高电压同时施加到阱及结且使写入/擦除栅极30接地而编程(写入)p-沟道单元，且通过将高电压施加到写入/擦除栅极30且使N阱接地而擦除p-沟道单元。供应电压Vdd可为(例如)3.3V或约3.3V。如同上文所论述的n-沟道单元，施加到写入/擦除栅极的读取偏置V读取可位于单元编程/擦除窗的中心处，且可接近于p-沟道单元的0V。
图5展示基于表3的用于编程p-沟道单元的偏置条件，同时图6展示同样基于表3的用于擦除p-沟道单元的偏置条件。如图5中所展示，其中选择单元行且未选择单元列，期望反型区域耦合到足以防止编程干扰的低态(例如7V)。
控制栅极触点
一些实施例还可提供用于接触多晶硅间隔物(即，读取栅极区域34A及34B)的经改进控制栅极触点。在一些实施例中，多晶硅间隔物横跨单元阵列的特定行中的存储器单元的所有列延伸，其中控制栅极触点每隔128个单元与多晶硅间隔物电接触。随着存储器单元的大小被减小(其包含提供更薄多晶硅间隔物)，可靠地制作控制栅极触点会变得更困难。因此，单元阵列可包含一或多个“虚拟单元”，其中多晶硅间隔物的有效宽度经放大以提供用于形成控制栅极触点的具有更大公差的更好位置。
图7展示包含虚拟单元102的实例性单元阵列100的一部分，其中多晶硅间隔物34A及34B形成有弯曲或曲折形状以提供用于与分别形成在多晶硅间隔物34A及34B上的控制栅极触点62A及62B电接触的增大接触面积。在其它实施例中，多晶硅间隔物34A及34B可具有任何其它弯曲、弧形或曲折路径以给控制栅极触点提供增大接触面积，或可仅形成有与阵列中的可用存储器单元的读取栅极区域34A及34B相比增大的宽度。此类虚拟单元可定位在任何适合位置处(例如在行的端部处)及/或散布于阵列内。
可独立控制的多晶硅间隔物栅极(读取栅极)
在图7所展示的实施例中，每一行的存储器单元10的读取栅极区域(多晶硅间隔物)34A及34B由所述行的端部处的多晶硅间隔物端部区域34C连接，且因此读取栅极区域34A及34B连结在一起，使得其始终保持到相同电压，借此界定单一读取控制栅极。
在其它实施例中，可物理分离及独立控制每一行的存储器单元的两个读取栅极区域34A及34B，即，可使两个读取栅极区域34A及34B保持在不同电压，其可提供有利功能性。例如，可在单一步骤中形成多晶硅间隔物34A及34B，借此其经由多晶硅间隔物端部区域34C而连接于端部处(参阅图7)，且接着通过选择性蚀刻而分离以移除多晶硅间隔物端部区域34C，借此使两个多晶硅间隔物34A与34B彼此隔离。
图8A及8B说明类似于图7的单元阵列的实例性单元阵列100的一部分，但其中多晶硅间隔物端部区域34C通过图7中所展示的蚀刻边界EB处的选择性蚀刻工艺而移除，借此使栅极区域34A与34B彼此隔离。此配置本质上提供可用于在无需分离列源极线(如下文中所论述)的情况下隔离写入电压的两个独立晶体管。图8A及8B还展示用于改进到控制栅极触点62A及62B的连接的虚拟单元102。
共用源极线
此外，在一些实施例中，共用源极特征可进一步促进存储器单元大小的按比例缩小。上文所描述的现有技术的存储器单元(参阅图1)需要：存储器阵列中的每一列的存储器单元具有单独位线及单独源极线。此需要的原因是：当编程选定行中的一个单元时，使所述单元的位线偏置到0V且所述行中的未选定单元使其位线偏置到更高电压(例如12V)。因为已选择所述行，所以选定单元及未选定单元两者处于导电状态中，其将在无单独源极线的情况下使位线短路。这在上文所展示的偏置表中清晰可见，其中在编程(写入)期间，选定单元及未选定单元的源极线执行不同功能。在上文针对现有技术的存储器单元的表1中，选定存储器单元及未选定存储器单元两者的源极线独立浮动，且将根据编程(写入)期间的位线电压而变到不同电压。因此，在现有技术设计中，阵列中的每一列的存储器单元需要两个金属路线，使得最小单元面积受限于技术的金属间距。
相比而言，在本发明的一些实施例中，选定列(待编程)与未选定列(未编程)之间的传导路径经分离使得施加到位线的两个不同电压电位不被短路。可通过使源极侧多晶硅间隔物(例如图2中所展示的读取栅极34A)偏置以使源极侧晶体管在编程期间保持切断而实现此隔离。这允许单元的源极侧与相同行中的其它位线共享共用节点且无需列解码源极线。因此，类似于EPROM或快闪存储器阵列，源极在两个或两个以上行的所有共用位线之间共享，且每一列仅需要单独位线(即，阵列中的一个金属路线)。
为实现此结果，上文所展示的n-沟道偏置表(表2)经修改以包含两个多晶硅3值行，即，所述两个多晶硅3值行用于每一列的存储器单元的两个多晶硅3栅极中的每一者(称为多晶硅3A及多晶硅3B)。多晶硅3A对应于位线结且具有与表2中所展示的用于多晶硅3的相同的值，同时多晶硅3B对应于源极线结且共用于选定行及未选定行两者。表4中展现此单元的所得偏置条件的实例。
表4：具有共享源极线的实例性n-沟道阵列的选定状态及未选定状态的写入、擦除及读取的实例性偏置条件。
虽然已在本发明中详细描述所揭示的实施例，但应了解，可在不背离本发明的精神及范围的情况下对所述实施例做出各种改变、取代及变更。
Claims (14)
1.一种电可擦除可编程只读存储器EEPROM单元，其包括：
衬底，其包含至少一个作用区域；
浮动栅极，其在所述衬底之上；
写入/擦除栅极，其布置在所述浮动栅极之上，且其经配置以界定用于执行所述单元的写入及擦除操作的写入/擦除路径；及
读取栅极，其布置在所述衬底之上并且横向地邻近于所述浮动栅极和所述写入/擦除栅极，所述读取栅极经配置以界定用于执行所述单元的读取操作的读取路径，
其中所述读取路径不同于所述写入/擦除路径；
浮动栅极氧化物，其位于所述浮动栅极和所述衬底之间；
读取栅极氧化物，其位于所述读取栅极和所述衬底之间；
其中所述读取栅极氧化物比所述浮动栅极氧化物薄；由所述写入/擦除栅极界定的所述写入/擦除路径经配置以用于高电压写入及擦除操作；以及由所述读取栅极界定的所述读取路径经配置以用于低电压读取操作。
2.根据权利要求1所述的EEPROM单元，其中：
所述写入/擦除栅极和所述浮动栅极形成堆叠，其中所述读取栅极具有垂直延伸，
其延伸超过所述堆叠的垂直延伸。
3.根据权利要求1所述的EEPROM单元，其包括：
电介质硬掩模，其覆盖所述写入/擦除栅极，其中所述读取栅极延伸至所述电介质硬掩模的顶表面。
4.根据权利要求1所述的EEPROM单元，其中：
所述衬底的作用区域与所述读取栅极自对准。
5.根据权利要求1所述的EEPROM单元，其中所述读取栅极包含形成在所述浮动栅极的相对侧上的第一部分及第二部分，使得所述浮动栅极布置在所述读取栅极的所述第一部分与所述第二部分之间。
6.根据权利要求1所述的EEPROM单元，其包括可独立控制的第一读取栅极及第二读取栅极。
7.根据权利要求6所述的EEPROM单元，其中：
所述第一读取栅极形成在所述浮动栅极的第一横向侧邻近处；且
所述第二读取栅极形成在所述浮动栅极的第二横向侧邻近处。
8.一种操作根据前述权利要求中任一权利要求所述的电可擦除可编程只读存储器EEPROM单元的方法，其中所述衬底包括至少一个掺杂阱，所述至少一个掺杂阱包括所述至少一个作用区域，所述方法包括：
执行写入操作以通过在所述写入/擦除栅极与所述至少一个掺杂阱之间产生高电压差动而给所述浮动栅极充电；及
执行读取操作以通过在所述读取栅极与所述至少一个掺杂阱之间产生低电压差动而读取所述浮动栅极上的电荷。
9.根据权利要求8所述的方法，其进一步包括：执行擦除操作以通过在所述至少一个掺杂阱与所述写入/擦除栅极之间产生高电压差动而使所述浮动栅极放电。
10.根据权利要求8所述的方法，其中所述EEPROM单元为包括至少一个p-阱的n-沟道单元，且所述方法包括：
执行所述读取操作以通过将低读取电压偏置施加到所述写入/擦除栅极同时使所述至少一个p-阱接地而读取所述浮动栅极上的电荷；
执行所述写入操作以通过将高写入电压偏置施加到所述写入/擦除栅极同时使所述至少一个p-阱接地而给所述浮动栅极充电；及
执行擦除操作以通过将高擦除电压偏置施加到所述至少一个p-阱同时使所述写入/擦除栅极接地而使所述浮动栅极放电，其中所述高擦除电压偏置可为与所述高写入电压偏置相同或不同的电压。
11.根据权利要求8所述的方法，其中所述EEPROM单元为包括至少一个n-阱的p-沟道单元，且所述方法包括：
执行所述读取操作以通过将低读取电压偏置施加到所述至少一个n-阱同时使所述写入/擦除栅极接地而读取所述浮动栅极上的所述电荷；
执行所述写入操作以通过将高写入电压偏置施加到所述至少一个n-阱同时使所述写入/擦除栅极接地而给所述浮动栅极充电；及
执行擦除操作以通过将高擦除电压偏置施加到所述写入/擦除栅极同时使所述至少一个n-阱接地而使所述浮动栅极放电，其中所述高擦除电压偏置可为与所述高写入电压偏置相同或不同的电压。
12.根据权利要求8所述的方法，其中所述EEPROM单元包含第一读取栅极及第二读取栅极，且其中所述方法包括：使所述第一读取栅极及所述第二读取栅极独立偏置。
13.一种存储器单元阵列，其包括：
多个根据前述权利要求1-7中任一权利要求所述的电可擦除可编程只读存储器EEPROM单元，其布置在阵列中。
14.根据权利要求13所述的存储器单元阵列，其中：
所述EEPROM单元的阵列包括多个单元行；且
至少两个单元行共享共用源极线。
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