TW201503291A - 具有低電壓讀取路徑及高電壓抹除／寫入路徑之電性可抹除可程式化唯讀記憶體胞 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 49
- 229920005591 polysilicon Polymers 0.000 claims description 49
- 125000006850 spacer group Chemical group 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 23
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 6
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 6
- 239000002184 metal Substances 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 abstract description 3
- 239000011295 pitch Substances 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 141
- 229910052732 germanium Inorganic materials 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 210000004692 intercellular junction Anatomy 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 210000001082 somatic cell Anatomy 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
本發明揭示一種電性可抹除可程式化唯讀記憶體(EEPROM)胞，其可包含：一基板，其包含至少一主動區域；一浮動閘極，其鄰近於該基板；一寫入/抹除閘極，其界定用於執行高電壓寫入及抹除操作之一寫入/抹除路徑；及一讀取閘極，其界定用於執行低電壓讀取操作之一讀取路徑，其中該讀取路徑不同於該寫入/抹除路徑。此允許一更小讀取閘極氧化物以因此允許減小記憶體胞大小。此外，該EEPROM胞可包含兩個可獨立控制之讀取閘極，藉此界定允許更佳程式化電壓隔離之兩個獨立電晶體。此允許使用一共同源極而非需要其自身源極線之各行EEPROM胞來牽引記憶體陣列。此使陣列更可縮放，此係因為記憶體胞之x尺寸將否則受限於需要兩個金屬1節距之各行。
Description
本申請案主張2013年3月15日申請之美國臨時申請案第61/794,758號之權利，該案之全文併入本文中。
本發明係關於基於半導體之記憶體胞，例如EEPROM胞。
圖1繪示一先前技術之電性可抹除可程式化唯讀記憶體胞，如Junghwan Lee等人之「Fabrication and Characterization of a New EEPROM Cell With Spacer Select Transistor」(IEEE Electron Device Letters，第26卷，第8期，2005年8月)中所繪示及所描述，該論文之全文以引用方式併入。
如Junghwan Lee等人之論文中所描述，記憶體胞在浮動閘極之兩個側壁上具有間隔物選擇閘極(圖1中標記為「控制閘極」)，其有助於導致一非常小之記憶體胞大小及接觸形成期間之拓撲之釋放。記憶體胞大小係具有0.18微米邏輯程序之0.95微米2。藉由福勒-諾德漢(Fowler-Nordheim)穿隧來程式化及抹除記憶體胞。程式化在16伏特處需要3毫秒，同時抹除在14伏特處需要2毫秒。表1中展示選定記憶體胞及未選定記憶體胞之操作電壓。
如由表1所繪示，此已知記憶體胞之接面依相對較高電壓(12伏特至16伏特)操作。此意味著：控制閘極間隔物(控制閘極)下方之接面相對較大較深，且閘極間隔物(控制閘極)下方之閘極氧化物相對較厚，尤其比浮動閘極下方之穿隧氧化物厚很多。控制閘極氧化物之此相對較大厚度抵抗讀取電流之流動，使得記憶體胞至頁面中之尺寸必須保持相對較大。因此，此記憶體胞之大小不易於縮小至更小幾何形狀，同時仍提供足夠讀取電流。
一實施例提供一種電性可抹除可程式化唯讀記憶體(EEPROM)胞，其可包含：一基板，其包含至少一主動區域；一浮動閘極，其鄰近於該基板；一寫入/抹除閘極，其界定用於執行該記憶體胞之高電壓寫入及抹除操作之一寫入/抹除路徑；及一讀取閘極，其界定用於執行該記憶體胞之低電壓讀取操作之一讀取路徑，其中該讀取路徑不
同於該寫入/抹除路徑。
在一進一步實施例中，該寫入/抹除閘極形成於該浮動閘極上，且該讀取閘極橫向地形成於該浮動閘極及該寫入/抹除閘極鄰近處。
在一進一步實施例中，該EEPROM胞包含介於該浮動閘極與該基板之間之一浮動閘極氧化物及介於該讀取閘極與該基板之間之一讀取閘極氧化物，其中該讀取閘極氧化物薄於該浮動閘極氧化物。
在一進一步實施例中，由該寫入/抹除閘極界定之該寫入/抹除路徑經組態以用於高電壓寫入及抹除操作，且由該讀取閘極界定之該讀取路徑經組態以用於低電壓讀取操作。
在一進一步實施例中，該讀取閘極橫向地形成於該浮動閘極鄰近處，且該基板之一主動區域與該讀取閘極自對準。
在一進一步實施例中，該讀取閘極包含形成於該浮動閘極之相對側上之第一部分及第二部分，使得該浮動閘極配置於該讀取閘極之該第一部分與該第二部分之間。
在一進一步實施例中，該EEPROM胞包含可獨立定址之第一讀取閘極及第二讀取閘極。
在一進一步實施例中，該第一讀取閘極形成於該浮動閘極之一第一橫向側鄰近處，且該第二讀取閘極形成於該浮動閘極之一第二橫向側鄰近處。
另一實施例提供一種操作一電性可抹除可程式化唯讀記憶體(EEPROM)胞之方法，該EEPROM胞具有：一基板，其包含至少一摻雜井；一浮動閘極，其形成於該基板上；一低電壓讀取路徑，其由一讀取閘極界定；及一分離高電壓寫入/抹除路徑，其由不同於該至少一讀取閘極之一寫入/抹除閘極界定。該方法可包含：執行一寫入操作以藉由在該寫入/抹除閘極與該至少一摻雜井之間產生一高電壓差動而給該浮動閘極充電；及執行一讀取操作以藉由在該讀取閘極與該
至少一摻雜井之間產生一低電壓差動而讀取該浮動閘極上之電荷。該方法亦可包含：執行一抹除操作以藉由在該至少一摻雜井與該寫入/抹除閘極之間產生一高電壓差動而使該浮動閘極放電。
在該方法之一進一步實施例中，該EEPROM胞係包括至少一p型井之一n型通道記憶體胞，且該方法包含：執行該讀取操作以藉由將一低讀取電壓偏壓施加至該寫入/抹除閘極且使該至少一p型井接地而讀取該浮動閘極上之電荷；執行該寫入操作以藉由將一高寫入電壓偏壓施加至該寫入/抹除閘極且使該至少一p型井接地而給該浮動閘極充電；及執行一抹除操作以藉由將一高抹除電壓偏壓施加至該至少一p型井且使該寫入/抹除閘極接地而使該浮動閘極放電，其中該高抹除電壓偏壓可為與該高寫入電壓偏壓相同或不同之電壓。
在該方法之一進一步實施例中，該EEPROM胞係包括至少一n型井之一p型通道記憶體胞，且該方法包含：執行該讀取操作以藉由將一低讀取電壓偏壓施加至該至少一n型井且使該寫入/抹除閘極接地而讀取該浮動閘極上之電荷；執行該寫入操作以藉由將一高寫入電壓偏壓施加至該至少一n型井且使該寫入/抹除閘極接地而給該浮動閘極充電；及執行一抹除操作以藉由將一高抹除電壓偏壓施加至該寫入/抹除閘極且使該至少一n型井接地而使該浮動閘極放電，其中該高抹除電壓偏壓可為與該高寫入電壓偏壓相同或不同之電壓。
在該方法之一進一步實施例中，該EEPROM胞包含第一讀取閘極及第二讀取閘極，且其中該方法包括：使該第一讀取閘極及該第二讀取閘極獨立地偏壓。在一進一步實施例中，該第一讀取閘極及該第二讀取閘極包括設置於該浮動閘極之相對橫向側上之多晶矽間隔物。
另一實施例提供一種記憶體胞陣列，其包含配置於一陣列中之複數個電性可抹除可程式化唯讀記憶體(EEPROM)胞，各EEPROM胞包括：一基板，其包含至少一主動區域；一浮動閘極，其鄰近於該基
板；一寫入/抹除閘極，其界定用於執行該記憶體胞之寫入及抹除操作之一寫入/抹除路徑；及一讀取閘極，其界定用於執行該記憶體胞之讀取操作之一讀取路徑，其中該讀取路徑不同於該寫入/抹除路徑。
10‧‧‧電性可抹除可程式化唯讀記憶體(EEPROM)胞
12‧‧‧基板
14‧‧‧主動源極區域/源極接面
16‧‧‧主動汲極區域/汲極接面
20‧‧‧浮動閘極/多晶矽閘極
24‧‧‧穿隧氧化物
30‧‧‧高電壓寫入/抹除閘極/高電壓多晶矽閘極
34A‧‧‧低電壓讀取閘極區域/讀取閘極/多晶矽間隔物
34B‧‧‧低電壓讀取閘極區域/讀取閘極/多晶矽間隔物
34C‧‧‧多晶矽間隔物端部區域
36‧‧‧控制閘極/讀取閘極
38‧‧‧間隔物氧化物
42‧‧‧多晶矽間介電區域
44‧‧‧介電硬遮罩
62A‧‧‧控制閘極接點
62B‧‧‧控制閘極接點
100‧‧‧記憶體胞陣列
102‧‧‧虛設記憶體胞
EB‧‧‧蝕刻邊界
TSO‧‧‧間隔物氧化物厚度
TTO‧‧‧穿隧氧化物厚度
下文參考圖式論述實例性實施例，其中：圖1展示一先前技術之EEPROM胞設計；圖2繪示根據一實施例之一實例性EEPROM胞；圖3展示根據一實施例之用於程式化一n型通道EEPROM胞之實例性偏壓條件；圖4展示根據一實施例之用於抹除一n型通道EEPROM胞之實例性偏壓條件；圖5展示根據一實施例之用於程式化一p型通道EEPROM胞之實例性偏壓條件；圖6展示根據一實施例之用於抹除一p型通道EEPROM胞之實例性偏壓條件；圖7展示包含用於連接控制閘極接點與各自多晶矽間隔物閘極之一虛設記憶體胞的一實例性記憶體胞陣列之一部分之一俯視圖；圖8A展示類似於圖7之一實例性記憶體胞陣列之一部分之一俯視圖，但其中一多晶矽間隔物之端部區域經蝕除以使兩個多晶矽間隔物閘極區域彼此隔離；及圖8B展示圖8A中所展示之記憶體胞陣列部分之三維圖。
本發明之實施例可包含對圖1中所展示及上文所論述之已知記憶體胞設計之一或多個關鍵改良。例如，一些實施例提供包含與一低電壓讀取閘極分離之一高電壓寫入/抹除閘極、及浮動閘極之一
EEPROM胞。該寫入/抹除閘極可形成於該浮動閘極上且與該浮動閘極絕緣，同時該(或該等)讀取閘極可形成為該浮動閘極之橫向側上之多晶矽間隔物。可在該讀取閘極下方使用比圖1中所展示之已知設計薄很多之一間隔物氧化物。因此，記憶體胞接面可依更低很多之電壓(例如3.3伏特)而非已知設計之較高電壓操作，此係因為更薄氧化物具有一更佳跨導。
作為另一實例，在一些實施例中，可將虛設記憶體胞提供於一列或一行之記憶體胞中以改良控制閘極接點與多晶矽間隔物(讀取閘極)之間之電接觸。作為另一實例，在一些實施例中，一特定記憶體胞之兩個多晶矽間隔物可經組態以(例如)藉由使用一適合遮罩及蝕刻程序來使兩個多晶矽間隔物實體分離而獨立操作。
圖2繪示根據一實施例之一實例性EEPROM胞10。如圖所展示，EEPROM胞10包含：一基板12，其包含與一主動汲極區域16分離之一主動源極區域14；一浮動閘極20，其形成於基板12上之一穿隧氧化物24上；一高電壓寫入/抹除閘極30，其形成於浮動閘極20上且與浮動閘極20絕緣；及低電壓讀取閘極區域34A及34B，其等形成於基板12上之一間隔物氧化物38上。歸因於形成此等區域通常所依之順序，本文中亦將浮動閘極20、寫入/抹除閘極30及讀取閘極區域34A及34B(多晶矽間隔物)分別稱為「多晶矽1」、「多晶矽2」及「多晶矽3」。亦應瞭解：可使用任何適合製造/生產技術來使記憶體胞10形成為一n型通道或p型通道記憶體胞。
如圖所展示，讀取閘極區域34A及34B可形成為鄰近於浮動閘極20及寫入/抹除閘極30之橫向側的間隔物選擇多晶矽閘極。源極區域14及汲極區域16可經形成以與讀取閘極區域34A及34B自對準。在一些實施例中，讀取閘極區域34A及34B導電地連接(例如在一記憶體胞列之端部處)且因此保持具有相同電壓，使得閘極34A及34B充當一單
一控制閘極36。在其他實施例中，例如下文參考圖8A至圖8B所論述，讀取閘極區域34A及34B彼此隔離，且因此可獨立控制，藉此界定兩個獨立控制閘極34。因此，以下論述涉及(若干)控制閘極36以涉及兩個替代物(即，一或兩個讀取閘極)。
寫入/抹除閘極30界定用於執行記憶體胞10之高電壓寫入及抹除操作之一寫入/抹除路徑，同時各讀取閘極36界定用於執行記憶體胞10之讀取操作之一讀取路徑，各讀取路徑不同於該寫入/抹除路徑。
如本文中所使用，術語「高電壓」及「低電壓」意欲作為相對術語。因此，「高電壓」係指大於「低電壓」之一電壓。在一些實施例中，一記憶體胞之高電壓操作(例如寫入/抹除操作)涉及比該記憶體胞之低電壓操作(例如讀取操作)大至少50%之一電壓偏壓。例如，在一些實施例中，一記憶體胞之高電壓操作(例如寫入/抹除操作)可涉及比該記憶體胞之低電壓操作(例如讀取操作)大至少100%之一電壓偏壓。作為另一實例，在一些實施例中，一記憶體胞之高電壓操作(例如寫入/抹除操作)涉及比該記憶體胞之低電壓操作(例如讀取操作)大至少300%之一電壓偏壓。作為另一實例，在一些實施例中，一記憶體胞之高電壓操作(例如寫入/抹除操作)涉及比該記憶體胞之低電壓操作(例如讀取操作)大至少500%之一電壓偏壓。
在一些實施例中，一記憶體胞之高電壓操作(例如寫入/抹除操作)涉及高於8伏特之一電壓偏壓，同時該記憶體胞之低電壓操作(例如讀取操作)涉及低於8伏特之一電壓偏壓。例如，在一些實施例中，一記憶體胞之高電壓操作(例如寫入/抹除操作)涉及約10伏特至約16伏特之間之一電壓偏壓，同時該記憶體胞之低電壓操作(例如讀取操作)涉及低於5伏特之一電壓偏壓(例如約3.3伏特或約1.8伏特)。
藉由在浮動閘極20上添加分離寫入/抹除閘極30而使高電壓寫入/
抹除操作與低電壓讀取操作分離，允許沿指示為TSO之方向及沿進入頁面之方向減小讀取閘極區域34A及34B下方之間隔物氧化物38之厚度。在一些實施例中，間隔物氧化物厚度TSO可小於穿隧氧化物厚度TTO。在各種實例性實施例中，間隔物氧化物厚度TSO可比穿隧氧化物厚度TTO小90%、70%、50%或30%。例如，在於浮動閘極20下方使用具有93埃(Å)之一厚度TTO之一穿隧氧化物24的一實施例中，間隔物氧化物厚度TSO可為約73埃。此允許記憶體胞接面及讀取路徑依更低很多之電壓(例如3.3伏特)而非先前設計之較高電壓操作，此係因為更薄氧化物具有一更佳跨導。作為另一實例，可使用約35埃之一間隔物氧化物厚度TSO，其允許記憶體胞接面及讀取路徑依甚至更低電壓(例如1.8伏特)操作。
如圖所展示，高電壓多晶矽閘極30形成於浮動閘極20上且由一多晶矽間介電區域42使高電壓多晶矽閘極30與浮動閘極20絕緣，多晶矽閘極20可用於寫入及抹除功能。寫入/抹除閘極處置記憶體胞10之高電壓操作，同時使(若干)讀取閘極36處置記憶體胞之較低電壓操作，因此允許一更薄間隔物氧化物38(如上文所論述)及源極接面14及汲極接面16之一更小深度。將一介電硬遮罩44添加於多晶矽閘極上以提供落於WL間隔物(讀取閘極)上之一隔離金屬接點，使得此等接點不會短接至多晶矽2寫入/抹除閘極(參閱圖8A及圖8B)。
上文所論述之特徵允許記憶體胞10縮放至比已知記憶體胞設計小很多之尺寸，因此大幅減小記憶體胞面積，同時維持一高讀取電流。例如，可使記憶體胞100之電晶體寬度大小自w=0.4微米減小至w=約0.25微米或更小，且可使長度(其包含浮動閘極)自l=0.9微米減小至l=約0.75微米或更小。因此，在一些實施例中，可使記憶體胞之電晶體面積部分比與諸如圖1中所展示之一習知記憶體胞減小至少40%或至少50%。在特定實例性實施例中，可使記
憶體胞之電晶體面積部分比一習知記憶體胞減小約40%至約60%，且在一些實施例中減小約50%。其他實施例可提供不同數量之記憶體胞面積減小。此外，亦可藉由具有低接面電壓而減小接點之主動重疊及接點至多晶矽之距離。此等特徵亦允許使用更精細幾何程序來縮放，此係因為主動區域及選擇電晶體現此時依低電壓操作。記憶體胞設計維持記憶體胞之高耐久性及高可靠性。最後，記憶體胞設計可無需習知分離源極線(即，陣列中之行)，如下文所論述。
實例性n型通道記憶體胞操作
如上文所提及，記憶體胞10可形成為一n型通道或p型通道記憶體胞。表2展現針對選定狀態及未選定狀態之形成有一單一讀取閘極36之記憶體胞10之一n型通道版本之實例性操作電壓。
因此，根據表2，可藉由將一高電壓施加至寫入/抹除閘極30且使p型井接地而程式化n型通道記憶體胞，且藉由將高電壓同時施加至井及接面且使寫入/抹除閘極30接地而抹除n型通道記憶體胞。供應電壓Vdd可為(例如)3.3伏特或約3.3伏特。施加至寫入/抹除閘極之讀取偏壓Vread可位於記憶體胞程式化/抹除窗之中心處且可接近於n型通道記憶體胞之Vdd，此係因為一讀取操作涉及：寫入/抹除閘極30使浮動閘極20耦合至足以使一經抹除之記憶體胞接通至一導電狀態中之高態(例如1伏特)，但未使浮動閘極20耦合至足以使一經寫入之記憶體胞接通至一導電狀態中之高態(例如3.5伏特)。
圖3展示基於表2之用於程式化n型通道記憶體胞之偏壓條件，同時圖4展示亦基於表2之用於抹除n型通道記憶體胞之偏壓條件。如圖3中所展示，其中選擇記憶體胞列且未選擇記憶體胞行，反型區域用於耦合至足以避免程式化干擾之高態(例如8伏特)。即，在一些實施例中，若浮動閘極20(其將在將15伏特程式化電壓施加至多晶矽2寫入/抹除閘極30時耦合至高態)至基板12之間之電場大於一93埃穿隧氧化物之約5伏特至約6伏特，則程式化干擾將發生，此係因為電子將自反型區域向上穿隧至浮動閘極以增大其臨限電壓。因此，反型區域需要耦合至高態(例如8伏特)以減弱電場，使得程式化干擾不發生。
實例性p型通道記憶體胞操作
可藉由將記憶體胞陣列之p型井變成具有p+摻雜源極區域14及p+摻雜汲極區域16之n型井而形成記憶體胞10之一p型通道版本。表3展現針對選定狀態及未選定狀態之形成有一單一讀取閘極36之記憶體胞10之一p型通道版本之實例性操作電壓。
因此，根據表3，可藉由將高電壓同時施加至井及接面且使寫入/抹除閘極30接地而程式化p型通道記憶體胞，且藉由將一高電壓施加至寫入/抹除閘極30且使N型井接地而抹除p型通道記憶體胞。供應電壓Vdd可為(例如)3.3伏特或約3.3伏特。如同上文所論述之n型通道記憶體胞，施加至寫入/抹除閘極之讀取偏壓Vread可位於記憶體胞程式化/抹除窗之中心處，且可接近於p型通道記憶體胞之0伏特。
圖5展示基於表3之用於程式化p型通道記憶體胞之偏壓條件，同時圖6展示亦基於表3之用於抹除p型通道記憶體胞之偏壓條件。如圖5中所展示，其中選擇記憶體胞列且未選擇記憶體胞行，期望反型區域耦合至足以防止程式化干擾之低態(例如7伏特)。
控制閘極接點
一些實施例亦可提供用於接觸多晶矽間隔物(即，讀取閘極區域
34A及34B)之改良控制閘極接點。在一些實施例中，多晶矽間隔物橫跨記憶體胞陣列之特定列中之記憶體胞之所有行延伸，其中一控制閘極接點每隔128個記憶體胞與多晶矽間隔物電接觸。隨著記憶體胞之大小被減小(其包含提供更薄多晶矽間隔物)，可靠地產生控制閘極接點會變得更困難。因此，記憶體胞陣列可包含一或多個「虛設記憶體胞」，其中多晶矽間隔物之有效寬度經放大以提供用於形成控制閘極接點之具有一更大容限之一更佳位置。
圖7展示包含一虛設記憶體胞102之一實例性記憶體胞陣列100之一部分，其中多晶矽間隔物34A及34B形成有一彎曲或曲折形狀以提供用於與分別形成於多晶矽間隔物34A及34B上之控制閘極接點62A及62B電接觸之一增大接觸面積。在其他實施例中，多晶矽間隔物34A及34B可具有任何其他彎曲、弧形或曲折路徑以給控制閘極接點提供一增大接觸面積，或可僅形成有比陣列中之可用記憶體胞之讀取閘極區域34A及34B大之一寬度。此等虛設記憶體胞可設置於任何適合位置處(例如設置於列之端部處)及/或散佈於陣列內。
可獨立控制之多晶矽間隔物閘極(讀取閘極)
在圖7所展示之實施例中，各列之記憶體胞10之讀取閘極區域(多晶矽間隔物)34A及34B由該列之端部處之多晶矽間隔物端部區域34C連接，且因此讀取閘極區域34A及34B連結在一起，使得其等總是保持具有相同電壓，藉此界定一單一讀取控制閘極。
在其他實施例中，可實體分離及獨立控制各列之記憶體胞之兩個讀取閘極區域34A及34B，即，可使兩個讀取閘極區域34A及34B保持具有不同電壓，其可提供有利功能性。例如，可在一單一步驟中形成多晶矽間隔物34A及34B，藉此其等經由一多晶矽間隔物端部區域34C(參閱圖7)而連接於端部處，且接著藉由一選擇性蝕刻而分離以移除多晶矽間隔物端部區域34C，藉此使兩個多晶矽間隔物34A與34B
彼此隔離。
圖8A及圖8B繪示類似於圖7之記憶體胞陣列的一實例性記憶體胞陣列100之一部分，但其中多晶矽間隔物端部區域34C藉由圖7中所展示之蝕刻邊界EB處之一選擇性蝕刻程序而移除，藉此使閘極區域34A與34B彼此隔離。此組態本質上提供可用於在無需分離行源極線(如下文中所論述)之情況下使寫入電壓隔離之兩個獨立電晶體。圖8A及圖8B亦展示用於改良至控制閘極接點62A及62B之連接的一虛設記憶體胞102。
共同源極線
此外，在一些實施例中，一共同源極特徵可進一步促進記憶體胞大小之縮小。上文所描述之先前技術之記憶體胞(參閱圖1)需要：記憶體陣列中之各行之記憶體胞具有一分離位元線及一分離源極線。此需要之原因為：當程式化選定列中之一個記憶體胞時，使該記憶體胞之位元線偏壓至0伏特且該列中之未選定記憶體胞使其位元線偏壓至一更高電壓(例如12伏特)。因為已選擇該列，所以選定記憶體胞及未選定記憶體胞兩者處於一導電狀態中，其將在無分離源極線之情況下使位元線短路。此在上文所展示之偏壓表中清晰可見，其中在程式化(寫入)期間，選定記憶體胞及未選定記憶體胞之源極線執行不同功能。在上文針對先前技術之記憶體胞之表1中，選定記憶體胞及未選定記憶體胞兩者之源極線獨立浮動且將根據程式化(寫入)期間之位元線電壓而變至不同電壓。因此，在先前技術設計中，陣列中之各行之記憶體胞需要兩個金屬路線，使得最小記憶體胞面積受限於技術之金屬節距。
相比而言，在本發明之一些實施例中，選定行(待程式化)與未選定行(未程式化)之間之傳導路徑經分離使得施加至位元線之兩個不同電壓電位不被短路。可藉由使源極側多晶矽間隔物(例如圖2中所展示
之讀取閘極34A)偏壓以使源極側電晶體在程式化期間保持切斷而達成此隔離。此允許記憶體胞之源極側與相同列中之其他位元線共用一共同節點且無需行解碼源極線。因此，類似於一EPROM或快閃記憶體陣列，源極共用於兩個或兩個以上列之所有共同位元線之間，且各行僅需要一分離位元線(即，陣列中之一個金屬路線)。
為達成此結果，上文所展示之n型通道偏壓表(表2)經修改以包含兩個多晶矽3值列，即，該兩個多晶矽3值列用於各行之記憶體胞之兩個多晶矽3閘極之各者(稱為多晶矽3A及多晶矽3B)。多晶矽3A對應於位元線接面且具有與表2中所展示之多晶矽3相同之值，同時多晶矽3B對應於源極線接面且共同用於選定列及未選定列兩者。表4中展現此記憶體胞之所得偏壓條件之一實例。
雖然已在本發明中詳細描述所揭示之實施例，但應瞭解：可在不背離本發明之精神及範疇之情況下對該等實施例作出各種改變、取代及變更。
12‧‧‧基板
14‧‧‧主動源極區域/源極接面
16‧‧‧主動汲極區域/汲極接面
20‧‧‧浮動閘極/多晶矽閘極
24‧‧‧穿隧氧化物
30‧‧‧高電壓寫入/抹除閘極/高電壓多晶矽閘極
34A‧‧‧低電壓讀取閘極區域/讀取閘極/多晶矽間隔物
34B‧‧‧低電壓讀取閘極區域/讀取閘極/多晶矽間隔物
36‧‧‧控制閘極/讀取閘極
38‧‧‧間隔物氧化物
42‧‧‧多晶矽間介電區域
44‧‧‧介電硬遮罩
TSO‧‧‧間隔物氧化物厚度
TTO‧‧‧穿隧氧化物厚度
Claims (20)
- 一種電性可抹除可程式化唯讀記憶體(EEPROM)胞，其包括：一基板，其包含至少一主動區域；一浮動閘極，其鄰近於該基板；一寫入/抹除閘極，其界定用於執行該記憶體胞之寫入及抹除操作之一寫入/抹除路徑；及一讀取閘極，其界定用於執行該記憶體胞之讀取操作之一讀取路徑，其中該讀取路徑不同於該寫入/抹除路徑。
- 如請求項1之EEPROM胞，其中：該寫入/抹除閘極形成於該浮動閘極上；及該讀取閘極橫向地形成於該浮動閘極及該寫入/抹除閘極鄰近處。
- 如請求項1之EEPROM胞，其包括：一浮動閘極氧化物，其介於該浮動閘極與該基板之間；及一讀取閘極氧化物，其介於該讀取閘極與該基板之間；其中該讀取閘極氧化物薄於該浮動閘極氧化物。
- 如請求項1之EEPROM胞，其中：由該寫入/抹除閘極界定之該寫入/抹除路徑經組態以用於高電壓寫入及抹除操作；及由該讀取閘極界定之該讀取路徑經組態以用於低電壓讀取操作。
- 如請求項1之EEPROM胞，其中：該讀取閘極橫向地形成於該浮動閘極鄰近處；及該基板之一主動區域與該讀取閘極自對準。
- 如請求項1之EEPROM胞，其中該讀取閘極包含形成於該浮動閘 極之相對側上之第一部分及第二部分，使得該浮動閘極配置於該讀取閘極之該第一部分與該第二部分之間。
- 如請求項1之EEPROM胞，其包括可獨立控制之第一讀取閘極及第二讀取閘極。
- 如請求項7之EEPROM胞，其中：該第一讀取閘極形成於該浮動閘極之一第一橫向側鄰近處；及該第二讀取閘極形成該浮動閘極之一第二橫向側鄰近處。
- 一種操作一電性可抹除可程式化唯讀記憶體(EEPROM)胞之方法，該EEPROM胞具有包含至少一摻雜井之一基板、形成於該基板上之一浮動閘極、由一讀取閘極界定之一低電壓讀取路徑及由不同於該至少一讀取閘極之一寫入/抹除閘極界定之一分離高電壓寫入/抹除路徑，該方法包括：執行一寫入操作以藉由在該寫入/抹除閘極與該至少一摻雜井之間產生一高電壓差動而給該浮動閘極充電；及執行一讀取操作以藉由在該讀取閘極與該至少一摻雜井之間產生一低電壓差動而讀取該浮動閘極上之電荷。
- 如請求項9之方法，其進一步包括：執行一抹除操作以藉由在該至少一摻雜井與該寫入/抹除閘極之間產生一高電壓差動而使該浮動閘極放電。
- 如請求項9之方法，其中該EEPROM胞係包括至少一p型井之一n型通道記憶體胞，且該方法包括：執行該讀取操作以藉由將一低讀取電壓偏壓施加至該寫入/抹除閘極且使該至少一p型井接地而讀取該浮動閘極上之電荷；執行該寫入操作以藉由將一高寫入電壓偏壓施加至該寫入/抹除閘極且使該至少一p型井接地而給該浮動閘極充電；及 執行一抹除操作以藉由將一高抹除電壓偏壓施加至該至少一p型井且使該寫入/抹除閘極接地而使該浮動閘極放電，其中該高抹除電壓偏壓可為與該高寫入電壓偏壓相同或不同之電壓。
- 如請求項9之方法，其中該EEPROM胞係包括至少一n型井之一p型通道記憶體胞，且該方法包括：執行該讀取操作以藉由將一低讀取電壓偏壓施加至該至少一n型井且使該寫入/抹除閘極接地而讀取該浮動閘極上之電荷；執行該寫入操作以藉由將一高寫入電壓偏壓施加至該至少一n型井且使該寫入/抹除閘極接地而給該浮動閘極充電；及執行一抹除操作以藉由將一高抹除電壓偏壓施加至該寫入/抹除閘極且使該至少一n型井接地而使該浮動閘極放電，其中該高抹除電壓偏壓可為與該高寫入電壓偏壓相同或不同之電壓。
- 如請求項9之方法，其中該EEPROM胞包含第一讀取閘極及第二讀取閘極，且其中該方法包括：使該第一讀取閘極及該第二讀取閘極獨立偏壓。
- 如請求項13之方法，其中該第一讀取閘極及該第二讀取閘極包括設置於該浮動閘極之相對橫向側上之多晶矽間隔物。
- 一種記憶體胞陣列，其包括：複數個電性可抹除可程式化唯讀記憶體(EEPROM)胞，其等配置於一陣列中，各EEPROM胞包括：一基板，其包含至少一主動區域；一浮動閘極，其鄰近於該基板；一寫入/抹除閘極，其界定用於執行該記憶體胞之寫入及抹除操作之一寫入/抹除路徑；及一讀取閘極，其界定用於執行該記憶體胞之讀取操作之一讀取路徑，其中該讀取路徑不同於該寫入/抹除路徑。
- 如請求項15之記憶體胞陣列，其中：該陣列之EEPROM胞包括複數個記憶體胞列；及至少兩個記憶體胞列共用一共同源極線。
- 如請求項15之記憶體胞陣列，其中對於各EEPROM胞：該寫入/抹除閘極形成於該浮動閘極上；及該讀取閘極橫向地形成於該浮動閘極及該寫入/抹除閘極鄰近處。
- 如請求項15之記憶體胞陣列，其中各EEPROM胞包括：一浮動閘極氧化物，其介於該浮動閘極與該基板之間；及一讀取閘極氧化物，其介於該讀取閘極與該基板之間；其中該讀取閘極氧化物薄於該浮動閘極氧化物。
- 如請求項15之記憶體胞陣列，其中對於各EEPROM胞：由該寫入/抹除閘極界定之該寫入/抹除路徑經組態以用於高電壓寫入及抹除操作；及由該讀取閘極界定之該讀取路徑經組態以用於低電壓讀取操作。
- 如請求項15之記憶體胞陣列，各EEPROM胞包含可獨立控制之第一讀取閘極及第二讀取閘極。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361794758P | 2013-03-15 | 2013-03-15 | |
| US61/794,758 | 2013-03-15 | ||
| US14/209,275 | 2014-03-13 | ||
| US14/209,275 US9455037B2 (en) | 2013-03-15 | 2014-03-13 | EEPROM memory cell with low voltage read path and high voltage erase/write path |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201503291A true TW201503291A (zh) | 2015-01-16 |
| TWI627731B TWI627731B (zh) | 2018-06-21 |
Family
ID=50732273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103109764A TWI627731B (zh) | 2013-03-15 | 2014-03-14 | 具有低電壓讀取路徑及高電壓抹除／寫入路徑之電性可抹除可程式化唯讀記憶體胞 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9455037B2 (zh) |
| EP (1) | EP2973717A1 (zh) |
| KR (1) | KR20150130485A (zh) |
| CN (1) | CN105051903B (zh) |
| TW (1) | TWI627731B (zh) |
| WO (1) | WO2014151781A1 (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5934324B2 (ja) * | 2014-10-15 | 2016-06-15 | 株式会社フローディア | メモリセルおよび不揮発性半導体記憶装置 |
| US9859291B2 (en) * | 2015-08-03 | 2018-01-02 | Iotmemory Technology Inc. | Non-volatile memory and manufacturing method thereof |
| US10347728B1 (en) * | 2018-01-02 | 2019-07-09 | Microchip Technology Incorporated | Memory cell with asymmetric word line and erase gate for decoupled program erase performance |
| CN110010606B (zh) * | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 衬底沟槽中具有浮栅的双位非易失性存储器单元 |
| CN108695332B (zh) * | 2018-05-18 | 2021-05-07 | 上海华虹宏力半导体制造有限公司 | 分栅式闪存及其形成方法、控制方法 |
| US10861550B1 (en) * | 2019-06-06 | 2020-12-08 | Microchip Technology Incorporated | Flash memory cell adapted for low voltage and/or non-volatile performance |
| KR102345713B1 (ko) * | 2020-10-27 | 2021-12-31 | 화인칩스 주식회사 | Eeprom 메모리 셀 구동장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043530A (en) | 1998-04-15 | 2000-03-28 | Chang; Ming-Bing | Flash EEPROM device employing polysilicon sidewall spacer as an erase gate |
| JP4012341B2 (ja) | 1999-07-14 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6438030B1 (en) * | 2000-08-15 | 2002-08-20 | Motorola, Inc. | Non-volatile memory, method of manufacture, and method of programming |
| KR100598107B1 (ko) * | 2004-09-21 | 2006-07-07 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성 방법 |
| US8139408B2 (en) * | 2006-09-05 | 2012-03-20 | Semiconductor Components Industries, L.L.C. | Scalable electrically eraseable and programmable memory |
| US7652318B2 (en) * | 2006-11-03 | 2010-01-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Split-gate memory cells and fabrication methods thereof |
| KR100823164B1 (ko) * | 2006-11-15 | 2008-04-18 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| US8470670B2 (en) * | 2009-09-23 | 2013-06-25 | Infineon Technologies Ag | Method for making semiconductor device |
| KR101944535B1 (ko) * | 2012-03-28 | 2019-01-31 | 삼성전자주식회사 | 반도체 기억 소자 |
-
2014
- 2014-03-13 US US14/209,275 patent/US9455037B2/en active Active
- 2014-03-13 KR KR1020157028701A patent/KR20150130485A/ko not_active Application Discontinuation
- 2014-03-13 WO PCT/US2014/026440 patent/WO2014151781A1/en active Application Filing
- 2014-03-13 CN CN201480015495.3A patent/CN105051903B/zh active Active
- 2014-03-13 EP EP14724555.9A patent/EP2973717A1/en active Pending
- 2014-03-14 TW TW103109764A patent/TWI627731B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| CN105051903B (zh) | 2018-04-20 |
| TWI627731B (zh) | 2018-06-21 |
| US20140269102A1 (en) | 2014-09-18 |
| US9455037B2 (en) | 2016-09-27 |
| EP2973717A1 (en) | 2016-01-20 |
| WO2014151781A1 (en) | 2014-09-25 |
| KR20150130485A (ko) | 2015-11-23 |
| CN105051903A (zh) | 2015-11-11 |
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