KR20150130485A - 저전력 판독 경로 및 고전압 소거/기록 경로를 구비한 ｅｅｐｒｏｍ 메모리 셀 - Google Patents

저전력 판독 경로 및 고전압 소거/기록 경로를 구비한 ｅｅｐｒｏｍ 메모리 셀 Download PDF

Info

Publication number
KR20150130485A
KR20150130485A KR1020157028701A KR20157028701A KR20150130485A KR 20150130485 A KR20150130485 A KR 20150130485A KR 1020157028701 A KR1020157028701 A KR 1020157028701A KR 20157028701 A KR20157028701 A KR 20157028701A KR 20150130485 A KR20150130485 A KR 20150130485A
Authority
KR
South Korea
Prior art keywords
gate
read
write
erase
cell
Prior art date
Application number
KR1020157028701A
Other languages
English (en)
Inventor
켄트 헤윗
잭 웡
보미 첸
소누 다랴나니
제프리 에이. 실즈
다니엘 알바레스
멜 하이마스
Original Assignee
마이크로칩 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크로칩 테크놀로지 인코포레이티드 filed Critical 마이크로칩 테크놀로지 인코포레이티드
Publication of KR20150130485A publication Critical patent/KR20150130485A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)

Abstract

전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리(EEPROM) 셀은 적어도 하나의 액티브 영역을 포함하는 기판, 기판에 인접한 플로팅 게이트, 셀의 기록 동작 및 소거 동작을 수행하기 위한 기록/소거 경로를 규정하는 기록/소거 게이트, 및 셀의 판독 동작을 수행하기 위한 판독 경로를 규정하는 판독 게이트를 포함할 수 있고, 판독 경로는 상기 기록/소거 경로와는 다른 경로이다. 이것은 더 작은 판독 게이트 산화물을 가능케 하고, 따라서 셀 크기를 줄일 수 있게 한다. 추가로, EEPROM 셀은 2개의 독립적으로 제어 가능한 판독 게이트들을 포함할 수 있고, 이에 따라 더 좋은 프로그래밍 전압 분리를 가능케 하는 2개의 독립적인 트랜지스터들을 규정할 수 있다. 이로 인해, 메모리 어레이는 셀들의 소스 라인을 요구하는 EEPROM 셀들의 각 칼럼 대신에 공통 소스를 이용하여 인출될 수 있다. 이것은 어레이를 더 스케일 축소하게 하는데, 그 이유는 셀 x-규모가 2개의 금속 1피치들을 요구하는 각 칼럼에 의해 다른 방법으로 제한될 것이기 때문이다.

Description

저전력 판독 경로 및 고전압 소거/기록 경로를 구비한 ＥＥＰＲＯＭ 메모리 셀{EEPROM MEMORY CELL WITH LOW VOLTAGE READ PATH AND HIGH VOLTAGE ERASE/WRITE PATH}
본 출원은 2013년 3월 15일자로 출원된 미국 가출원 61/794,758호의 이익을 청구하며, 상기 가출원은 그 전체가 본 명세서에 통합된다.
본 발명은 반도체 기반 메모리 셀들, 예를 들어 EEPROM 메모리 셀들에 관한 것이다.
도 1은 선행기술의 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀들을 도시하는데, 이는 2005년 8월 발행된 IEEE Electron Device Letters Vol. 26, No. 8에, 이정환 등에 의해 "Fabrication and Characterization of a New EEPROM Cell With Spacer Select Transistor"라는 명칭으로 도시되고 기재된 것으로, 상기 논문은 그 전체가 본 명세서에 참조로서 통합된다.
이정환 등의 논문에 기재된 바와 같이, 셀은 플로우팅 게이트의 양측 벽들 상에(on) 스페이서 선택 게이트들(도 1에서는 "제어 게이트"로 표시됨)을 구비하며, 이 논문은 그 결과 매우 작은 셀 크기뿐만 아니라 접촉 형성 동안에 토폴로지를 완화(relief)하는데 도움이 된다. 셀 크기는 0.95㎛2 로 0.18㎛ 로직 프로세스를 갖는다. 셀들은 Fowler-Nordheim 터널링에 의해 프로그램되고 소거된다. 프로그래밍은 3ms 동안 16V를 필요로 하며, 반면에 소거는 2ms 동안 14V를 필요로 한다. 선택된 셀 및 비선택된 셀에 대한 동작 전압들이 표 1에 도시되어 있다.
도 1에 도시된 바와 같이 구성된 선택된 셀 및 비선택된 셀 둘 다에 대한, 프로그래밍(기록), 소거 및 판독 동안의 바이어스 조건
프로그램/기록 소거 판독
제어 게이트 선택됨 16V 0V 2.5V
비선택됨 2.5V 11V 0V
비트 라인 선택됨 0V 14V 1.0V
비선택됨 12V 11V 0V
P-웰 선택됨 0V 14V 0V
비선택됨 0V 0V 0V
소스 선택됨 플로팅 플로팅 0V
비선택됨 플로팅 플로팅 0V
표 1에 나타낸 바와 같이, 이 알려진 셀의 접합부들(junctions)은 비교적 고전압들(12V-16V)에서 동작한다. 이것은 제어 게이트 스페이서들(제어 게이트)의 밑에 있는(underneath) 접합부들이 비교적 크고 깊으며(deep), 그리고 게이트 스페이서들(제어 게이트) 아래에 있는 게이트 산화물은 상대적으로 두꺼운데, 특히 플로팅 게이트의 밑에 있는 터널 산화물보다 훨씬 두껍다는 것을 의미한다. 제어 게이트 산화물의 이 비교적 큰 두께는 판독 전류의 흐름을 저지하므로 지면에 수직한 셀의 체적(dimension)은 비교적 크게 유지되어야 한다.
따라서 여전히 충분한 판독 전류를 제공하면서, 이 메모리 셀의 크기를 더 작은 기하학적 크기로 간단히 스케일 축소할 수는 없다.
일 실시예는 적어도 하나의 액티브 영역을 포함하는 기판, 상기 기판에 인접한 플로팅 게이트, 상기 셀의 기록 동작 및 소거 동작을 수행하기 위한 기록/소거 경로를 규정하는 기록/소거 게이트, 및 상기 셀의 판독 동작을 수행하기 위한 판독 경로를 규정하는 판독 게이트를 포함할 수 있고, 상기 판독 경로는 상기 기록/소거 경로와는 다른, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리(EEPROM) 셀을 제공한다.
추가 실시예에 있어서, 상기 기록/소거 게이트는 상기 플로팅 게이트 위에(over) 형성되고, 그리고 상기 판독 게이트는 상기 플로팅 게이트 및 상기 기록/소거 게이트에 측면을 따라 인접하여(laterally adjacent) 형성된다.
추가 실시예에 있어서, 상기 EEPROM 셀은 상기 플로팅 게이트 및 상기 기판 사이에 있는 플로팅 게이트 산화물, 및 상기 판독 게이트 및 상기 기판 사이에 있는 판독 게이트 산화물을 포함하고, 상기 판독 게이트 산화물은 상기 플로팅 게이트 산화물보다 더 얇다.
추가 실시예에 있어서, 상기 기록/소거 게이트에 의해 규정된 상기 기록/소거 경로는 고전압 기록 동작 및 소거 동작을 위해 구성되고, 그리고 상기 판독 게이트에 의해 규정된 상기 판독 경로는 저전압 판독 동작을 위해 구성된다.
추가 실시예에 있어서, 상기 판독 게이트는 상기 플로팅 게이트에 측면을 따라 인접하여 형성되고, 그리고 상기 기판의 액티브 영역은 상기 판독 게이트에 자기 정렬된다.
추가 실시예에 있어서, 상기 판독 게이트는 상기 플로팅 게이트가 상기 판독 게이트의 제1 부분 및 제2 부분 사이에 배치되도록, 상기 플로팅 게이트의 양측(opposite sides)에 형성된 제1 부분 및 제2 부분를 포함한다.
추가 실시예에 있어서, 상기 EEPROM 셀은 독립적으로 어드레싱 가능한 제1 판독 게이트 및 제2 판독 게이트를 포함한다.
추가 실시예에 있어서, 상기 제1 판독 게이트는 상기 플로팅 게이트의 제1 측면에 형성되고, 그리고 상기 제2 판독 게이트는 상기 플로팅 게이트의 제2 측면에 형성된다.
또 하나의 실시예는 적어도 하나의 도핑된 웰을 포함하는 기판, 상기 기판 위에(over) 형성된 플로팅 게이트, 판독 게이트에 의해 규정된 저전압 판독 경로, 및 상기 적어도 하나의 판독 게이트와는 다른 기록/소거 게이트에 의해 규정된 분리된 고전압 기록/소거 경로를 구비한 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리(EEPROM) 셀을 동작시키는 방법을 제공한다. 상기 방법은 상기 기록/소거 게이트 및 상기 적어도 하나의 도핑된 웰 사이에 고전압 차(differential)를 생성하여 상기 플로팅 게이트에 전하를 충전하는 기록 동작을 수행하는 것, 및 상기 판독 게이트 및 상기 적어도 하나의 도핑된 웰 사이에 저전압 차를 생성하여 상기 플로팅 게이트 상의 전하를 판독하는 판독 동작을 수행하는 것을 포함할 수 있다. 상기 방법은 상기 적어도 하나의 도핑된 웰 및 상기 기록/소거 게이트 사이에 고전압 차를 생성하여 상기 플로팅 게이트를 방전시키는 소거 동작을 수행하는 것을 또한 포함할 수 있다.
상기 방법의 추가 실시예에 있어서, 상기 EEPROM 셀은 적어도 하나의 p-웰을 포함하는 n-채널 셀이고, 상기 방법은, 상기 적어도 하나의 p웰을 그라운딩(grounding)하면서 낮은 판독 전압 바이어스를 상기 기록/소거 게이트에 인가하여 상기 플로팅 게이트 상의 전하를 판독하는 판독 동작을 수행하는 것, 상기 적어도 하나의 p웰을 그라운딩하면서 높은 기록 전압 바이어스를 상기 기록/소거 게이트에 인가하여 상기 플로팅 게이트에 전하를 충전하는 기록 동작을 수행하는 것, 및 상기 기록/소거 게이트를 그라운딩하면서 높은 소거 전압 바이어스를 상기 적어도 하나의 p웰에 인가하여 상기 플로팅 게이트를 방전시키는 소거 동작을 수행하는 것을 포함하고, 상기 높은 소거 전압 바이어스는 상기 높은 기록 전압 바이어스와 동일 전압 또는 서로 다른 전압일 수 있다.
상기 방법의 추가 실시예에 있어서, 상기 EEPROM 셀은 적어도 하나의 n-웰을 포함하는 p-채널 셀이고, 상기 방법은, 상기 기록/소거 게이트를 그라운딩하면서 낮은 판독 전압 바이어스를 상기 적어도 하나의 n-웰에 인가하여 상기 플로팅 게이트 상의 전하를 판독하는 판독 동작을 수행하는 것, 상기 기록/소거 게이트를 그라운딩하면서 높은 기록 전압 바이어스를 상기 적어도 하나의 n-웰에 인가하여 상기 플로팅 게이트에 전하를 충전하는 기록 동작을 수행하는 것, 및 상기 적어도 하나의 n-웰을 그라운딩하면서 높은 소거 전압 바이어스를 상기 기록/소거 게이트에 인가하여 상기 플로팅 게이트를 방전시키는 소거 동작을 수행하는 것을 포함하고, 상기 높은 소거 전압 바이어스는 상기 높은 기록 전압 바이어스와 동일 전압 또는 서로 다른 전압일 수 있다.
상기 방법의 추가 실시예에 있어서, 상기 EEPROM 셀은 제1 판독 게이트 및 제2 판독 게이트를 포함하고, 상기 방법은 상기 제1 판독 게이트 및 상기 제2 판독 게이트를 독립적으로 바이어싱하는 것을 포함한다. 추가 실시예에 있어서, 상기 제1 판독 게이트 및 상기 제2 판독 게이트는 상기 플로팅 게이트의 양쪽 편의 측면들에 위치한 폴리 스페이서들을 포함한다.
또 하나의 실시예는 어레이 내에 배치된 복수의 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리(EEPROM) 셀을 포함하는 메모리 셀 어레이를 제공하는데, 각 EEPROM 셀은, 적어도 하나의 액티브 영역을 포함하는 기판, 상기 기판에 인접한 플로팅 게이트, 상기 셀의 기록 동작 및 소거 동작을 수행하기 위한 기록/소거 경로를 규정하는 기록/소거 게이트, 및 상기 셀의 판독 동작을 수행하기 위한 판독 경로를 규정하는 판독 게이트를 포함한다.
예시의 실시예들이 도면을 참조하여 아래에 기술된다.
도 1은 종래기술의 EEPROM 셀 구조를 도시한다.
도 2는 일 실시예에 따른 예시의 EEPROM 셀을 도시한다.
도 3은 일 실시예에 따른, n-채널 EEPROM 셀을 프로그래밍하기 위한 예시의 바이어싱 조건들을 도시한다.
도 4는 일 실시예에 따른, n-채널 EEPROM 셀을 소거하기 위한 예시의 바이어싱 조건들을 도시한다.
도 5는 일 실시예에 따른, p-채널 EEPROM 셀을 프로그래밍하기 위한 예시의 바이어싱 조건들을 도시한다.
도 6은 일 실시예에 따른, p-채널 EEPROM 셀을 소거하기 위한 예시의 바이어싱 조건들을 도시한다.
도 7은 각자의 폴리 스페이서 게이트들을 구비한 제어 게이트 접촉부들을 연결하기 위한 더미 셀을 포함하는 예시의 메모리 셀 어레이의 일부에 대한 상면도를 도시한다.
도 8a는 도 7에 유사하지만 2개의 폴리 스페이서 게이트 영역들을 서로로부터 분리시키기 위하여 폴리 스페이서 엔드 영역이 에칭에 의해 제거된(etched away), 예시의 메모리 셀 어레이의 일부에 대한 상면도를 도시한다.
도 8b는 도 8a에 도시된 메모리 셀 어레이 부분의 3차원 개관을 도시한다.
본 발명의 실시예들은 도 1에 도시되고 위에서 기술한 알려진 메모리 셀 구조에 하나 이상의 핵심 개량부들을 포함할 수 있다. 예를 들어, 일부 실시예들은 플로팅 게이트 이외에, 저전압 판독 게이트와 분리된 고전압 기록/소거 게이트를 포함하는 EEPROM 셀을 제공한다. 기록/소거 게이트는 플로팅 게이트 위에(over) 형성되고 플로팅 게이트와 분리될 수 있으며, 반면에 판독 게이트(또는 게이트들)은 플로팅 게이트의 옆 측면들(lateral sides) 상에 폴리 스페이로서 형성될 수 있다. 도 1에 도시된 알려진 구조와 비교하여, 훨씬 더 얇은 스페이서 산화물이 판독 게이트의 밑에 이용될 수 있다. 결과적으로, 메모리 셀 접합부들은 알려진 구조의 고전압들 대신에 더 낮은 전압들(예컨대, 3.3V)에서 동작할 수 있는데, 그 이유는 더 얇은 산화물이 더 좋은 상호 컨덕턴스를 가지기 때문이다.
또 하나의 예시와 같이, 일부 실시예들에서는, 제어 게이트 접촉부들 및 폴리 스페이서들(판독 게이트들) 사이의 전기적인 접촉을 개선하기 위한 더미 셀들이 메모리 셀들의 로우(row) 또는 칼럼(column)에 제공될 수 있다. 또 하나의 예시와 같이, 일부 실시예들에서는, 특정 셀의 2개의 폴리 스페이서들이, 예를 들어 적절한 마스크 및 에칭 프로세스를 이용하여 2개의 폴리 스페이서들을 물리적으로 분리함으로써, 독립 동작을 위해 구성될 수 있다.
도 2는 일 실시예에 따른 예시의 EEPROM 셀(10)을 도시한다. 도시된 바와 같이, EEPROM 셀(10)은 액티브 드레인 영역(16)과 분리된 액티브 소스 영역(14)을 포함하는 기판(12)과, 기판(12) 상의 터널 산화물(24) 위에 형성된 플로팅 게이트(20)와, 플로팅 게이트(20) 위(over)에 형성되고 플로팅 게이트(20)로부터 절연된 고전압 기록/소거 게이트(30)와, 기판(12) 상의 스페이서 산화물(38) 위에 형성된 저전압 판독 게이트 영역들(34A 및 34B)을 포함한다. 플로팅 게이트(20), 기록/소거 게이트(30) 및 판독 게이트 영역들(34A 및 34B)(폴리 스페이서들)은 이러한 영역들이 전형적으로 형성될 수 있는 순서로 인해, 본 명세서에서 "폴리 1", "폴리 2" 및 "폴리 3"으로 각각 지칭된다. 또한, 임의의 적절한 제작/제조 기법들을 이용하여 셀(10)이 n-채널 및 p-채널 중 어느 하나로 형성될 수 있음이 이해될 수 있을 것이다.
도시된 바와 같이, 판독 게이트 영역들(34A 및 34B)은 플로팅 게이트(20) 및 기록/소거 게이트(30)의 옆 측면들에 인접한 스페이서 선택 폴리 게이트들로서 형성될 수 있다. 소스(14) 및 드레인(16)은 판독 게이트 영역들(34A 및 34B)에 자기 정렬되어(self-aligned) 형성될 수 있다. 일부 실시예들에서, 게이트들(34A 및 34B)은 단일 제어 게이트(36)로 동작하도록 판독 게이트 영역들(34A 및 34B)이 (예컨대, 셀 로우의 끝에서) 전도적으로 연결되고 이에 따라 동일 전압을 유지한다. 다른 실시예에서, 예를 들어, 도 8a-8b를 참조하여 이하에서 서술되듯이, 판독 게이트 영역들(34A 및 34B)은 서로로부터 분리되고, 이에 따라 독립적으로 제어 가능함으로써, 2개의 독립 제어 게이트들(34)을 정의한다. 따라서 이하의 서술은 두 개의 대안(즉, 하나 또는 2개의 판독 게이트들) 언급하도록 제어 게이트(들)(36)를 언급한다.
기록/소거 게이트(30)는 셀(10)의 고전압 기록 동작 및 소거 동작을 수행하기 위한 기록/소거 경로를 정의하고, 반면에 각 판독 게이트(36)는 셀(10)의 판독 동작을 수행하기 위한 판독 동작을 정의하며, 각 판독 경로는 기록/소거 경로와는 구별된다.
여기에 사용된 바와 같이, 용어들 "고전압" 및 "저전압"은 상대적인 용어들로서 의도된다. 따라서 "고전압"은 "저전압"보다 더 높은 전압을 지칭한다. 일부 실시예에서, 셀의 고전압 동작들(예컨대, 기록/소거 동작들)은 셀의 저전압 동작들(예컨대, 판독 동작)보다 적어도 50% 이상 더 높은 전압 바이어스와 관련이 있다(involve). 예를 들어, 일부 실시예에서, 셀의 고전압 동작들(예컨대, 기록/소거 동작들)은 셀의 저전압 동작들(예컨대, 판독 동작)보다 적어도 100% 이상 더 높은 전압 바이어스와 관련이 있다. 또 하나의 실시예로서, 일부 실시예에서, 셀의 고전압 동작들(예컨대, 기록/소거 동작들)은 셀의 저전압 동작들(예컨대, 판독 동작)보다 적어도 300% 이상 더 높은 전압 바이어스와 관련이 있다.. 또 하나의 실시예로서, 일부 실시예에서, 셀의 고전압 동작들(예컨대, 기록/소거 동작들)은 셀의 저전압 동작들(예컨대, 판독 동작)보다 적어도 500% 이상 더 높은 전압 바이어스와 관련이 있다..
일부 실시예에서, 셀의 고전압 동작들(예컨대, 기록/소거 동작들)은 8V 초과의 전압 바이어스와 관련하지만, 반면에 셀의 저전압 동작들(예컨대, 판독 동작)은 8V 미만의 전압 바이어스와 관련이 있다.. 예를 들어, 일부 실시예에서, 셀의 고전압 동작들(예컨대, 기록/소거 동작들)은 약 10V와 약 16V 사이의 전압 바이어스와 관련하지만, 반면에 셀의 저전압 동작들(예컨대, 판독 동작)은 5V 미만의 전압 바이어스(예컨대, 약 3.3V 또는 약 1.8V)와 관련이 있다..
플로팅 게이트(20) 위에 별개의 기록/소거 게이트(30)를 추가하여 고전압 기록/소거 동작들을 저전압 판독 동작과 분리함으로 인해, 판독 게이트 영역들(34A 및 34B)의 밑에 있는 스페이서 산화물(38)의 두께는 TSO로서 표시된 방향뿐만 아니라 지면에 수직한 방향으로(in the direction into the page)도 감소할 수 있다. 일부 실시예에서, 스페이서 산화물 두께(TSO)는 터널 산화물 두께(TTO)에 비해 얇을 수 있다. 다양한 예시의 실시예들에서, 스페이서 산화물 두께(TSO)는 터널 산화물 두께(TTO)의 90% 미만일 수 있거나, 70% 미만일 수 있거나, 50% 미만일 수 있거나, 또는 30% 미만일 수 있다. 예를 들어, 플로팅 게이트(20)의 밑에 93Å의 두께(TTO)를 갖는 터널 산화물(24)을 이용하는 실시예에서, 스페이서 산화물 두께(TSO)는 약 73Å일 수 있다. 이로 인해, 메모리 셀 접합부들 및 판독 경로는 이전 구조의 고전압들 대신에 훨씬 더 낮은 전압들(예컨대, 3.3V)에서 동작할 수 있는데, 그 이유는 더 얇은 산화물이 더 좋은 상호 컨덕턴스를 가지기 때문이다. 또 하나의 예시로서, 메모리 셀 접합부들 및 판독 경로가 심지어 더 낮은 전압들(예컨대, 1.8V)에서 동작할 수 있는 약 35Å의 스페이서 산화물 두께(TSO)가 사용될 수 있다.
도시된 바와 같이, 고전압 폴리 게이트(30)는 인터폴리 유전체 영역들(42)에 의해 플로팅 게이트(20) 위에 형성되고 플로팅 게이트(20)로부터 절연되며, 여기서 폴리 게이트(20)가 기록 및 소거 기능들에 이용될 수 있다. 기록/소거 게이트는 셀(10)의 고전압 동작을 처리하고, 한편으로는 판독 게이트(들)(36)가 셀의 저전압 동작을 처리하도록 남겨두므로, 따라서 위에서 서술한 바와 같은 더 얇은 스페이서 산화물(38)뿐만 아니라 소스/드레인 접합부(14 및 16)에서도 더 작은 깊이를 가능케 한다. WL-스페이서(판독 게이트) 상에 랜딩하는 격리 금속 접촉부(isolation metal contact)를 제공하기 위해 유전체 하드 마스크(44)가 폴리 게이트에 걸쳐서(over) 추가되므로, 이들 접촉부는 폴리 2 기록/소거 게이트에 단락되지 것이다(도 8a 및 8b 참조).
위에서 서술한 특징들로 인해, 메모리 셀(10)이 알려진 셀 구조와 비교하여 훨씬 더 작은 규모들로 스케일링될 수 있고, 이에 따라 높은 판독 전류를 유지하면서 메모리 셀 영역을 상당히 감소시킬 수 있다. 예를 들어, 셀(10) 트랜지스터 크기 폭은 w=0.4㎛로부터 약 w=0.25㎛ 이하로 감소할 수 있고, 또한 (플로팅 게이트를 포함하는) 길이는 l=0.9㎛로부터 약 l=0.75㎛ 이하로 감소할 수 있다. 따라서 일부 실시예들에서, 셀의 트랜지스터 영역 부분은 도 1에 도시된 바와 같은 종래의 셀에 비해 적어도 40% 또는 적어도 50%까지 감소할 수 있다. 특정 예시의 실시예들에서, 셀의 트랜지스터 영역 부분은 종래의 셀에 비해 약 40% 내지 60%까지 그리고 일부 실시예에서는 약 50%까지 감소할 수 있다. 다른 실시예들은 서로 다른 양의 셀 영역 감소를 제공할 수 있다. 추가로, 낮은 접합부 전압들을 가짐으로써, 접촉부의 액티브 중첩뿐만 아니라 접촉부의 폴리까지의 거리 또한, 감소할 수 있다. 이들 특징들로 인해, 액티브 영역 및 선택 트랜지스터가 이제 저전압들로 동작 가능하므로 더 미세한 기하학적 구조 프로세스들을 이용하여 스케일을 축소할 수 있다. 상기 메모리 셀 구조는 메모리 셀의 고 내구성 및 고 신뢰성을 유지한다. 마지막으로, 상기 메모리 셀 구조는 이하에 서술되는 바와 같이, 별개의 소스 라인들(예컨대, 어레이에서의 칼럼들)에 대한 종래 요구 사항을 제거할 수 있다.
예시의 n-채널 셀 동작
위에서 언급한 바와 같이, 셀(10)은 n-채널 및 p-채널 중 어느 하나로서 형성된다. 표 2는 선택된 상태 및 비선택된 상태에 대해, 단일 판독 게이트(36)와 함께 형성된 셀(10)의 n-채널 버전에서의 예시의 동작 전압들을 보여준다.
예시의 n-채널(10)의 선택된 상태 및 비선택된 상태에 대한, 기록, 소거 및 판독 동안의 예시의 바이어스 조건
프로그램/기록 소거 판독
판독 게이트 선택됨 Vdd 11V-13V Vdd
비선택됨 0V 11V-13V 0V
기록/소거
게이트		 선택됨 15V 0V Vread
비선택됨 4V 11V Vread
비트 라인 선택됨 0V 플로트=15V 1V-Vdd
비선택됨 Vdd 플로트=15V 0V
소스 선택됨 플로트=0V 플로트=15V 0V
비선택됨 Vdd 플로트=15V 0V
P-웰 공통 0V 15V 0V
따라서, 표 2에 따르면, n-채널 셀은 P-웰을 그라운딩하면서 기록/소거 게이트(30)에 고전압을 인가함으로써 프로그래밍(기록)될 수 있고, 기록/소거 게이트(30)를 그라운딩하면서 동시에 P-웰 및 접합부들에 고전압을 인가함으로써 소거될 수 있다. 공급 전압(Vdd)은 3.3V 또는 예를 들어 약 3.3V일 수 있다. 기록/소거 게이트에 인가된 판독 바이어스(Vread)는 셀 프로그램/소거 윈도우 내에서 중심이 두어질 수 있으며, 그리고 n-채널 셀에서는 Vdd에 근접할 수 있는데, 그 이유는 판독 동작이, 소거된 메모리 셀을 턴온하여 도전성 상태(예컨대, 1V)가 되도록 충분히 높지만, 기록된 메모리 셀을 턴하여 도전성 상태(예컨대, 3.5V)가 되도록 할 만큼 높지 않은, 플로팅 게이트(20)에 결합하는 기록/소거 게이트(30)와 관련이 있기 때문이다.
도 3은 표 2에 근거한 n-채널 셀을 프로그래밍하기 위한 바이어스 조건들을 도시하는 반면에, 도 4는 다시 표 2에 근거한 n-채널 셀을 소거하기 위한 바이어스 조건들을 도시한다. 도 3에 도시된 바와 같이, 셀 로우가 선택되고 셀 칼럼이 비선택되면, 프로그램 방해를 회피하도록 충분히 높은 전압(예컨대, 8V)을 결합시키는데에 반전 영역이 이용될 수 있다. 즉, 일부 실시예에서, 만약 플로팅 게이트(20)(15V 프로그램 전압이 폴리2 기록/소거 게이트(30)에 인가될 때에는 고전압이 결합할 것임)와 기판(12) 사이의 전기장이 93Å 터널 산화물에서 약 5-6V보다 높으면, 이후 프로그램 방해가 생길 수 있는데, 그 이유는 전자들이 반전 영역으로부터 플로팅 게이트까지 자신의 임계 전압을 증가시켜 터널링할 것이기 때문이다. 그러므로 어떤 프로그램 방해도 생기지 않도록 전기장을 감소시키기 위해, 반전 영역은 고전압(예컨대, 8V)에 결합될 필요가 있다.
예시의 p-채널 셀 동작
셀(10)의 p-채널 버젼은 셀 어레이의 p-웰을 p+ 도핑된 소스(14) 및 드레인(16)을 구비한 n-웰로 바꿔서 형성될 수 있다. 표 3은 선택된 상태 및 비선택된 상태에 대해, 단일 판독 게이트(36)에 의해 형성된 셀(10)의 p-채널 버전에서의 예시의 동작 전압들을 보여준다.
예시의 p-채널(10)의 선택된 상태 및 비선택된 상태에 대한, 기록, 소거 및 판독 동안의 예시의 바이어스 조건
프로그램/기록 소거 판독
판독 게이트 선택됨 13V 0V-Vdd 0V
비선택됨 15V 0V-Vdd Vdd
기록/소거
게이트		 선택됨 0V 15V Vread
비선택됨 13V 0V Vread
비트 라인 선택됨 15V 플로트=0V 0V 내지 Vdd-1V
비선택됨 13V 플로트=0V Vdd
소스 선택됨 플로트=15V 플로트=0V Vdd
비선택됨 13V 플로트=0V Vdd
P-웰 공통 15V 0V Vdd
따라서, 표 3에 따르면, p-채널 셀은 기록/소거 게이트(30)를 그라운딩하면서 동시에 웰 및 접합부들에 고전압을 인가함으로써 프로그램(기록)될 수 있고, 그리고 N-웰을 그라운딩하면서 기록/소거 게이트(30)에 고전압을 인가함으로써 소거될 수 있다. 공급 전압(Vdd)은 3.3V 또는 예를 들어 약 3.3V일 수 있다. 위에서 서술한 n-채널 셀과 같이, 기록/소거 게이트에 인가된 판독 바이어스(Vread)는 셀 프로그램/소거 윈도우 내에서 센터링될 수 있으며, 그리고 p-채널 셀에서는 0V에 근접할 수 있다.
도 5는 표 3에 근거한 p-채널 셀을 프로그래밍하기 위한 바이어스 조건들을 도시하는 반면, 도 6은 다시 표 3에 근거한 p-채널 셀을 소거하기 위한 바이어스 조건들을 도시한다. 도 5에 도시된 바와 같이, 셀 로우가 선택되고 셀 칼럼이 비선택되면, 프로그램 방해를 방지하도록 반전 영역이 충분히 낮은 전압(예컨대, 7V)에 결합한다.
제어 게이트 접촉부들
일부 실시예들은 또한, 폴리 스페이서들, 즉, 판독 게이트 영역들(34A 및 34B)을 접촉하기 위한 향상된 제어 게이트 접촉부들을 제공할 수 있다. 일부 실시예들에서, 폴리 스페이서들은 셀 어레이의 특정 로우의 메모리 셀들의 모든 칼럼을 가로질러 확장되고, 제어 게이트 접촉부는 매 128개 셀에서 폴리 스페이서들과 전기적인 접촉을 이룬다. 더 얇은 폴리 스페이서들의 제공을 포함하여 메모리 셀들의 크기가 감소하기 때문에, 제어 게이트 접촉부들을 신뢰성 있게 만드는 것이 더욱 어려울 수 있다. 따라서 셀 어레이는 제어 게이트 접촉부들을 형성하는데 더 큰 공차(tolerance)를 갖는 더 좋은 위치를 제공하도록 폴리 스페이스터들의 유효 폭이 확장되는, 하나 이상의 "더미 셀들"을 포함할 수 있다.
도 7은 더미 셀(102)을 포함하는 예시의 셀 어레이(100)의 일부를 도시하며, 폴리 스페이서들(34A 및 34B) 위에 각각 형성된 제어 게이트 접촉부들(63A 및 62B)과 전기적으로 접촉하기 위한 증가한 접촉 영역을 제공하기 위해, 더미 셀(102)에 폴리 스페이서들(34A 및 34B)이 구부러지거나 또는 구불구불한 형상으로 형성된다. 다른 실시예에서, 폴리 스페이서들(34A 및 34B)은 제어 게이트 접촉부들을 위한 증가한 접촉 영역을 제공하기 위해 임의의 다른 구부러지거나, 곡선을 이루거나 또는 구불구불한 경로를 가질 수 있거나, 또는 어레이의 이용 가능한 메모리 셀들의 폴리 스페이서들(34A 및 34B)에 비해 증가한 폭으로 간단히 형성될 수 있다. 이런 더미 셀들은 임의의 적절한 위치에, 예를 들어 로우들의 엔드부들에 위치될 수 있거나 및/또는 어레이 내에 산재할 수 있다.
독립적으로 제어 가능한 폴리 스페이서 게이트들(판독 게이트들)
도 7에 도시된 실시예에서, 메모리 셀들(10)의 각 로우에서의 판독 게이트 영역들(폴리 스페이서들)(34A 및 34B)은 상기 로우의 엔드부에서 폴리 스페이서 엔드 영역(34C)에 의해 연결되고, 이에 의해 판독 게이트 영역들(34A 및 34B)이 함께 결부되어 항상 동일 전압으로 유지되고, 이에 따라 단일 판독 제어 게이트를 정의한다.
다른 실시예들에서, 메모리 셀들의 각 로우에서의 2개의 판독 게이트 영역들(34A 및 34B)은 물리적으로 분리되어 독립적으로 제어될 수 있고 즉, 2개의 판독 게이트 영역들(34A 및 34B)은 서로 다른 전압들로 유지될 수 있는데, 이는 바람직한 기능성을 제공할 수 있다. 예를 들어, 폴리 스페이서들(34A 및 34B)은 단일 스텝에서 형성될 수 있고, 그에 의해 그것들은 단부들에서 폴리 스페이서 엔드 영역(34C)을 통해 연결되고(도 7 참조), 그리고 이후 폴리 스페이서 엔드 영역(34C)을 제거하기 위한 선택적인 에칭에 의해 분리될 수 있으며, 이에 의해 2개의 폴리 스페이서들(34A 및 34B)을 서로 분리할 수 있다.
도 8a 및 도 8b는 도 7의 구성에 유사하지만 폴리 스페이서 엔드 영역(34C)이 도 7에 도시된 에칭 경계(border)(EB)에서 선택적인 에칭 프로세스에 의해 제거되며, 이에 의해 게이트 영역들(34A 및 34B)을 서로로부터 분리하는, 예시의 셀 어레이(100)의 일부를 도시한다. 이 구성은 (아래에 서술된 바와 같이) 별개의 칼럼 소스 라인들의 필요 없이 기록 전압들을 분리하기 위해 사용될 수 있는 2개의 독립적인 트랜지스터들을 필수적으로 제공한다. 도 8a 및 도 8b는 또한, 게이트 접촉부들(62A 및 62B)을 제어하는 향상된 연결을 위한 더미 셀(102)을 도시한다.
공통 소스 라인
추가로, 일부 실시예에서, 공통 소스 특징은 메모리 셀 크기의 스케일 축소를 더 용이하게 할 수 있다. 위에 설명된 선행기술의 메모리 셀(도 1 참조)은 메모리 어레이의 메모리 셀들의 각 칼럼이 별개의 비트 라인 및 역시 별개의 소스 라인을 갖는 것을 필요로 한다. 이것은, 선택된 로우의 한 셀이 프로그램될 때에는 그것의 비트 라인이 0V로 바이어스되고 그리고 상기 로우의 비선택된 셀들은 그들의 비트 라인들이 더 높은 전압(예컨대, 12V)으로 바이어싱되기 때문에 요구된다. 로우가 선택되기 때문에, 선택된 셀 및 비선택된 셀 둘 다는 도전 상태에 있는데, 이것은 분리된 소스 라인들이 없이 비트 라인들을 단락시킬 것이다. 이것은 프로그램(기록) 동안에, 선택된 셀 및 비선택된 셀의 소스 라인들이 서로 다른 기능들을 수행하는 위에 도시된 바이어스 표들에서 명백하다. 선행기술의 메모리 셀에 대한 위의 표 1에서, 선택된 셀 및 비선택된 셀 둘 다의 소스 라인들이 독립적으로 플로팅되고, 프로그램(기록) 동안에 비트 라인 전압에 따라 서로 다른 전압들이 제공될 것이다. 따라서, 선행기술 구조에서는, 어레이의 메모리 셀들의 각 칼럼에 대해 2개의 금속 라우트들이 요구되므로 최소 셀 영역이 상기 기법의 금속 피치에 의해 제한된다.
그에 반해, 본 개시의 일부 실시예들에서는, (프로그램하기 위해) 선택된 칼럼과 (비프로그램을 위해) 비선택된 칼럼 간에 도전 경로들이 분리되므로, 비트 라인들에 인가된 2개의 서로 다른 전압 포텐셜들이 단락되지 않는다(not short out). 이 분리는 프로그램 동안에 소스 측 트랜지스터 오프로 유지하도록 소스 측 폴리 스페이서(예컨대, 도 2에 도시된 판독 게이트(34A))를 바이어싱하여 달성할 수 있다. 이로 인해, 셀의 소스 측은 공통 노드를 같은 로우의 다른 비트들과 함께 공유할 수 있고 그리고 칼럼에 의해 디코딩되는 소스 라인들(column decoded source lines)의 필요를 제거할 수 있다. 따라서, EEPROM 또는 플래시 어레이에 유사하게, 소스는 2개 이상의 로우에 공통이고 모든 비트들 사이에서 공유되며, 각 칼럼은 단지 하나의 분리된 비트 라인만(즉, 어레이에 하나의 금속 라우트)을 요구한다.
이런 결과를 달성하기 위해서는, 위의 표 2에 도시된 n-채널 바이어싱 표는 2개의 폴리 3 로우 값들, 즉, 폴리 3A 및 폴리 3B로서 참조되는, 메모리 셀들의 각 칼럼에 대한 2개의 폴리 3 게이트 각각의 1개씩을 포함하도록 수정된다. 폴리 3A는 비트 라인 접합부에 대응하며 표 2에서 폴리 3으로 도시한 바와 같은 동일 값들을 가지는 반면에, 폴리 3B는 소스 라인 접합부에 대응하며 선택된 로우 및 비선택된 로우 둘 다에 대해 공통이다. 이 셀에 대한 결과적인 바이어스 조건들의 예가 도 4에 도시되어 있다.
공유된 소스 라인을 구비한 예시의 n-채널 어레이의 선택된 상태 및 비선택된 상태에 대한, 기록, 소거 및 판독 동안의 예시의 바이어스 조건
프로그램/기록 소거 판독
폴리 3A
 선택됨 Vdd 11V-13V Vdd
비선택됨 0V 11V-13V 0V
폴리 3B
 선택됨 0V 11V-13V Vdd
비선택됨 0V 11V-13V 0V
기록/소거
게이트		 선택됨 15V 0V Vread
비선택됨 4V 11V Vread
비트 라인 선택됨 0V 플로트=15V 1V-Vdd
비선택됨 Vdd 플로트=15V 0V
소스 공통 0V 플로트=15V 0V
P-웰 공통 0V 15V 0V
비록 개시된 실시예들이 본 명세서에 상세하게 설명되어 있지만, 본 개시의 정신 및 범위를 벗어나지 않고도 다양한 변형물, 대체들 및 수정물들이 실시예들에 수행될 수 있음이 이해되어야 한다.

Claims (20)

  1. 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리(EEPROM) 셀로서,
    적어도 하나의 액티브 영역을 포함하는 기판;
    상기 기판에 인접한 플로팅 게이트;
    상기 셀의 기록 동작 및 소거 동작을 수행하기 위한 기록/소거 경로를 규정하는 기록/소거 게이트; 및
    상기 셀의 판독 동작을 수행하기 위한 판독 경로를 규정하는 판독 게이트를 포함하고,
    상기 판독 경로는 상기 기록/소거 경로와는 다른, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀.
  2. 제1항에 있어서,
    상기 기록/소거 게이트는 상기 플로팅 게이트 위에 형성되고; 그리고
    상기 판독 게이트는 상기 플로팅 게이트 및 상기 기록/소거 게이트에 측면을 따라서 인접하여 형성되는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀.
  3. 제1항에 있어서,
    상기 플로팅 게이트 및 상기 기판 사이에 있는 플로팅 게이트 산화물; 및
    상기 판독 게이트 및 상기 기판 사이에 있는 판독 게이트 산화물을 더 포함하고,
    상기 판독 게이트 산화물은 상기 플로팅 게이트 산화물보다 더 얇은, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀.
  4. 제1항에 있어서,
    상기 기록/소거 게이트에 의해 규정된 상기 기록/소거 경로는 고전압 기록 동작 및 소거 동작을 위해 구성되고; 그리고
    상기 판독 게이트에 의해 규정된 상기 판독 경로는 저전압 판독 동작을 위해 구성되는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀.
  5. 제1항에 있어서,
    상기 판독 게이트는 상기 플로팅 게이트에 측면을 따라서 인접하여 형성되고, 그리고
    상기 기판의 액티브 영역은 상기 판독 게이트에 자기 정렬되는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀.
  6. 제1항에 있어서,
    상기 판독 게이트는 상기 플로팅 게이트가 상기 판독 게이트의 제1 부분 및 제2 부분 사이에 배치되도록, 상기 플로팅 게이트의 양측(opposite sides)에 형성된 제1 부분 및 제2 부분를 포함하는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀.
  7. 제1항에 있어서,
    독립적으로 제어 가능한 제1 판독 게이트 및 제2 판독 게이트를 포함하는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀.
  8. 제7항에 있어서,
    상기 제1 판독 게이트는 상기 플로팅 게이트의 제1 측면에 형성되고; 그리고
    상기 제2 판독 게이트는 상기 플로팅 게이트의 제2 측면에 형성되는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀.
  9. 적어도 하나의 도핑된 웰을 포함하는 기판, 상기 기판 위에 형성된 플로팅 게이트, 판독 게이트에 의해 규정된 저전압 판독 경로, 및 적어도 하나의 판독 게이트와는 다른 기록/소거 게이트에 의해 규정된 분리된 고전압 기록/소거 경로를 구비한 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리(EEPROM) 셀을 동작시키는 방법으로서,
    상기 기록/소거 게이트 및 상기 적어도 하나의 도핑된 웰 사이에 고전압 차(differential)를 생성하여 상기 플로팅 게이트에 전하를 충전하는 기록 동작을 수행하는 것; 및
    상기 판독 게이트 및 상기 적어도 하나의 도핑된 웰 사이에 저전압 차를 생성하여 상기 플로팅 게이트 상의 전하를 판독하는 판독 동작을 수행하는 것을 포함하는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀 동작 방법.
  10. 제9항에 있어서,
    상기 적어도 하나의 도핑된 웰 및 상기 기록/소거 게이트 사이에 고전압 차를 생성하여 상기 플로팅 게이트를 방전시키는 소거 동작을 수행하는 것을 더 포함하는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀 동작 방법.
  11. 제9항에 있어서,
    상기 EEPROM 셀은 적어도 하나의 p-웰을 포함하는 n-채널 셀이고,
    상기 방법은,
    상기 적어도 하나의 p웰을 그라운딩하면서 낮은 판독 전압 바이어스를 상기 기록/소거 게이트에 인가하여 상기 플로팅 게이트 상의 전하를 판독하는 판독 동작을 수행하는 것,
    상기 적어도 하나의 p웰을 그라운딩하면서 높은 기록 전압 바이어스를 상기 기록/소거 게이트에 인가하여 상기 플로팅 게이트에 전하를 충전하는 기록 동작을 수행하는 것, 및
    상기 기록/소거 게이트를 그라운딩하면서 높은 소거 전압 바이어스를 상기 적어도 하나의 p웰에 인가하여 상기 플로팅 게이트를 방전시키는 소거 동작을 수행하는 것을 포함하고,
    상기 높은 소거 전압 바이어스는 상기 높은 기록 전압 바이어스와 동일 전압 또는 서로 다른 전압일 수 있는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀 동작 방법.
  12. 제9항에 있어서,
    상기 EEPROM 셀은 적어도 하나의 n-웰을 포함하는 p-채널 셀이고,
    상기 방법은,
    상기 기록/소거 게이트를 그라운딩하면서 낮은 판독 전압 바이어스를 상기 적어도 하나의 n-웰에 인가하여 상기 플로팅 게이트 상의 전하를 판독하는 판독 동작을 수행하는 것,
    상기 기록/소거 게이트를 그라운딩하면서 높은 기록 전압 바이어스를 상기 적어도 하나의 n-웰에 인가하여 상기 플로팅 게이트에 전하를 충전하는 기록 동작을 수행하는 것, 및
    상기 적어도 하나의 n-웰을 그라운딩하면서 높은 소거 전압 바이어스를 상기 기록/소거 게이트에 인가하여 상기 플로팅 게이트를 방전시키는 소거 동작을 수행하는 것을 포함하고,
    상기 높은 소거 전압 바이어스는 상기 높은 기록 전압 바이어스와 동일 전압 또는 서로 다른 전압일 수 있는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀 동작 방법.
  13. 제9항에 있어서,
    상기 EEPROM 셀은 제1 판독 게이트 및 제2 판독 게이트를 포함하고,
    상기 방법은 상기 제1 판독 게이트 및 상기 제2 판독 게이트를 독립적으로 바이어싱하는 것을 포함하는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀 동작 방법.
  14. 제13항에 있어서,
    상기 제1 판독 게이트 및 상기 제2 판독 게이트는 상기 플로팅 게이트의 양쪽 편의 측면들에 위치한 폴리 스페이서들을 포함하는, 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리 셀 동작 방법.
  15. 메모리 셀 어레이로서,
    어레이 내에 배치된 복수의 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리(EEPROM) 셀을 포함하고,
    각 EEPROM 셀은,
    적어도 하나의 액티브 영역을 포함하는 기판;
    상기 기판에 인접한 플로팅 게이트;
    상기 셀의 기록 동작 및 소거 동작을 수행하기 위한 기록/소거 경로를 규정하는 기록/소거 게이트; 및
    상기 셀의 판독 동작을 수행하기 위한 판독 경로를 규정하는 판독 게이트를 포함하고,
    상기 판독 경로는 상기 기록/소거 경로와는 다른, 메모리 셀 어레이.
  16. 제15항에 있어서,
    상기 EEPROM 셀들의 어레이는 복수의 셀 로우들을 포함하고; 그리고
    적어도 2개의 셀 로우들은 공통 소스 라인을 공유하는, 메모리 셀 어레이.
  17. 제15항에 있어서,
    각 EEPROM 셀에 대해,
    상기 기록/소거 게이트는 상기 플로팅 게이트 위에 형성되고; 그리고
    상기 판독 게이트는 상기 플로팅 게이트 및 상기 기록/소거 게이트에 측면을 따라 인접하여 형성되는, 메모리 셀 어레이.
  18. 제15항에 있어서,
    각 EEPROM 셀은,
    상기 플로팅 게이트 및 상기 기판 사이에 있는 플로팅 게이트 산화물; 및
    상기 판독 게이트 및 상기 기판 사이에 있는 판독 게이트 산화물을 더 포함하고,
    상기 판독 게이트 산화물은 상기 플로팅 게이트 산화물보다 더 얇은, 메모리 셀 어레이.
  19. 제15항에 있어서,
    각 EEPROM에 대해,
    상기 기록/소거 게이트에 의해 규정된 상기 기록/소거 경로는 고전압 기록 동작 및 소거 동작을 위해 구성되고; 그리고
    상기 판독 게이트에 의해 규정된 상기 판독 경로는 저전압 판독 동작을 위해 구성되는, 메모리 셀 어레이.
  20. 제15항에 있어서,
    각 EEPROM 셀은 독립적으로 제어 가능한 제1 판독 게이트 및 제2 판독 게이트를 포함하는, 메모리 셀 어레이.
KR1020157028701A 2013-03-15 2014-03-13 저전력 판독 경로 및 고전압 소거/기록 경로를 구비한 ｅｅｐｒｏｍ 메모리 셀 KR20150130485A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361794758P 2013-03-15 2013-03-15
US61/794,758 2013-03-15
PCT/US2014/026440 WO2014151781A1 (en) 2013-03-15 2014-03-13 Eeprom memory cell with low voltage read path and high voltage erase/write path

Publications (1)

Publication Number Publication Date
KR20150130485A true KR20150130485A (ko) 2015-11-23

Family

ID=50732273

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157028701A KR20150130485A (ko) 2013-03-15 2014-03-13 저전력 판독 경로 및 고전압 소거/기록 경로를 구비한 ｅｅｐｒｏｍ 메모리 셀

Country Status (6)

Country Link
US (1) US9455037B2 (ko)
EP (1) EP2973717A1 (ko)
KR (1) KR20150130485A (ko)
CN (1) CN105051903B (ko)
TW (1) TWI627731B (ko)
WO (1) WO2014151781A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102345713B1 (ko) * 2020-10-27 2021-12-31 화인칩스 주식회사 Eeprom 메모리 셀 구동장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5934324B2 (ja) * 2014-10-15 2016-06-15 株式会社フローディア メモリセルおよび不揮発性半導体記憶装置
US9859291B2 (en) * 2015-08-03 2018-01-02 Iotmemory Technology Inc. Non-volatile memory and manufacturing method thereof
US10347728B1 (en) * 2018-01-02 2019-07-09 Microchip Technology Incorporated Memory cell with asymmetric word line and erase gate for decoupled program erase performance
CN110010606B (zh) 2018-01-05 2023-04-07 硅存储技术公司 衬底沟槽中具有浮栅的双位非易失性存储器单元
CN108695332B (zh) * 2018-05-18 2021-05-07 上海华虹宏力半导体制造有限公司 分栅式闪存及其形成方法、控制方法
US10861550B1 (en) * 2019-06-06 2020-12-08 Microchip Technology Incorporated Flash memory cell adapted for low voltage and/or non-volatile performance

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043530A (en) * 1998-04-15 2000-03-28 Chang; Ming-Bing Flash EEPROM device employing polysilicon sidewall spacer as an erase gate
JP4012341B2 (ja) * 1999-07-14 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置
US6438030B1 (en) * 2000-08-15 2002-08-20 Motorola, Inc. Non-volatile memory, method of manufacture, and method of programming
KR100598107B1 (ko) * 2004-09-21 2006-07-07 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성 방법
US8139408B2 (en) * 2006-09-05 2012-03-20 Semiconductor Components Industries, L.L.C. Scalable electrically eraseable and programmable memory
US7652318B2 (en) * 2006-11-03 2010-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Split-gate memory cells and fabrication methods thereof
KR100823164B1 (ko) * 2006-11-15 2008-04-18 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US8470670B2 (en) * 2009-09-23 2013-06-25 Infineon Technologies Ag Method for making semiconductor device
KR101944535B1 (ko) * 2012-03-28 2019-01-31 삼성전자주식회사 반도체 기억 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102345713B1 (ko) * 2020-10-27 2021-12-31 화인칩스 주식회사 Eeprom 메모리 셀 구동장치

Also Published As

Publication number Publication date
US9455037B2 (en) 2016-09-27
CN105051903B (zh) 2018-04-20
EP2973717A1 (en) 2016-01-20
WO2014151781A1 (en) 2014-09-25
TW201503291A (zh) 2015-01-16
CN105051903A (zh) 2015-11-11
US20140269102A1 (en) 2014-09-18
TWI627731B (zh) 2018-06-21

Similar Documents

Publication Publication Date Title
US9455037B2 (en) EEPROM memory cell with low voltage read path and high voltage erase/write path
EP1909288B1 (en) Cell operation methods using gate-injection for floating gate nand flash memory
KR101169396B1 (ko) 비휘발성 메모리 소자 및 그 동작 방법
EP3459080B1 (en) Flash memory array with individual memory cell read, program and erase
KR100489988B1 (ko) 스케일러블 플래시 ｅｅｐｒｏｍ 메모리 셀과 어레이
KR100485985B1 (ko) 스케일러블 플래시 eeprom 메모리 셀의 제작 및 작동 방법
US8139408B2 (en) Scalable electrically eraseable and programmable memory
US7158419B2 (en) Methods of fabricating flash memory devices including multiple dummy cell array regions
US10453861B1 (en) Ferroelectric non-volatile memory
KR20060120494A (ko) 양방향 분할 게이트 ｎａｎｄ 플래시 메모리 구조 및어레이와, 그의 프로그래밍, 삭제 및 판독 방법과, 제조방법
US20100157690A1 (en) Semiconductor Memory Device of Single Gate Structure
KR20110033747A (ko) 강유전체 메모리 소자 및 그 동작 방법
US7528436B2 (en) Scalable electrically eraseable and programmable memory
KR100851546B1 (ko) 비휘발성 기억 장치 및 그 동작 방법
KR100706789B1 (ko) 비휘발성 메모리 소자
US11315636B2 (en) Four gate, split-gate flash memory array with byte erase operation
US7236398B1 (en) Structure of a split-gate memory cell
US8750041B2 (en) Scalable electrically erasable and programmable memory
KR101694389B1 (ko) 반도체 메모리 장치 및 그 제조방법
US8422290B2 (en) Methods of reading data in a NAND flash memory device with a fringe voltage applied to a conductive layer
US20060226467A1 (en) P-channel charge trapping memory device with sub-gate
KR100879670B1 (ko) 반도체 메모리 셀의 구조 및 제조 방법
KR101128715B1 (ko) 비휘발성 메모리 셀, 그 동작방법 및 그 제조방법
CN108878436A (zh) 闪存的操作方法
JP2005260253A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application