KR20060120494A - 양방향 분할 게이트 ｎａｎｄ 플래시 메모리 구조 및어레이와, 그의 프로그래밍, 삭제 및 판독 방법과, 제조방법 - Google Patents

양방향 분할 게이트 ｎａｎｄ 플래시 메모리 구조 및어레이와, 그의 프로그래밍, 삭제 및 판독 방법과, 제조방법 Download PDF

Info

Publication number
KR20060120494A
KR20060120494A KR1020060045265A KR20060045265A KR20060120494A KR 20060120494 A KR20060120494 A KR 20060120494A KR 1020060045265 A KR1020060045265 A KR 1020060045265A KR 20060045265 A KR20060045265 A KR 20060045265A KR 20060120494 A KR20060120494 A KR 20060120494A
Authority
KR
South Korea
Prior art keywords
gate
gates
region
floating
select
Prior art date
Application number
KR1020060045265A
Other languages
English (en)
Other versions
KR101233127B1 (ko
Inventor
펭 가오
야-펜 린
존 더블유. 쿡시
창규안 첸
유니아르토 위드자자
다나 리
Original Assignee
실리콘 스토리지 테크놀로지 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리콘 스토리지 테크놀로지 인크 filed Critical 실리콘 스토리지 테크놀로지 인크
Publication of KR20060120494A publication Critical patent/KR20060120494A/ko
Application granted granted Critical
Publication of KR101233127B1 publication Critical patent/KR101233127B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

분할 게이트 NAND 플래시 메모리 구조는 제 1 도전형의 반도체 기판상에 형성된다. 상기 NAND 구조는 상기 기판에서 제 2 도전형의 제 1 영역 및 상기 제 1 영역으로부터 이격된 상기 제 2 도전형의 제 2 영역을 포함하여, 그에 의해 그 사이에 채널 영역을 정의한다. 복수의 플로팅 게이트들은 서로 이격되며, 각각은 상기 채널 영역으로부터 절연된다. 복수의 제어 게이트들은 서로 이격되며, 각각의 제어 게이트는 상기 채널 영역으로부터 절연된다. 각각의 상기 제어 게이트는 한 쌍의 플로팅 게이트들 사이에 있고, 그 플로팅 게이트들의 쌍에 용량적으로 연결된다. 복수의 선택 게이트들은 서로 이격되며, 각각의 선택 게이트들은 상기 채널 영역으로부터 절연된다. 각각의 선택 게이트는 한 쌍의 플로팅 게이트들 사이에 있다.
분할 게이트 NAND 플래시 메모리, 플로팅 게이트, 포토레지스트

Description

양방향 분할 게이트 ＮＡＮＤ 플래시 메모리 구조 및 어레이와, 그의 프로그래밍, 삭제 및 판독 방법과, 제조 방법{Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing}
도 1a는 종래 기술의 NAND 플래시 메모리 구조를 개략적으로 도시한 단면도.
도 1b는 인접한 NAND 플래시 메모리 구조로 하나의 NAND 플래시 메모리 구조가 상호접속하는 것을 도시한 도 1a에 도시된 종래 기술의 복수의 NAND 플래시 메모리 구조들을 사용하는 NAND 플래시 메모리 디바이스를 도시한 상위도.
도 2는 본 발명의 NAND 플래시 메모리 구조의 일 실시예를 개략적으로 도시한 단면도.
도 3은 도 2에 도시된 형태의 복수의 NAND 플래시 메모리 구조들을 사용하는 NAND 어레이를 도시한 상위도.
도 4는 도 3에 도시된 NAND 어레이를 개략적으로 도시한 회로도.
도 5는 도 2에 도시된 본 발명의 NAND 플래시 메모리 구조의 일부를 도시한 단면도.
도 6a 내지 도 6e는 도 5에 도시된 본 발명의 NAND 플래시 메모리 구조의 일부를 구성하는 단계들을 도시한 도면.
도 7은 도 2에 도시된 본 발명의 NAND 플래시 메모리 구조의 변화를 개략적으로 도시한 단면도.
도 8은 도 2에 도시된 실시예의 또 다른 변화인, 본 발명이 NAND 플래시 메모리 구조의 또 다른 실시예를 개략적으로 도시한 단면도.
도 9는 도 7 및 도 8에 도시된 NAND 플래시 메모리 구조와 유사한 NAND 플래시 메모리 구조의 실시예를 개략적으로 도시한 단면도.
도 10은 본 발명의 NAND 플래시 메모리 구조의 또 다른 실시예를 개략적으로 도시한 단면도.
도 11은 도 10에 도시된 본 발명의 NAND 플래시 메모리 구조의 실시예의 변화를 개략적으로 도시한 단면도.
도 12는 도 10에 도시된 본 발명의 NAND 플래시 메모리 구조의 실시예의 변화를 개략적으로 도시한 단면도.
도 13은 도 11 및 도 12에 도시된 본 발명의 NAND 플래시 메모리 구조의 실시예의 변화를 개략적으로 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명*
10: 메모리 구조 12: 반도체 기판
14: 소스 30: NAND 플래시 메모리 구조
본 발명은 분할 게이트 NAND 플래시 메모리 구조, 보다 구체적으로는 상기 NAND 플래시 메모리 구조의 말단들에서 오직 소스 및 드레인만을 갖는 양방향 분할 게이트 NAND 플래시 메모리에 관한 것이다.
비휘발성 메모리 집적 회로 칩들은 본 기술 분야에 알려져 있다. 예를 들어, 미국 특허 제 5,029,130 호 및 제 6,151,248 호를 참조하자. 비휘발성 메모리 집적 회로 칩의 한가지 형식은 연속적으로 접속되는 비휘발성 메모리 셀들의 스트링이 NAND 플래시 메모리 구조로 그룹화되는 "NAND" 플래시 메모리 디바이스이다.
도 1a를 참조로 하면, 종래의 분할 게이트 NAND 플래시 메모리 구조(10)의 단면도가 도시되어 있다. (VLSI Technology Digest of Technical Papers에서의 2004년 심포지움, 페이지 78-79, C.Y.Shu에 의한 "120 nm 테크놀로지 노드 피쳐링 고속 프로그래밍 및 삭제에서의 분할 게이트 NAND 플래시 메모리(Split-Gate NAND Flash Memory At 120 nm Technology Node Featuring Fast Programming and Erase)"를 참조하자). NAND 플래시 메모리 구조(10)는 제 1 도전형의 반도체 기판(12)상에 형성된다. NAND 플래시 메모리 구조(10)는 기판(12)에서 제 2 도전형의 제 1 영역(14) 및 제 2 도전형의 제 2 영역(16)을 갖는다. 제 1 영역(14) 및 제 2 영역(16)은 제 1 영역(14) 및 제 2 영역(16) 사이에 연속적인 채널 영역을 정의하기 위해 서로 이격된다. 복수의 플로팅 게이트들(18A...18N)은 상기 채널 영역의 분리된 부분 위에 위치되는 각각의 플로팅 게이트(18)로 이격되고, 그로부터 분리되어 절연된다. 구조(10)는 각각의 플로팅 게이트(18)와 연관된 선택 게이트(20)를 추가로 갖는다. 선택 게이트(20)는 상기 채널 영역의 또 다른 부분 위에 위치되고, 연 관된 플로팅 게이트(18)에 바로 인접하여 그로부터 절연된다. 마지막으로, 구조(10)는 플로팅 게이트(18)와 연관되고 연관된 플로팅 게이트(18)를 통해 적층된 게이트 구성을 형성하는 각각의 제어 게이트(22)로 복수의 제어 게이트들(22)을 갖는다.
전형적으로, NAND 게이트 구조(10)는 행 방향으로 각각의 선택 게이트들 및 제어 게이트들을 접속하는 선택 게이트(20) 및 제어 게이트(22)와 열 방향으로 형성된다. 그러한 NAND 구조들(10)의 어레이의 평면도가 도 1b에 도시되어 있다.
종래 기술의 NAND 구조(10)의 문제점은 그것이 각각의 셀에 대해 2개의 행 라인들: 선택 게이트(20)를 위한 것과 제어 게이트(22)를 위한 것을 요구한다는 것이다. 각각의 셀에 대한 2개의 라인들을 통해서 비활성 메모리 셀들에 대해 라인들이 높은 전압들을 전달해야 하는 경우에, 각각의 셀의 피치(pitch)에 대해 너무나 많은 높은 전압 제어 라인들이 요구될 것이다. 추가로, NAND 구조(10)는 단방향으로 동작한다.
인접한 행들/열들이 어레이의 말단들에 전기적으로 접속되는 메모리 어레이들은 알려져 있다. 예로써, 미국 특허 제 6,825,084 호(도 2)를 참조한다. 마지막으로, 한 쌍의 플로팅 게이트들 사이에 위치되어 채널 영역 위에 일부분을 갖고, 상기 플로팅 게이트들의 쌍에 용량적으로 접속되어 실질적으로 T 정형되는 제어 게이트들은 본 기술 분야에 알려져 있다. 미국 특허 제 6,151,248 호를 참조한다.
따라서, 셀 당 라인 카운트를 감소시켜, 그에 의해 비휘발성 메모리 디바이스의 피치를 향상시킬 필요성이 존재한다.
따라서, 본 발명에서 NAND 플래시 메모리 구조는 제 1 도전형의 반도체 기판상에 형성된다. NAND 구조는 상기 기판에서 제 2 도전형의 제 1 영역 및 상기 기판에서 상기 제 1 영역으로부터 이격된 제 2 도전형의 제 2 영역을 포함한다. 따라서, 채널 영역은 상기 제 1 영역 및 상기 제 2 영역 사이에 정의된다. 상기 채널 영역으로부터 각각이 절연되는 복수의 플로팅 게이트들은 서로 이격된다. 상기 채널 영역으로부터 각각이 절연되는 복수의 제어 게이트들은 서로 이격된다. 각각이 제어 게이트는 한 쌍의 플로팅 게이트들 사이에 있고, 그 플로팅 게이트들의 쌍에 용량적으로 연결된다. 상기 채널 영역으로부터 각각이 절연되는 복수의 선택 게이트들은 서로 이격된다. 각각의 선택 게이트는 한 쌍의 플로팅 게이트들 사이에 있다.
도 2를 참조로 하면, 본 발명의 NAND 플래시 메모리 구조(30)의 제 1 실시예(30)의 단면도가 도시되어 있다. 도 2에 도시된 NAND 플래시 메모리 구조(30)는 p형과 같은 제 1 도전형의 반도체 기판(12)상에 형성된다. 구조(30)는 기판(12)에서 소스로 N형과 같은 제 2 도전형의 제 1 영역(14)을 갖는다. 드레인과 같은 제 2 영역(16)은 또한 기판(12)에서 제 2 도전형의 제 1 영역(14) 또는 소스(14)로부터 이격된다. 본 명세서에서 사용되는 바와 같이, 용어 "소스" 및 "드레인"은 상호교환가능하게 사용될 수 있다. 이하 설명되는 바와 같이, 본 발명의 NAND 플래시 메모리 구조(30)의 동작은 상호교환되는 소스(14) 및 드레인(16)을 통해 동작될 수 있고, 즉 구조(30)는 양방향으로 동작할 수 있다. 제 1 영역(14) 및 제 2 영역(16)은 그 사이에 연속적인 채널 영역(32)을 정의하기 위해 서로 이격된다. 복수의 플로팅 게이트들(18)은 서로 이격되고 채널 영역(32) 위에 위치되며 그로부터 절연된다. 각각의 플로팅 게이트(18)는 채널 영역(32)의 분리된 부분 위에 위치되고, 플로팅 게이트(18)가 위치되는 상기 채널 영역 일부에서 전류의 전도를 제어한다. NAND 플래시 메모리 구조(30)는 또한 복수의 제어 게이트들(34)을 포함한다. 각각의 제어 게이트(34)는 한 쌍의 플로팅 게이트들(18) 사이에 연관되어 위치된다. 각각의 제어 게이트(34)는 연관된 플로팅 게이트들(18)에 인접한 채널 영역(32)의 일부분 위에 있는 제 1 부분(36)과, 연관된 플로팅 게이트들(18) 위에 제 2 부분의 2개의 부분들을 갖고, 그로부터 절연되어 플로팅 게이트들(18)에 용량적으로 연결된다. 제어 게이트(34)는 도 2에 도시된 바와 같이 단일한 구조일 수 있거나, 2개의 부분들(36, 38)이 분리된 부분들 일 수 있지만, 다른 곳에 전기적으로, 즉 NAND 플래시 메모리 기판(30)의 외부에 전기적으로 접속된다. 도 2에 도시된 실시예들에 있어서, NAND 플래시 메모리 기판(30)은 또한 채널 영역(32)의 일부분 위에 배열되어 그로부터 절연되는 제 1 선택 게이트(40)를 포함한다. 각각의 제 1 선택 게이트(40)는 한 쌍의 플로팅 게이트들(18) 사이에 연관되어 위치된다. 따라서, 각각의 플로팅 게이트(18)는 한 측에 연관된 제어 게이트(34) 및 또 다른 측에 연관된 선택 게이트(40)를 갖는다. 각각의 선택 게이트(40)는 실질적으로 직선으로 정형된다. 선택 게이트(40)는 종래의 MOS 트랜지스터의 게이트로 기능한다. 마지막으로, NAND 플래시 메모리 구조(30)는 또한 각각이 채널 영역(32)의 일부분 위에 위치되 어 그로부터 절연되고, 소스 영역(14) 및 드레인 영역(16)에 각각 바로 인접하는 2개의 제 2 선택 게이트들(42)을 갖는다. 각각의 제 2 선택 게이트들(42)은 실질적으로 "L" 정형된다.
NAND 플래시 메모리 구조들의 어레이
도 3을 참조로 하면, NAND 플래시 메모리 구조(30)의 어레이(50)의 상위도가 도시되어 있다. 어레이(50)은 복수의 행들 및 열들에 배열되는 복수의 NAND 플래시 메모리 구조들(30)을 포함한다. 당업자들에게 알려진 바와 같이, 용어 행 및 열은 상호교환가능하게 사용될 수 있다. 도 3에 도시된 실시예에 있어서, 각각의 NAND 플래시 메모리 구조(30)는 한쪽 말단이 소스 영역(14)이고 다른 쪽 말단이 드레인 영역(16)인 열 방향으로 배열된다. 추가로, 열에 따르는 각각의 NAND 플래시 메모리 구조(30)는 한쪽 말단에서 또 다른 NAND 플래시 메모리 구조를 통해 공통 드레인 영역(16)을 공유하고, 다른 말단에서 공통 소스 영역(14)을 공유한다. 마지막으로, 도 3으로부터 알 수 있는 바와 같이, 행 방향으로 서로 인접하는 NAND 플래시 메모리 구조들은 또한 공통 소스 영역(14)을 공유한다. 따라서, NAND 구조(30a)는 소스 영역(14a) 및 드레인 영역(16a)을 갖는다. 행 방향으로 구조(30a)에 바로 인접하는 NAND 구조(30b)는 공통 드레인 영역(16a)을 공유하며, 소스 영역(14c)을 갖는다. 그러나, 소스 영역(14c)은 또한 행 방향으로 인접한 구조(30c)와 공유된다. 마지막으로, 제 1 선택 게이트들(40) 및 제 2 선택 게이트들(42)과, 제어 게이트들(34)은 행 방향으로 나열된다.
어레이(50)의 개략적인 회로도는 도 4에 도시되어 있다. 각각의 제 1 선택 게이트(40) 및 제 2 선택 게이트(42)는 그 게이트에 인가되는 전압이 게이트 아래 채널 영역의 일부분을 턴 온할 수 있는 것으로 MOS 트랜지스터의 종래의 게이트와 같이 작동한다. 각각의 제어 게이트(34)는 스택 플로팅 게이트 트랜지스터의 제어 게이트와 같이 작동한다. 그 제어 게이트에 인가되는 전압은 연관된 플로팅 게이트상에 저장되는 전하들을 극복하기에 충분한 경우 플로팅 게이트 아래 채널 영역의 일부분을 턴 온 할 수 있다.
제조의 방법
도 5를 참조로 하면, 본 발명의 NAND 플래시 메모리 구조(30)의 일부분을 도시한 단면도이다. 구조(30)는 전형적으로 P형인 실리콘 기판(12)을 포함한다. 그러나, 당업자들에게 알려진 바와 같이, 기판은 또한 N형 일 수 있다. 기판(30)의 일부분은 또한 기판(12)상에 플로팅 게이트 산화층(60)을 포함한다. 한 쌍의 플로팅 게이트들(18)은 산화층(60) 상에 있다. 그 플로팅 게이트들의 쌍(18) 사이에 제어 게이트(34)의 제 1 부분(36)이 있다. 제어 게이트(34)의 제 1 부분(36)은 또한 기판(12)으로부터 절연된다. 제어 게이트(34)의 각각의 2개의 제 2 부분들(38)은 플로팅 게이트들의 쌍(18) 위에서 확장하고, 그에 용량적으로 연결된다. 선택 게이트(40)는 플로팅 게이트들의 쌍(18) 사이에 있다.
도 5에 도시된 NAND 플래시 메모리 구조(30)의 일부분은 다음의 프로세스 단계들에 의해 구성될 수 있다. 도 6a를 참조로 하면, 실리콘 이산화물(70)의 층이 성장되는 단결정 실리콘 기판(12)이 도시되어 있다. 실리콘 이산화물의 층은 두께가 대략 90 Å 이다. 당업자들에게 명백한 바와 같이, 본 명세서에서 기술되는 치 수들은 NAND 구조(30)의 어떠한 기하학적 사이즈에 대한 것이다. 현재의 경우에, 상기 기술은 130 mm 피쳐 사이즈를 갖는 디바이스에 대한 것이다. 실리콘 이산화물(70)의 층은 실리콘의 열 산화에 의해 성장될 수 있거나, 그것이 침착된 유전체일 수 있다. 대략 500 Å의 폴리실리콘(72)의 층은 그 후에 실리콘 이산화물(70)의 층 상에 침착된다. 폴리실리콘(72)의 층은 저압 화학 증착법(LPCVD)에 의해 침착될 수 있다. 폴리실리콘(72)은 그 다음에 실리콘 이산화물(74)의 층이 침착되는 고온 산화(high temperature oxidation; HTO) 처리에 도포된다. 실리콘 이산화물(74)의 대략적으로 150 Å이 침착된다. 마지막으로, 두께가 대략 200 Å의 실리콘 질화물(76)의 층이 그 후에 실리콘 이산화물(74)의 층 상에 침착된다. 실리콘 질화물(76)의 층은 LPCVD에 의해 침착될 수 있다. 결과적인 구조는 도 6a에 도시되어 있다.
도 6a에 도시된 구조는 실리콘 질화층(76)의 선택 부분들이 포토레지스트에 의해 커버되어 적절한 마스크에 의해 노출되는 포토마스킹 동작이 적용된다. 상기 마스크는 제거된 노출되지 않은 포토레지스트를 통해 제거된다. 상기 구조는 그 후에 포토레지스트에 의해 커버되지 않는 실리콘 질화물(76)을 제거하는 실리콘 질화물 RIE 에칭이 적용된다. 그 에칭은 그것이 실리콘 이산화물의 층(74)에 도달할 때까지 계속된다. 실리콘 질화물(76)을 계속해서 커버하는 포토레지스트가 그 다음에 제거된다. 실리콘 이산화물의 층(78)(TEOS)은 그 후에 상기 구조상에 침착된다. TEOS의 층(78)은 대략 1000 Å 두께이다. 상기 구조는 다음으로 폴리실리콘 층(72)에서 멈추는 RIE TEOS 에칭이 적용된다. 결과적인 동작은 실리콘 질화물(76)의 노 출되지 않은 스트립들에 이웃하는 TEOS 스페이서들(78)을 형성한다. 결과적인 구조는 도 6b에 도시되어 있다.
도 6b에 도시된 구조는 그 후에 RIE 폴리실리콘 에칭 프로세스가 적용된다. RIE 폴리실리콘 에칭은 밑에 있는 실리콘 이산화층(70)을 노출시키며, 폴리실리콘 층(72)의 노출된 부분을 제거한다. 상기 구조는 그에 따라 TEOS 산화물 스페이서(78) 아래 실리콘 이산화층(74)의 일부분 및 TEOS 산화물 스페이서(78)를 제거하기 위해 HF 산에 담긴다. HTO의 층(80)은 그 후에 도처에 침착된다. 결과적인 구조는 도 6c에 도시되어 있다.
폴리실리콘(82)은 그 후에 도 6c에 도시된 구조 도처에 침착된다. 특히, 폴리실리콘(82)은 HTO 산화물(80)에 의해 커버되는 실리콘 질화물(76)의 인접한 스트립들 사이의 영역들에 침착된다. 그 구조는 그 후에, 실리콘 질화물(76)이 노출되고 침착된 폴리실리콘(82)의 노출된 영역과 평행할 때까지 실리콘 질화물(76) 상에서 HTO 산화물(80)을 제거하는 CMP를 사용하여 폴리싱된다. 그 구조는 다음에 산화된다. 노출된 폴리실리콘만이 폴리실리콘(82)의 영역이 노출된 것이기 때문에, 산화물(84)은 폴리실리콘(82) 상에 형성된다. 그 구조는 그 후에 HF 산에 담긴다. 결과적인 구조는 도 6d에 도시되어 있다.
도 6d에 도시된 구조는 노출된 실리콘 질화물(76)을 제거하는 고온의 인산에 담긴다. 상기 구조는 다음으로 실리콘 이산화물의 층(74)의 노출된 부분을 제거하는 RIE 산화물 에칭이 적용된다. 그 구조는 그 후에 제 1 선택 게이트에 인접한 플로팅 게이트들의 쌍인 폴리실리콘(72)의 2개의 분리된 부분들을 남겨둔 상태로 폴 리실리콘(72)의 노출된 부분들을 제거하는 RIE 폴리실리콘 에칭이 적용된다. 상기 구조는 다음으로 기판(12)에 도달하는 실리콘 이산화층(70)의 노출된 부분들을 제거하는 RIE 산화물이 적용된다. 산화층(86)은 노출된 실리콘 기판(12)상에 성장되거나 침착된다. 실리콘 이산화층(86)은 제 1 선택 게이트들의 게이트 산화층을 형성한다. 따라서, 제 1 선택 게이트(40)에 대한 게이트 산화물(86)의 두께는 플로팅 게이트(72)에 대한 게이트 산화물(70)과 서로 다를 수 있다. 마지막으로, 폴리실리콘(88)은 제 1 선택 게이트(40)를 형성하여 침착된다. 그 구조는 그 후에 폴리 에치백 동작(poly etchback operation)이 적용된다. 결과적인 구조는 도 6e에 도시되어 있다.
동작의 방법들
삭제 동작 No . 1
본 발명의 NAND 플래시 메모리 구조(30)를 삭제하는 우선적인 방법에 있어서, 동일한 행에 있는 플로팅 게이트들(18)이 동시에 삭제된다. 이것으 다음에 따라 달성된다. 플로팅 게이트(18c) 및 동일한 행 내의 그러한 플로팅 게이트들이 동시에 사라진다고 가정한다. 그에 따라, 다음의 전압들이 인가된다. 소스 영역(14) 및 드레인 영역(16)은 모두 접지 상태로 유지된다. 제 2 선택 게이트들(42) 또한 접지 상태로 유지된다. +8v와 같은 양 전압은 모든 다른 제 1 선택 게이트들(40)이 접지 상태로 유지되는 동안 선택된 플로팅 게이트(18c)에 바로 인접하는 제 1 선택 게이트(40a)에 인가된다. 마지막으로, 접지 또는 -10v와 같은 음 전압은 접지 전압이 모든 다른 제어 게이트들(34)에 인가되는 동안 제 1 선택 게이트(40a)의 다른 측 상에 선택된 플로팅 게이트(18c)에 바로 인접하는 제어 게이트(34b)에 인가된다. 결과는 제 1 선택 게이트(40a)에 대한 양 전압이 플로팅 게이트(18c) 상에 저장되는 전자들을 끌어당기는 동안 플로팅 게이트(18c) 상의 전자들을 내보낸다는 것이다. 그 전자들은 플로팅 게이트(18c)로부터 제 1 선택 게이트(40a)로 폴러 노드-하임(Fowler-Nordheim)의 메카니즘을 통해 빠져나간다. 각각의 제 1 선택 게이트들(40a) 및 제어 게이트(34b)가 행 방향으로 확장하기 때문에, 동일한 행 내의 모든 플로팅 게이트들(18c)은 동시에 삭제될 것이다. 상기 방법의 변화에 있어서, -10v와 같은 음 전압이 제 1 선택 게이트(40a)에 인접하는 플로팅 게이트(18b)의 다른 측 상에 있는 제어 게이트(34a)에 인가되는 경우, 그에 따라 플로팅 게이트들(18b)과 동일한 행 내의 모든 플로팅 게이트들이 삭제될 것이다. 따라서, 이러한 변화에 있어서, 2개의 행들의 플로팅 게이트들(18a, 18b)이 동시에 삭제될 수 있다.
삭제 옵션 No . 2
NAND 구조(30)의 이러한 방법에 있어서, 소스 영역(14) 및 드레인 영역(16)은 모두 접지 상태로 유지된다. 제 2 선택 게이트들(42) 또한 접지 상태로 유지된다. 모든 제 1 선택 게이트들(40)은 접지 상태로 유지된다. -10v와 같은 음 전압은 각각의 NAND 구조(30) 내의 제어 게이트들(34)에 인가된다. +10v와 같은 양 전압은 기판(12)에 인가된다. NAND 구조 내의 모든 플로팅 게이트들(18)은 동시에 삭제된다. 그러나, 동작의 이러한 모드에서 그 구조는 어레이(50)의 오직 일부분들만이 동시에 삭제되도록 서로 다른 웰들(wells)이 기판(12)에 형성될 수 있기 위해 3중 웰 구조이어야 한다. 예를 들어, 도 3에 좌측 상에 도시된 NAND 구조들(30(30a-30p))이 하나의 3중 웰로 이루어지고, 도 3에 우측 상에 도시된 NAND 구조들(30(30q-30af))이 또 다른 3중 웰로 이루어진 경우, 그에 따라 접지에서 NAND 구조들(30q-30af)에 대해 웰에서 전압을 유지하는 동안, 그 웰로 양 전압을 인가함으로써 NAND 구조들(30a-30p) 내의 모든 플로팅 게이트들(18)을 동시에 삭제할 수 있다. 삭제의 이러한 방식에 있어서, 플로팅 게이트들(18)로부터의 전자들은 게이트 산화물(70)을 통해 기판(12)(또는 기판(12)의 웰)으로 통과된다.
프로그래밍
본 발명의 NAND 플래시 메모리 구조(30)에 대한 프로그래밍의 기본적 메카니즘은 소스 측 고온 전자 주입 또는 중간 채널 고온 전자 주입의 메카니즘에 따른다. 플로팅 게이트(18c)가 프로그래밍될 것이라 이제 가정한다. 그 다음으로, 인가되는 전압들은 다음에 따른다. 소스 영역(14)은 접지 상태로 유지된다. +4.5 volts와 같은 양 전압은 드레인 영역(16)에 인가된다. +6 volts와 같은 양 전압은 제 2 게이트들(42a, 42b)에 인가되어, 그러한 제 2 선택 게이트들 아래 채널 영역들이 턴 온된다. 선택된 플로팅 게이트(18c)에 바로 인접하는 제어 게이트(34b)는 모든 나머지 제어 게이트들이 +10 volts로 인가되는 동안 7-11 volts로 인가된다. 34a, 34c, 34d 등과 같은 모든 다른 제어 게이트들에 인가되는 +10 volts는 이러한 플로팅 게이트들이 충전되는지의 여부에 상관없이 이러한 제어 게이트들이 용량적으로 연결되는 플로팅 게이트들 아래 채널 영역을 턴 온하기에 충분하다. 선택된 플로팅 게이트(18c)에 바로 인접하는 제 1 선택 게이트(40a)는 모든 다른 제 1 선택 게이 트들(40)이 +6 volts로 인가되는 동안, +1.5 volts의 양 전압으로 인가된다. +1.5 volts의 애플리케이션은 모든 다른 제 1 선택 게이트들(40)에서 +6 volts의 애플리케이션들이 그러한 제 1 선택 게이트들(40) 아래 채널 영역을 강하게 턴 온하는 동안, 제 1 선택 게이트(40a) 아래 채널 영역을 약하게 턴 온한다. 결과적으로, 선택된 플로팅 게이트(18c)의 프로그래밍은 다음의 방식으로 발생한다.
채널(32)의 모든 영역들이 턴 온되기 때문에, 전자들은 소스 영역(14)으로부터 드레인 영역(126)으로 이끌린다. 전자들이 제 1 선택 게이트(40a) 아래 채널 영역(32)의 일부분에 접근함에 따라, 그 채널 영역의 일부분은 약하게 턴 온된다. 그러나, 플로팅 게이트(18c) 및 제어 게이트(34b) 사이의 강한 용량성 연결과, 제어 게이트(34b)에 인가되는 높은 전압 때문에, 선택 게이트(40a) 아래 채널 영역(32)에서 전자들은 선택된 플로팅 게이트(18c) 상의 강한 양 전압과 접하게 된다. 따라서, 전자들은 플로팅 게이트(18c)로 가속되어 게이트 산화 영역(60)에 걸쳐 주입되며, 그에 의해 선택된 플로팅 게이트(18c)를 프로그래밍한다.
도 3에 의해 알 수 있는 바와 같이, 행 방향으로 인접한 NAND 플래시 메모리 구조들(30)은 한 측에 공통 소스 영역(14) 및 또 다른 측에 공통 드레인 영역(16)을 공유한다. 인접한 NAND 플래시 메모리 구조(30)에 대한 프로그래밍 방해를 최소화하기 위해, 다른 소스 영역들(14) 및 드레인 영역들(16)에 인가되는 전압들은 다음에 따른다. 선택된 플로팅 게이트(18c)가 선택된 NAND 플래시 메모리 구조(30)에 의한 것으로 가정한다. 그에 따라, 인가되는 전압들은 소스 영역(14c)에 인가되는 접지 전압, 드레인 영역(16c)에 인가되는 +4.5 volts, 및 소스 영역(14e)에 인가되 는 2.5 volts이다. 소스 영역(14e)에 대한 +2.5v의 애플리케이션은 NAND 플래시 메모리 구조(30d)에 대한 프로그래밍 방해를 최소화한다. 마지막으로, 모든 다른 소스 영역(14) 및 드레인 영역들(16)은 접지 상태로 유지된다.
NAND 플래시 메모리 구조(30)는 양방향적이다. 따라서, 프로그래밍 또한 예를 들어 플로팅 게이트(18d)를 프로그래밍하기 위해 상기 기술되고 도시된 것과 반대 방향으로 발생할 수 있다. 플로팅 게이트(18d)를 프로그래밍하기 위해, 다음의 전압들이 인가된다. 드레인 영역(16)은 접지 상태로 유지된다. +4.5 volts와 같은 양 전압이 소스 영역(14)에 인가된다. +6 volts와 같은 양 전압은 제 2 게이트들(42a, 42b)에 인가되어, 그러한 제 2 선택 게이트들 아래 채널 영역들이 턴 온된다. 선택된 플로팅 게이트(18d)에 바로 인접하는 제어 게이트(34b)는 모든 나머지 제어 게이트들이 +10 volts로 인가되는 동안, 7-11 volts로 인가된다. 34a 34c, 34d 등과 같은 모든 다른 제어 게이트들에 인가되는 +10 volts는 이러한 플로팅 게이트들이 충전되는지의 여부에 상관없이, 이러한 제어 게이트들이 용량적으로 연결되는 플로팅 게이트들 아래 채널 영역을 턴 온하기에 충분하다. 선택된 플로팅 게이트(18d)에 바로 인접하는 제 1 선택 게이트(40b)는 모든 다른 제 1 선택 게이트들(40)이 +6 volts로 인가되는 동안, +1.5 volts의 양 전압으로 인가된다. +1.5 volts의 애플리케이션은 모든 다른 제 1 선택 게이트들(40)에 대한 +6 volts의 애플리케이션이 그러한 제 1 선택 게이트들(40) 아래 채널 영역을 강하게 턴 온하는 동안, 제 1 선택 게이트(40b) 아래 채널 영역을 약하게 턴 온한다. 이전에 기술된 것과 동일한 중간 채널 고온 전자 주입의 단계는 그 후에 전자들이 드레인 영 역(16)으로부터 플로팅 게이트(18d) 상으로 주입되도록 발생할 것이다.
판독 동작
판독 옵션 No . 1
선택된 플로팅 게이트를 판독하기 위한 우선적인 옵션은 전압 감지의 메카니즘을 통해서이다. 플로팅 게이트(18c)를 판독하기 원한다고 이제부터 가정한다. 인가되는 전압들은 다음에 따른다. +1.5 volts와 같은 양 전압은 드레인 영역(16)에 인가된다. 소스(14)에서의 전압은 -100 nanoamperes의 로드 하에서 감지된다. +4 volts의 양 전압은 제 2 선택 게이트들(42a, 42b)에 인가된다. 예를 들어 +1.5 volts의 양 전압은 +4.0 volts의 양 전압이 모든 다른 제어 게이트들(34)에 인가되는 동안, 선택된 플로팅 게이트(18c)에 바로 인접하는 제어 게이트(34b)에 인가된다. +4 volts의 전압은 플로팅 게이트들(18)의 충전의 상태와 상관없이, 제어 게이트들(34)이 연관되는 플로팅 게이트들(18) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분하다. +1.5 volts의 전압은 선택된 플로팅 게이트(18c)가 프로그래밍되지 않은 경우에 선택된 플로팅 게이트(18c) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분하다. 그러나, 선택된 플로팅 게이트(18c)가 프로그래밍되는 경우, +1.5 volts의 전압은 선택된 플로팅 게이트(18c) 아래 채널 영역(32)의 일부분을 턴 온하기에 불충분하거나 매우 약하게 그것을 턴 온한다. +7 volts와 같은 높은 양 전압은 선택된 플로팅 게이트(18c)에 따라 제어 게이트(34b)에 용량적으로 연결되는 플로팅 게이트(18d)에 바로 인접하는 제 1 선택 게이트(40b)에 인가된다. 제 1 선택 게이트(40b) 상의 높은 양 전압은 플로팅 게이트(18d)가 프로그래밍되는 경우조 차도, 플로팅 게이트(18d) 아래 채널 영역의 일부분을 턴 온하기에 충분하다. 모든 다른 제 1 선택 게이트들(40)은 그러한 제 1 선택 게이트들(40) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분한 +1.5 volts의 전압을 공급받는다.
동작에 있어서, 소스 영역(14)에서의 전압이 감지된다. 그 전압은 선택된 플로팅 게이트(18c)가 프로그래밍되는지의 여부에 의존한다.
인접한 NAND 플래시 메모리 구조들(30) 상에서 판독 방해를 최소화하기 위해, 전압들은 다음에 따른다. 선택된 NAND 구조가 구조(30c)라고 가정한다. 그에 따라, 인가되는 전압은: 전압 감지가 소스 영역(14c)에서 발생하고, +1.5 volts가 드레인 영역(16c)에 인가되고, 0 volts가 모든 다른 드레인 영역들(16)에 인가되고, 소스 영역(14e)이 플로팅을 유지하며, 모든 다른 소스 영역들(14)이 접지 전압으로 인가된다.
NAND 플래시 메모리 구조(30)는 양방향으로 판독될 수 있다. 따라서, 플로팅 게이트(18d)를 판독하기 위해, 인가되는 전압들은 다음과 같다. +1.5 volts와 같은 양 전압이 소스 영역(14)에 인가된다. 드레인 영역(16)에서의 전압은 -100 nanoamperes의 로드 하에서 감지된다. +4 volts의 양 전압은 제 2 선택 게이트들(42a, 42b)에 인가된다. 예를 들어 +1.5 volts의 양 전압은 +4 volts의 양 전압이 모든 다른 제어 게이트들(34)에 인가되는 동안, 선택된 플로팅 게이트(18d)에 바로 인접하는 제어 게이트(34b)에 인가된다. +4 volts의 전압은 플로팅 게이트들(18)의 충전의 상태와 상관없이, 제어 게이트들(34)이 연관되는 플로팅 게이트들(18) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분하다. +1.5 volts의 전압 은 선택된 플로팅 게이트(18d)가 프로그래밍되지 않은 경우에 선택된 플로팅 게이트(18d) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분하다. 그러나, 선택된 플로팅 게이트(18d)가 프로그래밍되는 경우, +1.5 volts의 전압은 선택된 플로팅 게이트(18d) 아래 채널 영역(32)의 일부분을 턴 온하기에 불충분하거나 그것을 매우 약하게 턴 온한다. +7 volts와 같은 높은 양 전압은 선택된 플로팅 게이트(18c)에 따라 제어 게이트(34b)에 용량적으로 연결되는 플로팅 게이트(18c)에 바로 인접하는 제 1 선택 게이트(40a)에 인가된다. 제 1 선택 게이트(40a) 상의 높은 양 전압은 플로팅 게이트(18c)가 프로그래밍되는 경우조차도, 플로팅 게이트(18c) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분하다. 모든 다른 제 1 선택 게이트들(40)은 그러한 제 1 선택 게이트들(40) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분한 +1.5 volts의 전압을 공급받는다.
판독 옵션 No .2
선택된 플로팅 게이트를 판독하기 위한 제 2 옵션은 전류 감지의 메카니즘을 통해서이다. 플로팅 게이트(18c)를 판독하기 원한다고 가정한다. 인가되는 전압들은 다음에 따른다. +1.0 volts와 같은 양 전압은 드레인 영역(16)에 인가되고, 소스 영역(14)에서 0 vlots이다. 드레인 영역(16)에서 흐르는 전류가 감지된다. +3 volts의 양 전압은 제 2 선택 게이트들(42a, 42b)에 인가된다. 예를 들어 +1.5 volts의 양 전압은 +4.0 volts의 양 전압이 모든 다른 제어 게이트들(34)에 인가되는 동안, 선택된 플로팅 게이트(18c)에 바로 인접하는 제어 게이트(34b)에 인가된다. +4 volts의 전압은 플로팅 게이트들(18)의 충전의 상태와 상관없이, 제어 게이 트들(34)이 연관되는 플로팅 게이트들(18) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분하다. +1.5 volts의 전압은 선택된 플로팅 게이트(18c)가 프로그래밍되지 않은 경우, 선택된 플로팅 게이트(18c) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분하다. 그러나, 선택된 플로팅 게이트(18c)가 프로그래밍되는 경우, +1.5 volts의 전압은 선택된 플로팅 게이트(18c) 아래 채널 영역(32)의 일부분을 턴 온하기에 불충분하거나 그것을 매우 약하게 턴 온한다. +5 volts와 같은 높은 양 전압은 선택된 플로팅 게이트(18c)에 따라 제어 게이트(34b)에 용량적으로 연결되는 플로팅 게이트(18d)에 바로 인접하는 제 1 선택 게이트(40b)에 인가된다. 제 1 선택 게이트(40b) 상의 높은 양 전압은 플로팅 게이트(18d)가 프로그래밍되는 경우조차도, 플로팅 게이트(18d) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분하다. 모든 다른 제 1 선택 게이트들(40)은 그러한 제 1 선택 게이트들(40) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분한 +1.5 volts의 전압을 공급받는다.
동작에 있어서, 드레인 영역(16)에서의 전류가 감지된다. 그 전류는 선택된 플로팅 게이트(18c)가 프로그래밍되는지의 여부에 의존한다.
인접한 NAND 플래시 메모리 구조들(30) 상의 판독 방해를 최소화히기 위해, 전압들은 다음에 따른다. 선택된 NAND 구조는 구조(30c)라 가정한다. 그에 따라, 인가되는 전압은: 소스 ㅇ영역(14e)이 +1.5 volts를 공급받는 동안, +1.0 volts가 드레인 영역(16c)에 인가되고, 0 volts가 모든 다른 드레인 영역들(16)에 인가되고, 소스 영역(14c)이 접지 상태로 유지된다. 따라서, 어떠한 전류도 NAND 구조(30d)에서 흐르지 않는다. 모든 다른 소스 영역들(14)은 접지 전압으로 인가된 다.
NAND 플래시 메모리 구조(30)는 양방향으로 판독될 수 있다. 따라서, 플로팅 게이트(18d)를 판독하기 위해, 따라서, 플로팅 게이트(18d)를 판독하기 위해, 인가되는 전압들은 다음과 같다. +1.0 volts와 같은 양 전압이 소스 영역(14)에 인가되고 드레인 영역(16)에서 0 volts이다. 소스 영역(14)에서 흐르는 전류가 감지된다. +3 volts의 양 전압은 제 2 선택 게이트들(42a, 42b)에 인가된다. 예를 들어 +1.5 volts의 양 전압은 +4 volts의 양 전압이 모든 다른 제어 게이트들(34)에 인가되는 동안, 선택된 플로팅 게이트(18d)에 바로 인접하는 제어 게이트(34b)에 인가된다. +4 volts의 전압은 플로팅 게이트들(18)의 충전의 상태와 상관없이, 제어 게이트들(34)이 연관되는 플로팅 게이트들(18) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분하다. +1.5 volts의 전압은 선택된 플로팅 게이트(18d)가 프로그래밍되지 않은 경우에 선택된 플로팅 게이트(18d) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분하다. 그러나, 선택된 플로팅 게이트(18d)가 프로그래밍되는 경우, +1.5 volts의 전압은 선택된 플로팅 게이트(18c) 아래 채널 영역(32)의 일부분을 턴 온하기에 불충분하거나 그것을 매우 약하게 턴 온한다. +5 volts와 같은 높은 양 전압은 선택된 플로팅 게이트(18d)에 따라 제어 게이트(34b)에 용량적으로 연결되는 플로팅 게이트(18c)에 바로 인접하는 제 1 선택 게이트(40a)에 인가된다. 제 1 선택 게이트(40a) 상의 높은 양 전압은 플로팅 게이트(18c)가 프로그래밍되는 경우조차도, 플로팅 게이트(18c) 아래 채널 영역(32)의 일부분을 턴 온하기에 충분하다. 모든 다른 제 1 선택 게이트들(40)은 그러한 제 1 선택 게이트들(40) 아래 채널 영 역(32)의 일부분을 턴 온하기에 충분한 +1.5 volts의 전압을 공급받는다.
NAND 구조의 다른 실시예들
도 7을 참조로 하면, 본 발명의 NAND 플래시 메모리 구조(130)의 또 다른 실시예를 단면도로 도시하고 있다. 구조(130)는 도 2에 도시되고 기술된 구조(30)와 유사하다. 구조(130) 및 구조(30) 사이의 유일한 차이는 구조(130)를 통해 추가적인 제 2 영역들(90(a-n))이 소스 영역(14) 및 드레인 영역(16) 사이의 채널 영역(32)에 있다는 것이다. 각각의 이러한 추가적인 영역들(90(a-n))은 제어 게이트(34)의 제 1 부분(36) 아래 있다. 그러나, 제어 게이트(34)는 기판(12) 및 채널 영역(32)으로부터 절연된 상태로 남아있다. 이러한 제 2 영역들(90)의 추가를 통해, 소스 영역(14) 및 드레인 영역(16) 사이의 채널 영역(32) 내 전자들의 흐름이 보다 정교하게 제어될 수 있다. 이러한 영역들은 제어 게이트(34) 및 제 1 선택 게이트들(40)과 평행하게 행 방향으로 확장한다.
도 8을 참조로 하면, 본 발명의 NAND 플래시 메모리 구조(230)의 또 다른 실시예를 단면도로 도시하고 있다. 구조(230)는 도 2에 도시되고 기술된 구조(30)와 유사하다. 구조(230) 및 구조(30)의 유일한 차이는 구조(230)에 있어서 소스 영역(14) 및 드레인 영역(16)에 바로 인접한 제 2 제어 게이트들(42)이 또한 제 1 제어 게이트들(40)과 유사하게 직선으로 정형된다는 것이다.
도 9를 참조로 하면, 본 발명의 NAND 플래시 메모리 구조(330)의 또 다른 실시예를 단면도로 도시하고 있다. 구조(330)는 도 2, 도 7, 및 도 8에 도시되고 기술된 구조들(30, 130, 230)과 유사하다. 도 7에 도시되고 기술된 구조(130)와 유사 하게, 구조(330)는 소스 영역(14) 및 드레인 영역(16) 사이에 복수의 제 2 영역들(90(a-n))을 갖는다. 추가로, 도 8에 도시되고 기술된 구조(230)와 유사하게, 구조(330)는 실질적으로 직선으로 정형되는 제 2 선택 게이트들(42)을 갖는다.
도 10을 참조로 하면, 본 발명의 NAND 플래시 메모리 구조(430)의 또 다른 실시예를 단면도로 도시하고 있다. 구조(430)는 도 8에 도시되고 기술된 구조(230)와 유사하다. 구조(430) 및 구조(230) 사이의 유일한 차이는 플로팅 게이트들(18) 및 연관된 제어 게이트(34)가 트랜치 내에 있다는 것이다. 반대로, 구조(230)에 있어서, 모든 제어 게이트들과, 제 1 및 제 2 선택 게이트들과, 플로팅 게이트들은 실리콘 기판의 평탄한 표면상에 있다.
도 11을 참조로 하면, 본 발명의 NAND 플래시 메모리 구조(530)의 또 다른 실시예를 단면도로 도시하고 있다. 구조는 도 10에 도시되고 기술된 구조(430)와, 도 7에 도시된 구조(130)와 유사하다. 구조(430)와 유사한 구조(530)는 트랜치들 내에 플로팅 게이트들(18) 및 연관된 제어 게이트들(34)을 갖는다. 추가로, 구조(530)는 도 7에 도시되고 기술된 제어 게이트(34)의 제 1 부분(36)의 하단을 따르는 제 2 영역(90)과 유사하게, 각각의 트렌치의 하단을 따라는 각각의 영역(90)으로 복수의 제 2 영역들(90)을 갖는다.
도 12를 참조로 하면, 본 발명의 NAND 플래시 메모리 구조(630)의 또 다른 실시예를 단면도로 도시하고 있다. 구조(630)는 도 10에 도시되고 기술된 구조들(430)과 유사하다. 유일한 차이는 도 10에 도시된 구조(430) 내 제 2 선택 게이트들(42)이 직선으로 정형되는 반면에, 구조(630)에서는 제 2 선택 게이트들(42)이 "L"로 정형된다는 것이다.
도 13을 참조로 하면, 본 발명의 NAND 플래시 메모리 구조(730)의 또 다른 실시예를 단면도로 도시하고 있다. 구조(730)는 도 12에 도시되고 기술된 구조들(630) 및 도 11에 도시되고 기술된 구조(530)와 유사하다. 구조(730) 및 구조(630)의 유일한 차이는 구조(530)와 유사하게 각각의 트렌치의 하단 벽에 복수의 제 2 영역들(90)이 추가된 것이다.
상기 기술된 내용을 통해 알 수 있는 바와 같이, 본 명세서는 분할 게이트 메모리 셀들을 포함하는 양방향 고밀도 NAND 플래시 메모리 구조에 대해 개시하고 있다.
본 발명은 셀 당 라인 카운트를 감소시켜, 그에 의해 비휘발성 메모리 디바이스의 피치를 향상시킬 수 있다.

Claims (32)

  1. 제 1 도전형의 반도체 기판상에 형성되는 NAND 플래시 메모리 구조에 있어서,
    상기 기판에서 제 2 도전형의 제 1 영역;
    상기 기판에서 상기 제 2 도전형의 제 2 영역으로서, 상기 제 1 영역으로부터 이격되어, 그 사이에 채널 영역을 정의하는, 상기 제 2 도전형의 제 2 영역;
    서로 이격되는 복수의 플로팅 게이트들로서, 각각은 상기 채널 영역으로부터 절연되는, 상기 복수의 플로팅 게이트들;
    서로 이격되는 복수의 제어 게이트들로서, 각각은 상기 채널 영역으로부터 절연되며, 각각의 제어 게이트는 한 쌍의 플로팅 게이트들 사이에 있고 상기 한 쌍의 플로팅 게이트들에 용량적으로 연결되는, 상기 복수의 제어 게이트들; 및
    서로 이격되는 복수의 선택 게이트들로서, 각각은 상기 채널 영역으로부터 절연되며, 각각의 선택 게이트는 한 쌍의 플로팅 게이트들 사이에 있는, 상기 복수의 선택 게이트들을 포함하는, NAND 플래시 메모리 구조.
  2. 제 1 항에 있어서,
    각각의 플로팅 게이트는 제어 게이트와 선택 게이트 사이에 있는, NAND 플래시 메모리 구조.
  3. 제 1 항에 있어서,
    각각의 플로팅 게이트는 상기 기판에서 트렌치(trench) 내에 있고, 상기 트렌치의 측벽으로부터 이격되는, NAND 플래시 메모리 구조.
  4. 제 3 항에 있어서,
    각각의 제어 게이트는 트렌치 내 한 쌍의 플로팅 게이트들에 용량적으로 연결되는 상기 트렌치 내에 있고 실질적으로 T 정형되는, NAND 플래시 메모리 구조.
  5. 제 1 항에 있어서,
    제 1 선택 게이트는 상기 채널 영역으로부터 절연되고 상기 제 1 영역에 바로 인접하며, 제 2 선택 게이트는 상기 채널 영역으로부터 절연되고 상기 제 2 영역에 바로 인접하는, NAND 플래시 메모리 구조.
  6. 제 5 항에 있어서,
    상기 제 1 선택 게이트 및 상기 제 2 선택 게이트 각각은 실질적으로 직선으로 정형되는, NAND 플래시 메모리 구조.
  7. 제 5 항에 있어서,
    상기 제 1 선택 게이트 및 상기 제 2 선택 게이트 각각은 실질적으로 "L" 정형되는, 상기 NAND 플래시 메모리 구조.
  8. 제 1 항에 있어서,
    상기 기판에서의 상기 제 2 도전형의 복수의 제 3 영역들로서, 각각은 상기 제어 게이트에 용량적으로 연결되는, 상기 복수의 제 3 영역들을 더 포함하는, NAND 플래시 메모리 구조.
  9. 제 1 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역 사이의 상기 채널 영역은 그 사이의 연속적인 채널 영역이고, 각각의 제어 게이트는 실질적으로 T 정형되는, NAND 플래시 메모리 구조.
  10. NAND 플래시 메모리 구조들의 어레이에 있어서,
    제 1 도전형의 반도체 기판;
    복수의 NAND 구조로서, 각각의 구조가,
    상기 기판에서 제 2 도전형의 제 1 영역;
    상기 기판에서의 상기 제 2 도전형의 제 2 영역으로서, 제 1 방향으로 상기 제 1 영역으로부터 이격되어서, 그 사이에 채널 영역을 정의하는, 상기 제 2 도전형의 제 2 영역;
    서로 이격되는 복수의 플로팅 게이트들로서, 각각이 상기 채널 영역으로부터 절연되는, 상기 복수의 플로팅 게이트들;
    서로 이격되는 복수의 제어 게이트들로서, 각각은 상기 채널 영역으로부터 절연되며, 각각의 제어 게이트는 한 쌍의 플로팅 게이트들 사이에 있고 상기 한 쌍의 플로팅 게이트들 사이에 용량적으로 연결되는, 상기 복수의 제어 게이트들;
    서로 이격되는 복수의 선택 게이트들로서, 각각은 상기 채널 영역으로부터 절연되며, 각각의 선택 게이트는 한 쌍의 플로팅 게이트들 사이에 있는, 상기 복수의 선택 게이트를 포함하며,
    상기 제 1 방향과 실질적으로 수직인 제 2 방향으로 서로 인접한 NAND 구조들은 상기 제 2 방향으로 서로 접속되는 상기 선택 게이트와, 상기 제 2 방향으로 서로 접속되는 상기 제어 게이트를 갖는, 상기 NAND 플래시 메모리 구조들의 어레이.
  11. 제 10 항에 있어서,
    인접한 능동 영역들의 각각의 쌍을 분리하는 격리 영역과 함께 상기 제 1 방향으로 서로 평행한 연속적인 스트립들에서 복수의 능동 영역들을 더 포함하며,
    상기 제 2 방향으로 인접한 NAND 구조에 하나의 NAND 구조를 접속하는 각각의 상기 선택 게이트는 격리 영역과 교차하며,
    상기 제 2 방향으로 인접한 NAND 구조에 하나의 NAND 구조를 접속시키는 각각의 상기 제어 게이트는 격리 영역과 교차하는, NAND 플래시 메모리 구조들의 어레이.
  12. 제 11 항에 있어서,
    상기 제 1 NAND 구조의 제 1 영역은 상기 제 1 방향으로 상기 제 1 NAND 구조의 한 측에 인접한 제 2 NAND 구조의 상기 제 1 영역에 전기적으로 접속되며,
    상기 제 1 NAND 구조의 제 2 영역은 상기 제 1 방향으로 상기 제 1 NAND 구조의 다른 측에 인접한 제 3 NAND 구조의 상기 제 2 영역에 전기적으로 접속되는, NAND 플래시 메모리 구조들의 어레이.
  13. 제 10 항에 있어서,
    각각의 플로팅 게이트는 제어 게이트와 선택 게이트 사이에 있는, NAND 플래시 메모리 구조들의 어레이.
  14. 제 10 항에 있어서,
    각각의 플로팅 게이트는 상기 기판에서 트렌치 내에 있고, 상기 트렌치의 측벽으로부터 이격되는, NAND 플래시 메모리 구조들의 어레이.
  15. 제 14 항에 있어서,
    각각의 제어 게이트는 트렌치 내에 한 쌍의 플로팅 게이트들에 용량적으로 연결되는 상기 트렌치 내에 있고 실질적으로 T 정형되는, NAND 플래시 메모리 구조들의 어레이.
  16. 제 10 항에 있어서,
    상기 기판에서의 상기 제 2 도전형의 복수의 제 3 영역들로서, 각각은 상기 제어 게이트에 용량적으로 연결되는, 상기 복수의 제 3 영역들을 더 포함하는, NAND 플래시 메모리 구조들의 어레이.
  17. 제 10 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역 사이의 상기 채널 영역은 그 사이의 연속적인 채널이고, 각각의 제어 게이트는 실질적으로 T 정형되는, NAND 플래시 메모리 구조들의 어레이.
  18. 제 10 항에 있어서,
    직렬로 서로 전기적으로 접속되고 서로 공동 선형(co-linear)인 NAND 구조들은 제 1 말단 및 제 2 말단에서 종료되며, 상기 제 1 말단은 제 1 어드레스에 의해 어드레싱되고 상기 제 2 말단은 상기 제 1 어드레스와 서로 다른 제 2 어드레스에 의해 어드레싱되는, NAND 플래시 메모리 구조들의 어레이.
  19. NAND 플래시 메모리 구조들의 어레이에서 제 1 행 방향으로 배열되는 복수의 플로팅 게이트들을 삭제하는 방법으로서, 상기 어레이는 제 1 도전형의 반도체 기판에 형성되고 복수의 NAND 구조를 가지며, 각각의 구조는 상기 기판에서 제 2 도전형의 제 1 영역; 상기 제 2 도전형의 제 2 영역으로서, 상기 기판에서 열 방향으 로 상기 제 1 영역으로부터 이격되고, 그 사이에 채널 영역을 형성하며, 상기 열 방향은 상기 제 1 행 방향에 실질적으로 직각인, 상기 제 2 도전형의 제 2 영역; 복수의 플로팅 게이트들로서, 서로 이격되고, 각각은 상기 기판으로부터 절연되는, 상기 복수의 플로팅 게이트들을 포함하고, 각각의 NAND 구조는 상기 기판으로부터 절연되고 한 쌍의 플로팅 게이트들 사이에 있으며 상기 한 쌍의 플로팅 게이트들에 용량적으로 결합되는 제어 게이트와, 상기 기판으로부터 절연되고 한 쌍의 플로팅 게이트들 사이에 있는 선택 게이트를 더 갖고, 플로팅 게이트는 선택 게이트와 제어 게이트 사이에 있으며, 상기 행 방향으로 서로 인접한 상기 NAND 구조들은 상기 행 방향으로 서로 접속되는 상기 선택 게이트와 상기 행 방향으로 서로 접속되는 상기 제어 게이트를 갖는, 상기 복수의 플로팅 게이트들 삭제 방법에 있어서,
    선택된 행에서 선택된 복수의 플로팅 게이트들 중 한 측에 바로 인접한 제어 게이트들의 상기 선택된 행에 음 전압을 인가하는 단계;
    선택된 행에 따라 선택된 복수의 플로팅 게이트들 중 또 다른 측에 바로 인접한 선택 게이트들의 상기 선택된 행에 양 전압을 인가하는 단계를 포함하며,
    제어 게이트의 상기 선택된 행과 선택 게이트들의 상기 선택된 행 사이의 플로팅 게이트들의 제 1 행은 선택 게이트들의 상기 선택된 행으로 터널링하는 플로팅 게이트들의 제 1 행으로부터의 전하들에 의해 삭제되는, 복수의 플로팅 게이트들 삭제 방법.
  20. 제 19 항에 있어서,
    선택되지 않은 제어 게이트들의 모든 행들에 접지 전압을 인가하는 단계; 및
    선택되지 않은 선택 게이트들의 모든 행들에 접지 전압을 인가하는 단계를 더 포함하는, 복수의 플로팅 게이트들 삭제 방법.
  21. 제 20 항에 있어서,
    상기 제 1 영역에 접지 전압을 인가하고, 상기 제 2 영역에 접지 전압을 인가하는 단계를 더 포함하는, 복수의 플로팅 게이트들 삭제 방법.
  22. 제 19 항에 있어서,
    플로팅 게이트들의 상기 제 1 행과는 다른 플로팅 게이트들의 제 2 행의 측에 바로 인접한 제어 게이트들의 행에 음 전압을 인가하는 단계로서, 플로팅 게이트들의 상기 제 2 행은 양 전압이 인가되는 선택 게이트들의 상기 행에 바로 인접하는, 상기 음 전압 인가 단계를 더 포함하며,
    플로팅 게이트들의 상기 제 1 행 및 플로팅 게이트들의 제 2 행은 플로팅 게이트들의 상기 제 1 행 및 제 2 행으로부터 선택 게이트들의 상기 선택된 행으로 터널링하는 전하들에 의해 동시에 삭제되는, 복수의 플로팅 게이트들 삭제 방법.
  23. NAND 플래시 메모리 구조들의 어레이에서 제 1 행 방향으로 배열되는 복수의 플로팅 게이트들을 삭제하는 방법으로서, 상기 어레이는 제 1 도전형의 반도체 기판에 형성되고 복수의 NAND 구조를 가지며, 각각의 구조는 상기 기판에서 제 2 도 전형의 제 1 영역; 상기 제 2 도전형의 제 2 영역으로서, 상기 기판에서 열 방향으로 상기 제 1 영역으로부터 이격되고, 그 사이에 채널 영역을 형성하고, 상기 열 방향은 상기 행 방향에 실질적으로 직각인, 상기 제 2 도전형의 제 2 영역; 복수의 플로팅 게이트들로서, 서로 이격되고 각각이 상기 기판으로부터 절연되는, 상기 복수의 플로팅 게이트들을 포함하고, 각각의 NAND 구조는 상기 기판으로부터 절연되고 한 쌍의 플로팅 게이트들 사이에 있으며 상기 한 쌍의 플로팅 게이트들에 용량적으로 결합되는 제어 게이트와, 상기 기판으로부터 절연되고 한 쌍의 플로팅 게이트들 사이에 있는 선택 게이트를 더 포함하고, 플로팅 게이트는 선택 게이트와 제어 게이트 사이에 있으며, 상기 행 방향으로 서로 인접한 상기 NAND 구조들은 상기 행 방향으로 서로 접속되는 상기 선택 게이트와 상기 행 방향으로 서로 접속되는 상기 제어 게이트를 갖는, 상기 복수의 플로팅 게이트들 삭제 방법에 있어서,
    선택된 행에 따라 선택된 복수의 플로팅 게이트들 중 한 측에 바로 인접한 제어 게이트들의 상기 선택된 행에 음 전압을 인가하는 단계;
    상기 기판에 양 전압을 인가하는 단계를 포함하며,
    제어 게이트들의 상기 선택된 행에 인접한 플로팅 게이트들의 상기 제 1 행은 플로팅 게이트들의 상기 제 1 행으로부터 상기 기판으로 터널링하는 전하들에 의해 삭제되는, 복수의 플로팅 게이트들 삭제 방법.
  24. 제 23 항에 있어서,
    선택되지 않은 제어 게이트들의 모든 행들에 접지 전압을 인가하는 단계; 및
    선택되지 않은 선택 게이트들의 모든 행들에 접지 전압을 인가하는 단계를 더 포함하는, 복수의 플로팅 게이트들 삭제 방법.
  25. 제 24 항에 있어서,
    상기 제 1 영역에 접지 전압을 인가하고 상기 제 2 영역에 접지 전압을 인가하는 단계를 더 포함하는, 복수의 플로팅 게이트들 삭제 방법.
  26. NAND 플래시 메모리 구조들의 어레이에서 선택 플로팅 게이트를 판독하는 방법으로서, 상기 어레이는 제 1 도전형의 반도체 기판에 형성되고 복수의 NAND 구조를 가지며, 각각의 NAND 구조는 상기 기판에서 제 2 도전형의 제 1 영역; 상기 제 2 도전형의 제 2 영역으로서, 상기 기판에서 열 방향으로 상기 제 1 영역으로부터 이격되고 그 사이에 연속적인 채널 영역을 형성하는, 상기 제 2 도전형의 제 2 영역; 서로 이격되고 각각이 상기 기판으로부터 절연되는 복수의 플로팅 게이트들을 포함하고, 각각의 NAND 구조는 상기 기판으로부터 절연되고 한 쌍의 플로팅 게이트들 사이에 있으며 상기 플로팅 게이트들의 쌍에 용량적으로 결합되는 제어 게이트와, 상기 기판으로부터 절연되고 한 쌍의 플로팅 게이트들 사이에 있는 선택 게이트를 더 포함하고, 플로팅 게이트는 선택 게이트와 제어 게이트 사이에 있고, 상기 행 방향으로 서로 인접한 상기 NAND 구조들은 상기 행 방향으로 서로 접속되는 상기 선택 게이트와 상기 행 방향으로 서로 접속되는 상기 제어 게이트를 가지며, 상기 행 방향은 상기 열 방향과 실질적으로 직각인, 상기 선택 플로팅 게이트 판독 방법에 있어서,
    상기 제 1 영역에 제 1 전압을 인가하는 단계;
    상기 2개의 플로팅 게이트들 사이에서 제 1 제어 게이트와는 다른 상기 제어 게이트들의 각각에 제 2 전압을 인가하는 단계로서, 상기 2개의 플로팅 게이트들 중 하나가 상기 선택 플로팅 게이트이고, 상기 제 2 전압은 상기 제어 게이트들에 연관된 상기 플로팅 게이트들이 상기 플로팅 게이트들의 상태와 상관없이 위치되는 상기 채널 영역의 일부분들을 턴 온하기에 충분한, 상기 제 2 전압 인가 단계;
    상기 2개의 플로팅 게이트들에 바로 인접한 상기 2개의 선택된 게이트들과는 다른 상기 선택된 게이트들의 각각에 상기 제 2 전압을 인가하는 단계로서, 상기 제 1 제어 게이트가 상기 2개의 플로팅 게이트들 사이에 있는, 상기 제 2 전압을 인가하는 단계;
    상기 제 1 제어 게이트에 제 3 전압을 인가하는 단계로서, 상기 제 3 전압은 상기 선택 플로팅 게이트가 삭제되거나 프로그래밍되는지의 여부에 강하게 또는 약하게 의존하여 상기 선택 플로팅 게이트가 위치되는 상기 채널 영역의 일부분을 턴 온하기에 충분한, 상기 제 3 전압 인가 단계;
    상기 선택 플로팅 게이트에 바로 인접하는 상기 선택 게이트에 상기 제 3 전압을 인가하는 단계;
    상기 제 1 제어 게이트에 바로 인접하는 상기 선택 플로팅 게이트와는 다른 상기 플로팅 게이트인 상기 비 선택 플로팅 게이트에 바로 인접하는 상기 선택 게이트에 제 4 전압을 인가하는 단계로서, 상기 제 4 전압은 상기 비 선택 플로팅 게 이트가 프로그래밍되거나 삭제되는지의 여부에 상관없이, 상기 비 선택 플로팅 게이트가 위치되는 상기 채널 영역의 일부분을 턴 온하기에 충분한, 상기 제 4 전압 인가 단계; 및
    상기 선택 플로팅 게이트의 상태를 결정하기 위해 상기 제 2 영역에서 상기 전압을 감지하는 단계를 포함하는, 선택 플로팅 게이트 판독 방법.
  27. NAND 플래시 메모리 구조들의 어레이에서 선택 플로팅 게이트를 판독하는 방법으로서, 상기 어레이는 제 1 도전형의 반도체 기판에 형성되고 복수의 NAND 구조를 가지며, 각각의 NAND 구조는 상기 기판에서 제 2 도전형의 제 1 영역; 상기 제 2 도전형의 제 2 영역으로서, 상기 기판에서 열 방향으로 상기 제 1 영역으로부터 이격되고 그 사이에 연속적인 채널 영역을 형성하는, 상기 제 2 도전형의 제 2 영역; 서로 이격되고 각각이 상기 기판으로부터 절연되는 복수의 플로팅 게이트들을 포함하고, 각각의 NAND 구조는 상기 기판으로부터 절연되고 한 쌍의 플로팅 게이트들 사이에 있으며 상기 한 쌍의 플로팅 게이트들에 용량적으로 결합되는 제어 게이트와, 상기 기판으로부터 절연되고 한 쌍의 플로팅 게이트들 사이에 있는 선택 게이트를 더 포함하고, 플로팅 게이트는 선택 게이트와 제어 게이트 사이에 있고, 상기 행 방향으로 서로 인접한 상기 NAND 구조들은 상기 행 방향으로 서로 접속되는 상기 선택 게이트와 상기 행 방향으로 서로 접속되는 상기 제어 게이트를 가지며, 상기 행 방향은 상기 열 방향과 실질적으로 직각인, 상기 선택 플로팅 게이트 판독 방법에 있어서,
    상기 제 1 영역에 제 1 전압을 인가하는 단계;
    상기 제 2 영역에 제 2 전압을 인가하는 단계;
    상기 2개의 플로팅 게이트들 사이에서 제 1 제어 게이트와는 다른 상기 제어 게이트들의 각각에 제 3 전압을 인가하는 단계로서, 상기 2개의 플로팅 게이트들 중 하나가 상기 선택 플로팅 게이트이고, 상기 제 3 전압은 상기 제어 게이트들에 연관된 상기 플로팅 게이트들이 상기 플로팅 게이트들의 상태와 상관없이 위치되는 상기 채널 영역의 일부분들을 턴 온하기에 충분한, 상기 제 3 전압 인가 단계;
    상기 2개의 플로팅 게이트들에 바로 인접하는 상기 2개의 선택 게이트들과는 다른 상기 선택 게이트들의 각각에 제 4 전압을 인가하는 단계로서, 상기 제 1 제어 게이트는 상기 2개의 플로팅 게이트들 사이에 있는, 상기 제 4 전압 인가 단계;
    상기 제 1 제어 게이트에 제 5 전압을 인가하는 단계로서, 상기 제 5 전압은 상기 선택 플로팅 게이트가 삭제되거나 프로그래밍되는지의 여부에 강하게 또는 약하게 의존하여 상기 선택 플로팅 게이트가 위치되는 상기 채널 영역의 일부분을 턴 온하기에 충분한, 상기 제 5 전압 인가 단계;
    상기 선택 플로팅 게이트에 바로 인접하는 상기 선택 게이트에 상기 제 5 전압을 인가하는 단계;
    상기 제 1 제어 게이트에 바로 인접하는 상기 선택 플로팅 게이트와는 다른 상기 플로팅 게이트인 상기 비 선택 플로팅 게이트에 바로 인접하는 상기 선택 게이트에 제 6 전압을 인가하는 단계로서, 상기 제 6 전압은 상기 비 선택 플로팅 게이트가 프로그래밍되거나 삭제되는지의 여부에 상관없이, 상기 비 선택 플로팅 게 이트가 위치되는 상기 채널 영역의 일부분을 턴 온하기에 충분한, 상기 제 6 전압 인가 단계; 및
    상기 선택 플로팅 게이트의 상태를 결정하기 위해 상기 제 2 영역에서 전류를 감지하는 단계를 포함하는, 선택 플로팅 게이트 판독 방법.
  28. NAND 플래시 메모리 구조들의 어레이에서 제 1 NAND 구조 내 선택 플로팅 게이트를 프로그래밍하는 방법으로서, 상기 어레이는 제 1 도전형의 반도체 기판에 형성되고 복수의 유사한 NAND 구조를 가지며, 상기 제 1 NAND 구조는 상기 기판에서 제 2 도전형의 제 1 영역; 상기 제 2 도전형의 제 2 영역으로서, 상기 기판에서 열 방향으로 상기 제 1 영역으로부터 이격되고 그 사이에 연속적인 채널 영역을 형성하는, 상기 제 2 도전형의 제 2 영역; 서로 이격되고 각각이 상기 기판으로부터 절연되는 복수의 플로팅 게이트들을 포함하고, 상기 제 1 NAND 구조는 상기 기판으로부터 절연되고 한 쌍의 플로팅 게이트들 사이에 있으며 상기 한 쌍의 플로팅 게이트들에 용량적으로 결합되는 제어 게이트와, 상기 기판으로부터 절연되고 한 쌍의 플로팅 게이트들 사이에 있는 선택 게이트를 더 포함하고, 플로팅 게이트는 선택 게이트와 제어 게이트 사이에 있고, 상기 행 방향으로 서로 인접한 상기 NAND 구조들은 상기 행 방향으로 서로 접속되는 상기 선택 게이트와 상기 행 방향으로 서로 접속되는 상기 제어 게이트를 가지며, 상기 행 방향은 상기 열 방향과 실질적으로 직각인, 상기 선택 플로팅 게이트 프로그래밍 방법에 있어서,
    상기 제 1 영역에 제 1 전압을 인가하는 단계;
    상기 제 2 영역에 제 2 전압을 인가하는 단계;
    상기 2개의 플로팅 게이트들 사이에서 제 1 제어 게이트와는 다른 상기 제어 게이트들의 각각에 제 3 전압을 인가하는 단계로서, 상기 2개의 플로팅 게이트들 중 하나가 상기 선택 플로팅 게이트이고, 상기 제 3 전압은 상기 제어 게이트들에 연관된 상기 플로팅 게이트들이 상기 플로팅 게이트들의 상태와 상관없이 위치되는 상기 채널 영역의 일부분들을 턴 온하기에 충분한, 상기 제 3 전압 인가 단계;
    상기 2개의 플로팅 게이트들에 바로 인접하는 상기 2개의 선택 게이트들과는 다른 상기 선택 게이트들의 각각에 제 4 전압을 인가하는 단계로서, 상기 제 1 제어 게이트가 상기 2개의 플로팅 게이트들 사이에 있고, 상기 제 4 전압은 상기 선택 게이트들이 위치된 상기 채널 영역의 일부분을 턴 온학기에 충분한, 상기 제 4 전압 인가 단계;
    상기 제 1 제어 게이트에 제 5 전압을 인가하는 단계로서, 상기 제 5 전압은 상기 선택 플로팅 게이트가 위치되는 상기 채널 영역의 일부분을 턴 온하기에 충분한, 상기 제 5 전압 인가 단계;
    상기 선택 플로팅 게이트에 바로 인접하는 상기 선택 게이트에 제 6 전압을 인가하는 단계로서, 상기 제 6 전압은 상기 제 4 전압보다 낮은 상기 제 6 전압으로, 상기 선택 게이트가 위치되는 상기 채널 영역의 일부분을 턴 온하기에 충분한, 상기 제 6 전압 인가 단계; 및
    상기 제 1 제어 게이트에 바로 인접하는 상기 선택 플로팅 게이트와는 다른 상기 플로팅 게이트인 상기 비 선택 플로팅 게이트에 바로 인접하는 상기 선택 게 이트에 제 4 전압을 인가하는 단계를 포함하는, 선택 플로팅 게이트 프로그래밍 방법.
  29. 제 28 항에 있어서,
    상기 제 6 전압은 상기 선택 게이트에 인가되고, 상기 선택 플로팅 게이트의 한 측이 상기 선택 게이트에 인접하고 다른 한 측은 상기 제 1 제어 게이트에 인접한, 선택 플로팅 게이트 프로그래밍 방법.
  30. 제 29 항에 있어서,
    상기 제 1 영역은 상기 선택 플로팅 게이트의 상기 한 측에 인접하고, 상기 제 2 영역은 상기 선택 플로팅 게이트의 상기 다른 한 측에 인접하며,
    상기 제 1 전압은 상기 제 2 전압보다 낮은, 선택 플로팅 게이트 프로그래밍 방법.
  31. 제 30 항에 있어서,
    상기 제 1 NAND 구조의 상기 제 2 영역은 상기 열 방향으로 상기 제 1 NAND 구조에 바로 인접한 제 2 NAND 구조의 제 2 영역에 공통인, 선택 플로팅 게이트 프로그래밍 방법.
  32. 제 31 항에 있어서,
    상기 제 2 NAND 구조의 상기 제 1 영역에 제 7 전압을 인가하는 단계를 더 포함하며,
    상기 제 7 전압은 상기 제 1 전압보다 크지만 상기 제 2 전압보다 낮은, 선택 플로팅 게이트 프로그래밍 방법.
KR1020060045265A 2005-05-20 2006-05-19 양방향 분할 게이트 ｎａｎｄ 플래시 메모리 구조 및어레이와, 그의 프로그래밍, 삭제 및 판독 방법과, 제조방법 KR101233127B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/134,557 2005-05-20
US11/134,557 US7247907B2 (en) 2005-05-20 2005-05-20 Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing

Publications (2)

Publication Number Publication Date
KR20060120494A true KR20060120494A (ko) 2006-11-27
KR101233127B1 KR101233127B1 (ko) 2013-02-15

Family

ID=37493317

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060045265A KR101233127B1 (ko) 2005-05-20 2006-05-19 양방향 분할 게이트 ｎａｎｄ 플래시 메모리 구조 및어레이와, 그의 프로그래밍, 삭제 및 판독 방법과, 제조방법

Country Status (5)

Country Link
US (2) US7247907B2 (ko)
JP (2) JP5144026B2 (ko)
KR (1) KR101233127B1 (ko)
CN (1) CN1945836B (ko)
TW (1) TWI405205B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190093883A (ko) * 2018-02-02 2019-08-12 주식회사 디비하이텍 비휘발성 기억소자 및 그 제조방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242051B2 (en) * 2005-05-20 2007-07-10 Silicon Storage Technology, Inc. Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
TWI275095B (en) * 2005-12-13 2007-03-01 Powerchip Semiconductor Corp Erasing method of non-volatile memory
US7759721B2 (en) * 2006-05-17 2010-07-20 Macronix International Co., Ltd. Single poly non-volatile memory device with inversion diffusion regions and methods for operating the same
US7755132B2 (en) * 2006-08-16 2010-07-13 Sandisk Corporation Nonvolatile memories with shaped floating gates
EP2064733A2 (en) * 2006-09-19 2009-06-03 Sandisk Corporation Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7668013B2 (en) * 2008-02-07 2010-02-23 Silicon Storage Technology, Inc. Method for erasing a flash memory cell or an array of such cells having improved erase coupling ratio
US8502296B1 (en) 2008-07-07 2013-08-06 National Semiconductor Corporation Non-volatile memory cell with asymmetrical split gate and related system and method
KR101478678B1 (ko) * 2008-08-21 2015-01-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
CN101593557B (zh) * 2009-04-22 2014-07-16 上海华虹宏力半导体制造有限公司 分栅闪存的操作方法
US8890230B2 (en) * 2012-07-15 2014-11-18 United Microelectronics Corp. Semiconductor device
CN103579362B (zh) * 2012-07-30 2018-03-27 联华电子股份有限公司 半导体装置及其制作方法
CN103093814B (zh) * 2012-12-31 2015-12-09 清华大学 存储器阵列结构及其操作方法
US9548380B2 (en) * 2013-03-14 2017-01-17 Silicon Storage Technology, Inc. Non-volatile memory cell having a trapping charge layer in a trench and an array and a method of manufacturing therefor
CN104143552B (zh) * 2013-05-07 2018-02-06 北京兆易创新科技股份有限公司 一种电子捕获存储单元
US9390927B2 (en) 2013-08-16 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact formation for split gate flash memory
US20150179749A1 (en) * 2013-12-19 2015-06-25 Silicon Storage Technology, Inc Non-volatile Memory Cell With Self Aligned Floating And Erase Gates, And Method Of Making Same
US9691883B2 (en) * 2014-06-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric formation approach for a floating gate of a split gate flash memory structure
US9972493B2 (en) * 2016-08-08 2018-05-15 Silicon Storage Technology, Inc. Method of forming low height split gate memory cells
US10431265B2 (en) 2017-03-23 2019-10-01 Silicon Storage Technology, Inc. Address fault detection in a flash memory system

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4099196A (en) * 1977-06-29 1978-07-04 Intel Corporation Triple layer polysilicon cell
JPH07120720B2 (ja) * 1987-12-17 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
US4964143A (en) * 1988-03-02 1990-10-16 Advanced Micro Devices, Inc. EPROM element employing self-aligning process
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5364806A (en) * 1991-08-29 1994-11-15 Hyundai Electronics Industries Co., Ltd. Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell
JPH05211327A (ja) * 1991-09-19 1993-08-20 Nec Kyushu Ltd 記憶素子
JP3020355B2 (ja) * 1992-08-03 2000-03-15 シャープ株式会社 不揮発性メモリ及びその書き込み方法
JP3233998B2 (ja) * 1992-08-28 2001-12-04 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP3532659B2 (ja) * 1994-08-22 2004-05-31 株式会社東芝 不揮発性半導体記憶装置
JPH0870054A (ja) * 1994-08-30 1996-03-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3406127B2 (ja) * 1995-09-04 2003-05-12 三菱電機株式会社 半導体装置
JP3583579B2 (ja) * 1997-06-06 2004-11-04 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JPH11238814A (ja) * 1998-02-23 1999-08-31 Toshiba Corp 半導体記憶装置およびその制御方法
KR100316709B1 (ko) * 1998-07-13 2001-12-12 윤종용 불휘발성 메모리 장치 제조 방법
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
KR100297728B1 (ko) * 1999-05-17 2001-09-26 윤종용 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자
KR20010004990A (ko) * 1999-06-30 2001-01-15 김영환 플래쉬 이이피롬 셀 및 그 제조 방법
US6151248A (en) 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6798012B1 (en) * 1999-12-10 2004-09-28 Yueh Yale Ma Dual-bit double-polysilicon source-side injection flash EEPROM cell
JP4068781B2 (ja) * 2000-02-28 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置および半導体集積回路装置の製造方法
KR100399363B1 (ko) * 2001-01-11 2003-09-26 삼성전자주식회사 반도체 장치 및 그 형성 방법
US6670240B2 (en) 2001-08-13 2003-12-30 Halo Lsi, Inc. Twin NAND device structure, array operations and fabrication method
US6818512B1 (en) * 2002-01-04 2004-11-16 Taiwan Semiconductor Manufacturing Company Split-gate flash with source/drain multi-sharing
JP3993438B2 (ja) * 2002-01-25 2007-10-17 株式会社ルネサステクノロジ 半導体装置
US6885586B2 (en) * 2002-09-19 2005-04-26 Actrans System Inc. Self-aligned split-gate NAND flash memory and fabrication process
CN1508873A (zh) * 2002-12-13 2004-06-30 华邦电子股份有限公司 分离栅快闪存储单元及其制造方法
JP3927156B2 (ja) * 2003-02-26 2007-06-06 株式会社東芝 不揮発性半導体記憶装置
TWI220316B (en) * 2003-05-22 2004-08-11 Powerchip Semiconductor Corp Flash memory cell, flash memory cell array and manufacturing method thereof
JP3851914B2 (ja) * 2003-07-09 2006-11-29 株式会社東芝 不揮発性半導体記憶装置
US7057931B2 (en) * 2003-11-07 2006-06-06 Sandisk Corporation Flash memory programming using gate induced junction leakage current
US7072217B2 (en) * 2004-02-24 2006-07-04 Micron Technology, Inc. Multi-state memory cell with asymmetric charge trapping
US20060017085A1 (en) * 2004-07-26 2006-01-26 Prateep Tuntasood NAND flash memory with densely packed memory gates and fabrication process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190093883A (ko) * 2018-02-02 2019-08-12 주식회사 디비하이텍 비휘발성 기억소자 및 그 제조방법

Also Published As

Publication number Publication date
US7247907B2 (en) 2007-07-24
US20060273378A1 (en) 2006-12-07
JP2006332640A (ja) 2006-12-07
CN1945836A (zh) 2007-04-11
TW200643952A (en) 2006-12-16
JP5579808B2 (ja) 2014-08-27
KR101233127B1 (ko) 2013-02-15
TWI405205B (zh) 2013-08-11
JP5144026B2 (ja) 2013-02-13
JP2013033977A (ja) 2013-02-14
US20070020853A1 (en) 2007-01-25
US7544569B2 (en) 2009-06-09
CN1945836B (zh) 2012-01-18

Similar Documents

Publication Publication Date Title
KR101233127B1 (ko) 양방향 분할 게이트 ｎａｎｄ 플래시 메모리 구조 및어레이와, 그의 프로그래밍, 삭제 및 판독 방법과, 제조방법
JP5236870B2 (ja) 分割ゲートｎａｎｄフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法
KR101169396B1 (ko) 비휘발성 메모리 소자 및 그 동작 방법
US8164135B2 (en) Non-diffusion junction split-gate nonvolatile memory cells and arrays, methods of programming, erasing, and reading thereof, and methods of manufacture
JP4330670B2 (ja) 不揮発性半導体記憶装置
EP2048709A2 (en) Non-volatile memory device, method of operating the same, and method of fabricating the same
JP2009059931A (ja) 不揮発性半導体記憶装置
US7547941B2 (en) NAND non-volatile two-bit memory and fabrication method
TWI491029B (zh) 可縮放閘邏輯非揮發性記憶體單元及陣列
CN101299442B (zh) 包括浮栅的非易失性半导体器件、制造非易失性半导体器件的方法及相关系统
KR20070085165A (ko) 반도체 메모리 및 반도체 메모리의 제조 방법
JP3830704B2 (ja) 半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法
KR20070078692A (ko) 반도체 장치
JP3484023B2 (ja) 半導体装置およびその製造方法
US6839278B1 (en) Highly-integrated flash memory and mask ROM array architecture
JP2006210700A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2006310564A (ja) 不揮発性半導体記憶装置およびその製造方法
KR100950044B1 (ko) 멀티비트 플래시 메모리 소자 및 플래시 메모리, 그리고플래시 메모리 소자의 구동 장치 및 방법
WO2004070730A1 (en) A novel highly-integrated flash memory and mask rom array architecture

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160125

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170131

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190207

Year of fee payment: 7