KR20070085165A - 반도체 메모리 및 반도체 메모리의 제조 방법 - Google Patents

반도체 메모리 및 반도체 메모리의 제조 방법 Download PDF

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Abstract

반도체 메모리가 제1 메모리 셀 트랜지스터 및 제2 메모리 셀 트랜지스터를 포함하고, 상기 제1 메모리 셀 트랜지스터는, 기판과 절연되어 상기 기판 상에 제공된 제1 부유 게이트 전극과; 상기 제1 부유 게이트 전극과 절연되어 상기 제1 부유 게이트 전극 상에 제공된 제1 제어 게이트 전극을 포함하고; 상기 제2 메모리 셀 트랜지스터는, 상기 기판과 절연되어 상기 기판 상에 제공된 제2 부유 게이트 전극 - 상기 제2 부유 게이트 전극의 상면은 상기 제2 부유 게이트 전극의 하면보다 크고, 상기 제2 부유 게이트의 상면은 상기 제1 부유 게이트 전극의 상면보다 낮음 - 과; 상기 제2 부유 게이트 전극과 절연되어 상기 제2 부유 게이트 전극 상에 제공된 제2 제어 게이트 전극을 포함한다.
메모리 셀 트랜지스터, 부유 게이트 전극, 제어 게이트 전극

Description

반도체 메모리 및 반도체 메모리의 제조 방법{SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING A SEMICONDUCTOR MEMORY}
도 1 은 본 발명의 실시예에 따른 비휘발성 반도체 메모리의 셀 어레이의 예를 도시한 평면도.
도 2 는 비휘발성 반도체 메모리의 셀 어레이의 예를 행 (row) 방향에서 도시한 단면도.
도 3 은 비휘발성 반도체 메모리의 셀 어레이의 예를 열 (column) 방향에서 도시한 단면도.
도 4 는 비휘발성 반도체 메모리의 셀 어레이의 예를 열 방향에서 도시한 다른 단면도.
도 5 는 비휘발성 반도체 메모리의 부유 게이트 전극들의 배열을 설명하는 개략도.
도 6 은 비휘발성 반도체 메모리의 셀 어레리의 예를 도시한 등가 회로도.
도 7 은 비휘발성 반도체 메모리의 메모리 셀 트랜지스터들의 임계값 분포의 예를 도시한 그래프.
도 8 은 비휘발성 반도체 메모리의 메모리 셀 트랜지스터들의 임계값 분포의 다른 예를 도시한 그래프.
도 9 는 비휘발성 반도체 메모리의 메모리 셀 트랜지스터들의 임계값 분포의 또 다른 예를 도시한 그래프.
도 10 은 비휘발성 반도체 메모리의 메모리 셀 트랜지스터들의 임계값 분포의 또 다른 예를 도시한 그래프.
도 11 은 비후발성 반도체 메모리의 기입 방법의 제1 기입 동작을 설명하는 그래프.
도 12 는 비휘발성 반도체 메모리의 제2 기입 동작을 설명하는 그래프.
도 13 은 비휘발성 반도체 메모리의 제3 기입 동작을 설명하는 그래프.
도 14 는 비휘발성 반도체 메모리의 제8 기입 동작을 설명하는 그래프.
도 15 는 비휘발성 반도체 메모리의 제10 기입 동작을 설명하는 그래프.
도 16 은 비휘발성 반도체 메모리의 기입 방법의 다른 예를 설명하는 그래프.
도 17 은 비휘발성 반도체 메모리의 기입 방법의 다른 예에서의 제1 기입 동작을 설명하는 그래프.
도 18 은 비휘발성 반도체 메모리의 기입 방법의 다른 예에서의 제2 기입 동작을 설명하는 그래프.
도 19 는 비휘발성 반도체 메모리의 평가 (evaluation) 에 이용되는 모델의 예를 도시한 사시도.
도 20 은 비휘발성 반도체 메모리의 모델의 일 예를 도시한 단면도.
도 21 은 제1 비교예에 따른 비휘발성 반도체 메모리의 셀 어레이를 행 방향 에서 도시한 단면도.
도 22 는 제2 비교예에 따른 비휘발성 반도체 메모리의 셀 어레이를 행 방향에서 도시한 단면도.
도 23 은 제3 비교예에 따른 비휘발성 반도체 메모리의 셀 어레이를 행 방향에서 도시한 단면도.
도 24a 는 비휘발성 반도체 메모리를 제조하는 방법의 일 예를 열 방향에서 도시한 단면도.
도 24b 는 비휘발성 반도체 메모리를 제조하는 방법의 일 예를 행 방향에서 도시한 단면도.
도 25a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시한 도 24a 의 프로세스 후의 열 방향에서의 단면도.
도 25b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 24b 의 프로세스 후의 행 방향에서의 단면도.
도 26a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 25a 의 프로세스 후의 열 방향에서의 단면도.
도 26b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 25b 의 프로세스 후의 행 방향에서의 단면도.
도 27a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 26a 의 프로세스 후의 열 방향에서의 단면도.
도 27b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 26b 의 프로세스 후의 행 방향에서의 단면도.
도 28a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 27a 의 프로세스 후의 열 방향에서의 단면도.
도 28b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 27b 의 프로세스 후의 행 방향에서의 단면도.
도 29a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 28a 의 프로세스 후의 열 방향에서의 단면도.
도 29b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 28b 의 프로세스 후의 행 방향에서의 단면도.
도 30a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 29a 의 프로세스 후의 행 방향에서의 단면도.
도 30b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 29b 의 프로세스 후의 행 방향에서의 단면도.
도 31a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 30a 의 프로세스 후의 열 방향에서의 단면도.
도 31b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 30b 의 프로세스 후의 행 방향에서의 단면도.
도 32a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 31a 의 프로세스 후의 열 방향에서의 단면도.
도 32b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 31b 의 프로세스 후의 행 방향에서의 단면도.
도 33a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 32a 의 프로세스 후의 열 방향에서의 단면도.
도 33b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 32b 의 프로세스 후의 행 방향에서의 단면도.
도 34a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 33a 의 프로세스 후의 열 방향에서의 단면도.
도 34b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 33b 의 프로세스 후의 행 방향에서의 단면도.
도 35a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 34a 의 프로세스 후의 열 방향에서의 단면도.
도 35b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 34b 의 프로세스 후의 열 방향에서의 단면도.
도 36a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 35a 의 프로세스 후의 열 방향에서의 단면도.
도 36b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 35b 의 프로세스 후의 행 방향에서의 단면도.
도 37a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 36a 의 프로세스 후의 열 방향에서의 단면도.
도 37b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 36b 의 프로세스 후의 행 방향에서의 단면도.
도 38a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 37a 의 프로세스 후의 열 방향에서의 단면도.
도 38b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 37a 의 프로세스 후의 행 방향에서의 단면도.
도 39a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 38a 의 프로세스 후의 열 방향에서의 단면도.
도 39b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 38b 의 프로세스 후의 행 방향에서의 단면도.
도 40a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 39a 의 프로세스 후의 열 방향에서의 단면도.
도 40b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 39b 의 프로세스 후의 행 방향에서의 단면도.
도 41a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 40a 의 프로세스 후의 열 방향에서의 단면도.
도 41b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 40b 의 프로세스 후의 행 방향에서의 단면도.
도 42a 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 41a 의 프로세스 후의 열 방향에서의 단면도.
도 42b 는 비휘발성 반도체 메모리를 제조하는 방법을 도시하는 도 41b 의 프로세스 후의 행 방향에서의 단면도.
도 43 은 본 발명의 실시예의 제1 변형에 따른 비휘발성 반도체 메모리의 셀 어레이의 일 예를 열 방향에서 도시한 단면도.
도 44 는 제1 변형에 다른 비휘발성 반도체 메모리의 셀 어레이의 다른 예를 행 방향에서 도시한 단면도.
도 45 는 제1 변형에 따른 비휘발성 반도체 메모리의 셀 어레이의 또 다른 예를 행 방향에서 도시한 단면도.
도 46 은 제1 변형에 따른 비휘발성 반도체 메모리의 부유 게이트 전극들의 배열을 설명하는 개략도.
도 47 은 제1 변형에 따른 비휘발성 반도체 메모리의 셀 어레이의 예를 열 방향에서 도시한 단면도.
도 48 은 본 발명의 제2 변형에 따른 비휘발성 반도체 메모리를 제조하는 방법을 행 방향에서 도시한 단면도.
도 49 는 도 48 의 프로세스 후의 행 방향에서의 단면도.
도 50 은 도 49 의 프로세스 후의 행 방향에서의 단면도.
도 51 은 도 50 의 프로세스 후의 행 방향에서의 단면도.
도 52 는 도 51 의 프로세스 후의 행 방향에서의 단면도.
도 53 은 도 52 의 프로세스 후의 행 방향에서의 단면도.
도 54 는 도 53 의 프로세스 후의 행 방향에서의 단면도.
이 출원은 2006년 2월 22일에 출원된 선행 일본특허출원 P2006-045934호에 기초한 것으로 그 우선권을 주장하며, 그 출원의 전체 내용이 본 명세서에 참고로 통합된다.
본 발명은 반도체 메모리 및 반도체 메모리의 제조 방법에 관한 것이다.
불휘발성 반도체 메모리로서 전기적으로 소거 가능하고 프로그램 가능한 읽기 전용 메모리(EEPROM)가 알려져 있다. EEPROM에서는, 행(row) 방향의 워드선과 열(column) 방향의 비트선이 서로 교차하는 교점에 메모리 셀 트랜지스터가 배치되는 식으로 셀 어레이가 구성된다. 다양한 EEPROM들 중에서, 복수의 메모리 셀 트랜지스터들이 직렬로 접속되고, 기입된 데이터 전부를 동시에 소거할 수 있는 NAND 플래시 EEPROM이 널리 사용되고 있다.
불휘발성 반도체 메모리의 메모리 셀 트랜지스터들 각각은 절연 게이트 구조를 갖고, 채널 영역 상에 부유 게이트 전극과 제어 게이트 전극이 적층되어 있는 스택 게이트 구조(stacked gate structure)를 형성한다. 제어 게이트 전극과 부유 게이트 전극 사이에는, 전극간 절연막(인터폴리)이 배치되고, 채널 영역과 부유 게이트 전극 사이에는 게이트 절연막(터널 산화막)이 배치되어 있다. 서로 인접한 부유 게이트 전극들 및 서로 인접한 제어 게이트 전극들은 개별적으로 동일 구조를 갖는다.
제어 게이트 전극은 전기적으로 부유하는 부유 게이트 전극을 구동한다. 제 어 게이트 전극에 인가되는 바이어스를 부유 게이트 전극에 효율적으로 인가하기 위해서는, 부유 게이트 전극과 제어 게이트 전극 사이의 전극간 절연막 부분의 커패시턴스를 증가시킬 필요가 있다. 증가된 커패시턴스는 전극간 절연막과 게이트 절연막이 동일한 두께와 재료로 된 경우 부유 게이트 전극과 채널 영역 사이의 게이트 절연막 부분의 캐패시턴스보다 더 커야 한다. 이를 위하여, 부유 게이트 전극의 상면으로부터 인접한 부유 게이트 전극까지 전극간 절연막 및 제어 게이트 전극을 제공하는 방법이 알려져 있다. 이 방법은 부유 게이트 전극의 상면 및 측면과 제어 게이트 전극이 서로 대향하는 면적을 증가시킨다. 이 증가된 면적은 단지 부유 게이트 전극의 하면과 채널 영역이 서로 대향하는 면적보다 크다. 이 방법에 의해, 부유 게이트 전극과 제어 게이트 전극 간의 커패시턴스가 부유 게이트 전극과 채널 영역 간의 커패시턴스보다 더 증가된다.
그러나, 메모리 셀 트랜지스터가 계속해서 집적화/미세화됨에 따라서, 인접한 게이트 전극들 간의 거리가 더 좁아지고 있다. 그 때문에, 인접한 부유 게이트 전극들 사이에 전극간 절연막 및 제어 게이트 전극을 배치하는 것이 곤란해지고 있다. 따라서, 부유 게이트 전극과 제어 게이트 전극 간의 커패시턴스를 부유 게이트 전극과 채널 영역 간의 커패시턴스보다 더 증가시키는 것이 곤란해지고 있다.
또한, 서로 인접한 게이트들 사이의 거리가 좁아졌기 때문에, 인접한 게이트들 간의 커패시턴스가 증가된다. 인접한 게이트들 간의 커패시턴스의 영향으로 인해, 기입 동작이 행해지지 않는 메모리 셀 트랜지스터의 임계치(threshold value)가 변동하고, 때로는 기입 정확도가 열화하게 된다.
본 발명은 부유 게이트 전극을 효율적으로 구동할 수 있고, 게이트 커패시턴스를 저감시킬 수 있는 반도체 메모리 및 반도체 메모리의 제조 방법을 제공한다.
본 발명의 일 양태는, 기판 상에 매트릭스 형상으로 배치된 복수의 메모리 셀 트랜지스터들을 포함하는 반도체 메모리로서, 제1 메모리 셀 트랜지스터 및 상기 매트릭스의 행(row) 방향으로 인접하는 제2 메모리 셀 트랜지스터를 포함하고, 상기 제1 메모리 셀 트랜지스터는, 상기 기판과 절연되어 상기 기판 상에 제공된 제1 부유 게이트 전극과; 상기 제1 부유 게이트 전극과 절연되어 상기 제1 부유 게이트 전극 상에 제공된 제1 제어 게이트 전극을 포함하고; 상기 제2 메모리 셀 트랜지스터는, 상기 기판과 절연되어 상기 기판 상에 제공되고 상기 제1 부유 게이트 전극과 분리된 제2 부유 게이트 전극 - 상기 제2 부유 게이트 전극의 상면은 상기 제2 부유 게이트 전극의 하면보다 크고, 상기 제2 부유 게이트의 상면은 상기 제1 부유 게이트 전극의 상면보다 낮음 - 과; 상기 제2 부유 게이트 전극과 절연되어 상기 제2 부유 게이트 전극 상에 제공된 제2 제어 게이트 전극을 포함하는 반도체 메모리에 귀속된다.
본 발명의 다른 양태는, 반도체 메모리의 제조 방법으로서, 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 제1 도전층을 퇴적하는 단계와; 상기 제1 도전층에 열(column) 방향으로 연장하는 제1 홈(groove)을 형성함으로써 상기 제1 도전층을 상기 제1 홈을 사이에 두고 제1 부유 게이트 층과 제2 부유 게이트 층으로 분리하는 단계와; 상기 제1 부유 게이트 층의 상면의 수평 레 벨로부터 상기 제2 부유 게이트 층의 상면의 수평 레벨을 저감시키고, 상기 제2 부유 게이트 층의 상면이 상기 제2 부유 게이트 층의 하면보다 크도록 상기 제2 부유 게이트 층의 상면을 증가시키는 단계와; 상기 제1 및 제2 부유 게이트 층들 상에 전극간 절연막을 퇴적하는 단계와; 상기 전극간 절연막 상에 제2 도전층을 퇴적하는 단계와; 상기 제2 도전층, 상기 전극간 절연막, 및 상기 제1 및 제2 부유 게이트 층들을 관통하는 제2 홈을 행 방향으로 형성함으로써 복수의 제어 게이트 전극들, 제1 부유 게이트 전극들 및 제2 부유 게이트 전극들을 형성하는 단계와; 상기 제2 홈을 통하여 상기 기판에 소스 및 드레인 영역들을 형성하는 단계를 포함하는 반도체 메모리의 제조 방법에 귀속된다.
본 발명의 실시예 및 다양한 변형을 첨부된 도면을 참조하여 설명한다. 동일하거나 유사한 도면 부호는 도면 전반에 걸쳐 동일하거나 유사한 부분 및 요소에 적용되고, 동일하거나 유사한 부분들 및 요소들은 생략되거나 단순화된다.
일반적으로 반도체 디바이스들의 표현에서, 많은 도면들이 하나의 그림으로부터 다른 그림까지 스케일대로 그려지지 않으며, 소정의 그림 내부에서도 스케일대로 그려지지 않고, 특히, 도면의 판독을 용이하게 하기 위하여 층두께는 임의적으로 도시된다.
본 출원에서 사용된 "제1 도전층", "제2 도전층", "제3 도전층",..., 과 같은 표현들은 실제의 시간 절차를 정의하지 않고, 논리 절차를 위해 편리하게 사용된다.
도 1 에 도시한 바와 같이, 본 발명의 실시예에 따른 비휘발성 반도체 메모리는 복수의 메모리 셀 트랜지스터들 MT11 내지 MTmn 이 매트릭스 형태로 배열된 NAND 플래쉬 EEPROM 이다. 도 1 은 일 예로서 매트릭스 형태로 제공된 m×n (m 및 n 은 정수임) 메모리 셀 트랜지스터들 MT11 내지 MT1n, MT21 내지 MT2n, MT31 내지 MT3n, ..., MTm1 내지 MTmn 을 도시한다. 도 1 에 도시한 바와 같이 이하의 소자들은 셀 어레이의 열 방향 (비트 라인 방향) 으로 배열된다: 소스 라인 컨택트 플러그들 181, 182, 183, ..., 18m 에 접속된 소스 라인 SL; 선택 게이트 트랜지스터들 STS1, STS2, STS3, ..., STSm 의 선택 게이트 전극들에 접속된 선택 게이트 라인 SGS; 각각의 메모리 셀 트랜지스터들 MT11 내지 MT1n 의 제어 게이트 전극들에 접속된 워드 라인들 WL1 내지 WLn; 및 선택 게이트 트랜지스터들 STD1, STD2, STD3, ..., STDm 의 선택 게이트 전극들에 접속된 선택 게이트 라인 SGD. 비트 라인 컨택트 플러그들 171, 172, 173, ..., 17m 에 접속된 비트 라인들 BL1, BL2, BL3,..., BLm 은 열 방향으로 연장하기 위해 행 방향 (워드 라인 방향) 으로 배열된다.
본 발명의 실시예에 따른 비휘발성 반도체 메모리는, 복수의 메모리 셀 트랜지스터들 MT11 내지 MT1n, MT21 내지 MT2n, ..., 및 MTm1 내지 MTmn 에 구성된 셀 어레이들 주위로 반도체 기판 (1) 상에 배치되고, 도면에서 생략된 주변 회로들을 추가적으로 포함한다.
도 2 는 도 1 에 도시한 열 방향에서 A-A 라인을 따라 취한 단면도이다. 도 2 에 도시한 바와 같이, 본 발명의 실시예에 따른 비휘발성 반도체 메모리는 반도체 기판 (1); 제1 메모리 셀 트랜지스터들 M11 내지 M31 및 매트릭스의 행 방향인 제1 메모리 셀 트랜지스터들 M11 내지 M31 에 인접한 제2 메모리 셀 트랜지스터 M21 를 포함한다. 제1 메모리 셀 트랜지스터들 M11 및 M31 각각은, 기판 (1) 상에 제공되고, 기판 (1) 과 절연된 제1 부유 게이트 전극 (131, 133); 제1 부유 게이트 전극들 (131, 133) 상에 제공되고, 제1 부유 게이트 전극들 (131, 133) 과 절연된 제1 제어 게이트 전극들 (15) 을 포함한다. 제2 메모리 셀 트랜지스터 M21 은, 기판 (1) 상에 제공되고, 기판 (1) 과 절연되고, 제1 부유 게이트 전극들 (131, 133) 과 분리된 제2 부유 게이트 전극 (132); 및 제2 부유 게이트 전극 (132) 상에 제공되고 제2 부유 게이트 전극 (132) 과 절연된 제2 제어 게이트 전극을 포함하는데, 제2 부유 게이트 전극 (132) 의 상면은 제2 부유 게이트 전극 (132) 의 하면보다 더 크고, 제2 부유 게이트 전극 (132) 의 상면은 제1 부유 게이트 전극들 (131, 133) 의 상면보다 낮다.
도 3은 도 1에 도시된 열방향으로 B-B 선을 따라 취해진 단면도이다. 도 3에 도시된 바와 같이, 메모리셀 트랜지스터들 MT11 내지 MT1n은 열방향에서 서로 인접하도록 배치된다. 메모리셀 트랜지스터들 MT11 내지 MT1n의 각각은 부유 게이트 전극(131)과 제어 게이트 전극(15)이 적층되어 있는 적층 게이트 구조(stacked gate structure)를 포함한다. 예를 들면, 메모리셀 트랜지스터 MT11은 n+ 형의 소스 및 드레인 영역들(111 및 112); 소스 및 드레인 영역들(111 및 112) 사이에 배치된 채널 영역 상에 게이트 절연막(12)을 통하여 배치된 제1 부유 게이트 전극(131); 및 전극간 절연막들(14)을 통하여 제1 부유 게이트 전극(131) 상에 배치된 제어 게이트 전극(15)을 포함한다. 메모리셀 트랜지스터 MT12는 n+ 형의 소스 및 드레인 영역들(112 및 113); 소스 및 드레인 영역들(112 및 113) 사이에 배치된 채널 영역 상에 게이트 절연막(12)을 통하여 배치된 제1 부유 게이트 전극(131); 및 전극간 절연막들(14)을 통하여 제1 부유 게이트 전극(131) 상에 배치된 제어 게이트 전극(15)을 포함한다. 메모리셀 트랜지스터 MT13은 n+ 형의 소스 및 드레인 영역들(113 및 114); 소스 및 드레인 영역들(113 및 114) 사이에 배치된 채널 영역 상에 게이트 절연막(12)을 통하여 배치된 제1 부유 게이트 전극(131); 및 전극간 절연막들(14)을 통하여 제1 부유 게이트 전극(131) 상에 배치된 제어 게이트 전극(15)을 포함한다. 메모리셀 트랜지스터 MT1n은 n+ 형의 소스 및 드레인 영역들(11n 및 11(n+1)); 소스 및 드레인 영역들(11n 및 11(n+1)) 사이에 배치된 채널 영역 상에 게이트 절연막(12)을 통하여 배치된 제1 부유 게이트 전극(131); 및 전극간 절연막들(14)을 통하여 제1 부유 게이트 전극(131) 상에 배치된 제어 게이트 전극(15)을 포함한다.
소스 및 드레인 전극들은 열방향으로 서로 인접한, 메모리셀 트랜지스터들 MT11 내지 MT1n에 의하여 공유된다. "공유 영역(shared region)"은 하나의 메모리셀 트랜지스터의 소스 영역이 인접 메모리셀 트랜지스터의 드레인 영역으로서 기능하는 방식으로 기능하는 공통 영역을 의미한다. 예를 들면, 하나의 메모리셀 트랜지스터 MT11의 드레인 영역(112)은 인접 메모리셀 트랜지스터 MT12의 소스 영역(112)로서 기능한다.
메모리셀 트랜지스터들 MT11 내지 MT1n의 각각은 MIS 트랜지스터이다. "MIS 트랜지스터"는, 게이트 전압에 의한 채널 전류의 제어를 게이트 전극과 채널 영역간에 배치된 절연막(게이트 절연막)을 통하여 행하는 절연 게이트 전계 효과형 트랜지스터(MISFET) 및 절연 게이트 정전 유도 트랜지스터(MISSIT)과 같은 절연 게이트 트랜지스터이다. 실리콘 산화막(SiO2 막)이 게이트 절연막으로서 사용되는 MISFET는 MOSFET(metal oxide semiconductor field effect transistor)로 호칭한다.
메모리셀 트랜지스터들 MT11 내지 MT1n의 게이트 절연막(12)의 두께는 약 1nm 내지 약 20 nm이고, 게이트 절연막(12)의 두께는 바람직하게는 약 5 내지 약 10 nm이다. SiO2 막(silicon oxide film), Si3N4(silicon nitride), Ta2O5(tantalum oxide), TiO2(titanium oxide), Al2O3(alumina), ZrO2(zirconium oxide) 등이 게이트 절연막(12)의 재료로서 이용될 수 있다.
전극간 절연막들(14)의 두께는 게이트 절연막(12)의 두께의 약 두배 내지 약 5배이며, 전극간 절연막들(14)의 두께는 바람직하게는 약 10 내지 약 30 nm이다. Si3N4, Ta2O5, TiO2, Al2O3, ZrO2, ONO(oxide/nitride/oxide), PSG(phosphor silicate glass), BPSG(boron phosphor silicate glass), SiON(silicon oxide nitride), BaTiO3(barium titanate), SiOxFx(silicon oxide fluoride), 및 폴리이미드와 같은 유기 수지 등이 전극간 절연막(14)의 재료들로서 이용될 수 있다. 또한, 이 재료들을 결합하는 적층 구조를 채용할 수 있다.
메모리셀 트랜지스터들 MT11 내지 MT1n의 열방향의 각 단에는 선택 게이트 트랜지스터(제1 선택 게이트 트랜지스터) STS1 및 선택 게이트 트랜지스터(제2 선택 게이트 트랜지스터) STD1의 각각이 서로 인접하여 배치된다.
선택 게이트 트랜지스터 STS1은 MIS 트랜지스터이다. 선택 게이트 트랜지스터 STS1은, 열방향의 배열의 일단에 위치된 메모리셀 트랜지스터 MT11의 소스 영역(111)에 공통인 n+ 드레인 영역(111); n+ 소스 영역(41); 및 드레인 영역(111)과 소스 영역(41) 사이에 배치된 게이트 절연막(12)을 갖는 채널 영역 상에 배치된 선택 게이트 전극들(131a, 15a)을 포함한다. 소스 영역(41) 상에 소스선 컨택트 플러그(181)가 배치되며 소스선 컨택트 플러그(18)는 선택 게이트 트랜지스터 STS1에 인접한다.
선택 게이트 트랜지스터 STD1은 MIS 트랜지스터이다. 선택 게이트 트랜지스터 STD1은, 열방향의 배열의 타단에 위치된 메모리셀 트랜지스터 MT1n의 드레인 영역(11(n+1))에 공통인 n+ 소스 영역(11(n+1)); n+ 드레인 영역(31); 및 소스 영역(11(n+1))과 드레인 영역(31) 사이에 배치된 게이트 절연막(12)을 갖는 채널 영역 상에 배치된 선택 게이트 전극들(131b 및 15b)를 포함한다. 비트선 컨택트 플러그(171)가 드레인 영역(31) 상에 배치되며, 비트선 컨택트 플러그(171)는 선택 게이트 트랜지스터 STD1에 인접한다.
도 2에 도시된 바와 같이, 행방향에는, 메모리셀 트랜지스터들(MT11, MT21 및 MT31)이 서로 인접한다. 메모리셀 트랜지스터들 MT11 및 MT31은 각각 제1 부유 게이트 전극들(131 및 133)을 포함한다. 한편, 메모리셀 트랜지스터 MT21은 제2 부유 게이트 전극(132)을 포함한다.
메모리셀 트랜지스터 MT11의 제1 부유 게이트 전극(131)과 채널 영역, 메모리셀 트랜지스터 MT21의 제2 부유 게이트 전극(132)과 채널 영역, 및 메모리셀 트랜지스터 MT31의 제1 부유 게이트 전극(133)과 채널 영역의 각각의 사이에는 제1 분리 절연막(2), 제2 분리 절연막(3) 및 제3 분리 절연막(6)이 매립된다. 각각의 메모리셀 트랜지스터들 MT11, MT21 및 MT31의 소자들은 제1 분리 절연막(2), 제2 분리 절연막(3) 및 제3 분리 절연막(6)에 의하여 서로 완전히 분리된다.
제1 부유 게이트 전극들(131 및 133)은 사각형(rectangular) 단면 형상을 갖는다. 제1 부유 게이트 전극들(131 및 133)의 두께 T0는 약 5 내지 약 400 nm의 범위에 있고, 그 폭 W0는 약 5 내지 약 400 nm의 범위에 있다. 제1 부유 게이트 전극들(131 및 133)의 애스팩트비(aspect ratio)는 예를 들면, 상한이 대략 10이며, 바람직하게는 약 1 내지 약 5이다.
제1 부유 게이트 전극들(131 및 133)의 각각의 상면 및 그 측면의 일부는 제어 게이트 전극(15)과 대향하여, 제어 게이트 전극(15)과 각각의 제1 부유 게이트 전극들(131 및 133) 사이의 커패시턴스들 C11 및 C13을 정의한다. 또한, 제1 부유 게이트 전극들(131 및 133)의 각각의 하면은 채널 영역과 대향하여, 채널 영역과 각각의 제1 부유 게이트 전극들(131 및 133) 사이의 커패시턴스들 C21 및 C23을 정의한다. 여기에서, 각각의 제1 부유 게이트 전극들(131 및 133)이 제어 게이트 전극(15)과 대향하는 영역은 각각의 제1 부유 게이트 전극들(131 및 133)이 채널 영역과 대향하는 영역보다 더 크다. 따라서, 전극간 절연막(14) 및 게이트 절연막(12)가 동일한 두께 및 재료인 경우에, 제어 게이트 전극(15)과 각각의 제1 부유 게이트 전극들(131 및 133) 사이의 커패시턴스들 C11 및 C13은 채널 영역과 제1 부유 게이트 전극들(131 및 133) 사이의 커패시턴스들 C21 및 C23보다 더 증가될 수 있다.
제2 부유 게이트 전극(132)은, 제2 부유 게이트 전극(132)이 제1 부유 게이트 전극들(131 및 133)에 인접하는 방향(행방향)을 따라 취한 단면이 T 형상(볼록 형상)을 갖는다. 제2 부유 게이트 전극(132)은 하부 부재(lower member, 132x), 및 하부 부재(132x)의 상면에 배치된 상부 부재(upper member, 132y)를 포함한다. 행방향의 하부 부재(132x)의 폭 W2는 약 5 내지 200 nm의 범위에 있고, 두께 T2는 약 2 내지 200 nm의 범위에 있다. 상부 부재(132y)의 폭 W1은 폭 W2보다 넓은 약 5 내지 400 nm의 범위에 있고, 두께 T1은 약 2 내지 200 nm의 범위에 있다. 제2 부유 게이트 전극(132)의 애스펙트비는, 예를 들면, 상한이 약 10이고, 바람직하게는 약 1 내지 약 5이다.
상부 부재(132y)의 상면과 제어 게이트 전극(15)는 서로 대향하여, 상부 부재(132y)와 제어 게이트 전극(15) 사이의 커패시턴스 C12를 정의한다. 또한, 하부 부재(132x)의 하면과 채널 영역은 서로 대향하며, 하부 부재(132x)와 채널 영역 사이의 커패시턴스 C22를 정의한다. 여기에서, 상부 부재(132y)와 제어 게이트 전극(15)가 서로 대향하는 영역은 하부 부재(132x)와 채널 영역이 서로 대향하는 영역보다 더 크다. 따라서, 전극간 절연막(14) 및 게이트 절연막(12)가 동일한 두께 및 재료를 갖는 경우, 상부 부재(132y)와 제어 게이트 전극(15) 사이의 커패시턴스 C12는 하부 부재(132x)와 채널 영역 사이의 커패시턴스 C22보다 증가될 수 있다.
도 4는 도 1에 도시된 열방향의 C-C 라인을 따라 취해진 단면도이다. 메모리셀 트랜지스터 MT21은, n+ 형의 소스 및 드레인 영역들(121 및 122); 소스 및 드 레인 영역들(121 및 122) 사이에 배치된 채널 영역 상에 게이트 절연막(12)을 통하여 배치된 제2 부유 게이트 전극(132); 및 제2 부유 게이트 전극(132) 상에 전극간 절연막들(14)을 통하여 배치된 제어 게이트 전극(15)을 포함한다. 메모리셀 트랜지스터 MT22은, n+ 형의 소스 및 드레인 영역들(122 및 123); 소스 및 드레인 영역들(122 및 123) 사이에 배치된 채널 영역 상에 게이트 절연막(12)을 통하여 배치된 제2 부유 게이트 전극(132); 및 제2 부유 게이트 전극(132) 상에 전극간 절연막들(14)을 통하여 배치된 제어 게이트 전극(15)을 포함한다. 메모리셀 트랜지스터 MT23은, n+형의 소스 및 드레인 영역들(123 및 124); 소스 및 드레인 영역들(123 및 124) 사이에 배치된 채널 영역 상에 게이트 절연막(12)을 통하여 배치된 제2 부유 게이트 전극(132); 및 제2 부유 게이트 전극(132) 상에 전극간 절연막들(14)을 통하여 배치된 제어 게이트 전극(15)을 포함한다. 메모리셀 트랜지스터 MT2n은, n+형의 소스 및 드레인 영역들(12n 및 12(n+1)); 소스 및 드레인 영역들(12n 및 12(n+1)) 사이에 배치된 채널 영역 상에 게이트 절연막(12)을 통하여 배치된 제2 부유 게이트 전극(132); 및 제2 부유 게이트 전극(132) 상에 전극간 절연막들(14)을 통하여 배치된 제어 게이트 전극(15)을 포함한다.
도 5는 제1 부유 게이트 전극들(131 및 133) 및 제2 부유 게이트 전극들(132)의 배치예를 도시한다. 도 5의 종축은 열방향(비트선 방향)을 나타내고, 횡축은 행방향(워드선 방향)을 나타낸다. 도 5의 사각형(quadrangles)은 메모리셀 트랜지스터들이 제1 부유 게이트 전극들(131 및 133)을 포함하는 것을 도시한다. 도 5에서 T 형상(볼록 형상)으로 도시된 바와 같이, 메모리셀 트랜지스터들은 제2 부유 게이트 전극들(132)을 포함한다. 도 5에서는, 예를 들면, 홀수 열들의 메모리셀 트랜지스터들 MT11 내지 MT1n, MT31 내지 MT3n, .... 및 MT(m-1)1 내지 MT(m-1)n은 제1 부유 게이트 전극들(131 및 133)을 포함하고, 짝수 열의 메모리셀 트랜지스터들 MT21 내지 MT2n, MT41 내지 MT4n, .... 및 MTm1 내지 MTmn은 제2 부유 게이트 전극들(132)을 포함한다. 특히, 복수의 제1 부유 게이트 전극들(131 및 133) 및 복수의 제2 부유 게이트 전극들(132)는 행방향으로 주기적으로 교대 배치되어, 1차원 어레이를 구성한다.
도 1 ~ 도 3에 나타낸 실시 형태에 따른 불휘발성 반도체 메모리의 등가 회로를 도 6에 나타낸다. 도 6에 도시한 바와 같이, 셀 어레이(100)에는, 메모리 셀 트랜지스터(MT11~MT1n, MT21~MT2n, ..., MTm1~MTmn이 포함되어 있다. 셀 어레이(100)에서, 메모리 셀 트랜지스터(MT11~MT1n), 및 선택 게이트 트랜지스터(STS1, STD1)이 직렬로 접속되어, 셀 유닛(선형 배열; linear arrangement)(201)을 구성하고 있다. 선택 게이트 트랜지스터(STS2~STSm), 메모리 셀 트랜지스터(MT21~MT2n, ..., MTm1~MTmn), 및 선택 게이트 트랜지스터(STD2~STDm)도 각각 직렬로 접속되어, 셀 유닛(선형 배열)(202, 203, ..., 20m)을 구성하고 있다. 셀 유닛(201, 202, 203, ..., 20m)이 각각 행 방향으로 순서대로 배열되어 매트릭스를 형성하고 있다.
셀 유닛(201)에서, 직렬 접속된 메모리 트랜지스터(MT11~MT1n) 그룹의 선형 배열의 일단에 위치하는 메모리 셀 트랜지스터(MT11)의 소스 영역(111)에는 선택 게이트 트랜지스터(STS1)의 드레인 영역(111)이 접속되어 있다. 한편, 직렬 접속된 메모리 트랜지스터(MT11~MT1n) 그룹의 선형 배열의 타단에 위치하는 메모리 셀 트랜지스터(MT1n)의 드레인 영역(11(n+1))에는 선택 게이트 트랜지스터(STD1)의 소스 영역(11(n+1))이 접속된다. 셀 유닛(202, 203, ..., 20m)의 컴포넌트들은 셀 유닛(201)과 동일하다.
선택 게이트 트랜지스터(STS1~STSm)의 소스 영역에는, 그 소스 영역에 공통인 소스선(SL)이 접속된다. 소스선(SL)에는 그 소스선(SL)에 전압을 공급하는 소스선 드라이버(103)가 접속된다. 선택 게이트 트랜지스터(STS1~STSm)에 공통인 선택 게이트선(SGS)과; 선택 게이트 트랜지스터(STD1~STDm)에 공통인 선택 게이트선(SGD)과; 메모리 셀 트랜지스터(MT11, MT21, ..., MTm1)에 공통인 워드선(WL1)과; 메모리 셀 트랜지스터(MT12, MT22, ..., MTm2, ...)에 공통인 워드선(WL2)과; 메모리 셀 트랜지스터(MT1n, MT2n, ..., MTmn)에 공통인 워드선(WLn)은 행 디코더(101)에 접속된다. 행 디코더(101)는, 행 어드레스 신호를 디코드하여 행 어드레스 디코드 신호를 얻고, 워드선(WL1~WLn) 및 선택 게이트선(SGS, SGD)에 선택적으로 동작 전압 을 공급한다. 선택 게이트 트랜지스터(STD1~STDm)의 각각의 드레인 영역에는 비트선(BL1~BLm)이 각각 접속된다. 비트선(BL1~BLm)에는 감지 증폭기(102) 및 열 디코더(104)가 접속된다. 열 디코더(104)는 열 어드레스 신호를 디코드하여 열 어드레스 디코드 신호를 얻고, 열 어드레스 디코드 신호에 기초해서 비트선(BL1~BLm) 중 어느 하나를 선택한다. 감지 증폭기(102)는 행 디코더(101) 및 열 디코더(104)에 의해 선택된 메모리 셀 트랜지스터로부터 판독한 메모리 신호들을 증폭한다.
불휘발성 반도체 메모리에서, 메모리 셀 트랜지스터의 다식화(multi-leveling)는, 메모리 셀 트랜지스터의 임계 전압을 바꾸는 것에 의해 수행된다. 기입 동작은 워드선마다 수행되지만, 사실상, 하나의 워드선에는 수천 내지 수십만의 메모리 셀 트랜지스터가 접속된다. 도 7에, 메모리 셀 트랜지스터에 기입되는 각 값의 임계값 분포를 나타낸다. 원하는 임계 전압에 도달하도록, 제어 게이트 전극에 기입 전압(프로그램 펄스)(Vpp)을 인가하여 기입 동작을 수행하는 경우, 도 7에 도시한 바와 같이, 메모리 셀 트랜지스터들 각각에 대해 임계값의 변동이 발생하는 임계값 분포가 나타난다. 이 임계값 분포에 있어서 전위차 ΔVpgm이 크면, 오판독 동작의 가능성이 증가한다. 따라서, 도 8에 도시된 바와 같이, 작은 전위차 ΔVpgm를 갖는 것이 바람직하다.
이 임계값의 변동이 발생하는 원인으로는, 인접 게이트간 용량에 기인하는 변동, 게이트 절연막의 막 두께 변동, 및 메모리를 형성할 때의 형상 변동이 있다. 이것이 기입 동작 시에 발생한다면, 모든 메모리 셀 트랜지스터에 데이터가 기입되는 것은 아니다. 보존되는 데이터에 따라, 데이터가 기입될 메모리 셀 트랜지스터에 인접하는 메모리 셀 트랜지스터들에 데이터가 기입되는 경우와, 거기에 기입되지 않는 경우 모두 발생한다. 상술한 선택 메모리 셀 트랜지스터에 인접하는 부유 게이트 전극에 캐리어가 주입되는 경우, 데이터가 기입될 선택 메모리 셀 트랜지스터는 그에 인접하는 메모리 셀 트랜지스터의 영향을 받는다. 따라서, 같은 기입 전압(Vpp)을 인가해도, 선택 메모리 셀 트랜지스터는 때때로 원하는 임계 전압에 도달할 수 없다. 인접하는 메모리 셀 트랜지스터의 영향은 인접 게이트간 용량이 크면 클수록 현저하게 증가하고, 선택 메모리 셀 트랜지스터의 부유 게이트 전극에 대향하는 인접하는 메모리 셀 트랜지스터의 부유 게이트 전극의 면적의 크기에 의존한다.
도 9에 실선으로 나타낸 임계값 분포에 존재하는 임계값 변동에서 기입 동작을 수행할 경우, 인접 게이트간 용량이 작고, 1 회의 기입 동작에서의 임계값 변동이 임계값 분포에 들어가 있으면 문제가 발생하지 않는다. 그러나, 인접 게이트간 용량이 크다면, 도 10에 도시한 바와 같은 전위차 ΔVt1에 의해 임계값 분포가 달라진다.
입계값 분포가 달라지는 경우, 인접 게이트간 용량의 영향으로 의한 기입 정밀도의 열화를 억제하기 위해, 변동에서 가장 높은 전압값이 목적 임계 전압과 같거나 그보다 조금 낮게 될 수 있도록 기입 전압(Vpp)을 인가하고, 전위차 ΔVpp를 순 차적으로 가한 펄스를 인가하여 기입 전압(Vpp)이 서서히 증가하도록 한다. 이 전위차 ΔVpp은, 소정 횟수의 기입 전압 Vpp에 의해 분산되는 전위차 σVt1과 전위차 ΔVpgm을 이용하여, 수학식 1로 나타낼 수 있다.
Figure 112007015383630-PAT00001
워드선 당 1회의 기입 시간 Tpgm는 수학식 2로 나타낼 수 있다.
Figure 112007015383630-PAT00002
여기서, 1회의 기입 동작을 수행하는데 필요로 하는 넷 타임(net time; Tpptotal)은, 실제로 기입 동작을 수행하는데 필요한 시간(Twrite), 기입을 수행한 메모리 셀 트랜지스터의 임계값을 체크하는데 필요한 검증 시간(Tverify), 및 리셋 시간(Treset)을 이용하여 수학식 3으로 나타낼 수 있다.
Figure 112007015383630-PAT00003
도 11에 도시한 바와 같이 1회째 기입 전압(Vpp)을 인가 한 후, 도 12에 도시한 바와 같이 2회째 기입 전압(Vpp+ΔVpp)을 인가한다. 그때, 사선의 히스토그램 으로 나타낸 임계값 분포의 일부가 원하는 임계값 분포에 들어간다. 다음으로, 도 13에 도시한 바와 같이, 3회째 기입 전압(Vpp+2*ΔVpp)을 인가할 때, 윤곽이 그려진 히스토그램(outlined histogram)으로 도시되고, 원하는 임계값 분포 내에 들어가 있는 메모리 셀 트랜지스터에는 바이어스를 인가하지 않는다. 상술한 바와 같은 프로세스를, 도 14 및 도 15에 도시한 바와 같이, 8회째와 10회째 반복함으로써, 사선으로 나타낸 히스토그램으로 도시된 임계값 분포를 갖는 메모리 셀 트랜지스터를 전위차(ΔVpgm) 내에 있도록 할 수 있다.
그러나, 예를 들면, Twrite는 약 20㎲이고, Tverify는 약 70㎲이고, Treset는 약 20㎲이면, Tpptotal은 100㎲ 이상이 된다. 이러한 예에서와 같이, 10회의 기입을 반복하는 경우에는, 하나의 워드선(WL)에 대한 기입 동작을 완료할 때까지 총 1000㎲ 이상 걸린다.
다음으로, 도 16에 도시한 바와 같이, 메모리 셀 트랜지스터의 각 값의 임계값 중, 비교적 높은 값의 임계값을 사용하는 경우의 기입 방법을 설명할 것이다. 인접 게이트간 용량의 영향이 큰 메모리 셀 트랜지스터에서는, 도 17에 도시한 바와 같이, 기입 동작이 낮은 임계값에 대해 한 번 수행된다. 그 다음에, 도 18에 도시한 바와 같이 임계값이 원하는 값이 되도록 기입 동작이 수행된다. 상술한 바와 같은 데이터를 기입할 경우에는, 메모리 셀 트랜지스터가 도 17 및 도 18에 나타낸 임계값 분포 내에 있을 수 있도록 하기 위해, 도 13 ~ 도 15에 나타낸 프로세스들이 개별적으로 수행된다. 이 때문에, 기입 동작을 완료시키기 위해 더 많은 시간을 필요로 한다.
상기 프로세스에 대하여, 본 발명의 실시 형태에 따른 불휘발성 반도체 메모리에 따르면, 도 5에 도시한 바와 같이, 각각의 제2 부유 게이트 전극들(132)이 볼록(convex)하므로, 제1 부유 게이트 전극(131)의 인접 게이트간 용량(C3)보다 제2 부유 게이트 전극(132)의 인접 게이트간 용량(C4)이 작다. 따라서, 전체가 제1 부유 게이트 전극(131)과 유사한 사각형 부유 게이트 전극이 배치되어 있을 경우에 비해, 인접 게이트간 용량을 저감할 수 있다. 따라서, 도 13 ~ 도 15에 나타낸 프로세스나, 도 17 및 도 18에 나타낸 프로세스를 간략화 또는 생략할 수 있고, 따라서, 기입 정밀도를 열화 시키지 않고, 기입 시간을 단축 가능하게 된다. 특히, 각각의 제2 부유 게이트 전극(132)에 데이터를 기입하는 경우에는, 제1 제어 게이트 전극(131)에 데이터를 기입하는 경우보다 간략화한 기입 프로그램을 설정할 수 있다.
다음으로, 본 발명의 실시 형태에 따른 불휘발성 반도체 메모리에 대한 커플링비 및 인접 게이트간 용량의 평가 방법을 설명한다. 평가 대상인 복수의 게이트를 도 19 및 도 20에 도시한 바와 같이 3차원 형상 모델로서 계산기에 입력한다. 경계 조건으로는, 절연 재료의 상대 유전 상수를 입력한다. 주목될 제어 게이트 전극에 동작 전압에 상당하는 전압을 설정한다. 이 조건에서, 계산기를 이용하여, 각 게이트 간의 거리, 형상, 배치로부터 포아슨 방정식을 수치 계산하고, 각 게이트 간에서의 정전 용량을 계산한다. 계산된 정전 용량 중, 주목될 제어 게이트 전 극과 부유 게이트 전극 간의 정전 용량을 C1로, 주목될 제어 게이트 전극과 그 주위에 있는 전체 게이트 전극 사이의 정전 용량을 C2로 정의하는 조건 하에, 커플링 비(C)가 수학식 4를 이용하여 산출된다.
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또한, 인접 게이트간 용량의 영향으로 변동하는 전압 ΔV는 인접 메모리 셀 트랜지스터의 전압 변동이 주목하는 메모리 셀 트랜지스터에 부여하는 전압 변동을 계산함으로써 얻어진다. 도 19 및 도 20에 나타낸 모델을 이용한 계산 에서는, 커플링 비가 40%이상, 전압 ΔV가 580mV 이하였다.
다음으로, 제1 ~ 제3 비교예에 따른 불휘발성 반도체 메모리를 설명한다. 제1 비교예에 따른 불휘발성 반도체 메모리를 도 21에 나타낸다. 도 21에서, 45nm 룰이 적용된다. 부유 게이트 전극(141, 142, 143)의 상면 및 측면의 일부와 제어 게이트 전극(15)이 서로 대향하여, 용량(C51, C52, C53)을 규정하고 있다. 부유 게이트 전극(141, 142, 143)의 하면과 채널 영역이 서로 대향하여, 용량(C61, C62, C63)을 규정하고 있다. 부유 게이트 전극(141, 142, 143)의 측면도 제어 게이트 전극(15)과 대향한다. 이로써, 전극간 절연막(14)과 게이트 절연막(12)의 두께가 동일하고 재질이 같을 경우, 부유 게이트 전극(141, 142, 143)과 제어 게이트 전극(15) 간의 용량(C51, C52, C53)이 부유 게이트 전극(141, 142, 143)과 채널 영역 간의 용량(C61, C62, C63)보다 더 크게 된다.
제2 비교예에 따른 불휘발성 반도체 메모리를 도 22에 나타낸다. 도 22에서，도 21에 나타낸 45nm 룰보다도 메모리 셀 트랜지스터를 고밀도화/미세화한 3Xnm 룰(X는 0 내지 9 중 임의의 정수)이 적용되어 있다. 인접하는 부유 게이트 전극(151, 152, 153)간의 거리 So = 3Xnm이며, 이는 도 21에 나타낸 부유 게이트 전극(141, 142, 143)간의 거리 So = 45nm보다도 좁다. 이 때문에, 부유 게이트 전극(151, 152, 153) 사이에 최저 필요막 두께 10∼15nm 정도의 전극간 절연막(14)을 성막하고, 또한 그 위에 제어 게이트 전극(15)을 매립하는 것이 곤란하다. 또한，인접 게이트 간 거리 So가 좁아지는 것에 의해, 인접 게이트간 용량이 커진다. 따라서, 기입이 행해지지 않고 있는 메모리 셀 트랜지스터의 임계값이, 인접하는 게이트의 영향을 받아서 변동하고, 오기입/오판독을 일으키는 경우가 있다.
제3 비교예에 따른 불휘발성 반도체 메모리를 도 23에 나타낸다. 도 23에서，부유 게이트 전극(162)의 최상부의 수평 레벨이, 인접하는 부유 게이트 전극(161, 163)의 최상 부분의 수평 레벨보다도 낮다. 부유 게이트 전극(161, 163)의 상면 및 측면의 일부와 제어 게이트 전극(15)이 대향해서, 용량 C71, C73을 규정하고 있다． 그러나，부유 게이트 전극(162)에서는，그 상면이 제어 게이트 전극(15)에 대향해서, 용량 C72를 규정하고 있다． 부유 게이트 전극(162)의 상면과 하면의 폭이 실질적으로 같으므로, 부유 게이트 전극(162)의 용량 C72를 게이트 절 연막(12)의 용량 C82보다도 크게 할 수 없다.
도 21 내지 도 23에 나타낸 제1 내지 제3 비교예에 반하여, 본 발명의 실시 형태에 따른 불휘발성 반도체 메모리에 따르면, 3Xnm 룰을 적용했을 경우라도, 도 1에 도시한 바와 같이, 제1 부유 게이트 전극(131, 133), 및 제2 부유 게이트 전극(132)의 각각과 제어 게이트 전극(15) 간의 용량(C11, C12, C13)을, 제1 부유 게이트 전극(131, 133), 및 제2 부유 게이트 전극(132)의 각각과 채널 영역간의 용량 C2l, C22, C23보다도 크게 할 수 있다．
다음으로，본 발명의 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 일례를 설명한다. 여기에서, 도 24(a), 도 25(a) 내지 도 42(a)는 라인 A-A 방향의 절단면에서 본 열 방향에서의 도 1에 도시된 셀 어레이의 공정 단면도를 도시한다. 또한, 도 24(b), 도 25(b) 내지 도 42(b)는 라인 B-B 방향의 절단면에서 본 행 방향의 셀 어레이의 공정 단면도를 도시한다. 또한， 도 24(a)∼도 42(b)에 나타낸 불휘발성 반도체 메모리의 제조 방법은 일례이며, 이 변형 예를 포함해서 이 이외의 다양한 제조 방법에 의해 실현 가능한 것은 물론이다.
도 24(a) 및 도 24(b)에 도시한 바와 같이, p형 Si 등의 반도체 기판(1)을 준비한다. 도 25(a) 및 도 25(b)에 도시한 바와 같이, 반도체 기판(1)의 표면에 열산화법에 의해 SiO2막 등의 게이트 절연막(터널 산화막)(12)을 1nm∼15nm 정도로 형성한다. 게이트 절연막(12) 위에, 감압 CVD(RPCVD)법 등에 의해 인(P)이 도핑된 부유 게이트 전극층이될 폴리실리콘층(제1 도전층)(13)을 10nm∼200nm 정도 퇴적한 다. 후속하여, 폴리실리콘층(13) 위에, CVD법 등에 의해 Si3N4막 등의 마스크 막(4)을 50nm∼200nm 정도 퇴적한다.
마스크 막(4) 위에 레지스트 막을 스핀 코팅하고, 리소그래피 기술을 이용해서 레지스트 막의 에칭 마스크를 형성한다. 이 에칭 마스크를 이용한 반응성 이온 에칭(RIE)법 등에 의해, 마스크 막(4)의 일부를 선택적으로 제거한다. 에칭후에 레지스트 막을 제거한다. 마스크 막(4)을 마스크로 해서, 폴리실리콘층(13), 게이트 절연막(12) 및 반도체 기판(1)의 일부를 열 방향으로 선택적으로 제거한다. 이 결과, 도 26(a) 및 도 26(b)에 도시한 바와 같이, 폴리실리콘층(13) 및 게이트 절연막(12)을 관통하여, 열 방향으로 연신하는 홈부(제1 홈부)(4a)가 형성된다. 따라서, 폴리실리콘층(13)의 일부인 제1 부유 게이트 전극(131, 133)과, 폴리실리콘층(13)의 또 다른 일부인 제1 부유 게이트 전극(131, 133)과 이격된 제2 부유 게이트 전극(132x)이 형성된다.
다음으로，도 27(a) 및 도 27(b)에 도시한 바와 같이, CVD법 등에 의해 홈부(4a)에 제1 소자 분리 절연막(2)을 200nm∼1500nm 정도 매립한다. 또한，도 26(a) 및 도 26(b)에 나타낸 마스크 막(4)을 제거하고 나서, 소자 분리 절연막(2)을 매립할 수 있다. 그리고， 도 28(a) 및 도 28(b)에 도시한 바와 같이, 선택 에칭에 의해, 마스크 막(4) 및 소자 분리 절연막(2)의 일부를 선택적으로 제거한다. 여기서, 제1 소자 분리 절연막(2)의 상면의 수평 레벨이, 제1 부유 게이트 전극(131, 133) 및 제2 부유 게이트 전극(132x)의 상면의 수평 레벨보다도 낮은 위치 에 있다.
다음으로，제1 소자 분리 절연막(2) 및 제1 부유 게이트 전극(131, 133) 및 제2 부유 게이트 전극(132x) 위에, CVD법 등에 의해 Si3N4막 등의 마스크 막(5)을 퇴적한다. 마스크 재료(5) 위로 레지스트 막을 스핀 코팅하고, 리소그래피 기술을 이용해서 레지스트 막의 에칭 마스크를 형성한다. 이 에칭 마스크를 이용한 RIE법 등에 의해, 마스크 재료(5)의 일부를 선택적으로 제거한다. 에칭 후에 레지스트 막을 제거한다. 마스크 막(5)을 마스크로 해서, 제2 부유 게이트 전극(132x)의 일부를 선택적으로 제거한다. 이 결과, 도 29(a) 및 도 29(b)에 도시한 바와 같이, 제2 부유 게이트 전극(하부 부재)(132x)이 형성된다. 그 후, 마스크 막(5)을 제거한다.
다음으로，제1 소자 분리 절연막(2), 제1 부유 게이트 전극(131, 133) 및 제2 부유 게이트 전극(132x) 위에, 도 30(a) 및 도 30(b)에 도시한 바와 같이, CVD법 등에 의해, SiO2막이나 Si3N4막 등의 제2 분리 절연막(3)을 퇴적한다. 도 31(a) 및 도 31(b)에 도시한 바와 같이, RIE법 등에 의해 제2 분리 절연막(3)을 에치백한다. 이 결과, 제1 부유 게이트 전극(131, 133) 및 제2 부유 게이트 전극(하부 부재)(132x)의 상면이 노출된다. 또한， 제1 부유 게이트 전극(131, 133)의 측벽에 제2 분리 절연막(3)이 유지된다.
열 산화법 등에 의해, 도 32(a) 및 도 32(b)에 도시한 바와 같이, 제1 부유 게이트 전극층(131, 133) 및 제2 부유 게이트 전극층(하부 부재)(132x)의 상면에 절연막(산화막)(6)을 형성한다. 제3 분리 절연막(6) 위로 레지스트 막을 스핀 코팅하고, 리소그래피 기술을 이용해서 레지스트 막의 에칭 마스크를 형성한다. 이 에칭 마스크를 이용한 RIE법 등에 의해, 제3 분리 절연막(6)의 일부를 선택적으로 제거한다. 에칭 후, 레지스트 막을 제거한다. 이 결과, 도 33(a) 및 도 33(b)에 도시한 바와 같이, 제3 분리 절연막(6)에 개구부가 형성되어, 제2 부유 게이트 전극(하부 부재)(132x)의 상면이 노출된다.
다음으로，도 34(a) 및 도 34(b)에 도시한 바와 같이, 제3 분리 절연막(6) 및 제2 부유 게이트 전극(하부 부재)(132x)의 상면에, RPCVD법 등에 의해 인이 도핑된 폴리실리콘층(제3 도전층)(13a)을 10nm∼200nm 정도 퇴적한다. 도 35(a) 및 도 35(b)에 도시한 바와 같이, 폴리실리콘층(13a)을 RIE법 등에 의해 에치백한다. 이 결과, 폴리실리콘층(13a)의 일부인 상부 부재(132y)가 형성된다. 이에 의해, 그 상면의 최상위 부분의 수평 레벨이 제1 부유 게이트 전극(131, 133)보다 낮고, 그 상면의 면적이 그 하면의 면적보다 더 넓은 제2 부유 게이트 전극(132)이 형성된다. 제2 부유 게이트 전극(132)은 상부 부재(132y)와 하부 부재(132x)를 포함한다.
제3 분리 절연막(6) 및 제2 부유 게이트 전극(132) 상에 레지스트 막을 스핀 코팅하고, 레지스트 막의 에칭 마스크를 리소그래피 기술에 의해 형성한다. 제3 분리 절연막(6)의 일부를 에칭 마스크를 이용한 RIE에 의해 선택적으로 제거한다. 그 후 레지스트 막을 제거한다. 이 결과, 도 36(a) 및 도 36(b)에 도시한 바와 같이, 제3 분리 절연막(6)에 개구부가 형성되어, 제1 부유 게이트 전극(131, 133)의 상면이 노출된다. 또한， 도 35(a) 및 도 35(b)에 나타낸 제3 분리 절연막(6)과 제2 분리 절연막이 서로 다른 재료로 이루어지는 경우, 예컨대 제3 분리 절연막(6)이 SiO2막이고, 제2 분리 절연막(3)이 Si3O4막인 경우, 레지스트막의 에칭 마스크를 형성하는 대신에, 선택 에칭함으로써, 도 36의 (a) 및 도 36의 (b)에 도시한 바와 같이, 제3 분리 절연막(6)의 일부를 선택적으로 제거할 수 있다.
도 37(a) 및 도 37(b)에 도시한 바와 같이, 제1 부유 게이트 전극(131, 133), 제2 부유 게이트 전극(132) 및 제1 소자 분리 절연막(2)의 상면에, CVD법 등에 의해 전극간 절연막(14)을 퇴적한다. 계속해서, 전극간 절연막(14) 위로 레지스트 막(8)을 도포하고, 리소그래피 기술을 이용해서 레지스트 막(8)을 패터닝한다. 도 38(a) 및 도 38(b)에 도시한 바와 같이, 패터닝된 레지스트 막(8)을 마스크로 하여, RIE 등에 의해 전극간 절연막(14)의 일부에 개구부(8a, 8b)를 형성한다. 그런 다음, 레지스트막(8)을 제거한다. 그 후, 도 39(a) 및 도 39(b)에 도시한 바와 같이, 전극간 절연막(14) 위에, CVD법 등에 의해 인이 도핑된 제어 게이트 전극이 되는 폴리실리콘층(제2 도전층)(15)을 10nm∼20Onm 정도 퇴적한다.
다음으로，제어 게이트 전극(15) 위에 레지스트 막(9)을 코팅하고, 리소그래피 기술을 이용해서 레지스트 막(9)을 패터닝한다. 도 40(a) 및 도 40(b)에 도시한 바와 같이, 패터닝된 레지스트 막(9)을 마스크로 하여, RIE에 의해 제어 게이트 전극(15), 전극간 절연막(14), 제1 부유 게이트 전극(131, 133), 제2 부유 게이트 전극(132) 및 게이트 절연막(12)의 일부를 반도체 기판(1)이 노출될 때까지 행 방 향으로 선택적으로 제거한다. 이 결과, 제어 게이트 전극(15), 전극간 절연막(14), 제1 부유 게이트 전극(131, 133), 제2 부유 게이트 전극(132), 및 게이트 절연막(12)을 관통하여, 홈부(제2 홈부)(9a)가 행 방향으로 형성된다. 이에 의해， 제어 게이트 전극(15), 제1 부유 게이트 전극(131, 133), 및 제2 부유 게이트 전극(132)의 적층 구조를 갖는 패턴이 형성된다. 동시에，선택 게이트 전극(131b, 15b)이 형성된다. 그 후, 레지스트 리무버 등을 이용해서 레지스트 막(9)을 제거한다.
다음으로，도 41(a) 및 도 41(b)에 도시한 바와 같이, 제어 게이트 전극(15)을 마스크로 하여, 인(31P+), 비소(75As+) 등과 같은 n형 불순물 이온을 게이트 절연막(12)을 통해 자기 정합 방식으로 n+형 불순물 확산층(41)에 주입한다. 그 후, 제1 부유 게이트 전극(131, 133), 제2 부유 게이트 전극(132) 및 제어 게이트 전극(15) 내의 n형 불순물 이온을 열 처리에 의해 활성화시킨다. 기판(1) 내의 n형 불순물 이온 또한 열 처리에 의해 활성화된다. 도 42a 및 도 42b에 도시된 바와 같이, 이에 따라서, 도 41a 및 도 41b에 도시된 바와 같이, n+형 소스 및 드레인 영역(111 내지 11(n+1))이 홈(9a) 아래에 배치된 기판(1)에 형성되고, n-형 채널 영역이 부유 게이트 전극(13) 바로 아래의 기판(1)에 형성된다. 이런 방식으로, 공핍 모드 트랜지스터의 메모리 셀 트랜지스터 MT11 내지 MT1n이 형성된다. 이러한 방식으로, 복수의 메모리 셀 트랜지스터 (설명은 생략함)가 메모리 셀 트랜지스터가 열 및 행 방향으로 서로 교차하는 매트릭스 형태로 형성된다.
동시에, 선택 게이트 전극 (131a) 및 (15a)가 형성된다. 기판(1)에 n+형의 불순물 확산층(소스 영역)(41)이 형성되어서 선택 게이트 트랜지스터 STS1이 형성된다. 한편， 기판(1)에 n+ 형의 불순물 확산층(드레인 영역)(31)이 형성되어서 선택 게이트 트랜지스터 STD1도 형성된다.
다음으로，CVD 법 등에 의해 금속 막을 각각의 개구에 매립하여, 소스 선 컨택트 플러그(181) 및 비트선 컨택트 플러그(171)가 소스 영역(41) 및 드레인 영역(31)에 각각 접속되도록，소스 선 컨택트 플러그(181) 및 비트선 컨택트 플러그(171)를 형성한다. 다음으로, 소정의 배선들 및 절연막이 그 위에 퇴적된다. 그에 따라, 도1 내지 도4에 나타낸 불휘발성 반도체 메모리가 완성된다.
도24a 내지 도42b에 도시된 대로, 본 발명의 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법에 따르면, 본 발명의 실시 형태에 따른 불휘발성 반도체메모리가 제공될 수 있다.
또한，도22에 나타낸 제2 비교예에 따른 불휘발성 반도체 메모리의 제조 방법에서는，증가된 직접도로 인해, 부유 게이트 전극들(151, 152, 및 153) 간에 적어도 대략 10 내지 15nm 정도의 두께를 갖는 전극간 절연막들(14)을 퇴적하고 제어 게이트 전극(15)을 매립하는 것은 곤란하다.
대조적으로, 본 발명의 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방 법에 따르면, 제2 부유 게이트 전극(132)의 수평 레벨을 제1 부유 게이트 전극(131, 133)의 수평 레벨보다도 낮게 하고, 제2 부유 게이트 전극(132)의 상면을 제어 게이트 전극(15)과 대향시킨다. 따라서, 제1 부유 게이트 전극들(131, 133) 및 제2 부유 게이트 전극(132) 사이에 전극간 절연막들(14) 및 제어 게이트 전극(15)을 배치할 필요가 없다. 따라서，제1 부유 게이트 전극들(131,133) 및 제2 부유 게이트 전극(132)의 각각과 제어 게이트 전극(15)의 각각 간의 용량 C11, C12, C13이, 제1 부유 게이트 전극들(131,133) 및 제2 부유 게이트 전극(132)의 각각과 채널 영역의 각각 간의 용량 C21,C22,C23보다도 큰 구조를 용이하게 제공할 수 있게 된다．
(제1 변형예)
본 발명의 실시 형태에서는，도1에 나타낸 제2 부유 게이트 전극(132)이 T 자형(볼록형)의 단면 형상을 가진 경우를 설명했지만, 제2 부유 게이트 전극(132)의 형상은 특별히 한정되지는 않는다. 본 발명의 제1 변형예에서는，제2 부유 게이트 전극(132)의 다른 형상의 예를 설명한다.
예를 들면 도43에 도시한 바와 같이 제2 부유 게이트 전극(132)의 행 방향의 단면 형상이 낚시 바늘형(L 자형)이어도 좋다. 제2 부유 게이트 전극(132)은 폭 W2을 가지는 하부 부재(132x)와, 하부 부재(132x) 위에 배치되고 폭 W2보다도 넓은 폭W3을 가지는 상부 부재(132y)를 포함한다. 도43에 나타낸 제2 부유 게이트 전 극(132)의 형성 방법으로서는, 예를 들면, 도36a 및 도36b에 나타낸 상부 부재(132y)의 상면의 일부에 마스크 막을 형성하고，이 마스크 막을 마스크로 사용하여 RIE법 등에 의해 상부 부재(132y)의 일부를 선택적으로 제거하는 것도 만족스러운 방법이다.
또한，도44에 도시한 바와 같이 제2 부유 게이트 전극(132)의 상면이 곡면이어도 좋다. 제2 부유 게이트 전극(132)의 최상부에서 하면까지의 두께 T4은, 제1 부유 게이트 전극들(131,133)의 두께 T0보다도 얇고, 최상부의 수평 레벨이 제1 부유 게이트 전극들(131,133)보다도 낮다. 제2 부유 게이트 전극(132)의 상면이 곡면이므로, 상면은 하면보다도 면적이 넓다. 도44에 나타낸 제2 부유 게이트 전극(132)의 형성 방법으로서는, 예를 들면, 도28a 및 도28b에 나타낸 소자 분리 절연막(2)을 게이트 절연막(12)의 상면 레벨까지 에칭하고, 제1 부유 게이트 전극들(131,133) 위에 마스크 막을 형성하고, RIE 법이나 등방성 에칭 등에 의해 제2 부유 게이트 전극(132)의 일부를 선택적으로 제거하는 것도 만족스러운 방법이다.
또한，제2 부유 게이트 전극(132)의 상면이 복수의 면을 가져도 좋다. 예를 들면 도45에 도시한 바와 같이 제2 부유 게이트 전극(132)의 행 방향의 단면 형상이 삼각형이다. 제2 부유 게이트 전극(132)의 최상부에서 하면까지의 두께 T5은, 제1 부유 게이트 전극들(131,133)의 두께 T0보다도 얇고, 최상부의 수평 레벨이 제1 부유 게이트 전극들(131,133)보다도 낮다. 제2 부유 게이트 전극(132)의 상면이 복수의 면을 갖고 있으므로, 상면은 하면보다도 면적이 넓다. 도45에 나타낸 제2 부유 게이트 전극(132)의 형성 방법으로서는, 예를 들면, 도28a 및 도28b에 나타낸 소자 분리 절연막(2)을 게이트 절연막(12)의 상면 레벨까지 에칭하고, 제1 부유 게이트 전극들(131,133) 위에 마스크 막을 형성하고, RIE법 등에 의해 제2 부유 게이트 전극(132)의 일부를 선택적으로 제거하면 된다．
제2 부유 게이트 전극(132)의 형상이 도43 내지 도45에 나타낸 대로인 경우에도, 상면의 면적이 하면의 면적보다도 넓고, 따라서 전극간 절연막의 용량 C12을 게이트 절연막의 용량 C22 보다도 크게 할 수 있다． 또한，도시를 생략하지만, 제2 부유 게이트 전극(132)의 행 방향 및 열 방향의 단면 형상이 T 자형(볼록형)이어도 좋다.
또한，본 발명의 실시 형태에서는，도5에 도시한 바와 같이 제1 부유 게이트 전극(131,133) 및 제2의 부유 게이트 전극(132)을 행 방향으로 교대로 및 주기적으로 배치하는 예를 설명했다. 그러나, 제1 부유 게이트 전극들(131,133) 및 제2 부유 게이트 전극(132)의 배치 위치는 특별히 한정되지는 않는다. 예를 들면, 도46에 도시한 바와 같이 제1 부유 게이트 전극들(131,133) 및 제2 부유 게이트 전극(132)을 열 방향으로 교대로 및 주기적으로 배치하는 것으로 하여, 체크 무늬 형상으로 배치해도 된다． 이 경우, 도47에 도시한 바와 같이 열 방향으로부터 보더라도, 제1 부유 게이트 전극들(131,133) 및 제2 부유 게이트 전극(132)이 교대로 배치되어 있다. 제2 부유 게이트 전극들(132)의 인접 게이트들에 대향하는 면적들이 제1 부유 게이트 전극들(131,133)의 것보다 작다. 따라서, 제1 부유 게이트 전 극들(131,133)만으로 메모리 셀 어레이를 구성하는 경우보다, 열 방향으로 인접 게이트들 간의 용량 C9을 저감할 수 있다.
이상 설명한 것 같이, 본 발명의 제1 변형예에 따르면, 제2 부유 게이트 전극의 최상부의 수평 레벨이 제1 부유 게이트 전극의 것보다 낮고, 제2 부유 게이트 전극의 상면의 면적이 하면의 면적보다도 넓다. 따라서, 제2 부유 게이트 전극에 대해서 여러가지의 형상을 채용하는 것이 가능하다. 또한，적어도 제1 및 제2 부유 게이트 전극들이 서로 인접하는 구조를 채택하였다면, 여러가지의 구조적 배치가 제1 및 제2 부유 게이트 전극들의 위치와 관련하여 가능해진다.
(제2 변형예)
본 발명의 실시 형태의 제2 변형예에 따른 불휘발성 반도체 메모리의 제조 방법의 한 예를, 도48 내지 도54을 참조하여 설명한다. 여기에서, 도48 내지 54는 도1의 선 A-A 를 따른 행 방향의 단면도들이다.
도27b에 도시한 바와 같이 소자 분리 절연막(2)을 퇴적한 후에, 화학 기계적 연마법(CMP) 등에 의해 소자 분리 절연막(2)을 에치 백(etch back)하고, 마스크 막(4)도 제거한다. 그 결과, 도48에 도시한 바와 같이 제1 부유 게이트 층들(131,133) 및 제2 부유 게이트 층(132x)의 상면들과 소자 분리 절연막(2)의 상면은 서로 수평 방향으로 정렬된다. 제1 부유 게이트 층들(131,133), 제2 부유 게이트 층(132x) 및 소자 분리 절연막(2)의 상면들에, CVD법 등에 의해 마스크 막(10)을 퇴적한다. 마스크 막(10) 위로 레지스트 막을 스핀 코팅하고, 포토리소그래피 기술을 이용해서 레지스트 막의 에칭 마스크를 형성한다. 이 에칭 마스크를 이용한 RIE법 등에 의해, 마스크 막(10)의 일부를 선택적으로 제거한다. 그 결과, 도49에 도시한 바와 같이 마스크 막(10)이 패터닝된다. 패터닝된 마스크 막(10)을 마스크로 이용하여, 제2 부유 게이트 층(132x)의 일부를 깊이 방향으로 선택적으로 제거한다. 그 결과, 도50에 도시한 바와 같은 하부 부재(132x)가 형성된다.
다음으로，마스크 막(10)을 마스크로 이용하여, RIE법 등의 선택적 에칭에 의해, 도51에 도시한 바와 같이 소자 분리 절연막(2)의 일부를 선택적으로 제거한다. 그 후, 선택적 에칭에 의해 마스크 막(10)을 제거한다. 도52에 도시한 바와 같이 소자 분리 절연막(2), 제1 부유 게이트 층들(131,133) 및 하부 부재(132x)의 상면들이, RPCVD법 등에 의해 인 도핑된 폴리실리콘층(제3 도전층, 13b)을 대략 10nm 내지 200nm 정도의 범위로 퇴적하고, 그후 도53에 도시한 바와 같이 에치 백 한다. 소자 분리 절연막(2), 제1 부유 게이트 층들(131,133) 및 폴리실리콘층(13b)의 상면들에, CVD법 등에 의해 마스크 막(11)을 퇴적한다. 마스크 막(11)위로 레지스트 막을 스핀 코팅하고, 포토리소그래피 기술을 이용해서 레지스트 막의 에칭 마스크를 형성한다. 이 에칭 마스크를 이용한 RIE법 등에 의해, 마스크 막(11)의 일부를 선택적으로 제거한다. 에칭 후에 레지스트 막을 제거한다. 패터닝된 마스크 막(10)을 마스크로 이용하여, 폴리실리콘층(13b)의 일부를 제거한다. 그후, 도54에 도시한 바와 같은 상부 부재(132y)가 형성되고, 제2 부유 게이트 전극(132)이 형성된다.
(기타의 실시 형태)
본 개시의 범위를 벗어나지 않고서 본 개시로부터 당업자는 다양한 변형예들을 구현할 수 있을 것이다.
본 실시 형태에서는 m×n개의 메모리 셀 트랜지스터 MT11 내지 MT1n, MT21 내지 MT2n, ....,MTm1 내지 MTmn을 나타냈지만, 실제적으로는 셀 어레이가 복수의 메모리 셀 트랜지스터, 메모리 셀들 및 블록들에 의해 구성될 수 있다.
또한，본 발명의 실시 형태에서는，3값 이상의 다치 NAND형 EEPROM에 대해서 설명했다. 그러나，다치 NAND형 EEPROM에 국한되지 않고, 2치 NAND형 EEPROM에 대해서도 적용가능하다.
상기한 바와 같이 본 발명에 따르면, 부유 게이트 전극을 효율적으로 구동할 수 있고, 게이트 커패시턴스를 저감시킬 수 있다.

Claims (20)

  1. 기판 상에 매트릭스 형상으로 배치된 복수의 메모리 셀 트랜지스터들을 포함하는 반도체 메모리로서,
    제1 메모리 셀 트랜지스터 및 상기 매트릭스의 행(row) 방향으로 인접하는 제2 메모리 셀 트랜지스터를 포함하고,
    상기 제1 메모리 셀 트랜지스터는, 상기 기판과 절연되어 상기 기판 상에 제공된 제1 부유 게이트 전극과; 상기 제1 부유 게이트 전극과 절연되어 상기 제1 부유 게이트 전극 상에 제공된 제1 제어 게이트 전극을 포함하고;
    상기 제2 메모리 셀 트랜지스터는, 상기 기판과 절연되어 상기 기판 상에 제공되고 상기 제1 부유 게이트 전극과 분리된 제2 부유 게이트 전극 - 상기 제2 부유 게이트 전극의 상면은 상기 제2 부유 게이트 전극의 하면보다 크고, 상기 제2 부유 게이트의 상면은 상기 제1 부유 게이트 전극의 상면보다 낮음 - 과; 상기 제2 부유 게이트 전극과 절연되어 상기 제2 부유 게이트 전극 상에 제공된 제2 제어 게이트 전극을 포함하는
    반도체 메모리.
  2. 제1항에 있어서, 상기 제2 부유 게이트 전극은 상기 행 방향으로 T 형상의 단면을 갖는 반도체 메모리.
  3. 제1항에 있어서, 상기 제2 부유 게이트 전극은 상기 행 방향으로 후크(hook) 형상의 단면을 갖는 반도체 메모리.
  4. 제1항에 있어서, 상기 제2 부유 게이트 전극은 복수의 상면들을 갖는 반도체 메모리.
  5. 제1항에 있어서, 상기 제2 부유 게이트 전극은 곡선 모양의 상면(curved upper surface)을 갖는 반도체 메모리.
  6. 제1항에 있어서, 복수의 제1 및 제2 메모리 셀 트랜지스터들이 상기 행 방향으로 교대로 배치되어 있는 반도체 메모리.
  7. 제6항에 있어서, 복수의 제1 부유 게이트 전극들이 상기 매트릭스의 열(column) 방향으로 배치되고, 상기 열 방향으로 배치된 상기 복수의 제1 부유 게이트 전극들에 각각 인접하여 복수의 제2 부유 게이트 전극들이 배치되어 있는 반도체 메모리.
  8. 제6항에 있어서, 복수의 제1 및 제2 부유 게이트 전극들이 상기 매트릭스의 열 방향으로 교대로 배치되어 있는 반도체 메모리.
  9. 제1항에 있어서, 상기 제1 부유 게이트 전극의 상면 및 일부 측면이 상기 제1 제어 게이트 전극에 대향하고, 상기 제1 부유 게이트 전극의 하면이 상기 제1 부유 게이트 전극 아래의 채널 영역에 대향하는 반도체 메모리.
  10. 제1항에 있어서, 상기 제1 부유 게이트 전극과 상기 제1 제어 게이트 전극 간의 커패시터를 구현하는 상기 제1 제어 게이트 전극에 대향하는 상기 제1 부유 게이트 전극의 면적이 상기 제1 부유 게이트 전극 아래의 채널 영역에 대향하는 상기 제1 부유 게이트 전극의 면적보다 더 큰 반도체 메모리.
  11. 제1항에 있어서, 상기 제2 부유 게이트 전극은,
    상기 기판과 절연되어 상기 기판 상에 제공된 하부 부재(lower member)와;
    행 방향으로 상기 하부 부재의 폭보다 더 넓은 폭을 갖고 상기 하부 부재 상에 제공된 상부 부재(upper member)를 포함하는 반도체 메모리.
  12. 제11항에 있어서, 상기 상부 부재의 상면이 상기 제2 제어 게이트 전극에 대향하고, 상기 하부 부재의 하면이 상기 제2 부유 게이트 전극 아래의 채널 영역에 대향하는 반도체 메모리.
  13. 제1항에 있어서, 상기 제2 부유 게이트 전극과 상기 제2 제어 게이트 전극 간의 커패시터를 구현하는 상기 제2 제어 게이트 전극에 대향하는 상기 제2 부유 게이트 전극의 면적이 상기 제2 부유 게이트 전극 아래의 채널 영역에 대향하는 상기 제2 부유 게이트 전극의 면적보다 더 큰 반도체 메모리.
  14. 반도체 메모리의 제조 방법으로서,
    기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 제1 도전층을 퇴적하는 단계와;
    상기 제1 도전층에 열(column) 방향으로 연장하는 제1 홈(groove)을 형성함으로써 상기 제1 도전층을 상기 제1 홈을 사이에 두고 제1 부유 게이트 층과 제2 부유 게이트 층으로 분리하는 단계와;
    상기 제1 부유 게이트 층의 상면의 수평 레벨로부터 상기 제2 부유 게이트 층의 상면의 수평 레벨을 저감시키고, 상기 제2 부유 게이트 층의 상면이 상기 제2 부유 게이트 층의 하면보다 크도록 상기 제2 부유 게이트 층의 상면을 증가시키는 단계와;
    상기 제1 및 제2 부유 게이트 층들 상에 전극간 절연막을 퇴적하는 단계와;
    상기 전극간 절연막 상에 제2 도전층을 퇴적하는 단계와;
    상기 제2 도전층, 상기 전극간 절연막, 및 상기 제1 및 제2 부유 게이트 층들을 관통하는 제2 홈을 행 방향으로 형성함으로써 복수의 제어 게이트 전극들, 제1 부유 게이트 전극들, 및 제2 부유 게이트 전극들을 형성하는 단계와;
    상기 제2 홈을 통하여 상기 기판에 소스 및 드레인 영역들을 형성하는 단계
    를 포함하는 반도체 메모리의 제조 방법.
  15. 제14항에 있어서, 상기 제2 부유 게이트 층의 상면의 수평 레벨을 저감시키고, 상기 제2 부유 게이트 층의 상면을 증가시키는 단계는,
    깊이 방향으로 상기 제2 부유 게이트 층의 일부를 제거하는 단계와;
    상기 제1 및 제2 부유 게이트 층들 상에 절연막을 퇴적하는 단계와;
    상기 절연막의 일부를 선택적으로 제거하여 상기 제2 부유 게이트 층을 노출시키는 단계와;
    상기 절연막 및 상기 제2 부유 게이트 층 상에 제3 도전층을 퇴적하는 단계와;
    상기 제3 도전층의 일부를 선택적으로 제거하여, 상기 제2 부유 게이트 층의 하면의 폭보다 더 넓은, 제3 도전층의 상면의 폭을 제공하고, 상기 제1 부유 게이트 층보다 낮은 상기 제3 도전층의 수평 레벨을 제공하는 단계
    를 포함하는 반도체 메모리의 제조 방법.
  16. 제14항에 있어서, 상기 제2 부유 게이트 층의 상면을 증가시키는 단계는,
    상기 제2 부유 게이트 층을 상기 행 방향으로 절취한 단면이 T 형상을 갖도록 형성하는 단계를 포함하는 반도체 메모리의 제조 방법.
  17. 제14항에 있어서, 상기 제2 부유 게이트 층의 상면을 증가시키는 단계는,
    상기 제2 부유 게이트 층을 상기 행 방향으로 절취한 단면이 후크 형상을 갖 도록 형성하는 단계를 포함하는 반도체 메모리의 제조 방법.
  18. 제14항에 있어서, 상기 제2 부유 게이트 층의 상면을 증가시키는 단계는,
    상기 제2 부유 게이트 층의 상면의 일부를 선택적으로 제거하여 상기 제2 부유 게이트 층의 복수의 상면들을 제공하는 단계를 포함하는 반도체 메모리의 제조 방법.
  19. 제14항에 있어서, 상기 제2 부유 게이트 층의 상면을 증가시키는 단계는,
    상기 제2 부유 게이트 층의 상면의 일부를 선택적으로 제거하여 상기 제2 부유 게이트 층의 곡선 모양의 상면을 제공하는 단계를 포함하는 반도체 메모리의 제조 방법.
  20. 제14항에 있어서, 상기 제2 부유 게이트 층의 상면의 수평 레벨을 저감시키고, 상기 제2 부유 게이트 층의 상면을 증가시키는 단계는,
    상기 제1 및 제2 부유 게이트 층들 사이에 상기 제1 및 제2 부유 게이트 층들의 상면에 대응하는 수평 레벨로 소자 분리 절연막을 매립하는 단계와;
    깊이 방향으로 상기 제2 부유 게이트 층의 일부를 제거하는 단계와;
    상기 제2 부유 게이트 층의 상면에 대응하는 수평 레벨까지 깊이 방향으로 상기 제2 부유 게이트 층의 측면에 있는 상기 소자 분리 절연막의 일부를 선택적으로 제거하는 단계와;
    상기 제1 및 제2 부유 게이트 층들 상에 제3 도전층을 퇴적하는 단계와;
    상기 제1 부유 게이트 층의 상면에 대응하는 수평 레벨까지 깊이 방향으로 상기 제3 도전층의 일부를 제거하는 단계와;
    상기 제3 도전층의 상면의 수평 레벨을 저감시키는 단계
    를 포함하는 반도체 메모리의 제조 방법.
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