CN101026170A - 半导体存储器以及用于制造半导体存储器的方法 - Google Patents

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CN101026170A CNA2007100849085A CN200710084908A CN101026170A CN 101026170 A CN101026170 A CN 101026170A CN A2007100849085 A CNA2007100849085 A CN A2007100849085A CN 200710084908 A CN200710084908 A CN 200710084908A CN 101026170 A CN101026170 A CN 101026170A
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Abstract

一种半导体存储器包括：第一存储单元晶体管和第二存储单元晶体管，其中，第一存储单元晶体管包括：第一浮置栅电极，设置在衬底上并与该衬底隔离；和第一控制栅电极，设置在第一浮置栅电极上并与该第一浮置栅电极隔离，而第二存储单元晶体管：第二浮置栅电极，设置在衬底上并与该衬底隔离，其上表面大于下表面，并且上表面低于第一浮置栅电极的上表面；以及第二控制栅电极，设置在第二浮置栅电极上并与该第二浮置栅电极隔离。

Description

半导体存储器以及用于制造半导体存储器的方法
相关申请的交叉引用并通过引用而并入
本申请基于2006年2月22日提交的在先日本专利申请No.P2006-045934并要求享受其优先权，通过参考将其全部内容合并于此。
技术领域
本发明涉及半导体存储器以及用于制造半导体存储器的方法。
背景技术
已知电可擦可编程只读存储器(EEPROM)是非易失性半导体存储器。在EEPROM中，单元阵列是以在行方向上的字线和列方向上的位线彼此交叉的交点处布置存储单元晶体管的方式进行配置的。在各种EEPROM中，已广泛使用与非(NAND)快闪EEPROM，其中多个存储单元晶体管串联连接、并且可同时擦除所有已写入的数据。
非易失性半导体存储器的每个存储单元晶体管都具有隔离的栅极结构，并形成了其中浮置栅电极和控制栅电极堆叠在沟道区上的堆叠栅极结构。在控制栅电极和浮置栅电极之间，布置了电极间绝缘膜(多晶硅层间(interpoly))，并在沟道区和浮置栅电极之间布置栅极绝缘膜(隧道氧化膜)。彼此相邻的浮置栅电极和彼此相邻的控制栅电极分别具有相同的结构。
控制栅电极驱动电浮置的浮置栅电极。为了有效地向浮置栅电极施加被施加到控制栅电极的偏压，需要增加浮置栅电极和控制栅电极之间的一部分电极间绝缘膜的电容。当电极间绝缘膜和栅极绝缘膜具有相同的厚度和材料时，增加后的电容应该大于浮置栅电极和沟道区之间的一部分栅极绝缘膜的电容。为此目的，已知这样的方法，其从浮置栅电极的上表面到与其相邻的浮置栅电极设置电极间绝缘膜和控制栅电极。这个方法增加了浮置栅电极的上表面和侧表面与控制栅电极彼此相对的面积。增加后的面积大于仅浮置栅电极的下表面与沟道区彼此相对的面积。利用这个方法，浮置栅电极和控制栅电极之间的电容增加到多于浮置栅电极和沟道区之间的电容。
然而，由于存储单元晶体管继续集成化/小型化，在相邻栅电极之间的距离已经变得更窄。因此，变得难以在相邻的浮置栅电极之间设置电极间绝缘膜和控制栅电极。从而，变得难以将浮置栅电极和控制栅电极之间的电容增加到大于浮置栅电极和沟道区之间的电容。
此外，由于彼此相邻的栅极之间的距离已经变窄，所以相邻栅极之间的电容增加。由于来自相邻栅极之间的电容的影响，没有执行写入操作的存储单元晶体管的阈值变化，有时候会导致写入准确度的恶化。
发明内容
本发明提供了一种半导体存储器以及用于制造半导体存储器的方法，其可有效地驱动浮置栅电极，并可以降低栅电容。
本发明的一方面在于一种半导体存储器，其包括在衬底上以矩阵形式排列的多个存储单元晶体管，该半导体存储器包括：第一存储单元晶体管，包括：第一浮置栅电极，设置在所述衬底上并与该衬底隔离；和第一控制栅电极，设置在所述第一浮置栅电极上并与该第一浮置栅电极隔离；以及第二存储单元晶体管，在所述矩阵的行方向上与第一存储单元晶体管相邻，该第二存储单元晶体管包括：第二浮置栅电极，设置在所述衬底上并与该衬底隔离，并且与所述第一浮置栅电极分隔开，所述第二浮置栅电极的上表面大于所述第二浮置栅电极的下表面，并且所述第二浮置栅电极的上表面低于所述第一浮置栅电极的上表面；以及第二控制栅电极，设置在所述第二浮置栅电极上并与该第二浮置栅电极隔离。
本发明的另一方面在于一种用于制造半导体存储器的方法，该方法包括以下步骤：在衬底上形成栅极绝缘膜；在该栅极绝缘膜上沉积第一导电层；划分第一导电层，以便划分为第一和第二浮置栅极层，所述第一和第二浮置栅极层是通过在其间形成在列方向上延伸的第一凹槽而划分出的；相对于所述第一浮置栅极层的上表面的水平高度降低所述第二浮置栅极层的上表面的水平高度，并增大所述第二浮置栅极层的上表面，使得所述第二浮置栅极层的上表面大于所述第二浮置栅极层的下表面；在所述第一和第二浮置栅极层上沉积电极间绝缘膜；在该电极间绝缘膜上沉积第二导电层；通过在行方向上形成穿透所述第二导电层、所述电极间绝缘膜、以及所述第一和第二浮置栅极层的第二凹槽，而形成多个控制栅电极、第一浮置栅电极和第二浮置栅电极；以及通过所述第二凹槽在所述衬底上形成源区和漏区。
附图说明
图1是示出了根据本发明实施例的非易失性半导体存储器的单元阵列示例的平面图；
图2是示出了非易失性半导体存储器的单元阵列示例在行方向上的横截面视图；
图3是示出了非易失性半导体存储器的单元阵列的示例在列方向上的横截面视图；
图4是示出了非易失性半导体存储器的单元阵列示例在行方向上的又一个横截面视图；
图5是用于说明非易失性半导体存储器的浮置栅电极的排列的示意图；
图6是示出了非易失性半导体存储器的单元阵列的示例的等效电路图；
图7是示出了非易失性半导体存储器的存储单元晶体管的阈值分布的示例的图；
图8是图示了非易失性半导体存储器的存储单元晶体管的阈值分布的另一示例的图；
图9是示出了非易失性半导体存储器的存储单元晶体管的阈值分布的又一示例的图；
图10是示出了非易失性半导体存储器的存储单元晶体管的阈值分布的又一个示例的图；
图11是说明了非易失性半导体存储器的写入方法的第一写入操作的图；
图12是说明了非易失性半导体存储器的第二写入操作的图；
图13是用于说明非易失性半导体存储器的第三写入操作的图；
图14是用于说明非易失性半导体存储器的第八写入操作的图；
图15是用于说明非易失性半导体存储器的第十写入操作的图；
图16是用于说明非易失性半导体存储器的写入方法的又一示例的图；
图17是说明在非易失性半导体存储器的写入方法的其它示例中的第一写入操作的图；
图18是用于说明在非易失性半导体存储器的写入方法的其它示例中的第二写入操作的图；
图19是示出了用于评估非易失性半导体存储器的模型的示例的斜视图；
图20是示出了非易失性半导体存储器的模型的示例的横截面视图；
图21是示出根据第一比较示例的非易失性半导体存储器的单元阵列在行方向上的横截面视图；
图22是示出根据第二比较示例的非易失性半导体存储器的单元阵列在行方向上的横截面视图；
图23是示出根据第三比较示例的非易失性半导体存储器的单元阵列在行方向上的横截面视图；
图24A是示出用于制造非易失性半导体存储器的方法示例在列方向上的横截面视图；
图24B是示出用于制造非易失性半导体存储器的方法示例在行方向上的横截面视图；
图25A是示出用于制造非易失性半导体存储器的方法在图24A的处理之后在列方向上的横截面视图；
图25B是示出用于制造非易失性半导体存储器的方法在图24B的处理之后在行方向上的横截面视图；
图26A是示出用于制造非易失性半导体存储器的方法在图25A的处理之后在列方向上的横截面视图；
图26B是示出用于制造非易失性半导体存储器的方法在图25B的处理之后在行方向上的横截面视图；
图27A是示出用于制造非易失性半导体存储器的方法在图26A的处理之后在列方向上的横截面视图；
图27B是示出用于制造非易失性半导体存储器的方法在图26B的处理之后在行方向上的横截面视图；
图28A是示出用于制造非易失性半导体存储器的方法在图27A的处理之后在列方向上的横截面视图；
图28B是示出用于制造非易失性半导体存储器的方法在图27B的处理之后在行方向上的横截面视图；
图29A是示出用于制造非易失性半导体存储器的方法在图28A的处理之后在列方向上的横截面视图；
图29B是示出用于制造非易失性半导体存储器的方法在图28B的处理之后在行方向上的横截面视图；
图30A是示出用于制造非易失性半导体存储器的方法在图29A的处理之后在列方向上的横截面视图；
图30B是示出用于制造非易失性半导体存储器的方法在图29B的处理之后在行方向上的横截面视图；
图31A是示出用于制造非易失性半导体存储器的方法在图30A的处理之后在列方向上的横截面视图；
图31B是示出用于制造非易失性半导体存储器的方法在图30B的处理之后在行方向上的横截面视图；
图32A是示出用于制造非易失性半导体存储器的方法在图31A的处理之后在列方向上的横截面视图；
图32B是示出用于制造非易失性半导体存储器的方法在图31B的处理之后在行方向上的横截面视图；
图33A是示出用于制造非易失性半导体存储器的方法在图32A的处理之后在列方向上的横截面视图；
图33B是示出用于制造非易失性半导体存储器的方法在图32B的处理之后在行方向上的横截面视图；
图34A是示出用于制造非易失性半导体存储器的方法在图33A的处理之后在列方向上的横截面视图；
图34B是示出用于制造非易失性半导体存储器的方法在图33B的处理之后在行方向上的横截面视图；
图35A是示出用于制造非易失性半导体存储器的方法在图34A的处理之后在列方向上的横截面视图；
图35B是示出用于制造非易失性半导体存储器的方法在图34B的处理之后在行方向上的横截面视图；
图36A是示出用于制造非易失性半导体存储器的方法在图35A的处理之后在列方向上的横截面视图；
图36B是示出用于制造非易失性半导体存储器的方法在图35B的处理之后在行方向上的横截面视图；
图37A是示出用于制造非易失性半导体存储器的方法在图36A的处理之后在列方向上的横截面视图；
图37B是示出用于制造非易失性半导体存储器的方法在图36B的处理之后在行方向上的横截面视图；
图38A是示出用于制造非易失性半导体存储器的方法在图37A的处理之后在列方向上的横截面视图；
图38B是示出用于制造非易失性半导体存储器的方法在图37B的处理之后在行方向上的横截面视图；
图39A是示出用于制造非易失性半导体存储器的方法在图38A的处理之后在列方向上的横截面视图；
图39B是示出用于制造非易失性半导体存储器的方法在图38B的处理之后在行方向上的横截面视图；
图40A是示出用于制造非易失性半导体存储器的方法在图39A的处理之后在列方向上的横截面视图；
图40B是示出用于制造非易失性半导体存储器的方法在图39B的处理之后在行方向上的横截面视图；
图41A是示出用于制造非易失性半导体存储器的方法在图40A的处理之后在列方向上的横截面视图；
图41B是示出用于制造非易失性半导体存储器的方法在图40B的处理之后在行方向上的横截面视图；
图42A是示出用于制造非易失性半导体存储器的方法在图41A的处理之后在列方向上的横截面视图；
图42B是示出用于制造非易失性半导体存储器的方法在图41B的处理之后在行方向上的横截面视图；
图43是示出根据本发明实施例的第一变型的非易失性半导体存储器的单元阵列示例在行方向上的横截面视图；
图44是示出根据第一变型的非易失性半导体存储器的单元阵列的另一示例在行方向上的横截面视图；
图45是示出根据第一变型的非易失性半导体存储器的单元阵列的又一示例在行方向上的横截面视图；
图46是用于说明根据第一变型的非易失性半导体存储器的浮置栅电极的排列的示意图；
图47是示出根据第一变型的非易失性半导体存储器的单元阵列的示例在列方向上的横截面视图；
图48是示出用于制造根据本发明第二变型的非易失性半导体存储器的方法在行方向上的横截面视图；
图49是在图48的处理之后在行方向上的横截面视图；
图50是在图49的处理之后在行方向上的横截面视图；
图51是在图50的处理之后在行方向上的横截面视图；
图52是在图51的处理之后在行方向上的横截面视图；
图53是在图52的处理之后在行方向上的横截面视图；以及
图54是在图53的处理之后在行方向上的横截面视图。
具体实施方式
将参考附图描述本发明的实施例和各种变型。应该注意，在所有附图中，将相同或相似的附图标记应用到相同或相似的部件和元件，并且将省略或简化对相同或相似部件和元件的描述。
一般地并如其通常在半导体器件的表达中一样，将理解没有按照比例绘制各种图，包括而从一个图到另一个图，也包括在给定图的内部，并且具体地，任意绘制层厚度，以便有助于图的阅读。
要注意的是，在这个申请使用的诸如“第一导电层”、“第二导电层”、“第三导电层”、......、不是定义实际的时间过程，而是便利地用于逻辑过程。
如图1所示，根据本发明的实施例的非易失性半导体存储器是其中以矩阵形式排列多个存储单元晶体管MT11至MTmn的与非快闪EPPROM。作为示例，图1示出了以矩阵形式设置的m×n(m和n为整数)个存储单元晶体管MT11至MT1n、MT21至MT2n、MT31至MT3n、......、MTm1至MTmn。如图1所示，在单元阵列的列方向(位线方向)上排列下述元件：源极线SL，连接到源极线接触插头181、182、183、......18m；选择栅极线SGS，与选择栅晶体管(select gatetransistor)STS1、STS2、STS3、......、STSm的选择栅电极连接；字线WL1至WLn，与各个存储单元晶体管MT11至MT1n的控制栅电极连接；以及选择栅极线SGD，与选择栅晶体管STD1、STD2、STD3、......、STDm的选择栅电极连接。在行方向(字线方向)上排列与位线接触插头171、172、173、17m连接的位线BL1、BL2、BL3、......BLm，从而在列方向上延伸。
根据本发明的实施例的非易失性半导体存储器还包括在图示中省略的外围电路，其被设置在由多个存储单元晶体管MT11至MT1n、MT21至MT2n、......、和MTm1至MTmn构成的单元阵列周围的半导体衬底1上。
图2是在图1所示的行方向上沿A-A线截取的横截面视图。如图2所示，根据本发明的实施例的非易失性半导体存储器包括：半导体衬底1；第一存储单元晶体管M11和M31；以及在矩阵的行方向上与第一存储单元晶体管M11和M31相邻的第二存储单元晶体管M21。第一存储单元晶体管M11和M31的每一个包括：设置在衬底1上并与衬底1隔离的第一浮置栅电极131和133；以及设置在第一浮置栅电极131和133上并与第一浮置栅电极131和133隔离的第一控制栅电极15。第二存储单元晶体管M21包括：设置在衬底1上并与衬底1隔离、并且与第一浮置栅电极131和133分隔开的第二浮置栅电极132，其中，第二浮置栅电极132的上表面大于第二浮置栅电极132的下表面，并且第二浮置栅电极132的上表面低于第一浮置栅电极131和133的上表面；以及第二控制栅电极15，设置在第二浮置栅电极132上，并且与该第二浮置栅电极132隔离。
图3是如图1所示在列方向上沿B-B线截取的横截面视图。如图3所示，在列方向上排列存储单元晶体管MT11至MT1n，使其彼此相邻。存储单元晶体管MT11至MT1n的每一个包括堆叠栅极结构，其中堆叠了浮置栅电极131和控制栅电极15。例如，存储单元晶体管MT11包括：源区和漏区111和112，具有n+型导电性(conductivity)；第一浮置栅电极131，通过栅极绝缘膜12而被设置于在源区和漏区111和112之间插入的沟道区上；以及控制栅电极15，通过电极间绝缘膜14而设置在第一浮置栅电极131上。存储单元晶体管MT12包括：源区和漏区112和113，具有n+型导电性；第一浮置栅电极131，通过栅极绝缘膜12而被设置于在源区和漏区112和113之间插入的沟道区上；以及控制栅电极15，通过电极间绝缘膜14而设置在第一浮置栅电极131上。存储单元晶体管MT13包括：源区和漏区113和114，具有n+型导电性；第一浮置栅电极131，通过栅极绝缘膜12而被设置于在源区和漏区113和114之间插入的沟道区上；以及控制栅电极15，通过电极间绝缘膜14而设置在第一浮置栅电极131上。存储单元晶体管MT1n包括：源区和漏区11n和11(n+1)，具有n+型导电性；第一浮置栅电极131，通过栅极绝缘膜12而被设置于在源区和漏区11n和11(n+1)之间插入的沟道区上；以及控制栅电极15，通过电极间绝缘膜14而设置在第一浮置栅电极131上。
在列方向上彼此相邻的存储单元晶体管MT11至MT1n共享源区和漏区。“共享区”指的是这样的公共区域，其以存储单元晶体管的源区用作相邻存储单元晶体管的漏区的方式来起作用。例如，存储单元晶体管MT11的漏区112用作相邻的存储单元晶体管MT12的源区112。
存储单元晶体管MT11至MT1n的每一个是MIS晶体管。“该MIS晶体管”是诸如绝缘栅场效应晶体管(MISFET)和绝缘栅静电感应晶体管(MISSIT)的绝缘栅极晶体管，其通过栅极电压而经插在栅电极和沟道区之间的绝缘膜(栅极绝缘膜)来控制沟道电流。用氧化硅膜(SiO2膜)作为栅极绝缘膜的MISFET被称为“金属氧化物半导体场效应晶体管(MOSFET)”。
存储单元晶体管MT11至MT1n的栅极绝缘膜12的厚度为大约1nm到大约20nm，并且栅极绝缘膜12的厚度优选为大约5nm到大约10nm。可用氧化硅膜(SiO2膜)、氮化硅(Si3N4)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化铝(Al2O3)、氧化锆(ZrO2)等作为栅极绝缘膜12的材料。
电极间绝缘膜14的厚度为栅极绝缘膜12的厚度的大约2到大约5倍，并且电极间绝缘膜14的厚度优选为大约10nm到大约30nm。作为电极间绝缘膜14的材料，可以使用Si3N4、Ta2O5、TiO2、Al2O3、ZrO2、氧化物/氮化物/氧化物(ONO)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氮氧化硅(SiON)、钛酸钡(BaTiO3)、氟氧化硅(SiOxFx)、和有机树脂如聚酰亚胺。此外，有可能适应堆叠结构而组合这些材料。
选择栅晶体管(第一选择栅晶体管)STS1和选择栅晶体管(第二选择栅晶体管)STD1的每一个被布置在存储单元晶体管MT11至MT1n的列方向的每一端，并临近该每一端。
选择栅晶体管STS1为MIS晶体管。该选择栅晶体管STS1包括：n+漏区111，其与位于列方向上的排列的一端的存储单元晶体管MT11的源区111共用；n+源区41；以及选择栅电极131a和15a，其通过栅极绝缘膜12布置在插在漏区111和源区41之间的沟道区上。源极线接触插头181布置在源区41上，从而该源极线接触插头181与选择栅晶体管STS1相邻。
选择栅晶体管STD1为MIS晶体管。该选择栅晶体管STD1包括：n+源区11(n+1)，其与位于列方向上的排列的另一端的存储单元晶体管MT1n的漏区11(n+1)共用；n+漏区31；以及选择栅电极131b和15b，其通过栅极绝缘膜12布置在插在源区11(n+1)和漏区31之间的沟道区上。位线接触插头171被布置在漏区31上，从而该位线接触插头171与选择栅晶体管STD1相邻。
如图2所示，在行方向上，存储单元晶体管MT11、MT21、和MT31彼此相邻。存储单元晶体管MT11和MT31分别包括第一浮置栅电极131和133。另一方面，存储单元晶体管MT21包括第二浮置栅电极132。
第一隔离绝缘膜2、第二隔离绝缘膜3、和第三隔离绝缘膜6被掩埋在第一浮置栅电极131与存储单元晶体管MT11的沟道区、第二浮置栅电极132与存储单元晶体管MT21的沟道区、以及第一浮置栅电极133与存储单元晶体管MT31的沟道区之间。各个存储单元晶体管MT11、MT21和MT31的元件通过第一隔离绝缘膜2、第二隔离绝缘膜3、和第三隔离绝缘膜6而彼此完全隔离。
第一浮置栅电极131和133具有矩形的横截面形状。第一浮置栅电极131和133的厚度T0处于大约5nm到大约400nm的范围内，且其宽度W0处于大约5nm到大约400nm的范围内。例如，第一浮置栅电极131和133的纵横比的上限大约为10，并优选地为大约1到大约5。
第一浮置栅电极131和133的每一个的上表面及其部分侧表面与控制栅电极15相对，从而定义了控制栅电极15与各个第一浮置栅电极131和133之间的电容C11和C13。此外，第一浮置栅电极131和133的每一个的下表面与沟道区相对，从而定义了沟道区与各个第一浮置栅电极131和133之间的电容C21和C23。这里，各个第一浮置栅电极131和133与控制栅电极15相对的面积大于各个第一浮置栅电极131和133与沟道区相对的面积。因此，在电极间绝缘膜14和栅极绝缘膜12具有相同的厚度和材料的情况下，控制栅电极15与各个第一浮置栅电极131和133之间的电容C11和C13可增加而大于沟道区与第一浮置栅电极131和133之间的电容C21和C23。
第二浮置栅电极132在沿第二浮置栅电极132与第一浮置栅电极131和133相邻的方向(行方向)上截取的横截面中，具有T形(凸的)横截面形状。第二浮置栅电极132包括下部构件132x、以及布置在下部构件132x的上表面上的上部构件132y。下部构件132x在行方向上的宽度W2处于大约5nm到200nm的范围内，其厚度T2处于大约2nm到200nm的范围内。上部构件132y的宽度W1处于大约5nm到400nm的范围，其比宽度W2宽，并且其厚度T1处于大约2nm到200nm的范围内。例如，第二浮置栅电极132的纵横比的上限大约为10，并优选地为大约1到大约5。
上部构件132y的上表面与控制栅电极15彼此相对，从而定义了上部构件132y与控制栅电极15之间的电容C12。此外，下部构件132x的下表面与沟道区彼此相对，从而定义了下部构件132x与沟道区之间的电容C22。这里，上部构件132y与控制栅电极15彼此相对的面积大于下部构件132x与沟道区彼此相对的面积。因此，在电极间绝缘膜14和栅极绝缘膜12具有相同的厚度和材料的情况下，上部构件132y与控制栅电极15之间的电容C12可增加而大于下部构件132x与沟道区之间的电容C22。
图4是在图1所示的列方向沿C-C线截取的横截面视图。存储单元晶体管MT21包括：源区和漏区121和122，具有n+型导电性；第二浮置栅电极132，通过栅极绝缘膜12而设置在被插在源区和漏区121和122之间的沟道区上；以及控制栅电极15，通过电极间绝缘膜14而设置在第二浮置栅电极132上。存储单元晶体管MT22包括：源区和漏区122和123，具有n+型导电性；第二浮置栅电极132，通过栅极绝缘膜12而设置在被插在源区和漏区122和123之间的沟道区上；以及控制栅电极15，通过电极间绝缘膜14而设置在第二浮置栅电极132上。存储单元晶体管MT23包括：源区和漏区123和124，具有n+型导电性；第二浮置栅电极132，通过栅极绝缘膜12而设置在被插在源区和漏区123和124之间的沟道区上；以及控制栅电极15，通过电极间绝缘膜14而设置在第二浮置栅电极132上。存储单元晶体管MT2n包括：源区和漏区12n和12(n+1)，具有n+型导电性；第二浮置栅电极132，通过栅极绝缘膜12而设置在被插在源区和漏区12n和12(n+1)之间的沟道区上；以及控制栅电极15，通过电极间绝缘膜14而设置在第二浮置栅电极132上。
图5示出了第一浮置栅电极131和133与第二浮置栅电极132的排列示例。图5中的纵向轴代表列方向(位线方向)，而其中的横向轴代表行方向(字线方向)。图5中的四边形示出由此定义的存储单元晶体管包括第一浮置栅电极131和133。如图5中的T形(凸形)所示，由此定义的存储单元晶体管包括第二浮置栅电极132。在图5中，例如，在奇数列中的存储单元晶体管MT11至MT1n、MT31至MT3n、......、和MT(m-1)1至MT(m-1)n包括第一浮置栅电极131和133，而在偶数列中的存储单元晶体管MT21至MT2n、MT41至MT4n、......、和MTm1至MTmn包括第二浮置栅电极132。具体地，多个第一浮置栅电极131和133以及多个第二浮置栅电极132在行方向交替且循环地排列，从而构成了一维阵列。
在图6中示出了根据图1-3所示的实施例的非易失性半导体存储器的等效电路。如图6所示，单元阵列100包括存储单元晶体管MT11至MT1n、MT21至MT2n、......、MTm1至MTmn。在单元阵列100中，存储单元晶体管MT11至MT1n、以及选择栅晶体管STS1和STD1串联连接，从而构成了单元组(cell unit)(线性排列)201。选择栅晶体管STS2至STSm、存储单元晶体管MT21至MT2n、......、MTm1至MTmn、以及选择栅晶体管STD2至STDm串联连接，从而构成单元组(线性排列)201、202、203、......20m。单元组201、202、203、......20m在行方向上分别依次排列，从而形成了矩阵。
在单元组201中，选择栅晶体管STS1的漏区111连接到位于存储单元晶体管组MT11至MT1n串联连接的线性排列的一端的存储单元晶体管MT11的源区111。另一方面，选择栅晶体管STD1的源区11(n+1)连接到位于存储单元晶体管组MT11至MT1n串联连接的线性排列的另一端的存储单元晶体管MT1n的漏区11(n+1)。单元组202、203、......、20m的组件与单元组201相同。
各个选择栅晶体管STS1至STSm的源区连接到所述多个源区共用的源极线SL。向源极线SL提供电压的源极线驱动器103连接到源极线SL。下面的元件连接到行解码器101：选择栅晶体管STS1至STSm所共用的选择栅极线SGS；选择栅晶体管STD1至STDm所共用的选择栅极线SGD；存储单元晶体管MT11、MT21、......、MTm1所共用的字线WL1；存储单元晶体管MT12、MT22、......、MTm2所共用的字线WL2；......；存储单元晶体管MT1n、MT2n、......、MTmn所共用的字线WLn。行解码器101通过解码行地址信号而获得行地址解码信号，并以选择性的方式将操作电压提供到字线WL1至WLm和选择栅极线SGS和SGD。位线BL1至BLm的每一个连接到选择栅晶体管STD1至STDm的每一个的漏区。读出放大器102和列解码器104连接到位线BL1至BLm。列解码器104通过解码列地址信号而获得列地址解码信号，并基于该列地址解码信号而选择位线BL1至BLm之一。读出放大器102放大存储器信号，其中该存储器信号是从行解码器101和列解码器104所选择的存储单元晶体管中读取的。
在非易失性半导体存储器中，通过改变存储单元晶体管的阈值电压来执行存储单元晶体管的多值化(multi-leveling)。为每一个字线执行写入操作，并且实际上几千个到几十万个存储单元晶体管连接到一个字线。图7示出了写入到存储单元晶体管的各个值的阈值分布。如图7所示，在将写入电压(程序脉冲)Vpp施加到控制栅电极以便达到期望的阈值电压从而执行写入操作的情况下，出现阈值分布，其中对每个存储单元晶体管发生阈值变化。当阈值分布中的电势差ΔVpgm大时，错误读取操作的可能性增加。因此，如图8所示，优选地具有小电势差ΔVpgm。
作为发生阈值变化的原因有，相邻栅极之间的电容导致的变化、和栅极绝缘膜的膜厚度中的变化、以及形成存储器的形状的变化。如果这发生在写入操作的情况下，则不将数据写入到所有的存储单元晶体管。根据所存储的数据，两种情况都发生，其中数据被写入到与要写入数据的存储单元晶体管相邻的存储单元晶体管，而没有写入到该存储单元晶体管中。在载流子被注入到与上述的已选择的存储单元晶体管相邻的浮置栅电极中的情况下，将要写入数据的已选择存储单元晶体管受与其相邻的存储单元晶体管的影响。因此，即使施加了相同的写入电压Vpp，所选择的存储单元晶体管有时候也不能达到期望的阈值电压。当相邻栅极之间的电容变得越来越大时，来自相邻存储单元晶体管的影响显著增加，并且该影响取决于与所选择的存储单元晶体管的浮置栅电极相对的、相邻存储单元晶体管的浮置栅电极的面积大小。
在以图9的实线所示的阈值分布中保持的这种阈值变化来执行写入操作的情况下，相邻栅极之间的电容很小，并且如果一次写入操作中的阈值变化保持在阈值分布中，则没有问题发生。然而，当相邻栅极之间的电容大时，如图10所示阈值分布变化了电势差σVt1。
当阈值分布变化时，为了抑制由于相邻电极之间的电容的影响而导致的写入准确度恶化，施加写入电压Vpp，使得该变化中的最高电压值可等于或略小于目标阈值电压，并且将施加电势差ΔVpp依次增加的脉冲，从而逐渐增加写入电压Vpp。可通过使用电势差σVt1和电势差ΔVpgm来用等式(1)表示电势差ΔVpp，其中所述电势差σVt1和电势差ΔVpgm在预定时间被写入电压Vpp分散(disperse)。
ΔVpp＝σVt1/ΔVpgm     (1)
可用等式(2)表示每个字线每次的写入时间Tpgm。
Tpgm＝ΔVpp/Tpptotal                          (2)
这里，可使用实际执行写入操作所花费的时间Twrite、检查已经执行写入的存储单元晶体管的阈值所花费的验证时间Tverify、以及复位时间Treset，而通过等式(3)表示执行一次写入操作所花费的净时间Tpptotal。
Tpptotal＝Twrite+Tverify+Treset               (3)
在如图11所示施加了第一写入电压Vpp之后，如图12所示施加第二写入电压(Vpp+ΔVpp)。然后，用斜阴影直方图示出的一部分阈值分布保持在期望的阈值分布内。随后，当如图13所示施加第三写入电压(Vpp+2*ΔVpp)时，偏压没有施加到存储单元晶体管中，如轮廓直方图所示，并且该偏压保持在期望的阈值分布中。如图14和15所示，将如上所述的处理重复八次和十次，并从而可以使具有用斜阴影直方图示出的阈值分布的存储单元晶体管保持在电势差ΔVpgm中。
然而，例如，如果Twrite大约等于20μs，Tverify近似等于70μs，而Treset近似等于20μs，则Tpptotal变成100μs或更多。如在这个示例中，在重复十次写入的情况下，总共花费1000μs或更多来完成一个字线WL的写入操作。
接下来，将对如图16所示的使用存储单元晶体管的各个值的阈值之中的相对高阈值的情况中的写入方法进行描述。在来自相邻栅极之间的电容的影响很大的存储单元晶体管中，为低值执行一次写入操作，如图17所示。然后，执行写入操作，从而阈值可以是期望的值，如图18所示。在如上所述写入数据的情况下，单独地执行图13到图15所示的处理，以便存储单元晶体管可保持在图17和图18所示的阈值分布内。因此，要花费多很多的时间来完成写入操作。
与上面的处理相对地，根据本发明的实施例的非易失性半导体存储器，如图5所示，每个第二浮置栅电极132是凸的，并因此第二浮置栅电极132的相邻栅极之间的电容C4小于第一浮置栅电极131的相邻栅极之间的电容C3。因此，与排列了完全类似于第一浮置栅电极131的四边形浮置栅电极的情况相比，可以减少相邻栅极之间的电容。因此，可以简化或省略图13至15中的处理和图17和18所示的处理，从而使得有可能缩短写入时间，而不会降低写入准确度。具体地，在将数据写入到每个第二浮置栅电极132的情况下，可以设置比将数据写入到每个第一浮置栅电极131的情况更简化的写入程序。
接下来，将描述根据本发明实施例的非易失性半导体存储器的相邻栅极之间的耦合比例和电容的评估方法。将要评估的多个栅极作为如图19和20所示的三维形状模型而输入到计算机。输入绝缘材料的相对介电常数作为边界条件。为将要研究的控制栅电极设置与操作电压对应的电压。在这些条件下，利用计算机根据各个栅极之间的距离、其形状、和其排列而数值计算泊松方程，并计算各个栅极之间的静电电容。在已计算的静电电容中，将要研究的控制栅电极和浮置栅电极之间的静电电容定义为C1、而将在要研究的控制栅电极与其周围的所有栅电极之间的静电电容定义为C2的条件下，使用等式(4)来计算耦合比例C。
C＝C1/C2×100％    (4)
此外，通过利用与研究中的存储单元晶体管相邻的存储单元晶体管的电压变化而计算给予该研究中的存储单元晶体管的电压变化，来获得由于相邻栅极之间的电容的影响而变化的电压ΔV。在使用图19和20所示的模型进行的计算中，耦合比例为40％或更多，而电压ΔV为580mV或更少。
接下来，将对根据第一到第三比较示例的非易失性半导体存储器进行描述。根据第一比较示例的非易失性半导体存储器如图21所示。在图21中，应用了45nm规则。浮置栅电极141、142和143的上表面和部分侧表面与控制栅电极15彼此相对，从而定义了电容C51、C52和C53。浮置栅电极141、142和143的下表面与沟道区彼此相对，从而定义了电容C61、C62和C63。浮置栅电极141、142和143的侧表面也与控制栅电极15彼此相对。这样，在电极间绝缘膜14和栅极绝缘膜12具有相同厚度和材料的情况下，浮置栅电极141、142、和143与控制栅电极15之间的电容C51、C52和C53增加，从而大于浮置栅电极141、142、和143与沟道区之间的电容C61、C62和C63。
在图22中示出了根据第二比较示例的非易失性半导体存储器。在图22中，应用了3X nm规则(X是0到9的任意整数)，其中存储单元晶体管比图21中所示的45nm规则更集成/小型化。彼此相邻的浮置栅电极151、152、和153之间的距离为S0＝3X nm，其比图21所示的浮置栅电极141、142、和143之间的距离S0＝45nm短。因此，难以以浮置栅电极151、152、和153之间的大约10nm到15nm的最小必要膜厚度来沉积电极间绝缘膜14，并且难以进一步在其上嵌入控制栅电极15上。此外，降低了相邻栅极之间的距离S0，并由此增加了相邻栅极之间的电容。从而，没有向其执行写入的存储单元晶体管的阈值由于与其相邻的栅极的影响而变化，这有时会导致错误写入/读取操作发生。
在图23中示出了根据第三变型示例的非易失性半导体存储器。在图23中，浮置栅电极162的最上部的水平高度低于与其相邻的浮置栅电极161和163的最上部的水平高度。浮置栅电极161和163的上表面和部分侧表面与控制栅电极15彼此相对，从而定义了C71和C73。然而，在浮置栅电极162中，其上表面与控制栅电极15相对，从而定义了电容C72。由于浮置栅电极162的上表面和下表面的宽度基本上相同，所以浮置栅电极162的电容C72不能增加到大于栅极绝缘膜12的电容C82。
与图21至23中所示的第一到第三比较示例相对地，根据本发明实施例的非易失性半导体存储器，即使应用了3X nm规则，如图1所示，可以增加控制栅电极15与各个第一浮置栅电极131和133以及第二浮置栅电极132之间的电容C11、C12、和C13，从而大于沟道区与各个第一浮置栅电极131和133以及第二浮置栅电极132之间的电容C21、C22、和C23。
接下来，将描述根据本发明实施例的用于制造非易失性半导体存储器的方法的示例。这里，图24A、25A、......、至42A示出了图1中所示的单元阵列沿A-A线的列方向上的横截面处理流。此外，图24B、25B、......、至42B示出了所述单元阵列在沿B-B线的行方向上的横截面处理流。要注意，在图24A至42B中所示的用于制造非易失性半导体存储器的方法是作为示例。有可能用其它各种方法提供非易失性半导体存储器。
如图24A和24B所示，制备了诸如p型Si的衬底1。如图25A和25B所示，通过热氧化而在衬底1的表面上形成了栅极绝缘膜(隧道氧化膜)12，如SiO2膜，使得栅极绝缘膜12的厚度在大约1nm到15nm的范围内。通过减压CVD(RPCVD)而在栅极绝缘膜12上沉积P掺杂将成为浮置栅电极的多晶硅层(第一导电层)13，使得多晶硅层13的厚度可在大约10nm到大约200nm的范围内。随后，通过CVD而在多晶硅层13上沉积掩模膜(mask film)4，如Si3N4膜等，使得掩模膜4的厚度可为大约50nm到大约200nm。
在掩模膜4上旋涂抗蚀膜，并通过光刻形成抗蚀膜的蚀刻掩模。通过使用蚀刻掩模的活性离子蚀刻(RIE)以选择性的方式去除部分掩模膜4。在蚀刻之后，去除抗蚀膜。通过用掩模膜4作为掩模，在列方向上选择性地去除了多晶硅层13、栅极绝缘膜12、和衬底1的每一个的部分。结果，形成了在列方向延伸的凹槽部分(第一凹槽部分)4a，从而穿透通过多晶硅层13和栅极绝缘膜12，如图26A和26B所示。因此，形成了：第一浮置栅极层131和133，其是多晶硅层13的一部分；以及第二浮置栅极层132x，其是多晶硅层13的另一部分，并与第一浮置栅极层131和133分隔开。
接下来，如图27A和27B所示，通过CVD等在凹槽部分4a中埋入第一元件隔离绝缘膜2，使得所述元件隔离绝缘膜2的厚度为大约200nm至大约1,500nm。要注意，可以在去除了图26A和26B所示掩模膜4之后埋入第一隔离绝缘膜2。然后，如图28A和28B所示，通过选择性蚀刻而选择性地去除掩模膜4和部分第一隔离绝缘膜2。这里，第一隔离绝缘膜2的上表面的水平高度低于第一浮置栅极层131和133以及第二浮置栅极层132x的上表面的水平高度。
随后，通过CVD等在第一隔离绝缘膜2和第一浮置栅极层131和133以及第二浮置栅极层132x上沉积诸如Si3N4膜的掩模材料5。在掩模材料5上旋涂抗蚀膜，并且通过光刻技术而形成抗蚀膜的蚀刻掩模。通过使用蚀刻掩模的活性离子蚀刻(RIE)以选择性的方式去除掩模材料5的部分。在蚀刻之后，去除抗蚀膜。通过用掩模膜5作为掩模，以选择性的方式去除第二浮置栅极层132x的部分。结果，如图29A和29B所示，形成第二浮置栅极层(下部构件)132x。此后，去除掩模膜5。
接下来，如图30A和30B所示，通过CVD等在第一隔离绝缘膜2、第一浮置栅极层131和133以及第二浮置栅极层132x上沉积诸如SiO2膜或Si3N4膜的第二隔离绝缘膜3。如图31A和31B所示，通过RIE等回蚀刻(etch back)第二隔离绝缘膜3。结果，暴露了第一浮置栅极层131和133以及第二浮置栅极层(下部构件)132x的上表面。在第一浮置栅极层131和133的侧壁上保留了第二隔离绝缘膜3。
如图32A和32B所示，通过热氧化而在第一浮置栅极层131和133以及第二浮置栅极层(下部构件)132x上形成了绝缘膜(氧化膜)6。在第三隔离绝缘膜6上旋涂抗蚀膜，并通过光刻技术形成抗蚀膜的蚀刻掩模。通过使用蚀刻掩模的活性离子蚀刻(RIE)而以选择性的方式去除第三隔离绝缘膜6的部分。在蚀刻之后，去除抗蚀膜。结果，如图33A和33B所示，在第三隔离绝缘膜6上形成开口部分，并从而暴露了第二浮置栅极层(下部构件)132x的上表面。
接下来，如图34A和34B所示，通过减压CVD等在第三隔离绝缘膜6和第二浮置栅极层(下部构件)132x上沉积另一个P掺杂多晶硅层(第三导电层)13a，使得多晶硅层13a的厚度可在大约10nm到大约200nm的范围内。如图35A和35B所示，通过RIE等回蚀刻多晶硅层13a。结果，形成了作为多晶硅层13a的一部分的上部构件132y。从而，形成了第二浮置栅极层132，其上表面的最上部分的水平高度低于第一浮置栅极层131和133，并且其上表面的面积大于其下表面的面积。所述第二浮置栅极层132包括上部构件132y和下部构件132x。
在第三隔离绝缘膜6和第二浮置栅极层132上旋涂抗蚀膜，并且通过光刻技术形成抗蚀膜的蚀刻掩模。通过使用蚀刻掩模的活性离子蚀刻(RIE)以选择性的方式去除第三隔离绝缘膜6的一部分。此后去除抗蚀膜。结果，如图36A和36B所示，在第三隔离绝缘膜6上形成开口部分，并从而暴露了第一浮置栅极层131和133的上表面。要注意，当图35A和35B中示出的第三隔离绝缘膜6以及第二隔离绝缘膜3具有彼此不同的材料时，例如第三隔离绝缘膜6是SiO2膜，而第二隔离绝缘膜3是Si3N4膜，如图36A和36B所示，可通过选择性蚀刻而以选择性的方式去除第三隔离绝缘膜6的一部分，而不形成抗蚀膜的蚀刻掩模。
如图37A和37B所示，通过CVD等在第一浮置栅极层131和133的顶部、第二浮置栅极层132、和第一隔离绝缘膜2上沉积电极间绝缘膜14。在电极间绝缘膜14上涂敷抗蚀膜8，并通过光刻图案化(pattern)抗蚀膜8。如图38A和38B所示，用图案化的抗蚀膜8作为掩模通过RIE等在电极间绝缘膜14的一部分上形成开口部分8a和8b。然后，去除抗蚀膜8。此后，如图39A和39B所示，通过CVD等在电极间绝缘膜14上沉积将成为控制栅电极的P掺杂多晶硅层(第二导电层)15，从而多晶硅层15的厚度为大约10nm至大约200nm。
接下来，将抗蚀膜9涂敷在控制栅电极15上，并且通过光刻技术图案化抗蚀膜9。如图40A和40B所示，在行方向上，用图案化的抗蚀膜9作为掩模，通过RIE以选择性的方式去除控制栅电极15、电极间绝缘膜14、第一浮置栅极层131和133、第二浮置栅极层132和栅极绝缘膜12的部分，直到衬底1被暴露。结果，在行方向上形成了凹槽部分(第二凹槽部分)9a，并且凹槽部分9a穿透控制栅电极15、电极间绝缘膜14、第一浮置栅极层131和133、第二浮置栅极层132、和栅极绝缘膜12。形成了具有控制栅电极15、第一浮置栅极层131和133、和第二浮置栅极层132的堆叠结构的图案。同时，形成了选择栅电极131b和15b。由抗蚀剂去除器等来去除抗蚀膜9。
接下来，如图41A和41B所示，通过用控制栅电极15作为掩模，以自对准方式将诸如磷(31p+)、砷(75As+)等的n型杂质离子通过栅极绝缘膜12而注入到n+型杂质扩散层41。此后，通过热处理激活第一浮置栅电极131和133、第二浮置栅电极132、和控制栅电极15中的n型杂质离子。通过热处理也激活了衬底1中的n型杂质离子。如图42A和42B所示，因此如图41A和41B所示，在位于凹槽9a之下的衬底1中形成n+型源区和漏区111至11(n+1)，而在浮置栅电极13的正下方的衬底1中形成n-型沟道区。以这种方式，形成了作为耗尽型晶体管的存储单元晶体管MT11至MT1n。以这种方式，以存储单元晶体管在列和行方向上彼此交叉的矩阵形式形成了多个存储单元晶体管，省略对其的说明。
同时，形成了选择栅电极131a和15a。在衬底1中形成了n+型杂质扩散层(源区)41。从而，形成了选择栅晶体管STS1。另一方面，在衬底1上形成了n+型杂质扩散层(漏区)31。从而，也形成了选择栅晶体管STD1。
此后，通过CVD等在每一个开口中埋入金属膜，以形成源极线接触插头181和位线接触插头171，从而源极线接触插头181和位线接触插头171分别连接到源区41和漏区31。随后，在其上沉积并形成预定互连和绝缘膜。因此，制作了图1至4中所示的非易失性半导体存储器。
根据用于制造根据本发明的实施例的非易失性半导体存储器的方法，如图24A至42B所示，可提供根据本发明的实施例的非易失性半导体存储器。
此外，在用于制造根据图22所示的第二比较示例的非易失性半导体存储器的方法中，由于集成化增加，难以在浮置栅电极151、152、和153之间沉淀具有至少大约10nm到大约15nm长度的电极间绝缘膜14并埋入控制栅电极15。
作为对比，根据用于制造根据本发明实施例的非易失性半导体存储器的方法，降低了第二浮置栅极层132的水平高度，以便低于第一浮置栅极层131和133的水平高度，并且第二浮置栅极层132的上表面与控制栅电极15相对。因此，可不在第一浮置栅电极131和133与第二浮置栅电极132之间设置电极间绝缘膜14和控制栅电极15。因此，可以容易地提供这样的结构，其中第一浮置栅电极131和133以及第二浮置栅电极132中的每一个与每一个控制栅电极15之间的电容C11、C12、和C13大于第一浮置栅电极131和133以及第二浮置栅电极132中的每一个与每一个沟道区之间的电容C21、C22、和C23。
(第一变型)
在本发明的实施例中，已经描述了图1中所示的浮置栅电极132具有T形(凸的)横截面形状的情况；然而，第二浮置栅极132的形状不特别限于此。在第一比较中，将描述第二浮置栅电极132具有另一形状的示例。
例如，如图43所示，第二浮置栅电极132在行方向上的横截面形状可以为钩形(hook shape)(L-形)。第二浮置栅电极132包括：下部构件132x，具有宽度W2；以及上部构件132y，具有宽度W3，其比宽度W2宽并设置在下部构件132x上。关于形成图43所示的第二浮置栅电极132的方法，例如，如果在图36A和36B所示的上部构件132y的一部分上表面上形成掩模膜，然后用掩模膜作为掩模通过RIE选择性地去除上部构件的一部分，则是令人满意的。
此外，如图44所示，第二浮置栅电极132的上表面还可以是弯曲的表面。从第二浮置栅电极132的最上部分到其下表面的厚度T4比第一浮置栅电极131和133的厚度T0薄，并且其最上部分的水平高度低于第一浮置栅电极131和133最上部分的水平高度。由于第二浮置栅电极132的上表面是弯曲的表面，所以上表面比下表面具有更大的面积。关于形成图44所示的第二浮置栅电极132的方法，例如，如果将图28A和28B所示的元件隔离绝缘膜2蚀刻到栅极绝缘膜12的上表面高度，在第一浮置栅电极131和133上形成掩模膜，并利用RIE、各向同性蚀刻等选择性地去除第二浮置栅电极132的部分，则是令人满意的。
此外，第二浮置栅电极132的上表面可包括多个表面。例如，如图45所示，第二浮置栅电极132在行方向上的横截面形状是三角形。从第二浮置栅电极132的最上部分到其下表面的厚度T5比第一浮置栅电极131和133的厚度T0薄，并且其最上部分的水平高度低于第一浮置栅电极131和133最上部分的水平高度。由于第二浮置栅电极132的上表面具有多个表面，所以上表面比下表面具有更大的面积。关于形成图45所示的第二浮置栅电极132的方法，例如，如果将图28A和28B所示的元件隔离绝缘膜2蚀刻到栅极绝缘膜12的上表面高度则是令人满意的。在第一浮置栅电极131和133上形成掩模膜，并通过RIE等选择性地去除第二浮置栅电极132的部分。
即使在浮置栅电极132的形状为如图43至45所示的情况下，上表面的面积也大于下表面的面积，并因此，可以增加电极间绝缘膜的电容C12，以便大于栅极绝缘膜的电容C22。此外，尽管未示出，第二浮置栅电极132在行方向和列方向上的横截面形状都可为T形(凸的)。
此外，在本发明的实施例中，已经描述了如图5所示在行方向上交替且循环地排列第一浮置栅电极131和133以及第二浮置栅电极132的示例；然而，对第一浮置栅电极131和133以及第二浮置栅电极132的排列位置没有特别的限制。例如，如图46所示，第一浮置栅电极131和133以及第二浮置栅电极132在列方向上也交替且循环地排列，并因此可以以交错棋盘式(checkered)图案排列。在这种情况下，如图47所示，即使在列方向上看，第一浮置栅电极131和133以及第二浮置栅电极132也是交替排列的。第二浮置栅电极132与相邻栅极的相对面积小于第一浮置栅电极131和133与相邻栅极的相对面积。因此，与存储单元阵列仅由第一浮置栅电极131和133组成的情况相比，可以在列方向上更大程度地减少相邻栅极之间的电容C9。
如上所述，根据第一实施例，如果第二浮置栅电极的最上部分的水平高度低于第一浮置栅电极的水平高度，并且第二浮置栅电极的上表面的面积大于下表面的面积。这样，就有可能对第二浮置栅电极采用各种形状。此外，如果采用其中至少第一和第二浮置栅电极彼此相邻的结构，则第一和第二浮置栅电极的位置可能有各种结构排列。
(第二变型)
将参考图48至54描述根据本发明实施例的第二变型的用于制造非易失性半导体存储器的方法。图48至54是在行方向上沿图1的A-A线截取的横截面视图。
在如图27B所示沉积元件隔离绝缘膜2之后，通过化学机械抛光(CMP)回蚀刻元件隔离绝缘膜2，并且还去除掩模膜4。结果，如图48所示，第一浮置栅极层131和133以及第二浮置栅极层132x的上表面、以及元件隔离绝缘膜2的上表面彼此水平对齐。通过CVD等在第一浮置栅极层131和133、第二浮置栅极层132x、和元件隔离绝缘膜2的上表面沉积掩模膜10。在掩模膜10上旋涂抗蚀膜，并利用光刻技术形成抗蚀膜的蚀刻掩模。使用蚀刻掩模通过RIE等选择性地去除掩模膜10的部分。结果，如图49所示，掩模膜10被图案化。通过用已图案化的掩模膜10作为掩模，在深度方向上选择性地去除第二浮置栅极层132x的部分。结果，形成了如图50所示的下部构件132x。
接下来，通过诸如使用掩模膜10作为掩模的RIE方法的选择性蚀刻，如图51所示，选择性地去除了元件隔离绝缘膜2的一部分。此后，通过选择性蚀刻去除掩模膜10。如图52所示，在元件隔离绝缘膜2、第一浮置栅极层131和133、和下部构件132x的上表面上，通过RPCVD等沉积了厚度在大约10nm到大约200nm范围内的掺杂磷的多晶硅层(第三导电层)13b，然后如图53所示进行回蚀刻。通过CVD等在元件隔离绝缘膜2、第一浮置栅极层131和133、和多晶硅层13b的上表面上沉积掩模膜11。在掩模膜11上旋涂抗蚀膜，并通过光刻技术形成抗蚀膜的蚀刻掩模。使用蚀刻掩模通过RIE等选择性地去除掩模膜11的部分。在蚀刻之后，去除抗蚀膜。通过用图案化的掩模膜10作为掩模，去除多晶硅层13b的部分。然后，形成如图54所示的上部构件132y，并由此形成了第二浮置栅电极132。
(其它实施例)
本领域的技术人员在接收了本公开的示教之后，将可以进行各种修改，而不脱离本发明的范围。
在这些实施例中，已经说明了m×n个存储单元晶体管MT11至MT1n、MT21至MT2n、......、MTm1至MTmn。然而，实际上，单元阵列可包括多个存储单元晶体管、存储单元和块。
此外，在这些实施例中，描述了与非EEPROM中的多值存储，例如三值或更多值的存储。然而，也可以配置二值的(binary)与非EEPROM。

Claims (20)

1.一种半导体存储器，包括在衬底上以矩阵形式排列的多个存储单元晶体管，该半导体存储器包括：
第一存储单元晶体管，包括：第一浮置栅电极，设置在所述衬底上并与该衬底隔离；和第一控制栅电极，设置在所述第一浮置栅电极上并与该第一浮置栅电极隔离；以及
第二存储单元晶体管，在所述矩阵的行方向上与第一存储单元晶体管相邻，该第二存储单元晶体管包括：第二浮置栅电极，设置在所述衬底上并与该衬底隔离，并且与所述第一浮置栅电极分隔开，所述第二浮置栅电极的上表面大于所述第二浮置栅电极的下表面，并且所述第二浮置栅电极的上表面低于所述第一浮置栅电极的上表面；以及第二控制栅电极，设置在所述第二浮置栅电极上并与该第二浮置栅电极隔离。
2.如权利要求1所述的存储器，其中所述第二浮置栅电极在所述行方向上具有T形横截面。
3.如权利要求1所述的存储器，其中所述第二浮置栅电极在所述行方向上具有钩形的横截面。
4.如权利要求1所述的存储器，其中所述第二浮置栅电极具有多个上表面。
5.如权利要求1所述的存储器，其中所述第二浮置栅电极具有弯曲的上表面。
6.如权利要求1所述的存储器，其中多个第一和第二存储单元晶体管在所述行方向上交替排列。
7.如权利要求6所述的存储器，其中多个第一浮置栅电极排列在所述矩阵的列方向上，而多个第二浮置栅电极分别与在列方向上排列的所述多个第一浮置栅电极相邻地排列。
8.如权利要求6所述的存储器，其中多个第一和第二浮置栅电极在所述矩阵的列方向上交替排列。
9.如权利要求1所述的存储器，其中所述第一浮置栅电极的上表面和部分侧表面与所述第一控制栅电极相对，并且所述第一浮置栅电极的下表面与该第一浮置栅电极下的沟道区相对。
10.如权利要求1所述的存储器，其中在所述第一浮置栅电极与所述第一控制栅电极之间形成电容器的、所述第一浮置栅电极与所述第一控制栅电极相对的面积大于所述第一浮置栅电极与该第一浮置栅电极下的沟道区相对的面积。
11.如权利要求1所述的存储器，其中所述第二浮置栅电极包括：
下部构件，设置在所述衬底上，并与该衬底隔离；以及
上部构件，设置在所述下部构件上，并在所述行方向上具有比所述下部构件的宽度更宽的宽度。
12.如权利要求11所述的存储器，其中所述上部构件的上表面与所述第二控制栅电极相对，而所述下部构件的下表面与所述第二浮置栅电极下的沟道区相对。
13.如权利要求1所述的存储器，其中在所述第二浮置栅电极与所述第二控制栅电极之间形成电容器的、所述第二浮置栅电极与所述第二控制栅电极相对的面积大于所述第二浮置栅电极与该第二浮置栅电极下的沟道区相对的面积。
14.一种用于制造半导体存储器的方法，包括以下步骤：
在衬底上形成栅极绝缘膜；
在该栅极绝缘膜上沉积第一导电层；
划分第一导电层，以便划分为第一和第二浮置栅极层，所述第一和第二浮置栅极层是通过在其间形成在列方向上延伸的第一凹槽而划分出的；
相对于所述第一浮置栅极层的上表面的水平高度降低所述第二浮置栅极层的上表面的水平高度，并增大所述第二浮置栅极层的上表面，使得所述第二浮置栅极层的上表面大于所述第二浮置栅极层的下表面；
在所述第一和第二浮置栅极层上沉积电极间绝缘膜；
在该电极间绝缘膜上沉积第二导电层；
通过在行方向上形成穿透所述第二导电层、所述电极间绝缘膜、以及所述第一和第二浮置栅极层的第二凹槽，而形成多个控制栅电极、第一浮置栅电极和第二浮置栅电极；以及
通过所述第二凹槽在所述衬底上形成源区和漏区。
15.如权利要求14所述的方法，其中所述降低第二浮置栅极层的上表面的水平高度并增大第二浮置栅极层的上表面的步骤包括：
在深度方向上去除所述第二浮置栅极层的部分；
在所述第一和第二浮置栅极层上沉积绝缘膜；
选择性地去除所述绝缘膜的部分，以便所述暴露第二浮置栅极层；
在所述绝缘膜和所述第二浮置栅极层上沉积第三导电层；以及
选择性地去除所述第三导电层的部分，从而提供比所述第二浮置栅极层的下表面的宽度更宽的、所述第三导电层的上表面的宽度，并提供比所述第一浮置栅极层低的、所述第三导电层的水平高度。
16.如权利要求14所述的方法，其中所述增大第二浮置栅极层的上表面的步骤包括：
形成所述第二浮置栅极层以使其在沿行方向切割的横截面视图上为T形。
17.如权利要求14所述的方法，其中所述增大第二浮置栅极层的上表面的步骤包括：
形成所述第二浮置栅极层以使其在行方向上具有钩形的横截面。
18.如权利要求14所述的方法，其中所述增大第二浮置栅极层的上表面的步骤包括：
选择性地去除所述第二浮置栅极层的上表面的部分以提供第二浮置栅极层的多个上表面。
19.如权利要求14所述的方法，其中所述增大第二浮置栅极层的上表面的步骤包括：
选择性地去除所述第二浮置栅极层的上表面的部分以提供所述第二浮置栅极层的弯曲上表面。
20.如权利要求14所述的方法，其中所述降低所述第二浮置栅极层的上表面的水平高度并增大所述第二浮置栅极层的上表面的步骤包括：
在所述第一和第二浮置栅极层之间埋入元件隔离绝缘膜，并达到与所述第一和第二浮置栅极层的上表面对应的水平高度；
在深度方向上去除所述第二浮置栅极层的部分；
在深度方向上选择性地去除位于第二浮置栅极层一侧的所述元件隔离绝缘膜的部分，并达到与所述第二浮置栅极层的上表面对应的水平高度；
在所述第一和第二浮置栅极层上沉积第三导电层；
在深度方向上去除所述第三导电层的部分，并达到与所述第一浮置栅极层的上表面对应的水平高度；以及
降低所述第三导电层的上表面的水平高度。
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