TWI405205B - 雙向分裂閘式反及閘快閃記憶體結構及陣列、其規劃、抹除及讀取方法、以及其製造方法 - Google Patents

雙向分裂閘式反及閘快閃記憶體結構及陣列、其規劃、抹除及讀取方法、以及其製造方法 Download PDF

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Description

雙向分裂閘式反及閘快閃記憶體結構及陣列、其規劃、抹除及讀取方法、以及其製 造方法 發明領域
本發明係關於一種分裂閘式反及閘快閃記憶體結構，並且尤其是關於在反及閘快閃記憶體結構末端僅具有一源極和汲極之雙向分裂閘式反及閘快閃記憶體結構。
 發明背景
非依電性記憶體積體電路晶片是習知的技術。參看例如美國專利5,029,130和6,151,248號案。非依電性記憶體積體電路晶片之一形式是一種"反及閘"快閃記憶體裝置，於其中一系列之串列地連接的非依電性記憶體晶胞被聚集於一反及閘快閃記憶體結構中。
參看第1A圖，其展示先前技術分裂閘式反及閘快閃記憶體結構10之截面圖。(參看"在以快速規劃和抹除為特色之120mn技術節點的分裂閘式反及閘快閃記憶體"，其是由C.Y.Shu等人於2004年發表之技術文件的VLSI技術摘要上之論文集，第78-79頁)。反及閘快閃記憶體結構10被成形於一第一傳導型式之半導體基板12上。該反及閘快閃記憶體結構10具有基板12中第二傳導型式之第一區域14和第二傳導型式之第二區域16。該第一區域14和該第二區域16是彼此分開以在該第一區域14和該第二區域16之間形成一連續的通道區域。多數個浮動閘(18A，…，18N)是彼此分開的，而各個浮動閘18被置放在通道區域分隔部份之上並且從該 處被分開且被絕緣。結構10進一步地具有相關於各浮動閘18之一選擇閘20。該選擇閘20被置放在通道區域另一部份之上，並且直接地相鄰至該相關的浮動閘18且從該處被絕緣。最後，結構10具有多數個控制閘22，各個控制閘22相關於一浮動閘18並且形成具有相關浮動閘18的堆疊閘組態。
一般，反及閘結構10被形成於行方向中而具有於列方向中連接分別選擇閘以及控制閘之選擇閘20和控制閘22。此反及閘結構10之陣列平面圖被展示於第1B圖中。
先前技術之反及閘結構10的問題是對於各晶胞其需要二列線：一線用於選擇閘20且一線用於控制閘22。由於二線用於各晶胞並且其中用於非依電性記憶體晶胞之線必須帶有高電壓，因此對於各個晶胞間隙將需太多的高電壓控制線。此外，反及閘結構10是單一方向地操作。
相鄰列/行在陣列端點電氣地被連接之記憶體陣列是習知的。參看，例如，美國專利6,825,084案(第2圖)。最後，大致被成形為T形之控制閘被置放在一對浮動閘之間且具有一部份在通道區域之上，並且電容性地耦合至該對浮動閘同時也是習知的技術。例如，參看美國專利6151248案。
因此，需要降低每晶胞之線數因而改進非依電性記憶體裝置間隙。
 發明概要
因此，在本發明中，一反及閘快閃記憶體結構被形成 於一第一傳導型式之一半導體基板上。該反及閘結構包含該基板中之一第二傳導型式的一第一區域以及該基板中與該第一區域分開之一第二傳導型式之一第二區域。因此，通道區域被形成在該第一區域和該第二區域之間。多數個浮動閘各自該通道區域被絕緣而彼此分開。多數個控制閘各自該通道區域被絕緣而彼此分開。各控制閘是在一對浮動閘之間並且電容性地耦合至該對浮動閘。多數個選擇閘各自通道區域被絕緣而彼此分開。各個選擇閘是在一對浮動閘之間。
圖式簡單說明
第1A圖形是先前技術之反及閘快閃記憶體結構的分解截面圖。
第1B圖形是使用第1A圖所展示之先前技術多數個反及閘快閃記憶體結構之反及閘快閃記憶體裝置的頂視圖，其展示一個反及閘快閃記憶體結構至一相鄰反及閘快閃記憶體結構之互連。
第2圖是本發明一反及閘快閃記憶體結構之一實施例的分解截面圖。
第3圖是使用第2圖展示之多數個反及閘快閃記憶體結構型式的反及閘陣列之頂視圖。
第4圖是第3圖展示之反及閘陣列的分解電路圖。
第5圖是第2圖展示之本發明反及閘快閃記憶體結構的一部份之截面圖。
第6A-6E圖展示形成本發明第5圖展示之反及閘快閃記 憶體結構的部份之步驟圖形。
第7圖是第2圖展示之本發明反及閘快閃記憶體結構的變化之分解截面圖。
第8圖是本發明反及閘快閃記憶體結構另一實施例之分解截面圖，其是第2圖展示之實施例的另一種變化。
第9圖是相似於第7和8圖展示之反及閘快閃記憶體結構的反及閘快閃記憶體結構實施例之分解截面圖。
第10圖是本發明一反及閘快閃記憶體結構另一實施例之分解截面圖。
第11圖是第10圖展示之本發明反及閘快閃記憶體結構實施例的變化之分解截面圖。
第12圖是第10圖展示之本發明反及閘快閃記憶體結構實施例的變化之分解截面圖。
第13圖是第11和12圖展示之本發明反及閘快閃記憶體結構實施例的變化之分解截面圖。
 較佳實施例之詳細說明
參看第2圖，其展示本發明反及閘快閃記憶體結構30第一實施例之截面圖。第2圖展示之反及閘快閃記憶體結構30被形成於第一傳導型式(例如P-型)之半導體基板12上。該結構30具有基板12中第二傳導型式(例如，N型)之第一區域14，如一源極。自第一區域14或者源極14分開者是第二區域16，例如，汲極，同時也是基板12中之第二傳導型式。如此處所使用，該專門名詞"源極"和"汲極"可替換地被使 用。如將於此後所揭示，本發明反及閘快閃記憶體結構30之操作可交換該源極14和該汲極16而操作，亦即，結構30可雙方向操作。該第一區域14和該第二區域16彼此分開以在其間形成一連續的通道區域32。多數個浮動閘18彼此分開且被置放在通道區域32上面並且從該處被絕緣。各個浮動閘18被置放在通道區域32分隔部份之上並且控制在其中浮動閘18被安置於其上之通道區域部份中的電流導通。該反及閘快閃記憶體結構30同時也包含多數個控制閘34。各個控制閘34被聯結且被置放在一對浮動閘18之間。各個控制閘34具有二部份：第一部份36，其是在相鄰至相關浮動閘18之通道區域32的部份之上，以及第二部份38，其是在相關浮動閘18之上且從該處被絕緣並且電容性地耦合至該浮動閘18。該控制閘34可以是一種單一結構，如第2圖之展示，或者該二部份36和38可以是分隔部份，但是電氣地被連接於其區域之外，亦即電氣地連接在反及閘快閃記憶體結構30之外面。於第2圖展示之實施例中，該反及閘快閃記憶體結構30同時也包含第一選擇閘40，被置放在部份通道區域32之上並且從該處被絕緣。各第一選擇閘40相關聯並且被置放在一對浮動閘18之間。因此，各個浮動閘18一側具有相關聯之控制閘34且另一側具有相關聯之選擇閘40。各選擇閘40是大致直線地被成形。選擇閘40作用如習見的MOS電晶體之閘極。最後，該反及閘快閃記憶體結構30同時也具有二個第二選擇閘42，其各被置放在部份通道區域32之上並且從該處被絕緣，而且分別地直接相鄰至該源極 區域14和該汲極區域16。各個第二選擇閘42是大致地為"L"形。
反及閘快閃記憶體結構陣列
參看至第3圖，其展示反及閘快閃記憶體結構30陣列50之頂視圖。該陣列50包含被配置於於多數個列和行中之多數個反及閘快閃記憶體結構30。如所習知的那些技術，列和行名稱可替換地被使用。於第3圖展示之實施例中，各個反及閘快閃記憶體結構30被配置於行方向中，在一端具有源極區域14且在另一端具有汲極區域16。進一步地，行中之各個反及閘快閃記憶體結構30與在一端之另一個反及閘快閃記憶體結構共同使用一共汲極區域16並且在另一端共同使用一共源極區域14。最後，如於第3圖所見，彼此於列方向中相鄰之反及閘快閃記憶體結構同時也共同使用一共源極區域14。因此，該反及閘結構30a具有一源極區域14a以及一汲極區域16a。該反及閘結構30b，其於列方向中直接地相鄰至該結構30a，則共同使用該共汲極區域16a，並且具有一源極區域14c。但是，該源極區域14c同時也於列方向中與一相鄰結構30c共用。最後，第一選擇閘40和該第二選擇閘42以及該控制閘34被置於列方向中。
第4圖展示陣列50之分解電路圖。各第一選擇閘40和第二選擇閘42作用如同一習見的MOS電晶體閘極，其中被施加至該閘之電壓可導通該閘極之下的通道區域之部份。各控制閘34作用如同堆疊浮動閘電晶體之控制閘。被施加至該控制閘極之電壓，如果足以克服被儲存於相關聯的浮動 閘上之電荷，則可導通在該浮動閘之下的通道區域部份。
製造方法
參看至第5圖，其展示本發明反及閘快閃記憶體結構30之部份截面圖。該結構30包含一矽基板12，其一般是P型式。但是，熟習本技術者應明白，該基板同時也可以是N型式。該結構30部份也包含基板12上之一浮動閘氧化物層60。一對浮動閘18是在氧化物層60之上。在該對浮動閘18之間的是該控制閘34之第一部份36。控制閘34之第一部份36同時也自基板12被絕緣。控制閘34之二個第二部份38各在該對浮動閘18之上延伸並且電容性地耦合至該處。選擇閘40是在一對浮動閘18之間。
第5圖展示之反及閘快閃記憶體結構30的部份可藉由下面的程序步驟被產生。參看至第6A圖，其展示一單晶矽基板12，於其上成長一二氧化矽層70。該二氧化矽層之厚度是大約地為90埃。熟習本技術者應明白，此處所說明之尺度是用於某些反及閘結構30之幾何量測尺寸。於本實例中，說明是對於具有130 mm特徵大小之裝置。二氧化矽層70可利用矽之熱氧化被產生或者其可以是一種被沈積之介電質。大約地為500埃之多晶矽層72接著被沈積於二氧化矽層70上。多晶矽層72可利用低壓力化學蒸澱法(LPCVD)被沈積。該多晶矽72接著接受高溫氧化(HTO)處理，於其中二氧化矽層74被沈積。大約地150埃之二氧化矽74被沈積。最後，大約地2000埃厚度之氮化物層76接著被沈積於二氧化矽層74上。該氮化物層76可利用LPCVD被沈積。第6A圖展 示其所形成之結構。
第6A圖展示之結構接著接受光遮罩操作，於其中矽氮化物層76之選擇部份被光阻所覆蓋著並且接著利用適當的遮罩被曝露。該遮罩被移除，與該未曝露光阻一起被移除。該結構接著接受矽氮化物RIE蝕刻而移除不被光阻所覆蓋著之矽氮化物76。該蝕刻繼續直至其抵達該二氧化矽層74為止。保持覆蓋該矽氮化物76之光阻劑接著被移除。二氧化矽層78(TEOS)接著被沈積於該結構上。該TEOS層78是大約地為1000埃之厚度。接著該結構接受RIE TEOS蝕刻，停止在多晶矽層72。所產生之操作形成TEOS分隔物78，其鄰接矽氮化物76之未曝露條片。第6B圖展示所形成之結構。
第6B圖展示之結構接著接受一RIE多晶矽蝕刻處理程序。該RIE多晶矽蝕刻移除多晶矽層72之曝露部份，曝露之下的二氧化矽層70。該結構接著被浸泡於HF酸中以移除該TEOS氧化物分隔物78以及在TEOS氧化物分隔物78之下的二氧化矽層74部份。HTO層80接著沈積於各處。第6C圖展示所形成之結構。
多晶矽82接著被沈積於第6C圖展示之結構中各處。特別是，多晶矽82被沈積在矽氮化物76相鄰條片之間的區域中，而被HTO氧化物80所覆蓋著。該結構接著使用CMP被平面化並且被磨光，移除矽氮化物76上之HTO氧化物80，直至該矽氮化物76被曝露並且被沈積多晶矽82之曝露表面成為平面為止。該結構接著被氧化。因為該僅被曝露之多晶矽是被曝露之多晶矽82區域，故氧化物84被形成於多晶 矽82之上。該結構接著被浸泡於HF酸中。該所形成之結構被展示於第6D圖中。
被展示於第6D圖中之結構被浸泡於熱磷酸中，其移除曝露之矽氮化物76。該結構接著接受一RIE氧化物蝕刻而移除二氧化矽層74曝露部份。該結構接著接受RIE多晶矽蝕刻而移除多晶矽72之曝露部份，留下多晶矽72之二分隔部份，其將是相鄰該第一選擇閘之該對浮動閘。該結構接著接受一RIE氧化物蝕刻以移除二氧化矽層70之曝露部份，而到達基板12。一氧化物層86被產生或被沈積於曝露之矽基板12上。該二氧化矽層86形成第一選擇閘之閘氧化層。因此，第一選擇閘40之閘氧化層86的厚度可以是不同於浮動閘72之閘氧化層70。最後，多晶矽88被沈積而形成第一選擇閘40。該結構接著接受多回蝕操作。該所形成之結構被展示於第6E圖中。
操作方法 抹除操作序號1
於本發明反及閘快閃記憶體結構30之第一種抹除方法中，於相同列中之浮動閘18在相同時間被抹除。這將如下面所述被完成。假設浮動閘18c以及於相同列中的那些浮動閘將同時地被抹除。接著下面的電壓將被施加。源極區域14和汲極區域16全部被保持接地。第二選擇閘42同時也被保持接地。正電壓，例如，正8伏特(+8v)被施加至第一選擇閘40a，其是直接地相鄰至被選擇之浮動閘18c，而所有其他的第一選擇閘40則被保持接地。最後，接地或負電壓， 例如，負10伏特(-10v)，被施加至控制閘34b，其在該第一選擇閘40a之另一端上直接地相鄰至該被選擇之浮動閘18c，而接地電壓則被施加至所有其他的控制閘34上。該結果是來自該控制閘34b之負電壓將排斥浮動閘18c上之電子，同時第一選擇閘40a上之正電壓將吸引儲存於浮動閘18c上之電子。該電子將自浮動閘18c穿隧福勒-諾德漢(Fowler-Nordheim)機構至第一選擇閘40a。因為各第一選擇閘40a和控制閘34b於列方向延伸，於相同列中的所有浮動閘18c將在相同時間被抹除。
於上述方法之變化中，如果一負電壓，例如，負十伏特(-10v)，將被施加至控制閘34a，其是在浮動閘18b之另一端上，其是相鄰至第一選擇閘40a，則相同列中的所有浮動閘，如浮動閘18b，將同時也被抹除。因此，於這變化中，二列之浮動閘(18a和18b)可同時地被抹除。
抹除選擇序號2
於這反及閘結構30之抹除方法中，該源極區域14和該汲極區域16全被保持接地。第二選擇閘42同時也被保持接地。所有的第一選擇閘40被保持接地。一負電壓，例如，負十伏特(-10v)，被施加至各個反及閘結構30中之控制閘34。一正電壓，例如，正十伏特(+10v)被施加至基板12。接著，反及閘結構中所有之浮動閘18在相同時間被抹除。但是，以這操作模式，該結構必須是三井部構造，因而不同的井部可於基板12中被形成，因而在相同時間僅部份之陣列50被抹除。例如，如果第3圖左側展示之反及閘結構 30(30a-30p)被形成於一個三井部中，並且第3圖右側展示之反及閘結構30(30q-30af)被形成於另一三井部中，則可藉由施加正電壓至該井部而同時地抹除反及閘結構(30a-30p)中的所有浮動閘18，而保持至該反及閘結構(30q-30af)井部之電壓為接地。以這抹除方式，來自該浮動閘18之電子經由閘氧化物70穿燧進入基板12(或基板12之井部中)。
規劃
本發明反及閘快閃記憶體結構30之基本機構是藉由源極端熱電子注入或中間通道熱電子注入機構而規劃。接著，假設浮動閘18c將被規劃。接著電壓如下所述地被施加。源極區域14被保持接地。一正電壓，例如+4.5伏特，被施加至汲極區域16。一正電壓，例如，+6伏特被施加至第二閘極42a和42b，因而在那些第二選擇閘之下的通道區域被導通。控制閘34b，其是直接地相鄰至該被選擇之浮動閘18c，被施加7-11伏特之電壓，而所有其餘的控制閘被施加+10伏特之電壓。不論這些浮動閘是否被充電，被施加至所有其他控制閘，例如，34a、34c、34d等等的+10伏特電壓，是足以導致這些控制閘電容地耦合之浮動閘下的通道區域導通。第一選擇閘40a，其是直接地相鄰至被選擇之浮動閘18c，被施加+1.5伏特之正電壓，而所有其他的第一選擇閘40則被施加+6伏特之電壓。+1.5伏特正電壓之施加弱性地導通在第一選擇閘40a下之通道區域，而至所有其他第一選擇閘40之+6伏特電壓的施加則強力地導通在那些第一選擇閘40之下的通道區域。結果，被選擇浮動閘18c之規劃 以下面的方式產生。
電子自源極區域14被吸引至汲極區域126，因為通道32的所有區域被導通。當電子接近第一選擇閘40a之下的部份通道區域32時，該通道區域部份弱性地被導通。但是，因為在浮動閘18c和控制閘34b之間的強力電容性耦合，以及大電壓被施加至控制閘34b，在選擇閘40a下之通道區域32中的電子在被選擇之浮動閘18c上"看見"強的正電壓。因此，電子被加速至浮動閘18c，且越過閘極氧化物區域60而被射出，因而規劃該被選擇之浮動閘18c。
如第3圖可見，於列方向中相鄰之反及閘快閃記憶體結構30共同使用在一側之一共源極區域14以及在另一側之共汲極區域16。為使相鄰反及閘快閃記憶體結構30上之規劃干擾最小化，將如下所述地將電壓施加至另一源極區域14和汲極區域16。假設，被選擇之浮動閘18c是來自被選擇反及閘快閃記憶體結構30c。則被施加之電壓為：被施加至源極區域14c之接地電壓，被施加至汲極區域16c之+4.5伏特電壓，以及被施加至源極區域14e之2.5伏特。施加+2.5伏特至源極區域14e，使對於反及閘快閃記憶體結構30d之規劃干擾最小化。最後，所有其他的源極區域14和汲極區域16被保持接地。
反及閘快閃記憶體結構30是雙向的。因此，規劃也可在相對於被展示且被說明之規劃(例如，浮動閘18d)的方向而發生。為規劃該浮動閘18d，下面的電壓被施加：汲極區域16被保持接地。一正電壓，例如，+4.5伏特被施加至源 極區域14。一正電壓，例如，+6伏特被施加至第二閘極42a和42b，因此在那些第二選擇閘下之通道區域被導通。控制閘34b，其是直接地相鄰至該被選擇之浮動閘18d，被施加7-11伏特之電壓，而所有其餘的控制閘則被施加+10伏特之電壓。不論這些浮動閘是否被充電，被施加至所有其他控制閘，例如，34a、34c、34d等等的+10伏特是足以導致這些控制閘電容地耦合之浮動閘下之通道區域導通。該第一選擇閘40b，其是直接地相鄰至被選擇浮動閘18d，被施加+1.5伏特正電壓，而所有其他的第一選擇閘40被施加+6伏特電壓。施加+1.5伏特弱性地導通在第一選擇閘40b下之通道區域，而施加+6伏特至所有其他第一選擇閘40則強力地導通在那些第一選擇閘40之下的通道區域。中間通道熱電子注入動作，其是相同於之前的說明，接著將發生，而導致來自汲極區域16之電子被射出至該浮動閘18d上。
讀取操作 讀取選擇序號1
讀取被選擇浮動閘之第一選擇是經由電壓感知之機構。接著假設需讀取浮動閘18c。被施加之電壓是如下所示：一正電壓，例如+1.5伏特被施加至汲極區域16。在源極14之電壓是在-100奈安培負載之下被感知。一個+4伏特之正電壓被施加至第二選擇閘42a和42b。一正電壓，例如，+1.5伏特，被施加至控制閘34b，其是直接地相鄰至該被選擇之浮動閘18c，而一正電壓+4.0伏特則被施加至所有其他的控制閘34。不論浮動閘18充電狀態如何，+4伏特電壓是 足以導通在與控制閘34相關聯之浮動閘極18下之通道區域部份32。該被選擇浮動閘18c不被規劃之情況中，+1.5伏特電壓是足以導通在被選擇浮動閘18c下之通道區域32部份。但是，如果該被選擇浮動閘18c被規劃，則+1.5伏特電壓不足以導通在被選擇下之通道區域部份32或弱性地導通它。一大的正電壓，例如，+7伏特被施加至第一選擇閘40b，其直接地相鄰至與浮動閘18c一起電容地被耦合至控制閘34b之浮動閘18d。在第一選擇閘40b上之大的正電壓是足以導致在浮動閘18d下之通道區域部份導通，即使浮動閘18d被規劃亦然。所有其他的第一選擇閘40被供應+1.5伏特正電壓，其足以導通在那些第一選擇閘40之下的通道區域部份32。
操作時，在源極區域14之電壓被感知。該電壓是取決於該被選擇之浮動閘18c是否被規劃。
為使相鄰之反及閘快閃記憶體結構30上的讀取干擾最小化，電壓將如下所示地施加。假設，被選擇之反及閘結構是結構30c。則被施加電壓如下：在源極區域14c發生電壓感知，+1.5伏特電壓被施加至源極區域16c，0伏特被施加至所有其他的源極區域16中，源極區域14e被保持浮動，並且所有其他的源極區域14被施加接地電壓。
該反及閘快閃記憶體結構30能夠雙向地被讀取。因此讀取該浮動閘18d時，電壓將如下所示地被施加：一正電壓，例如，+1.5伏特被施加至源極區域14。汲極區域16的電壓在-100奈安培負載之下被感知。一正電壓+4.0伏特被施 加至第二選擇閘42a和42b。一正電壓，例如，+1.5伏特，被施加至該控制閘34b，其是直接地相鄰至該被選擇之浮動閘18d，而正電壓+4.0伏特被施加至所有其他的控制閘34。不論浮動閘18充電狀態如何，+4伏特之電壓是足以導通在與控制閘34相關聯的浮動閘18之下的通道區域部份32。於被選擇浮動閘18d不被規劃之情況中，+1.5伏特之電壓是足以導通在被選擇浮動閘18d下之通道區域部份32。但是，如果被選擇浮動閘18d被規劃，則+1.5伏特電壓是不足以導通在被選擇浮動閘18c下之通道區域部份32或非常弱性地導通它。大的正電壓，例如，+7伏特被施加至第一選擇閘40a，其是直接地相鄰至與被選擇浮動閘18c一起電容地被耦合至控制閘34b的浮動閘18c。於第一選擇閘40a上之大的正電壓是足以導致在浮動閘18c下之通道區域部份導通，即使浮動閘18c被規劃亦然。所有其他的第一選擇閘40被供應+1.5伏特電壓，其是足以導通在那些第一選擇閘40之下的通道區域部份32。
讀取選擇序號2
讀取被選擇之浮動閘的第二選擇是經由電流感知機構。接著，假設需讀取浮動閘18c。則電壓將如下所示地被施加：一正電壓，例如，+1.0伏特被施加至汲極區域16，並且零伏特被施加至源極區域14。在汲極區域16之電流流動被感知。一個+3伏特之正電壓被施加至第二選擇閘42a和42b。一正電壓，例如，+1.5伏特，被施加至控制閘34b，其是直接地相鄰至該選擇浮動閘18c，而一正電壓+4.0伏特 則被施加至所有其他的控制閘34。不論浮動閘18之充電狀態如何，+4伏特之電壓是足以導通在與控制閘34相關聯之浮動閘18下的通道區域部份32。於被選擇浮動閘18c不被規劃之情況中，+1.5伏特之電壓是足以導通在被選擇之浮動閘18c下的通道區域部份32。但是，如果該被選擇之浮動閘18c被規劃，則+1.5伏特之電壓是不足以導通在被選擇之浮動閘18c下的通道區域部份32或非常弱性地導通它。大的正電壓，例如，+5伏特被施加至第一選擇閘40b，其是直接地相鄰至浮動閘18d，其是與該被選擇之浮動閘18c電容地一起被耦合至控制閘34b。第一選擇閘40b上之大的正電壓是足以導致在浮動閘18d下之通道區域部份32導通，即使該浮動閘18d被規劃亦然。所有其他的第一選擇閘40被供應+1.5伏特之電壓，其是足以導通在那些第一選擇閘40之下的通道區域部份32。
於操作時，在汲極區域16之電流被感知。該電流是取決於被選擇之浮動閘18c是否被規劃。
為使相鄰反及閘快閃記憶體結構30上之讀取干擾最小化，電壓將如下所示地被施加。假設，該被選擇之反及閘結構是結構30c。則電壓將如下所示地被施加：+1.0伏特電壓被施加在汲極區域16c，0伏特被施加至所有其他的汲極區域16，源極區域14c被保持接地，而該源極區域14e被供應+1.5伏特。因此，沒有電流於反及閘結構30d中流動。所有其他的源極區域14被施加接地電壓。
該反及閘快閃記憶體結構30能夠雙向地被讀取。因此 讀取該浮動閘18d時，其電壓將如下所示地被施加：一正電壓，例如，+1.0伏特被施加至源極區域14，並且零伏特被施加至汲極區域16。在源極區域14之電流被感知。一正電壓+3.0伏特被施加至第二選擇閘42a和42b。一正電壓，例如，+1.5伏特，被施加至控制閘34b，其是直接地相鄰至該被選擇之浮動閘18d，而正電壓+4.0伏特被施加至所有其他的控制閘34。不論浮動閘18充電狀態如何，+4伏特之電壓是足以導通在與控制閘34相關聯的浮動閘18之下的通道區域部份32。於被選擇浮動閘18c不被規劃之情況中，+1.5伏特之電壓是足以導通在被選擇浮動閘18d下之通道區域部份32。但是，如果被選擇浮動閘18d被規劃，則+1.5伏特電壓是不足以導通該在被選擇浮動閘18c下之通道區域部份32或非常弱性地導通它。大的正電壓，例如，+5伏特被施加至第一選擇閘40a，其是直接地相鄰至與被選擇浮動閘18d一起電容地被耦合至控制閘34b的浮動閘18c。於第一選擇閘40a上之大的正電壓是足以導致在浮動閘18c下之通道區域部份32被導通，即使該浮動閘18c被規劃。所有其他的第一選擇閘40被供應+1.5伏特電壓，其是足以導通在那些第一選擇閘40之下的通道區域部份32。
反及閘結構的其他實施例
參看至第7圖，其展示本發明反及閘快閃記憶體結構130另一實施例之截面圖。結構130是相似於第2圖展示與說明之結構30。在結構130和結構30之間僅有的差異是，結構130之另外的第二區域90(a-n)是在該源極區域14和該汲極 區域16之間的通道區域32中。這些另外的區域90(a-n)各是在控制閘34之第一部份36之下。但是，控制閘34保持與基板12以及該通道區域32被絕緣。由於這些第二區域90之添加，在源極區域14和汲極區域16間之通道區域32中的電子流可更精細地被控制。這些區域可於平行至控制閘34和第一選擇閘40之列方向延伸。
參看至第8圖，其展示本發明反及閘快閃記憶體結構230之另一實施例的截面圖。該結構230是相似於第2圖所展示且說明之結構30。在結構230和結構30之間僅有的差異是，於結構230中之第二控制閘42，其直接地相鄰至源極區域14和汲極區域16，同時也直線地被成形，相似於第一控制閘40。
參看至第9圖，其展示本發明反及閘快閃記憶體結構330之另一實施例的截面圖。該結構330是相似於第2/7/8圖所展示且被說明之結構30/130/230。相似於第7圖所展示且被說明之結構130，結構330在源極區域14和汲極區域16之間具有多數個第二區域90(a-n)。進一步地，相似於第8圖所展示且被說明之結構230，該結構330具有大致直線地被成形之第二選擇閘42。
參看至第10圖，其展示本發明反及閘快閃記憶體結構430之另一實施例的截面圖。結構430是相似於第8圖所展示且被說明之結構230。在結構430和結構430之間僅有的差異是，該浮動閘18以及該相關聯的控制閘34是於一溝槽中。相對地，於結構230中，所有的控制閘、第一和第二選擇閘、 以及浮動閘是在矽基板之平面的表面上。
參看至第11圖，其展示本發明反及閘快閃記憶體結構530之另一實施例的截面圖。該結構530是相似於第10圖所展示且被說明之結構430，以及第7圖所展示之結構130。結構530，相似於結構430，而於溝槽中具有浮動閘18和相關聯的控制閘極34。此外，結構530具有多數個第二區域90，而各區域90沿著各個溝槽底部，是相似於第7圖所展示且被說明之沿著控制閘34的第一部份36底部的第二區域90。
參看至第12圖，其展示本發明反及閘快閃記憶體結構630另一實施例之截面圖。該結構630是相似於第10圖所展示且被說明之結構430。其僅有的差異是，於結構630中，該第二選擇閘42是為"L"形，而第10圖展示之結構430中的第二選擇閘42是直線地被成形。
參看至第13圖，其展示本發明反及閘快閃記憶體結構730之另一實施例的截面圖。該結構730是相似於第12圖所展示且被說明之結構630，以及第11圖所展示且被說明之結構530。在結構730和結構630之間僅有的差異是添加相似於結構530中在各個溝槽底部壁面的多數個第二區域90。
如前面可知，包含分裂閘式記憶體晶胞之雙向高密度反及閘快閃記憶體結構和陣列被揭示。
10‧‧‧分裂閘式反及閘快閃記憶體結構
12‧‧‧基板
14‧‧‧第一區域
16‧‧‧第二區域
18‧‧‧浮動閘
20‧‧‧選擇閘
22‧‧‧控制閘
30‧‧‧反及閘快閃記憶體結構
32‧‧‧通道區域
34‧‧‧控制閘
36‧‧‧第一部份
38‧‧‧第二部份
40‧‧‧第一選擇閘
42‧‧‧第二選擇閘
60‧‧‧浮動閘氧化物層
70‧‧‧二氧化矽層
72‧‧‧多晶矽層
74‧‧‧二氧化矽
76‧‧‧氮化物層
78‧‧‧二氧化矽層
80‧‧‧TEOS分隔物
82‧‧‧多晶矽
84‧‧‧氧化物
86‧‧‧二氧化矽層
88‧‧‧多晶矽
90‧‧‧第二區域
130~730‧‧‧反及閘快閃記憶體結構
第1A圖形是先前技術之反及閘快閃記憶體結構的分解截面圖。
第1B圖形是使用第1A圖所展示之先前技術多數個反 及閘快閃記憶體結構之反及閘快閃記憶體裝置的頂視圖，其展示一個反及閘快閃記憶體結構至一相鄰反及閘快閃記憶體結構之互連。
第2圖是本發明一反及閘快閃記憶體結構之一實施例的分解截面圖。
第3圖是使用第2圖展示之多數個反及閘快閃記憶體結構型式的反及閘陣列之頂視圖。
第4圖是第3圖展示各反及閘陣列的分解電路圖。
第5圖是第2圖展示之本發明反及閘快閃記憶體結構的一部份之截面圖。
第6A-6E圖展示形成本發明第5圖展示之反及閘快閃記憶體結構的部份之步驟圖形。
第7圖是第2圖展示之本發明反及閘快閃記憶體結構的變化之分解截面圖。
第8圖是本發明反及閘快閃記憶體結構另一實施例之分解截面圖，其是第2圖展示之實施例的另一種變化。
第9圖是相似於第7和8圖展示之反及閘快閃記憶體結構的反及閘快閃記憶體結構實施例之分解截面圖。
第10圖是本發明一反及閘快閃記憶體結構另一實施例之分解截面圖。
第11圖是第10圖展示之本發明反及閘快閃記憶體結構實施例的變化之分解截面圖。
第12圖是第10圖展示之本發明反及閘快閃記憶體結構實施例的變化之分解截面圖。
第13圖是第11和12圖展示之本發明反及閘快閃記憶體結構實施例的變化之分解截面圖。
12‧‧‧基板
14‧‧‧第一區域
16‧‧‧第二區域
18‧‧‧浮動閘
30‧‧‧反及閘快閃記憶體結構
32‧‧‧通道區域
34‧‧‧控制閘
36‧‧‧第一部份
38‧‧‧第二部份
40‧‧‧第一選擇閘
42‧‧‧第二選擇閘

Claims (32)

  1. 一種被形成於第一傳導型式之半導體基板上之反及閘快閃記憶體結構，該結構包含：於該基板中第二傳導型式之第一區域；於該基板中該第二傳導型式之第二區域，其自該第一區域分開，因而在其間界定一通道區域；多數個浮動閘，其彼此分開，各自該通道區域被絕緣；多數個控制閘，其彼此分開，各自該通道區域被絕緣，各個控制閘在一對浮動閘之間並且電容性耦合至該對浮動閘；以及多數個選擇閘，其彼此分開，各自該通道區域被絕緣，各個選擇閘在一對浮動閘之間。
  2. 如申請專利範圍第1項之反及閘快閃記憶體結構，其中各個浮動閘在一控制閘和一選擇閘之間。
  3. 如申請專利範圍第1項之反及閘快閃記憶體結構，其中各個浮動閘是在該基板中一溝槽內並且是自該溝槽側壁分開。
  4. 如申請專利範圍第3項之反及閘快閃記憶體結構，其中各個控制閘是在溝槽內電容地耦合至該溝槽中一對浮動閘並且是大致地為T形。
  5. 如申請專利範圍第1項之反及閘快閃記憶體結構，其中一第一選擇閘是自該等通道區域被絕緣並且是直接地相鄰至該第一區域；並且其中一第二選擇閘是自該等通 道區域被絕緣並且是直接地相鄰至該第二區域。
  6. 如申請專利範圍第5項之反及閘快閃記憶體結構，其中各該第一選擇閘和該第二選擇閘是大致直線地被成形。
  7. 如申請專利範圍第5項之反及閘快閃記憶體結構，其中各該第一選擇閘和該第二選擇閘是大致地為"L"形。
  8. 如申請專利範圍第1項之反及閘快閃記憶體結構，其進一步地包含：於該基板中第二傳導型式之多數個第三區域，各電容地耦合至該控制閘。
  9. 如申請專利範圍第1項之反及閘快閃記憶體結構，其中在該第一區域和該第二區域之間的該通道區域是在其間之一連續的通道區域並且各控制閘是大致地為T形。
  10. 一種反及閘快閃記憶體結構陣列，該陣列包含：一第一傳導型式之半導體基板；多數個反及閘結構，各個結構包含：於該基板中第二傳導型式之第一區域；於該基板中該第二傳導型式之第二區域，其於第一方向自該第一區域分開，因而在其間界定一通道區域；多數個浮動閘，其彼此分開，各自該通道區域被絕緣；多數個控制閘，其彼此分開，各自該通道區域被絕緣，各個控制閘在一對浮動閘之間並且電容地耦合至該對浮動閘；多數個選擇閘，其彼此分開，各自該通道區域被絕 緣，各個選擇閘在一對浮動閘之間；以及其中於大致垂直該第一方向之第二方向彼此相鄰之反及閘結構具有於該第二方向彼此連接之選擇閘，以及於該第二方向彼此連接之控制閘。
  11. 如申請專利範圍第10項之陣列，其進一步包含：多數個連續條片作用區域，其於第一方向彼此平行而以一隔離區域分離各對相鄰作用區域；其中各選擇閘跨越一隔離區域於該第二方向連接一個反及閘結構至一相鄰反及閘結構；以及其中各控制閘跨越一隔離區域於該第二方向連接一個反及閘結構至一相鄰反及閘結構。
  12. 如申請專利範圍第11項之陣列，其中一第一反及閘結構之第一區域是電氣地連接到於第一方向相鄰至第一反及閘結構一側之一第二反及閘結構之第一區域；以及其中該第一反及閘結構之第二區域是電氣地連接到於第一方向相鄰至第一反及閘結構另一側之一第三反及閘結構之第二區域。
  13. 如申請專利範圍第10項之陣列，其中各個浮動閘是在一控制閘和一選擇閘之間。
  14. 如申請專利範圍第10項之陣列，其中各個浮動閘是在該基板之溝槽中並且是自該溝槽側壁分開。
  15. 如申請專利範圍第14項之陣列，其中各個控制閘是在溝槽中電容性耦合至溝槽中一對浮動閘並且是大致地為T形。
  16. 如申請專利範圍第10項之陣列，其進一步地包含：多數個該基板中第二傳導型式之第三區域，各電容地耦合至該控制閘。
  17. 如申請專利範圍第10項之陣列，其中在該第一區域與該第二區域之間的該通道區域是在其間之一連續的通道區域並且各個控制閘是大致地為T形。
  18. 如申請專利範圍第10項之陣列，其中電氣地彼此串列連接並且彼此共線之反及閘結構終止於一第一端點和一第二端點，而該第一端點被一第一位址所定址，並且該第二端點被一不同於該第一位址之第二位址所定址。
  19. 一種將配置於反及閘快閃記憶體結構陣列中第一列方向之多數個浮動閘抹除之方法，該陣列被形成於第一傳導型式之一半導體基板中並且具有多數個反及閘結構，各個結構於該基板中具有第二傳導型式之第一區域；於該基板中第二傳導型式之第二區域，其於行方向自該第一區域分開，因而在其間形成一通道區域；該行方向大致垂直於第一列方向；多數個浮動閘，其彼此分開，各自該基板被絕緣；各個反及閘結構進一步具有自該基板被絕緣之一控制閘，該控制閘在一對浮動閘之間並且電容地耦合至該對浮動閘；一選擇閘自該基板被絕緣，該選擇閘在一對浮動閘之間；因而一浮動閘是在一選擇閘和一控制閘之間，並且其中於列方向彼此相鄰之反及閘結構具有於列方向彼此連接之選擇閘，並且該控制閘於列方向彼此連接；該抹除方法包含： 施加一負電壓至一被選擇列中之控制閘，其直接地相鄰至該被選擇列中之多數個選擇浮動閘之一側；並且施加一正電壓至被選擇列中之選擇閘，其直接地相鄰至該被選擇列中之多數個選擇浮動閘另一側；其中在在該被選擇列控制閘和該被選擇列選擇閘之間的第一列浮動閘藉由自第一列浮動閘穿隧至該被選擇列之選擇閘之電荷而被抹除。
  20. 如申請專利範圍第19項之方法，其進一步地包含施加一接地電壓至不被選擇的所有控制閘列並且施加接地電壓至不被選擇的所有選擇閘列。
  21. 如申請專利範圍第20項之方法，其進一步地包含施加一接地電壓至該第一區域以及一接地電壓至該第二區域。
  22. 如申請專利範圍第19項之方法，其進一步地包含：施加一負電壓至，除了第一列浮動閘之外，直接地相鄰至第二列浮動閘一側之一控制閘列，其中該第二列浮動閘是直接地相鄰至該被施加一正電壓之選擇閘列；其中該第一列浮動閘和第二列浮動閘是利用自該第一和第二列浮動閘穿隧至被選擇之選擇閘列的電荷而同時地被抹除。
  23. 一種將配置於反及閘快閃記憶體結構陣列中第一列方向之多數個浮動閘抹除之方法，該陣列被形成於第一傳導型式之一半導體基板中並且具有多數個反及閘結構，各個結構於該基板中具有第二傳導型式之第一區域；於該基板中第二傳導型式之第二區域，其於行方向 自該第一區域分開，因而在其間形成一通道區域；該行方向大致垂直於第一列方向；多數個浮動閘，其彼此分開，各自該基板被絕緣；各個反及閘結構進一步具有自該基板被絕緣之一控制閘，該控制閘在一對浮動閘之間並且電容地耦合至該對浮動閘；一選擇閘自該基板被絕緣，該選擇閘在一對浮動閘之間；因而一浮動閘是在一選擇閘和一控制閘之間，並且其中於列方向彼此相鄰之反及閘結構具有於列方向彼此連接之選擇閘，並且該控制閘於列方向彼此連接；該抹除方法包含：施加一負電壓至一被選擇列之控制閘，其直接地相鄰至該被選擇列中多數個選擇浮動閘之一側；並且施加一正電壓至該基板；其中相鄰至該被選擇列之控制閘之第一列浮動閘藉由自該第一列浮動閘穿隧至該基板之電荷而被抹除。
  24. 如申請專利範圍第23項之方法，其進一步地包含施加一接地電壓至不被選擇的所有控制閘列並且施加接地電壓至不被選擇的所有選擇閘列。
  25. 如申請專利範圍第24項之方法，其進一步地包含施加一接地電壓至該第一區域以及一接地電壓至該第二區域。
  26. 一種讀取於反及閘快閃記憶體結構陣列中一選擇浮動閘之方法，該陣列被形成於第一傳導型式之一半導體基板中並且具有多數個反及閘結構，各個結構於該基板中具有第二傳導型式之第一區域；於該基板中第二傳導型式之第二區域，其於行方向自該第一區域分開，因而在 其間形成一連續的通道區域；多數個浮動閘，其彼此分開，各自該基板被絕緣；各個反及閘結構進一步具有自該基板被絕緣之一控制閘，該控制閘在一對浮動閘之間並且電容地耦合至該對浮動閘；一選擇閘自該基板被絕緣，該選擇閘在一對浮動閘之間；因而一浮動閘是在一選擇閘和一控制閘之間，並且其中於列方向彼此相鄰之反及閘結構具有於列方向彼此連接之選擇閘，且該控制閘於列方向彼此連接；其中該列方向是大致垂直於該行方向，該讀取方法包含：施加一第一電壓至該第一區域；施加一第二電壓至在二浮動閘之間除了第一控制閘之外的各控制閘，該等二浮動閘之其中一個是選擇浮動閘；該第二電壓足以導通浮動閘及伴有控制閘在其之上的通道區域部份而無關於該浮動閘狀態；施加該第二電壓至除了直接地相鄰至第一控制閘在其間之二浮動閘的二選擇閘之外的各個選擇閘；施加一第三電壓至該第一控制閘；該第三電壓足以導通選擇浮動閘在其之上的通道區域部份，強力地或弱性地取決於該選擇浮動閘是被抹除或被規劃；施加該第三電壓至直接地相鄰該選擇浮動閘之選擇閘；施加一第四電壓至直接地相鄰非選擇浮動閘之選擇閘，該非選擇浮動閘是除了直接地相鄰第一控制閘的選擇浮動閘之外的浮動閘；該第四電壓足以導通非選擇 浮動閘在其之上的通道區域部份，而不論該非選擇浮動閘是被規劃或被抹除；並且感知在第二區域之電壓以決定該選擇浮動閘之狀態。
  27. 一種讀取於反及閘快閃記憶體結構陣列中之一選擇浮動閘之方法，該陣列被形成於第一傳導型式之一半導體基板中並且具有多數個反及閘結構，各個結構於該基板中具有第二傳導型式之第一區域；於該基板中第二傳導型式之第二區域，其於行方向自該第一區域分開，因而在其間形成一連續的通道區域；多數個浮動閘，其彼此分開，各自該基板被絕緣；各個反及閘結構進一步具有自該基板被絕緣之一控制閘，該控制閘在一對浮動閘之間並且電容地耦合至該對浮動閘；一選擇閘自該基板被絕緣，該選擇閘在一對浮動閘之間；因而一浮動閘是在一選擇閘和一控制閘之間，並且其中於列方向彼此相鄰之反及閘結構具有於列方向彼此連接之選擇閘，且該控制閘於列方向彼此連接；其中該列方向是大致垂直於該行方向，該讀取方法包含：施加一第一電壓至該第一區域；施加一第二電壓至該第二區域；施加一第三電壓至在二浮動閘之間除了第一控制閘之外的各控制閘，該等二浮動閘之其中一個是選擇浮動閘；該第三電壓足以導通浮動閘及控制閘在其之上的通道區域部份而無關於該浮動閘狀態； 施加一第四電壓至除了直接地相鄰至第一控制閘在其間之二浮動閘的二選擇閘之外的各個選擇閘；施加一第五電壓至該第一控制閘；該第五電壓足以導通選擇浮動閘在其之上的通道區域部份，強力地或弱性地取決於該選擇浮動閘是被抹除或被規劃；施加該第五電壓至直接地相鄰該選擇浮動閘之選擇閘；施加一第六電壓至直接地相鄰非選擇浮動閘之選擇閘，該非選擇浮動閘是除了直接地相鄰第一控制閘的選擇浮動閘之外的浮動閘；該第六電壓足以導通非選擇浮動閘在其之上的通道區域部份，而不論該非選擇浮動閘是被規劃或被抹除；並且感知在第二區域之電流以決定該選擇浮動閘之狀態。
  28. 一種規劃於反及閘快閃記憶體結構陣列中第一反及閘結構之一選擇浮動閘之規劃方法，該陣列被形成於第一傳導型式半導體基板中並且具有多數個類似於該第一反及閘結構之反及閘結構而具有該基板中第二傳導型式之第一區域；該基板中第二傳導型式之第二區域，於行方向自該第一區域分開，而在其間形成一連續的通道區域；多數個浮動閘，其分開彼此，各自該基板被絕緣；該第一反及閘結構進一步具有自該基板被絕緣之一控制閘，該控制閘在一對浮動閘之間並且電容地耦合至該對浮動閘；一選擇閘自該基板被絕緣，該選擇閘在一對 浮動閘之間；因而一浮動閘是在一選擇閘和一控制閘之間，並且其中於列方向彼此相鄰之反及閘結構具有於列方向彼此連接之選擇閘，並且該控制閘於列方向彼此連接；其中該列方向是大致垂直於該行方向，該規劃方法包含：施加一第一電壓至該第一區域；施加一第二電壓至該第二區域；施加一第三電壓至在二浮動閘之間除了第一控制閘之外的各控制閘，該等二浮動閘之其中一個是選擇浮動閘，；該第三電壓足以導通浮動閘及控制閘在其之上的通道區域部份而無關於該浮動閘狀態；施加一第四電壓至除了直接地相鄰至第一控制閘在其間之二浮動閘的二選擇閘之外的各個選擇閘；該第四電壓足以導通選擇閘在其之上的通道區域部份；施加一第五電壓至該第一控制閘；該第五電壓足以導通選擇浮動閘在其之上的通道區域部份；施加一第六電壓至直接地相鄰選擇浮動閘之選擇閘；該第六電壓足以導通選擇閘在其之上的通道區域部份，而該第六電壓較低於該第四電壓；並且施加該第四電壓至直接地相鄰非選擇浮動閘之選擇閘，該非選擇浮動閘是除了直接地相鄰第一控制閘的選擇浮動閘之外的浮動閘。
  29. 如申請專利範圍第28項之規劃方法，其中該第六電壓被 施加至選擇閘，該選擇閘是於該選擇浮動閘之一側而該第一控制閘於該選擇浮動閘之另一側。
  30. 如申請專利範圍第29項之規劃方法，其中該第一區域是於該該選擇浮動閘之一側；並且該第二區域是於該選擇浮動閘之另一側；並且其中該第一電壓是較低於該第二電壓。
  31. 如申請專利範圍第30項之規劃方法，其中該第一反及閘結構之該第二區域是共同連接於在該列方向直接地相鄰至第一反及閘結構之第二反及閘結構之第二區域。
  32. 如申請專利範圍第31項之規劃方法，其進一步地包含施加一第七電壓至該第二反及閘結構之該第一區域，其中該第七電壓是大於該第一電壓但是小於該第二電壓。
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