KR20040103302A - 부유 게이트와 제어 게이트를 갖는 ｍｏｓ 트랜지스터를포함하는 불휘발성 반도체 기억 장치 - Google Patents

부유 게이트와 제어 게이트를 갖는 ｍｏｓ 트랜지스터를포함하는 불휘발성 반도체 기억 장치 Download PDF

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Abstract

불휘발성 반도체 기억 장치에 있어서, 메모리셀 및 승압 회로를 포함한다. 메모리셀은, 전하 축적층과, 상기 전하 축적층 상에 게이트간 절연막을 개재하여 형성된 제어 게이트를 구비하는 제1 MOS 트랜지스터를 포함한다. 승압 회로는, 메모리셀에 공급되는 전압을 생성하고, 캐패시터 소자를 포함한다. 캐패시터 소자는, 반도체 기판 상에 형성되고, 상호 이격된 제1, 제2 반도체층, 상기 제1, 제2 반도체층의 상면 상, 측면 상, 및 제1, 제2 반도체층 간의 상기 반도체 기판 상에 형성되고, 또한 상기 게이트간 절연막과 동일 재료로 형성된 캐패시터 절연막, 및 상기 캐패시터 절연막 상에 형성되고, 상기 제1 반도체층과 전기적으로 접속되고, 상기 제2 반도체층과 전기적으로 분리된 제3 반도체층을 구비한다.

Description

부유 게이트와 제어 게이트를 갖는 ＭＯＳ 트랜지스터를 포함하는 불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE INCLUDING MOS TRANSISTORS EACH HAVING A FLOATING GATE AND A CONTROL GATE}
본 발명은, 불휘발성 반도체 기억 장치에 관한 것이다. 예를 들면, 부유 게이트와 컨트롤 게이트를 갖는 MOS 트랜지스터를 포함하는 불휘발성 반도체 기억 장치에 관한 것이다.
종래부터, 불휘발성 반도체 메모리로서, NOR 형 플래시 메모리나 NAND 형 플래시 메모리가 알려져 있고, 널리 사용되고 있다.
최근에는, NOR 형 플래시 메모리와 NAND 형 플래시 메모리의 양자의 장점을 겸비한 플래시 메모리가 제안되어 있다. 이 플래시 메모리는 예를 들면 Wei-Hua Liu 저, "A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application", Non-Volatile Semiconductor Memory Workshop 4.1, 1997년에 개시되어 있다. 이 플래시 메모리는, 2개의 MOS 트랜지스터를 포함하는 메모리셀을 구비하고 있다. 이러한 메모리셀에서는, 불휘발성 기억부로서 기능하는 한쪽의 MOS 트랜지스터가, 컨트롤 게이트와 부유 게이트를 구비한 구조를 갖고, 비트선에 접속되어 있다. 다른 쪽의 MOS 트랜지스터는, 소스선에 접속되어, 메모리셀의 선택용으로서 이용된다.
그러나, 상기 종래의 플래시 메모리로서는, 승압 회로 내의 캐패시터의 특성이 메모리셀의 특성과 서로 다르다. 따라서, 메모리셀의 신뢰성과, 승압 회로 내의 캐패시터의 신뢰성을, 별개의 공정으로 검사하지 않으면 안 된다. 그 결과, 제조 공정이 번잡하게 되는 경향이 있었다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 그 목적은, 제조 공정을 간략화할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것에 있다.
도 1은 본 발명의 제1 실시 형태에 따른 플래시 메모리의 블록도.
도 2a는 본 발명의 제1 실시 형태에 따른 플래시 메모리가 구비하는 메모리셀 어레이의 평면도.
도 2b는 도 2a에 있어서의 2B-2B선을 따른 단면도.
도 2c는 도 2a에 있어서의 2C-2C선을 따른 단면도.
도 2d는 도 2a에 있어서의 2D-2D선을 따른 단면도.
도 2e는 도 2a에 있어서의 2E-2E선을 따른 단면도.
도 3은 본 발명의 제1 실시 형태에 따른 플래시 메모리가 구비하는 승압회로의 회로도.
도 4는 본 발명의 제1 실시 형태에 따른 플래시 메모리가 구비하는 승압회로의 회로도.
도 5는 본 발명의 제1 실시 형태에 따른 플래시 메모리가 구비하는 승압 회로에 포함되는 캐패시터 소자의 단면도.
도 6a 내지 도 6h는 본 발명의 제1 실시 형태에 따른 플래시 메모리의 제조공정을 순차적으로 도시한 단면도.
도 7은 캐패시터 소자의 단면도.
도 8은 본 발명의 제2 실시 형태에 따른 플래시 메모리가 구비하는 승압 회로에 포함되는 캐패시터 소자의 단면도.
도 9는 본 발명의 제2 실시 형태에 따른 플래시 메모리의 제1 제조 공정의 단면도.
도 10은 본 발명의 제2 실시 형태의 변형예에 따른 플래시 메모리가 구비하는 승압 회로에 포함되는 캐패시터 소자의 단면도.
도 11a는 본 발명의 제3 실시 형태에 따른 플래시 메모리가 구비하는 승압 회로에 포함되는 캐패시터 소자의 단면도.
도 11b는 도 11a에 있어서의 11B-11B선을 따른 단면도.
도 11c는 도 11a에 있어서의 11C-11C선을 따른 단면도.
도 11d는 도 11a에 있어서의 11D-11D선을 따른 단면도.
도 11e는 도 11a에 있어서의 11E-11E선을 따른 단면도.
도 12a 내지 도 12f는 본 발명의 제3 실시 형태에 따른 플래시 메모리의 제조 공정을 순차적으로 도시한 단면도.
도 13은 본 발명의 제1 내지 제3 실시 형태의 제1 변형예에 따른 플래시 메모리의 메모리셀의 회로도.
도 14는 본 발명의 제1 내지 제3 실시 형태의 제1 변형예에 따른 플래시 메모리의 메모리셀의 단면도.
도 15는 본 발명의 제1 내지 제3 실시 형태의 제2 변형예에 따른 플래시 메모리의 메모리셀의 회로도.
도 16은 본 발명의 제1 내지 제3 실시 형태의 제2 변형예에 따른 플래시 메모리의 메모리셀의 단면도.
도 17은 본 발명의 제1 내지 제3 실시 형태의 제3 변형예에 따른 플래시 메모리를 구비한 시스템 LSI의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 플래시 메모리
11 : 메모리셀 어레이
12 : 컬럼 디코더
13 : 감지 증폭기
14, 15 : 로우 디코더
16 : 소스선 드라이버
17, 18 : 승압 회로
20∼22, 36, 40, 41 : 금속 배선층
30, 70 : 게이트 절연막
31, 33, 60, 61, 63, 64, 66, 72, 610, 630 : 다결정 실리콘층
32 : 게이트간 절연막
34 : 불순물 확산층
35, 37∼39, 350 : 층간 절연막
50, 51 : 인버터
52 : 캐패시터 소자
53 : 다이오드
62, 620 : 캐패시터 절연막
80 : 시스템 LSI
81 : CPU
82, 83 : 플래시 메모리
100 : 반도체 기판
본 발명의 한 양상에 따른 반도체 기억 장치는, 전하 축적층과, 상기 전하 축적층 상에 게이트간 절연막을 개재하여 형성된 제어 게이트를 구비하는 제1 MOS 트랜지스터를 포함하는 메모리셀, 및 상기 메모리셀에 공급되는 전압을 생성하고, 캐패시터 소자를 포함하는 승압 회로를 포함하고, 상기 캐패시터 소자는, 반도체 기판 상에 형성되고, 상호 이격된 제1, 제2 반도체층, 상기 제1, 제2 반도체층의 상면 상, 측면 상, 및 제1, 제2 반도체층 사이의 상기 반도체 기판 상에 형성되고, 또한 상기 게이트간 절연막과 동일 재료로 형성된 캐패시터 절연막, 및 상기 캐패시터 절연막 상에 형성되고, 상기 제1 반도체층과 전기적으로 접속되고, 상기 제2 반도체층과 전기적으로 분리된 제3 반도체층을 포함한다.
<발명의 실시 형태>
본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치에 대하여 도 1을 이용하여 설명한다. 도 1은, 본 실시 형태에 따른 플래시 메모리의 블록도이다.
도시한 바와 같이, 플래시 메모리(10)는, 메모리셀 어레이(11), 컬럼 디코더(12), 감지 증폭기(13), 제1 로우 디코더(14), 제2 로우 디코더(15), 소스선 드라이버(16), 제1 승압 회로(17), 및 제2 승압 회로(18)를 구비하고 있다.
메모리셀 어레이(11)는, 매트릭스 형상으로 배치된 복수개((m+1)×(n+1)개, 단 m, n은 자연수)의 메모리셀 MC을 갖고 있다. 메모리셀 MC의 각각은, 상호 전류 경로가 직렬 접속된 메모리셀 트랜지스터 MT와 선택 트랜지스터 ST를 갖고 있다. 메모리셀 트랜지스터 MT는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 부유 게이트와, 부유 게이트 상에 게이트간 절연막을 개재하여 형성된 컨트롤 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 그리고, 메모리셀 트랜지스터 MT의 소스 영역이 선택 트랜지스터 ST의 드레인 영역에 접속되어 있다. 또한, 열 방향에서 인접하는 메모리셀 MC 끼리는, 선택 트랜지스터 ST의 소스 영역, 또는 메모리셀 트랜지스터 MT의 드레인 영역을 공유하고 있다.
동일 행에 있는 메모리셀 MC의 메모리셀 트랜지스터 MT의 제어 게이트는, 워드선 WL0∼WLm 중 어느 하나에 공통 접속되고, 동일 행에 있는 메모리셀의 선택 트랜지스터 ST의 게이트는, 선택 게이트선 SG0∼SGm 중 어느 하나에 접속되어 있다. 또한, 동일 열에 있는 메모리셀 MC의 메모리셀 트랜지스터 MT의 드레인은, 비트선 BL0∼BLn 중 어느 하나에 공통 접속되어 있다. 그리고, 메모리셀 MC의 선택 트랜지스터 ST의 소스는 소스선 SL에 공통 접속되고, 소스선 드라이버(16)에 접속되어 있다.
컬럼 디코더(12)는, 컬럼 어드레스 신호를 디코드하여, 컬럼 어드레스 디코드 신호를 얻는다. 그리고, 컬럼 어드레스 디코드 신호에 기초하여, 비트선 BL0∼BLn 중 어느 하나를 선택한다.
제1, 제2 로우 디코더(14, 15)는, 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 얻는다. 그리고, 제1 로우 디코더(14)는, 기입 시에 워드선 WL0∼WLm 중 어느 하나를 선택한다. 제2 로우 디코더(15)는, 판독 시에 있어서, 선택 게이트선 SG0∼SGm 중 어느 하나를 선택한다.
감지 증폭기(13)는, 제2 로우 디코더(15) 및 컬럼 디코더(12)에 의해서 선택된 메모리셀 MC로부터 판독한 데이터를 증폭한다.
소스선 드라이버(16)는, 판독 시에 있어서, 소스선 SL에 전압을 공급한다.
제1, 제2 승압 회로(17, 18)는, 전원 전압 Vcc(1.5 V 정도)를 기초로, 각각 플러스의 고전압 Vpp(12 V 정도) 및 마이너스의 고전압(-8 V 정도)을 생성한다.
다음으로, 메모리셀 어레이(11)의 평면 패턴에 대하여, 도 2a를 이용하여 설명한다. 도 2a는 메모리셀 어레이(11)의 일부 영역의 평면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(100)에, 제1 방향에 따른 스트라이프 형상의 소자 영역 AA가, 제1 방향에 직교하는 제2 방향에 따라서 복수 형성되어 있다. 그리고, 복수의 소자 영역 AA를 걸치도록 하여, 제2 방향에 따른 스트라이프 형상의 워드선 WL0∼WLm 및 선택 게이트선 SG0∼SGm이 형성되어 있다. 그리고, 워드선 WL0∼WLm과 소자 영역 AA가 교차하는 영역에는, 메모리셀 트랜지스터 MT가 형성되고, 선택 게이트선 SG0∼SGm과 소자 영역 AA가 교차하는 영역에는, 선택 트랜지스터 ST가 형성되어 있다. 또한, 워드선 WL0∼WLm과 소자 영역 AA가 교차하는 영역에는, 메모리셀 트랜지스터 MT 마다 분리된 부유 게이트(도시 생략)가 형성되어 있다.
상술한 바와 같이, 인접하는 메모리셀 MC 끼리는, 선택 게이트선 SG 또는 워드선 WL 끼리가 인접하고 있다. 또, 8 열의 소자 영역 AA를, 소자 영역군 AAG라고 부르기로 한다. 그리고, 인접하는 소자 영역군 AAG 사이에서, 1 열의 소자 영역 AA가 형성되어 있는 영역을 스티치 영역 SA1이라고 부르기로 한다. 소자 영역군 AAG 내에 형성되는 메모리셀 MC은, 데이터의 기억용으로서 이용된다. 스티치 영역 SA1 내의 메모리셀 MC은, 더미의 메모리셀로서, 데이터의 기억용으로서는 이용되지 않는다. 스티치 영역 SA1에 있어서, 선택 게이트선 SG0∼SGm은, 그 일부가 폭 넓게 형성되어 있다. 이 영역을, 이후 분로 영역 SA2라고 부르기로 한다. 선택 트랜지스터 ST는, 메모리셀 트랜지스터 MT와 마찬가지로, 제어 게이트 및 부유 게이트를 갖고 있다. 그러나, 메모리셀 트랜지스터 MT와 달리, 부유 게이트는, 제2 방향에 따라서 인접하는 선택 트랜지스터 ST끼리로 공통 접속되어 있다. 그리고, 스티치 영역 SA1에 있어서 형성된 컨택트홀 CH1에 의해서, 부유 게이트와 제어 게이트가 접속되어 있다.
그리고, 인접하는 선택 게이트선 SG 사이(SG0∼SG1 사이, SG2∼SG3 사이, …)에는, 각각 제2 방향에 따른 스트라이프 형상의 금속 배선층(20)이 형성되어 있다. 금속 배선층(20)은, 소스선의 일부가 되는 것이다. 금속 배선층(20)의 길이 방향(제2 방향)은, 스티치 영역 SA1으로 분리되어 있다. 즉, 소자 영역군 AAG 마다 독립한 형상을 갖고 있다. 그리고 금속 배선층(20)은, 선택 트랜지스터 ST의 소스 영역과 컨택트 플러그 CP1에 의해 접속되어 있다. 또, 각 금속 배선층(20)은, 도시 생략된 영역에서 공통 접속되고, 또한 소스선 드라이버(16)에 접속되어 있다.
또한, 소자 영역군 AAG 내에서는, 소자 영역 AA상에, 제1 방향에 따른 스트라이프 형상의 금속 배선층(21)이 형성되어 있다. 금속 배선층(21)은, 비트선 BL0∼BLn으로서 기능하는 것으로서, 컨택트 플러그 CP2에 의해서 금속 배선층(21)과 접속되어 있다.
또한, 제2 방향에 따른 스트라이프 형상으로, 금속 배선층(22)이 형성되어 있다. 금속 배선층(22)은, 1조의 워드선 및 선택 게이트선 마다(WL0와 SG0의 1조, WL1와 SG1의 1조, … 마다)에 형성되어 있다. 그리고, 도시 생략된 컨택트 플러그에 의해서, 대응하는 선택 게이트선에 전기적으로 접속되어 있다. 즉, 각 금속 배선층(22)은, 선택 게이트선 SG0∼SGm의 분로 배선으로서 기능한다. 또한, 금속 배선층(22)은, 워드선 WL의 중앙부와, 이 워드선 WL에 대응하는 선택 게이트선 SG의 중앙부와의 사이의 영역에 형성되어 있다. 바꾸어 말하면, 메모리셀 MC의 중앙부를 통과한다. 따라서, 복수의 금속 배선층(22)은, 제1 방향에 따른 서로의 간격이, 등간격이 되도록 배치되어 있다.
다음으로, 상기 구성의 플래시 메모리의 단면 구조에 대하여 설명한다. 우선, 소자 영역군 AAG의 단면 구조에 대하여, 도 2b 내지 도 2d를 이용하여 설명한다. 도 2b는 도 2a에 있어서의 2B-2B선 방향에 따른 단면도이고, 도 2c는 도 2a에 있어서의 2C-2C선을 따른 단면도이고, 도 2d는 도 2a에 있어서의 2D-2D선을 따른 단면도이다.
도시한 바와 같이, 반도체 기판(100)에는, 소자 분리 영역 STI가 형성되어 있다. 그리고, 소자 분리 영역 STI에 의해서 주위가 둘러싸인 영역이, 소자 영역 AA로 되어있다. 반도체 기판(100)의 소자 영역 AA 상에는, 게이트 절연막(30)이 형성되고, 게이트 절연막(30) 상에, 메모리셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 전극이 형성되어 있다. 메모리셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 전극은, 게이트 절연막(30) 상에 형성된 다결정 실리콘층(31), 다결정 실리콘층(31) 상에 형성된 게이트간 절연막(32), 및 게이트간 절연막(32) 상에 형성된 다결정 실리콘층(33)을 갖고 있다. 게이트간 절연막(32)은, 예를 들면 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막의 적층 구조인 ON 막, NO 막, 또는 ONO 막으로 형성된다. 도 3에 도시한 바와 같이, 메모리셀 트랜지스터 MT에서는, 다결정 실리콘층(31)은 인접하는 소자 영역 AA 사이에서 상호 분리되어 있고, 부유 게이트로서 기능한다. 또한, 다결정 실리콘층(33)은 컨트롤 게이트(워드선 WL)로서 기능한다. 그리고, 인접하는 소자 영역 AA 사이에서 공통 접속되어 있다.선택 트랜지스터 ST에서는, 다결정 실리콘층(31)은 인접하는 소자 영역 AA 사이에서 상호 공통 접속되어 있다. 또한, 분로 영역에서 게이트간 절연막(32)의 일부가 제거되어 있고, 다결정 실리콘층(31, 33)은 전기적으로 접속되어 있다. 그리고, 다결정 실리콘층(31, 33)이, 선택 게이트선 SG으로서 기능한다. 인접하는 게이트 전극 사이에 위치하는 반도체 기판(100) 표면 내에는, 불순물 확산층(34)이 형성되어 있다. 불순물 확산층(34)은, 인접하는 트랜지스터끼리 공용되어 있다.
상술한 바와 같이, 메모리셀 트랜지스터 MT와 선택 트랜지스터 ST를 포함하는 메모리셀 MC는, 다음과 같은 관계를 갖고 형성되어 있다. 즉, 인접하는 메모리셀 MC, MC는, 상호 선택 트랜지스터 ST끼리, 또는 메모리셀 트랜지스터 MT 끼리가 인접하고 있다. 그리고, 인접한 것끼리는 불순물 확산층(34)을 공유하고 있다. 따라서, 인접하는 2개의 메모리셀 MC, MC은, 선택 트랜지스터 ST 끼리가 인접하는 경우에는, 2개의 선택 트랜지스터 ST, ST가 공유하는 불순물 확산층(34)을 중심으로 하여, 대칭으로 배치되어 있다. 반대로, 메모리셀 트랜지스터 MT 끼리가 인접하는 경우에는, 2개의 메모리셀 트랜지스터 MT, MT가 공유하는 불순물 확산층(34)을 중심으로 하여, 대칭으로 배치되어 있다.
그리고, 반도체 기판(100) 상에는, 상기 메모리셀 트랜지스터 MT, 및 선택 트랜지스터 ST를 피복하도록 하여, 층간 절연막(35)이 형성되어 있다. 층간 절연막(35)에는, 2개의 선택 트랜지스터 ST, ST가 공유하는 불순물 확산층(소스 영역)(34)에 달하는 컨택트 플러그 CP1이 형성되어 있다. 그리고 층간 절연막(35) 상에는, 컨택트 플러그 CP1에 접속되는 금속 배선층(20)이 형성되어 있다. 금속배선층(20)은, 소스선 SL로서 기능한다. 또한, 층간 절연막(35)에는, 2개의 메모리셀 트랜지스터 MT, MT가 공유하는 불순물 확산층(드레인 영역)(34)에 달하는 컨택트 플러그 CP3이 형성되어 있다. 그리고 층간 절연막(35) 상에는, 컨택트 플러그 CP3에 접속되는 금속 배선층(36)이 형성되어 있다.
층간 절연막(35) 상에는, 금속 배선층(20, 36)을 피복하도록 하여, 층간 절연막(37)이 형성되어 있다. 그리고, 층간 절연막(37)에는, 금속 배선층(36)에 달하는 컨택트 플러그 CP4가 형성되어 있다. 컨택트 플러그 CP3, CP4가, 도 2a에 있어서의 컨택트 플러그 CP2에 상당한다. 그리고, 층간 절연막(37) 상에는, 복수의 컨택트 플러그 CP4에 공통으로 접속된 금속 배선층(21)이 형성되어 있다. 금속 배선층(21)은, 비트선 BL로서 기능한다.
층간 절연막(37) 상에는, 금속 배선층(21)을 피복하도록 하여, 층간 절연막(38)이 형성되어 있다. 그리고, 층간 절연막(38) 상에는 금속 배선층(22)이 형성되어 있다. 그리고, 층간 절연막(38) 상에는, 금속 배선층(22)을 피복하도록 하여, 층간 절연막(39)이 형성되어 있다.
다음으로, 스티치 영역 SA의 단면 구조에 대하여, 도 2b, 도 2c 및 도 2e를 이용하여 설명한다. 도 2e는 도 2a에 있어서의 2E-2E선을 따른 단면도이다.
도시한 바와 같이, 반도체 기판(100) 상에, 메모리셀 트랜지스터의 부유 게이트 및 컨트롤 게이트, 및 선택 트랜지스터의 게이트 전극이 형성되어 있다. 선택 트랜지스터에 있어서는, 게이트간 절연막(32)의 일부가 제거되고, 컨택트홀 CH1이 형성되어 있다. 이 영역을 통하여, 선택 트랜지스터의 다결정 실리콘층(31,33)이 접속되어 있다. 반도체 기판(100) 상에 형성된 층간 절연막(35)에는, 선택 트랜지스터의 다결정 실리콘층(33)에 달하는 컨택트홀 CP5가 형성되어 있다. 그리고, 층간 절연막(35) 상에는, 컨택트홀 CP5에 접속된 금속 배선층(40)이 형성되어 있다. 층간 절연막(35) 상에는, 금속 배선층(40)을 피복하도록 하여 층간 절연막(37)이 형성되어 있다. 층간 절연막(37)에는, 금속 배선층(40)에 달하는 컨택트 플러그 CP6이 형성되고, 층간 절연막(37) 상에는 컨택트 플러그 CP6과 접속되는 금속 배선층(41)이 형성되어 있다. 층간 절연막(37) 상에는 층간 절연막(38)이 형성되고, 층간 절연막(38)에는 금속 배선층(41)에 달하는 컨택트 플러그 CP7이 형성되어 있다. 층간 절연막(38) 상에는, 금속 배선층(22)이 형성되어 있다. 도 2e에 도시된 바와 같이, 복수의 금속 배선층(22)은, 층간 절연막(38) 상에 등간격으로 배치되어 있다. 그리고, 층간 절연막(38) 상에, 금속 배선층(22)을 피복하도록 하여 층간 절연막(39)이 형성되어 있다.
다음으로, 제1, 제2 승압 회로(17, 18)의 구성에 대하여 설명한다. 도 3은, 제2 승압 회로(18)의 회로도이다. 도시한 바와 같이, 승압 회로(18)는, 인버터(50, 51), 복수의 캐패시터 소자(52), 및 복수의 다이오드(53)를 구비하고 있다. 인버터(50)의 입력 단자는 승압 회로(18)의 입력 노드 IN에 접속되고, 출력 단자는 인버터(51)의 입력 단자에 접속되어 있다.
복수의 다이오드(53)는 직렬 접속되어 있다. 초단의 다이오드의 애노드는 승압 회로(18)의 출력 노드 OUT에 접속되고, 최후단의 다이오드의 캐소드는 접지되어 있다. 그리고, 홀수단의 다이오드(53)의 캐소드는, 캐패시터 소자(52)를 통하여 인버터(50)의 출력 노드에 접속되고, 짝수단의 다이오드(53)의 캐소드는, 캐패시터 소자(52)를 통하여, 인버터(51)의 출력 노드에 접속되어 있다. 상기 구성의 승압 회로에서, 입력 노드 IN에 전원 전압 Vcc이 입력되고, 출력 노드 OUT으로부터, 마이너스 전위 VBB가 출력된다.
도 4는, 제1 승압 회로(17)의 회로도이다. 도시한 바와 같이, 승압 회로(17)는, 승압 회로(18)에 있어서, 다이오드(53)의 극성을 반대로 한 것이다. 그 밖의 구성은, 승압 회로(18)와 마찬가지이다. 그리고, 출력 노드 OUT으로부터는 플러스 전위 Vpp가 출력된다.
도 5는, 상기 구성의 승압 회로(17, 18)가 구비하는 캐패시터 소자(52)의 단면도이다. 도시한 바와 같이, 반도체 기판(100)에는 소자 분리 영역 STI가 형성되어 있다. 소자 분리 영역 STI 상에는, 상호 분리된 다결정 실리콘층(60, 61)이 형성되어 있다. 그리고, 다결정 실리콘층(60, 61)의 상면 상 및 측면 상, 및 다결정 실리콘층(60, 61) 사이의 소자 분리 영역 STI 상에, 캐패시터 절연막(62)이 형성되어 있다. 캐패시터 절연막(62)은, 메모리셀의 게이트간 절연막(32)과 동일한 재료로 형성되어, 예를 들면 ON 막, NO 막, 또는 ONO 막으로 형성된다. 또한, 캐패시터 절연막(62) 상에는, 상호 분리된 다결정 실리콘층(63, 64)이 형성되어 있다. 또, 캐패시터 절연막(62)은 그 일부가 제거되고, 컨택트홀 CH2, CH3이 형성되어 있다. 그리고, 컨택트홀 CH2를 통하여, 다결정 실리콘층(60, 63)이 접속되고, 컨택트홀 CH3을 개재하여, 다결정 실리콘층(61, 64)이 접속되어 있다. 상기 구성에 있어서, 다결정 실리콘층(61)이 캐패시터 소자(52)의 한쪽 전극으로서 기능하고, 다결정 실리콘층(60, 63)이 캐패시터 소자(52)의 다른 쪽 전극으로서 기능한다.
또한, 반도체 기판(100) 상에는 상기 구성의 캐패시터 소자(52)를 피복하도록 하여, 층간 절연막(35)이 형성되어 있다. 그리고 층간 절연막(35)에는, 각각 다결정 실리콘층(63, 64)에 접속되도록 하여, 컨택트 플러그 CP8, CP9가 형성되어 있다. 컨택트 플러그 CP8, CP9의 한쪽은 인버터(50, 51)중 어느 하나에 접속되고, 다른 쪽은 다이오드(53)에 접속된다.
다음으로, 상기 구성의 플래시 메모리의 동작에 대하여 설명한다.
<기입 동작>
데이터의 기입은, 어느 하나의 워드선에 접속된 모든 메모리셀에 대하여 일괄적으로 행해진다. 그리고, 메모리셀 트랜지스터 MT의 부유 게이트에 전자를 주입하는가 아닌가에 따라 "0" 데이터, "1" 데이터를 구별하여 기입한다. 전자의 부유 게이트에의 주입은, Fowler-Nordheim(FN) tunneling에 의해서 행해진다.
이하, 기입 동작의 상세에 대하여, 도 1을 이용하여 설명한다.
우선, 도 1에 있어서, 도시 생략된 I/0 단자로부터 기입 데이터("1", "0")가 입력된다. 그리고, 이 기입 데이터가, 비트선마다 설치된 래치 회로(도시 생략)의 각각에 입력된다. 래치 회로에 "1" 데이터가 저장되면, 비트선에는 0 V가 주어지고, 반대로 "0" 데이터가 저장되면, 비트선에는 VBB(-8 V)이 주어진다. 이 부전압 VBB는, 제2 승압 회로(18)로부터 주어진다.
그리고, 제1 로우 디코더(14)가, 워드선 WL0∼WLm 중 어느 하나를 선택한다. 그리고 제1 로우 디코더(14)는, 제1 승압 회로(17)로부터 공급된 Vpp(예를 들면 12V)을, 선택 워드선에 제공한다. 또한, 제2 로우 디코더(15)는, 제2 승압 회로(18)로부터 공급된 VBB(-8 V)을, 선택 게이트선 SG0∼SGm에 제공한다. 또한 메모리셀의 기판도 VBB(-8 V)로 한다. 따라서, 모든 선택 트랜지스터 ST는 오프 상태가 된다. 따라서, 선택 트랜지스터 ST와 소스선 SL은 전기적으로 분리된다.
상기의 결과, "1" 데이터 또는 "0" 데이터에 대응하는 전위가, 비트선 BL0∼BLn을 통하여 메모리셀 트랜지스터 MT의 드레인 영역에 주어진다. 그렇게 하면, 선택 워드선 WL에는 Vpp(12 V)이 인가되고, "1" 데이터를 기입해야 되는 메모리셀 트랜지스터 MT의 드레인 영역에는 0 V가 인가되고, "0" 데이터를 기입해야 되는 메모리셀 트랜지스터 MT의 드레인 영역에는 VBB(-8 V)이 인가된다. 따라서, "1" 데이터를 기입해야 되는 메모리셀 트랜지스터 MT에서는, 게이트·드레인 사이의 전위차(12 V)가 충분하지 않기 때문에, 부유 게이트에 전자는 주입되지 않고, 메모리셀 트랜지스터 MT는 마이너스의 임계값을 유지한다. 한편, "0" 데이터를 기입해야 되는 메모리셀 트랜지스터 MT 에서는, 게이트·드레인 사이의 전위차(20 V)가 크기 때문에, 부유 게이트에 전자가 FN tunneling에 의해서 주입된다. 그 결과, 메모리셀 트랜지스터 MT의 임계값은 플러스로 변화한다.
<판독 동작>
데이터의 판독은, 어느 하나의 워드선에 접속된 복수의 메모리셀로부터 일괄적으로 판독하는 것을 할 수 있다.
이하, 판독 동작의 상세에 대하여, 도 1을 이용하여 설명한다.
우선 도 1에 있어서, 제2 로우 디코더(15)가, 선택 게이트선 SG0∼SGm 중 어느 하나를 선택한다. 선택 선택 게이트선에는, "H" 레벨(예를 들면 Vcc)이 주어진다. 비선택 선택 게이트선은 전부 "L" 레벨(예를 들면 0 V)이다. 따라서, 선택 선택 게이트선에 접속된 선택 트랜지스터 ST는 온 상태가 되고, 비선택 선택 게이트선에 접속된 선택 트랜지스터 ST는 오프 상태가 된다. 따라서, 선택 메모리셀 내의 선택 트랜지스터 ST는, 소스선 SL과 전기적으로 접속된다. 또한 제1 로우 디코더(14)는, 모든 워드선 WL0∼WLm을 "L" 레벨(0 V)로 한다. 또한, 소스선 드라이버(16)는, 소스선 SL의 전위를 0 V로 한다.
그리고, 비트선 BL0∼BLn의 각각에, 예를 들면 1 V 정도의 전압이 주어진다. 그렇게 하면, "1" 데이터가 기입되어 있는 메모리셀 MC의 메모리셀 트랜지스터 MT는, 임계 전압이 마이너스이므로, 온 상태가 된다. 따라서, 선택 선택 게이트선에 접속되어 있는 메모리셀 MC에서는, 비트선으로부터 메모리셀 트랜지스터 MT 및 선택 트랜지스터 ST의 전류 경로를 통하여, 소스선 SL를 향하여 전류가 흐른다. 한편, "0" 데이터가 기입되어 있는 메모리셀 MC의 메모리셀 트랜지스터 MT는, 임계값 전압이 플러스이므로, 오프 상태이다. 따라서, 비트선으로부터 소스선을 향하여 전류는 흐르지 않는다.
이상의 결과, 비트선 BL0∼BLn의 전위가 변화하여, 그 변화량을 감지 증폭기(13)가 증폭함으로써 판독 동작이 행해진다.
<소거 동작>
데이터의 소거는, 웰 영역을 공용하는 모든 메모리셀에 대하여 일괄적으로 행해진다. 따라서, 도 1의 예의 경우에, 메모리셀 어레이(11)에 포함되는 모든 메모리셀이 동시에 소거된다.
도 1에 있어서, 제1 로우 디코더(14)는, 제2 승압 회로(18)로부터 공급된 부전압 VBB(-8 V)을, 모든 워드선 WL0∼WLm에 제공한다. 또한, 반도체 기판(웰 영역)의 전위는 Vpp(12 V)이 된다. 그 결과, 메모리셀 MC의 메모리셀 트랜지스터의 부유 게이트로부터 전자가 FN tunneling에 의해서 반도체 기판으로 방출된다. 그 결과, 모든 메모리셀 MC의 임계값 전압이 마이너스가 되어, 데이터가 소거된다.
다음으로, 상기 구성의 플래시 메모리(10)에 있어서의, 메모리셀 MC, 승압 회로(17, 18)의 캐패시터 소자(52), 및 승압 회로(17, 18) 이외의 주변 회로(예를 들면 로우 디코더나 컬럼 디코더 등)의 제조 방법에 대하여, 도 6a 내지 도 6h를 이용하여 설명한다. 도 6a 내지 도 6h는, 본 실시 형태에 따른 플래시 메모리의 제조 공정을 순차 도시하는 단면도이다. 또 도 6e, 도 6f의 메모리셀 어레이 영역은, 도 2a에 있어서의 2C-2C선을 따른 방향의 단면도이고, 그 밖의 도면의 메모리셀 어레이 영역은, 도 2a에 있어서의 2B-2B선을 따른 방향의 단면도이다.
우선 도 6a에 도시한 바와 같이, 반도체 기판(100)에, STI(Shallow Trench Isolation)법을 이용하여 소자 분리 영역 STI를 형성한다. 그리고, 메모리셀 어레이(11)에 있어서는, 스트라이프형의 소자 영역 AA를 형성한다. 또한, 주변 회로 영역에도 소자 영역 AA를 형성한다. 승압 회로(17, 18)의 캐패시터 소자(52)를 형성하여야 할 영역에는, 소자 영역은 형성하지 않는다.
다음으로 도 6b에 도시한 바와 같이, 열 산화법 등에 의해, 반도체 기판(100) 상에 게이트 절연막(30)을 예를 들면 막 두께 8 ㎚로 형성한다. 계속해서, 게이트 절연막(30) 상에, 막 두께 60 ㎚의 다결정 실리콘층(31)을 형성한다. 다결정 실리콘층(31)은, 메모리셀 트랜지스터 MT의 부유 게이트로서 기능하는 것이다.
다음으로 도 6c에 도시한 바와 같이, 포토리소그래피 기술과, RIE(Reactive Ion Etching)법 등의 이방성의 에칭에 의해, 다결정 실리콘층(31)을 패터닝한다. 그 결과, 메모리셀 어레이 영역에서는, 다결정 실리콘층(31)이, 개개의 메모리셀 트랜지스터 MT 마다 분리된다. 이 때, 캐패시터 소자(52)를 형성하여야 할 영역에서도, 다결정 실리콘층(31)이 패터닝된다. 그 결과, 다결정 실리콘층(31)은 2개로 분리된다. 분리된 2개의 다결정 실리콘층(31, 31)이, 도 5에서 설명한 다결정 실리콘층(60, 61)에 상당한다. 계속해서, 다결정 실리콘층(31) 상 및 소자 분리 영역 STI 상에, 예를 들면 CVD법 등에 의해, 막 두께 15.5 ㎚의 ONO 막(32)을 형성한다. 물론, ONO 막 대신에 ON 막이나 NO 막을 이용해도 된다. ONO 막(32)은, 메모리셀 어레이 영역에서는 게이트간 절연막으로서 기능하며, 캐패시터 소자(52)를 형성하여야 할 영역에서는 캐패시터 절연막(62)으로서 기능한다.
다음으로 메모리셀 어레이 영역, 및 캐패시터 소자(52)를 형성할 영역 상에, 포토레지스터를 도포한다. 그리고, 주변 회로 영역의 게이트 절연막(30), 다결정 실리콘층(31), 및 ONO 막(32)을 에칭에 의해 제거한다. 그 후, 포토레지스트를 애싱에 의해 제거한다.
다음으로 도 6d에 도시한 바와 같이, 열 산화법 등에 의해, 주변 회로 영역의 반도체 기판(100) 상에 게이트 절연막(70)을 형성한다. 그리고, ONO 막(32) 상및 게이트 절연막(70) 상에, 예를 들면 막 두께 40 ㎚의 다결정 실리콘층(33)을, CVD법 등에 의해 형성한다.
다음으로 도 6e에 도시한 바와 같이, 포토리소그래피 기술과 RIE 법을 이용하여, 다결정 실리콘층(33) 및 ONO 막(32)을 에칭한다. 이에 의해, 메모리셀 어레이 영역에서는, 선택 트랜지스터의 분로 영역에 있어서, 다결정 실리콘층(31)에 달하는 컨택트홀 CH1이 형성된다. 또한 동시에, 캐패시터 소자(52)를 형성하여야 할 영역에서는, 분리된 다결정 실리콘층(31)의 각각에 달하는 컨택트홀 CH2, CH3이 형성된다.
다음으로 도 6f에 도시한 바와 같이, CVD법 등에 의해, 다결정 실리콘층(33) 상에, 막 두께 160 ㎚의 다결정 실리콘층(72)을 형성하여, 컨택트홀 CH1∼CH3을 매립한다. 그 결과, 선택 트랜지스터 ST 및 캐패시터 소자(52)에 있어서는, 다결정 실리콘층(31, 33)이 접속된다. 또, 다결정 실리콘층(72)은, 주변 회로 영역 내에 형성되어도 된다. 다결정 실리콘층(72)은, 다결정 실리콘층(33)과 함께, 메모리셀 트랜지스터 MT의 제어 게이트, 및 선택 트랜지스터의 선택 게이트의 일부가 된다.
다음으로, 메모리셀 어레이 영역에 있어서, 포토리소그래피 기술과 RIE 법을 이용하여, 다결정 실리콘층(33, 31, 72), 게이트간 절연막(32)을 패터닝하여, 스트라이프형의 다층 게이트를 형성한다. 계속해서, 주변 회로 영역에서, 다결정 실리콘층(33)을 게이트 전극의 패턴으로 패터닝한다. 또, 주변 회로 영역을 패터닝할 때, 동시에 캐패시터 소자(52)의 다결정 실리콘층(33)의 패터닝도 행한다. 그 결과, 도 6g에 도시한 바와 같이, 캐패시터 소자(52)의 다결정 실리콘층(33)은, 다결정 실리콘층(31)(60)에 접속된 한쪽(63)과, 다결정 실리콘층(31)(61)에 접속된 다른 쪽(64)으로 분리된다.
다음으로, 이온 주입법에 의해, 메모리셀 트랜지스터 및 선택 트랜지스터, 및 주변 회로 영역의 MOS 트랜지스터의 소스·드레인 영역을 형성한다. 그리고 도 6h에 도시한 바와 같이, 반도체 기판(100) 상에, 메모리셀 트랜지스터, 선택 트랜지스터, 캐패시터 소자(52), 및 주변 회로 영역의 MOS 트랜지스터를 피복하는 층간 절연막(35)을 형성한다. 계속해서, 메모리셀 트랜지스터의 드레인 영역에 달하는 컨택트 플러그 CP3, 선택 트랜지스터의 소스 영역에 달하는 컨택트 플러그 CP1, 및 주변 회로 영역의 MOS 트랜지스터의 소스·드레인 영역에 달하는 컨택트 플러그를 형성한다. 또한, 선택 트랜지스터의 분로 영역에서는, 다결정 실리콘층(33)에 달하는 컨택트 플러그 CP5를 형성한다. 이 때, 캐패시터 소자(52)의 다결정 실리콘층(31)에 달하는 컨택트 플러그 CP8, CP9도 동시에 형성한다.
그 후에는, 층간 절연막, 컨택트 플러그, 및 금속 배선층을 형성하여, 도 2a 내지 도 2e에 도시하는 플래시 메모리가 완성된다.
상기한 바와 같이, 본 발명의 제1 실시 형태에 따른 플래시 메모리에 있어서, 이하의 효과가 얻어진다.
(1) 플래시 메모리의 제조 공정을 간략화할 수 있다①.
통상, 메모리셀과, 캐패시터 소자는 그 형상이 서로 다르다. 플래시 메모리의 부유 게이트를 캐패시터 소자의 한쪽 전극으로서 사용하고, 게이트간 절연막을 캐패시터 절연막으로서 사용하고, 제어 게이트를 다른 쪽 전극으로서 사용한 경우,캐패시터 소자의 구조는, 도 7과 같이 될 것으로 생각된다. 즉, 소자 분리 영역 STI 상에, 다결정 실리콘층(부유 게이트)(610)이 형성되어 있다. 또한, 다결정 실리콘층(610)의 상면 상으로부터, 측벽 상을 지나서 소자 분리 영역 STI 상에 건너서, 다결정 실리콘층(제어 게이트)(630)이, ONO 막(게이트간 절연막)(620)을 개재하여 형성되어 있다. 이러한 구성의 경우, 캐패시터 절연막(620)에 있어서 가장 전계가 집중하는 개소는, 도 7에 있어서의 영역 A100이다. 또한, 메모리셀의 게이트간 절연막(32)에 있어서, 가장 전계가 집중하는 개소는, 도 6h에 있어서의 영역 A1이다. 즉, 양자 사이에서, 가장 전계가 집중하는 개소의 형상은 서로 다르다. 따라서, 양자의 신뢰성은 다르고, 그 검사 공정은 별개로 행할 필요가 있다.
그러나 본 실시 형태에 따른 구성이라면, 승압 회로(17, 18)에 포함되는 캐패시터 소자(52)는, 그 일부가, 메모리셀과 마찬가지의 형상을 갖고 있다. 보다 구체적으로는, 메모리셀의 게이트간 절연막(32)에 있어서 가장 전계가 집중하는 영역(도 6h에 있어서의 영역 A1)과 마찬가지의 구조가, 캐패시터 소자(52)의 캐패시터 절연막(62)에도 형성되어 있다(도 6h에 있어서의 영역 A2). 그리고, 게이트간 절연막(32) 및 캐패시터 절연막(62)은, 모두 동일한 재료(ONO 막 등)로 형성되어 있다. 따라서, 게이트간 절연막(32)과 캐패시터 절연막(62)이란, 동일한 절연 파괴 내성(절연 파괴 전압)을 갖고 있고, 바꾸어 말하면, 동일한 신뢰성을 갖고 있다. 따라서, 게이트간 절연막(32)의 신뢰성의 검사 공정과, 캐패시터 절연막(62)의 신뢰성의 검사 공정은, 동일 공정에서 행할 수 있다. 그 결과, 플래시 메모리의 제조 공정을 간략화할 수 있다.
또한, 상기 효과는, 제조 공정의 증가를 초래하는 일없이 실현 가능하다. 예를 들면, 도 6e에서 설명한 바와 같이, 캐패시터 소자(52)의 캐패시터 절연막(62)의 일부를 제거하는 공정은, 선택 트랜지스터의 게이트간 절연막을 제거하는 공정과 동시에 행할 수 있다. 또한, 도 6f에서 설명한 바와 같이, 캐패시터 소자(52)의 컨택트홀 CH2, CH3을 매립하는 공정은, 선택 트랜지스터의 컨택트홀 CH1을 매립하는 공정과 동시에 행할 수 있다. 또한, 도 6g에서 설명한 바와 같이, 캐패시터 소자의 다결정 실리콘층(63, 64)을 형성하는 공정(다결정 실리콘층(33)을 2개로 분리하는 공정)은, 주변 회로 영역의 MOS 트랜지스터를 패터닝하는 공정과 동시에 행할 수 있다. 이와 같이, 캐패시터 소자(52)는, 캐패시터 소자(52)를 형성하기 위해서 특히 추가하여야 할 새로운 공정은 필요 없다.
(2) 캐패시터 소자의 사이즈를 저감할 수 있다.
도 7에 도시한 바와 같은 구성의 경우, 캐패시터 소자의 다른 쪽 전극에 접속되는 컨택트 플러그 CP10을 형성하기 위한 영역이 필요하여, 면적 증가로 연결된다. 그러나 본 실시 형태에 따른 구성이라면, 상기 영역에 기인하는 면적 증가가 해소되어, 캐패시터 소자의 사이즈를 저감할 수 있다.
(3) 캐패시터 소자의 신뢰성을 향상시킬 수 있다①.
본 실시 형태에 따른 구성이라면, 캐패시터 소자(52)는, 소자 분리 영역 STI 상에 형성되어 있다. 따라서, 다결정 실리콘층(61), 소자 분리 영역 STI, 및 반도체 기판(100)을 포함하는 기생 캐패시터 소자의 용량은 매우 작다. 따라서, 캐패시터 소자(52)의 신뢰성을 향상시킬 수 있다.
다음으로, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치에 대하여 설명한다. 본 실시 형태는, 상기 제1 실시 형태에 있어서, 캐패시터 소자의 하부에 소자 영역을 형성한 것이다. 본 실시 형태에 따른 플래시 메모리의 블록 구성 및 메모리셀 어레이 영역의 구성은, 상기 제1 실시 형태와 마찬가지이기 때문에 설명은 생략한다. 도 8은, 본 실시 형태에 따른 플래시 메모리가 구비하는 승압 회로(17, 18)에 포함되는 캐패시터 소자의 단면도이다.
도시한 바와 같이, 상기 제1 실시 형태에서 도 5를 이용하여 설명한 구조에 있어서, 반도체 기판(100)에 소자 영역 AA가 형성되어 있다. 또한, 실리콘 기판(100)에는, n형 웰 영역(110)이 형성되어 있다. 그리고, 다결정 실리콘층(61)은, 게이트 절연막(65)을 개재하여, n형 웰 영역(110) 상에 형성되어 있다. 다결정 실리콘층(61)과 전기적으로 분리된 다결정 실리콘층(60)은, 소자 분리 영역 STI 상에 형성되어 있다.
상기 구성의 캐패시터 소자(52)에 있어서, n형 웰 영역(110)과 다결정 실리콘층(61)은, 동 전위로 되어 있다. 양자를 동 전위로 하기 위해, 캐패시터 소자(52)와는 다른 영역에서, n형 웰 영역(110)이 반도체 기판(100) 표면까지 인출되어 있다. 그리고, n형 웰 영역(110)은, 컨택트 플러그 CP10, 금속 배선층(66), 및 컨택트 플러그 CP9를 통하여, 다결정 실리콘층(64)에 전기적으로 접속되어 있다.
상기 구성의 캐패시터 소자의 제조 방법은, 상기 제1 실시 형태에서 도 6a를 이용하여 설명한 공정에서, 도 9에 도시한 바와 같이, 캐패시터 소자를 형성하여야할 영역에도 소자 영역 AA를 형성하면 된다. 그리고, 캐패시터 소자를 형성하여야 할 영역에도 게이트 절연막(30)을 형성하고, 그 후에는 도 6b 내지 도 6h에 도시하는 공정을 거침으로써, 도 8에 도시하는 캐패시터 소자(52)가 완성된다.
상기한 바와 같이, 본 발명의 제2 실시 형태에 따른 플래시 메모리이라면, 상기 제1 실시 형태에서 설명한 (1), (2)의 효과 외에, 하기 (4)의 효과가 얻어진다.
(4) 캐패시터 소자의 신뢰성을 향상시킬 수 있다②
본 실시 형태에 따른 구성이라면, n형 웰 영역(110)과, 다결정 실리콘층(61)이 동 전위로 되어 있다. 따라서, 다결정 실리콘층(61), 게이트 절연막(65), 및 n형 웰 영역(110)을 포함하는 기생 캐패시터 소자의 영향을 배제할 수 있다. 따라서, 캐패시터 소자(52)의 신뢰성을 향상시킬 수 있다.
도 10은, 본 실시 형태의 변형예에 따른 캐패시터 소자의 단면도이다. 도시한 바와 같이, 다결정 실리콘층(61)의 하부에 형성되는 소자 영역 AA는, 복수개 존재해도 된다.
다음으로, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치에 대하여 설명한다. 본 실시 형태는, 상기 제2 실시 형태의 변형예에 있어서, 다결정 실리콘층(61)을, 개개의 소자 영역마다 분할한 것이다. 그 밖의 구성은 상기 제1 실시 형태와 마찬가지이기 때문에, 설명은 생략한다. 도 11a는, 본 실시 형태에 따른 플래시 메모리가 구비하는 제1, 제2 승압 회로(17, 18)에 포함되는 캐패시터 소자(52)의 평면도이다.
도시한 바와 같이, 반도체 기판(100)에, 제1 방향에 따른 스트라이프 형상의 소자 영역 AA가, 제2 방향에 따라서 복수 형성되어 있다. 그리고, 소자 영역 AA 상에는, 게이트 절연막을 개재하여, 스트라이프형의 다결정 실리콘층(60, 61)이 형성되어 있다. 다결정 실리콘층(60)은, 제2 방향에 따른 방향에서의, 캐패시터 소자(52)의 양단부에 위치하고, 다결정 실리콘층(61)은, 2개의 다결정 실리콘층(60) 사이에 위치하고 있다. 또, 다결정 실리콘층(61)은, 다결정 실리콘층(60) 보다도 제1 방향에 따라서 길게 형성되어 있다. 그리고, 다결정 실리콘층(60, 61), 및 소자 분리 영역 STI 상에는, 캐패시터 절연막을 개재하여, 다결정 실리콘층(63)이 형성되어 있다. 다결정 실리콘층(63)은 다결정 실리콘층(60)을 피복하고 있다. 그러나, 다결정 실리콘층(61)은, 그 제1 방향에 따른 길이가 다결정 실리콘층(60) 보다도 크기 때문에, 다결정 실리콘층(63)에 의해서 완전하게는 피복되어 있지 않다. 다결정 실리콘층(61)의 양단부는, 다결정 실리콘층(63)의 외측으로 돌출하고 있다. 그리고, 이 돌출한 영역 상에, 캐패시터 절연막을 개재하여 다결정 실리콘층(64)이 형성되어 있다. 다결정 실리콘층(64)은, 복수의 다결정 실리콘층(61)을 걸치도록 하여 형성되어 있다.
또, 다결정 실리콘층(60) 상에서는, 캐패시터 절연막의 일부가 제거되고 컨택트홀 CH2가 형성되어 있다. 그리고 컨택트홀 CH2를 통하여, 다결정 실리콘층(60, 63)이 접속되어 있다. 또한, 다결정 실리콘층(63)으로부터 돌출한 영역의 다결정 실리콘층(61) 상에서도, 캐패시터 절연막의 일부가 제거되고 컨택트홀 CH3이 형성되어 있다. 그리고 컨택트홀 CH3을 통하여, 다결정 실리콘층(61,64)이 접속되어 있다.
다음으로, 상기 구성의 캐패시터 소자의 단면 구조에 대하여, 도 11b 내지 도 11e를 이용하여 설명한다. 도 11b는 도 11a에 있어서의 11B-11B선을 따른 단면도, 도 11c는 도 11a에 있어서의 11C-11C선을 따른 단면도, 도 11d는 도 11a에 있어서의 11D-11D선을 따른 단면도, 도 11e는 도 11a에 있어서의 11E-11E선을 따른 단면도이다.
도시한 바와 같이, 반도체 기판(100)에는, n형 웰 영역(110)이 형성되어 있다. n형 웰 영역(110)에는, 스트라이프형의 소자 분리 영역 STI가 형성되어 있다. 그리고, 소자 영역 AA 상에는, 제1 방향에 따른 스트라이프 형상의 다결정 실리콘층(61, 60)이, 게이트 절연막(65)을 개재하여 형성되어 있다. 다결정 실리콘층(61, 60)은, 소자 영역 AA 마다 분리되어 있다. 또한, 다결정 실리콘층(61, 60)의 상면 상, 측면 상, 및 다결정 실리콘층(61, 60) 사이의 소자 분리 영역 상, 및 다결정 실리콘층(60, 60) 사이의 소자 분리 영역 상에, 캐패시터 절연막(62)이 형성되어 있다. 캐패시터 절연막(62)은, 예를 들면 ONO 막, ON 막, NO 막 등으로서, 메모리셀의 게이트간 절연막과 동일한 재료로 형성되어 있다. 캐패시터 절연막(62)은, 다결정 실리콘층(60) 상에서 일부 제거되어 있고, 컨택트홀 CH2가 형성되어 있다. 또한, 다결정 실리콘층(61) 상에 있어서도, 제1 방향에 따른 양단부에서, 일부 제거되어 있고, 컨택트홀 CH3이 형성되어 있다. 그리고, 캐패시터 절연막(62) 상에, 다결정 실리콘층(63, 64)이 형성되어 있다. 다결정 실리콘층(63, 64)은 상호 분리되어 있고, 각각 컨택트홀 CH2, CH3을 통하여, 다결정 실리콘층(60, 61)에 접속되어 있다. 상기 구성에 있어서, 다결정 실리콘층(61)이 캐패시터 소자(52)의 한쪽 전극으로서 기능하고, 다결정 실리콘층(63, 60)이 다른 쪽 전극으로서 기능한다.
또한, 반도체 기판(100) 상에는, 상기 구성의 캐패시터 소자(52)를 피복하도록 하여, 층간 절연막(35)이 형성되어 있다. 그리고 층간 절연막(35)에는, 각각 다결정 실리콘층(63, 64)에 접속되도록 하여, 컨택트 플러그 CP8, CP9가 형성되어 있다.
상기 구성의 캐패시터 소자(52)에 있어서, n형 웰 영역(110)과 다결정 실리콘층(61)은, 동 전위로 되어 있다. 양자를 동 전위로 하기 위해서, n형 웰 영역(110)이 반도체 기판(100) 표면까지 인출되어 있다. 그리고, n형 웰 영역(110)은, 컨택트 플러그 CP10, 금속 배선층(66), 및 컨택트 플러그 CP9를 통하여, 다결정 실리콘층(64)에 전기적으로 접속되어 있다.
다음으로, 상기 구성의 플래시 메모리(10)에 있어서의, 메모리셀 MC, 및 승압 회로(17, 18)의 캐패시터 소자(52)의 제조 방법에 대하여, 도 12a 내지 도 12f를 이용하여 설명한다. 도 12a 내지 도 12f는, 본 실시 형태에 따른 플래시 메모리의 제조 공정을 순차 도시하는 단면도이다. 또 도 12d, 도 12e의 메모리셀 어레이 영역은, 도 2a에 있어서의 2C-2C선을 따른 방향의 단면도이고, 그 밖의 도면의 메모리셀 어레이 영역은, 도 2a에 있어서의 2B-2B선을 따른 방향의 단면도이다. 또한 캐패시터 소자(52)를 형성하여야 할 영역은, 도 11a에 있어서의 11B-11B선을 따른 방향의 단면도이다.
우선 도 12a에 도시한 바와 같이, 반도체 기판(100)에, STI 법을 이용하여 소자 분리 영역 STI를 형성한다. 그리고, 메모리셀 어레이 영역, 및 캐패시터 소자를 형성하여야 할 영역 내에, 스트라이프형의 소자 영역 AA를 형성한다.
다음으로 도 12b에 도시한 바와 같이, 열 산화법 등에 의해, 반도체 기판(100) 상에 게이트 절연막(30)을 형성한다. 게이트 절연막(30)은, 캐패시터 소자(52)에 있어서는, 도 11b 내지 도 11e에서 설명한 게이트 절연막(65)에 상당한다. 계속해서, 게이트 절연막(30) 상에, 다결정 실리콘층(31)을 형성한다. 다결정 실리콘층(31)은, 메모리셀 트랜지스터 MT의 부유 게이트로서 기능하는 것이다.
다음으로 도 12c에 도시한 바와 같이, 포토리소그래피 기술과, RIE 법에 의해, 다결정 실리콘층(31)을 패터닝한다. 그 결과, 메모리셀 어레이 영역 및 캐패시터 소자를 형성하여야 할 영역에서, 다결정 실리콘층(31)이, 개개의 소자 영역마다 분리된다. 캐패시터 소자를 형성하여야 할 영역에 있어서는, 양단에 위치하는 다결정 실리콘층(31)이, 도 11b 내지 도 11e에서 설명한 다결정 실리콘층(60)에 상당하고, 그 사이에 존재하는 다결정 실리콘층(31)이, 다결정 실리콘층(61)에 상당한다. 계속해서, 다결정 실리콘층(31) 상 및 소자 분리 영역 STI 상에, 예를 들면 CVD법 등에 의해, ONO 막(32)을 형성한다. 물론, ONO 막 대신에 ON 막이나 NO 막을 이용해도 된다. ONO 막(32)은, 메모리셀 어레이 영역에서는 게이트간 절연막으로서 기능하고, 캐패시터 소자(52)를 형성하여야 할 영역에서는 캐패시터 절연막(62)으로서 기능한다.
다음으로, 제1 실시 형태에서 설명한 바와 같이, 주변 회로 영역의 게이트절연막(30), 다결정 실리콘층(31), 및 ONO 막(32)을 에칭에 의해 제거한다. 그리고 열 산화법 등에 의해, 주변 회로 영역의 반도체 기판(100) 상에 게이트 절연막을 형성한다. 그리고, ONO 막(32) 상 및 주변 회로 영역의 게이트 절연막 상에, 다결정 실리콘층(33)을, CVD법 등에 의해 형성한다.
다음으로 도 12d에 도시한 바와 같이, 포토리소그래피 기술과 RIE 법을 이용하여, 다결정 실리콘층(33) 및 ONO 막(32)을 에칭한다. 이에 따라, 메모리셀 어레이 영역에서는, 선택 트랜지스터의 분로 영역에서, 다결정 실리콘층(31)에 달하는 컨택트홀 CH1이 형성된다. 또한 동시에, 캐패시터 소자(52)를 형성하여야 할 영역에서는, 다결정 실리콘층(31)(다결정 실리콘층(61)의 양단부, 및 다결정 실리콘층(60))에 달하는 컨택트홀 CH2, CH3이 형성된다.
다음으로 도 12e에 도시한 바와 같이, CVD법 등에 의해, 다결정 실리콘층(33) 상에, 다결정 실리콘층(72)을 형성하여, 컨택트홀 CH1∼CH3을 매립한다. 그 결과, 선택 트랜지스터 ST 및 캐패시터 소자(52)에 있어서는, 다결정 실리콘층(31, 33)이 접속된다.
다음으로, 메모리셀 어레이 영역에서, 포토리소그래피 기술과 RIE 법을 이용하여, 다결정 실리콘층(33, 31, 72), 게이트간 절연막(32)을 패터닝하여, 스트라이프형의 다층 게이트를 형성한다. 계속해서, 주변 회로 영역에서, 다결정 실리콘층(33)을 게이트 전극의 패턴으로 패터닝한다. 또, 제1 실시 형태에서 설명한 바와 같이, 주변 회로 영역의 패터닝할 때, 동시에 캐패시터 소자(52)의 다결정 실리콘층(33)의 패터닝도 행한다. 그 결과, 캐패시터 소자(52)의 다결정실리콘층(33)은, 다결정 실리콘층(31)(60)에 접속된 한쪽(63)과, 다결정 실리콘층(31)(61)에 접속된 다른 쪽(64)으로 분리된다.
그 후, 메모리셀 트랜지스터 및 선택 트랜지스터, 및 주변 회로 영역의 MOS 트랜지스터의 소스·드레인 영역을 형성한다. 그리고 도 32에 도시한 바와 같이, 반도체 기판(100) 상에, 메모리셀 트랜지스터, 선택 트랜지스터, 캐패시터 소자(52), 및 주변 회로 영역의 MOS 트랜지스터를 피복하는 층간 절연막(35)을 형성한다. 계속해서, 컨택트 플러그 CP1, CP3, CP5, CP8, CP9도 동시에 형성한다. 또한, 층간 절연막, 컨택트 플러그, 및 금속 배선층을 형성하여, 플래시 메모리(10)가 완성된다.
상기한 바와 같이, 본 발명의 제3 실시 형태에 따른 플래시 메모리라면, 상기 제2 실시 형태에서 설명한 (4)의 효과 외에, 하기 (5), (6)의 효과가 얻어진다.
(5) 플래시 메모리의 제조 공정을 간략화할 수 있다②
도 11b에 도시한 바와 같이, 본 실시 형태에 따른 플래시 메모리가 구비하는 승압 회로 내의 캐패시터 소자(52)는, 다결정 실리콘층(60, 61, 63), 및 캐패시터 절연막(62)을 구비하고 있다. 그리고, 캐패시터 소자(52)의 한쪽 전극이 되는 다결정 실리콘층(61)은, 개개의 소자 영역마다 분리되어 있다. 또한 캐패시터 절연막은, 다결정 실리콘층(61)의 상면 상, 측면 상, 및 다결정 실리콘층(61) 사이의 소자 분리 영역 STI 상에 형성되고, 또한 다결정 실리콘층(60)의 상면 상, 측면 상, 및 다결정 실리콘층(60, 61) 사이의 소자 분리 영역 STI 상에 형성되어 있다. 그리고, 캐패시터 소자(52)의 다른 쪽 전극이 되는 다결정 실리콘층(63)이, 캐패시터 절연막(62) 상에 형성되어 있다. 이 구조는, 메모리셀 어레이 중의 메모리셀의 부유 게이트(31), 게이트간 절연막(32), 및 제어 게이트(33)의 구조와 완전히 동일하다(도 2b 참조). 또한, 게이트간 절연막(32) 및 캐패시터 절연막(62)은, 모두 동일한 재료로 형성되어 있다. 즉, 캐패시터 절연막(62)은, 가장 전계가 집중하는 개소 뿐만 아니라, 모든 영역에 있어서, 게이트간 절연막(32)과 마찬가지의 구조 및 특성을 갖고 있다. 따라서, 게이트간 절연막(32)의 신뢰성의 검사 공정과, 캐패시터 절연막(62)의 신뢰성의 검사 공정은, 동일 공정에서 행할 수 있다. 그 결과, 플래시 메모리의 제조 공정을 간략화할 수 있다.
또한, 제1 실시 형태의 효과(1)에서 설명한 바와 같이, 상기 효과는, 제조 공정의 증가를 초래하는 일없이 실현 가능하다.
(6) 캐패시터 소자의 용량을 크게 할 수 있다.
본 실시 형태에 따른 캐패시터 소자(52)는, 도 11b에 도시한 바와 같이, 다결정 실리콘층(61)이 개개의 소자 영역마다 분리되어 있다. 따라서, 다결정 실리콘층(61)의 상면 뿐만 아니라, 그 측벽 부분도 캐패시터 용량에 기여한다. 바꾸어 말하면, 다결정 실리콘층(61)의 측벽 부분만큼, 캐패시터의 전극 면적이 커진다. 따라서, 캐패시터 소자(52)의 용량을 크게 할 수 있다.
상기한 바와 같이, 본 발명의 제1 내지 제3 실시 형태에 따른 불휘발성 반도체 기억 장치라면, 플래시 메모리의 제조 프로세스를 간략화할 수 있다. 즉, 메모리셀의 게이트간 절연막(32)에 있어서 적어도 가장 전계가 집중하는 영역과 마찬가지의 구조가, 캐패시터 소자(52)의 캐패시터 절연막(62)에도 형성되어 있다. 따라서, 메모리셀의 게이트간 절연막(32)과, 캐패시터 소자(52)의 캐패시터 절연막(62)은, 동일한 신뢰성을 갖고 있다. 따라서, 양자의 신뢰성의 검사 공정을, 동일한 공정에서 행할 수 있다. 또한, 캐패시터 소자(52)는, 메모리셀 및 주변 회로의 제조 프로세스 과정에서 형성할 수 있기 때문에, 특별히 공정수의 증가를 초래하는 일 없이, 상기 효과를 얻을 수 있다.
또, 상기 실시 형태에서는, 메모리셀 8 열마다 스티치 영역 SA1을 형성하고 있다. 그러나, 스티치 영역을 형성하는 빈도는, 메모리셀 64 열마다, 128 열마다, 또는 256 열마다 등, 요구되는 판독 스피드에 대응하여 바꿀 수 있다.
또한, 상기 실시 형태에서는, 선택 트랜지스터 ST와 메모리셀 트랜지스터 MT의 2개의 트랜지스터를 포함하는 메모리셀을 갖는 플래시 메모리의 경우를 예로 들어 설명하였다. 그러나, 예를 들면 도 13, 도 14에 도시한 바와 같이, 2개의 선택 트랜지스터 ST1, ST2, 및 메모리셀 트랜지스터 MT의 3개의 트랜지스터를 포함하는 메모리셀을 갖는 플래시 메모리인 경우에도 적용할 수 있다.
본 메모리셀은, 2개의 선택 트랜지스터 ST1, ST2가, 메모리셀 트랜지스터 MT를 끼우도록 하고, 3개의 트랜지스터가 직렬 접속된 것이다. 그리고, 선택 트랜지스터 ST1의 드레인 영역이 비트선에 접속되고, 선택 트랜지스터 ST2의 소스 영역이 소스선에 접속되어 있다. 메모리셀 트랜지스터 MT의 게이트는 워드선에 접속되고, 선택 트랜지스터 ST1, ST2의 게이트는, 각각 선택 게이트선 SGD, SGS에 접속되어 있다. 단면 구조는, 도 14에 도시한 바와 같다. 즉, 반도체 기판(100) 상에, 게이트 절연막(30)을 개재하여, 3개의 다결정 실리콘층(31)이 형성되어 있다. 다결정 실리콘층(31) 상에는, 게이트간 절연막(32)을 개재하여 다결정 실리콘층(33)이 형성되어 있다. 메모리셀 트랜지스터 MT에서, 다결정 실리콘층(31)은 개개의 메모리셀 트랜지스터마다 분리되어 있고, 부유 게이트로서 기능하고, 다결정 실리콘층(33)은 제어 게이트(워드선)로서 기능한다. 또한, 선택 트랜지스터 ST1, ST2에 있어서는, 다결정 실리콘층(31)은 워드선 방향에 따른 선택 트랜지스터 사이에서 공통 접속되어, 다결정 실리콘층(33)과 함께 선택 게이트선 SGD, SGS로서 기능한다. 또, 선택 트랜지스터 ST1, ST2의 게이트간 절연막(32)은, 도시 생략된 스티치 영역에서 그 일부가 제거되고, 다결정 실리콘층(31, 33)이 접속되어 있다. 그리고, 선택 트랜지스터 ST1의 드레인 영역(34)이, 컨택트 플러그 CP3, CP4 및 금속 배선층(36)을 통하여 비트선(21)에 접속된다. 또한 선택 트랜지스터 ST2의 소스 영역(34)이, 컨택트 플러그 CP1을 개재하여 소스선(20)에 접속된다.
또한, 상기한 바와 같이 3개의 트랜지스터를 포함하는 플래시 메모리뿐만 아니라, 도 15, 도 16에 도시한 바와 같은 NAND 형 플래시 메모리에도 적용할 수 있다. NAND 셀은, 2개의 선택 트랜지스터 ST1, ST2 사이에, 복수개의 메모리셀 트랜지스터 MT가 직렬 접속된 것이다. 도 15, 도 16에서는, 8개의 메모리셀 트랜지스터의 경우를 예로 들어 설명하였지만, 그 수는 16개나 32개라도 되어, 한정되는 것이 아니다. 그리고, 선택 트랜지스터 ST1의 드레인 영역이 비트선에 접속되고, 선택 트랜지스터 ST2의 소스 영역이 소스선에 접속되어 있다. 메모리셀 트랜지스터 MT의 게이트는 워드선에 접속되고, 선택 트랜지스터 ST1, ST2의 게이트는, 각각 선택 게이트선 SGD, SGS에 접속되어 있다. 단면 구조는, 도 16에 도시한 바와 같다.즉, 도 14에 있어서, 메모리셀 트랜지스터 MT의 수를 늘린 이외에는, 마찬가지의 구성이다.
또한, 상기 제1 내지 제3 실시 형태는, 시스템 LSI에도 적용할 수 있다. 도 17은, 시스템 LSI의 블록도이다. 도시한 바와 같이, 시스템 LSI(80)은, 로직 회로 영역과 메모리 영역을 갖고 있다. 그리고, 로직 회로 영역에는 예를 들면 CPU(81)이 설치되어 있다. 또한 메모리 영역에는, 상기 제1 내지 제5 실시 형태에서 설명한 플래시 메모리(10), 도 13, 도 14를 이용하여 설명한, 3개의 MOS 트랜지스터를 포함하는 플래시 메모리(82), 및 도 15, 도 16을 이용하여 설명한 NAND 형 플래시 메모리(83)가 설치되어 있다. 플래시 메모리(10)의 메모리셀은, 셀의 직렬 트랜지스터의 수가 2개이다. 따라서, 메모리셀의 전류 구동 능력이 다른 메모리셀보다 크다. 그 때문에, 플래시 메모리(10)는, 고속의 판독 용도로 사용되고 있다. 도 17에 도시한 바와 같이 CPU(81)와 동일 칩에 탑재한 경우에는, 플래시 메모리(10)를 CPU(81)의 펌웨어 등을 저장하는 ROM로서 사용할 수 있다. 플래시 메모리(10)의 동작 속도가 빠르기 때문에, CPU(81)이 RAM 등을 통하지 않고서, 데이터를 직접 판독할 수 있게 되기 때문에, RAM 등이 불필요하게 되어, 시스템 LSI의 동작 속도를 향상시킬 수 있다. 또한, 플래시 메모리(10)는, 플래시 메모리(82) 및 NAND 형 플래시 메모리(83)와, 동일한 제조 공정에서 형성할 수 있다. 예를 들면, 불순물 확산층을 형성하기 위한 이온 주입 공정이나, 게이트 전극 및 금속 배선층의 패터닝 공정 등을, 3개의 플래시 메모리에 대하여 동시에 행할 수 있다. 이 경우, 예를 들면 불순물 확산층은, 각 메모리 사이에서 동일한 농도를 갖게 된다. 이와 같이, LSI에 설치되는 3개의 플래시 메모리를 동일 공정에서 형성할 수 있는 결과, LSI의 제조를 간략화할 수 있다.
또, 예를 들면 로직 회로 영역에서는, CPU(81)을 SOI 기판 위에 형성하고, 메모리 영역에서는, 각 메모리(10, 82, 83)를 벌크의 실리콘 기판 상에 형성해도 된다.
또한, 상기 제1 내지 제3 실시 형태에 있어서는, 승압 회로에 포함되는 캐패시터 소자가, 메모리셀과 마찬가지의 구조를 갖는 경우를 예로 들어 설명하였다. 그러나, 승압 회로 내의 캐패시터 소자에 한정되지 않고, 메모리셀의 게이트간 절연막과 동일한 재료로 형성된 캐패시터 절연막을 갖는 모든 캐패시터 소자에, 상기 실시 형태는 적용할 수 있다.
당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 제조 공정을 간략화할 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims (23)

  1. 불휘발성 반도체 기억 장치에 있어서,
    전하 축적층과, 상기 전하 축적층 상에 게이트간 절연막을 개재하여 형성된 제어 게이트를 구비하는 제1 MOS 트랜지스터를 포함하는 메모리셀, 및
    상기 메모리셀에 공급되는 전압을 생성하고, 캐패시터 소자를 포함하는 승압 회로
    를 포함하고,
    상기 캐패시터 소자는,
    반도체 기판 상에 형성되고, 상호 이격된 제1, 제2 반도체층,
    상기 제1, 제2 반도체층의 상면 상, 측면 상, 및 제1, 제2 반도체층 사이의 상기 반도체 기판 상에 형성되고, 또한 상기 게이트간 절연막과 동일 재료로 형성된 캐패시터 절연막, 및
    상기 캐패시터 절연막 상에 형성되고, 상기 제1 반도체층과 전기적으로 접속되고, 상기 제2 반도체층과 전기적으로 분리된 제3 반도체층을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리셀이 매트릭스 형상으로 배치되고, 또한 상기 반도체 기판에 형성된 제1 소자 분리 영역에 의해서 상기 메모리셀의 열 사이가 분리된 메모리셀 어레이, 및
    동일 열에 있는 상기 제1 MOS 트랜지스터의 제어 게이트가 공통 접속되어 형성된 워드선
    을 더 포함하고,
    상기 워드선 방향에 따라서 인접하는 제1 MOS 트랜지스터 사이에서, 상기 전하 축적층은 상호 이격되고, 상기 게이트간 절연막은, 상기 전하 축적층의 상면 상, 측면 상, 및 전하 축적층 간의 상기 제1 소자 분리 영역 상에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 메모리셀은, 전류 경로의 일단이 상기 제1 MOS 트랜지스터의 전류 경로의 일단에 접속된 제2 MOS 트랜지스터를 더 포함하며,
    상기 반도체 기억 장치는,
    동일 열에 있는 상기 메모리셀의 상기 제1 MOS 트랜지스터의 상기 전류 경로의 타단을 공통 접속하는 비트선,
    상기 제2 MOS 트랜지스터의 상기 전류 경로의 타단을 공통 접속하는 소스선,
    동일 행에 있는 상기 메모리셀의 상기 제2 MOS 트랜지스터의 게이트가 공통 접속되어 형성된 선택 게이트선,
    상기 비트선 중 어느 하나를 선택하는 컬럼 디코더,
    상기 워드선 중 어느 하나를 선택하는 제1 로우 디코더, 및
    상기 선택 게이트선 중 어느 하나를 선택하는 제2 로우 디코더
    를 더 포함하며,
    상기 승압 회로는, 상기 제1 로우 디코더에 공급하는 전압을 생성하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제2 반도체층은, 상기 반도체 기판 내에 형성된 소자 영역 상에, 상기 메모리셀의 게이트 절연막과 동일 재료로 형성된 절연막을 개재하여 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제2 반도체층은, 상기 반도체 기판 내에 형성되고, 또한 제2 소자 분리 영역에 의해서 상호 전기적으로 분리된 복수의 소자 영역 상에, 상기 메모리셀의 게이트 절연막과 동일 재료로 형성된 절연막을 개재하여 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제2 반도체층은, 상기 반도체 기판에 형성된 제3 소자 분리 영역 상에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 전하 축적층, 상기 게이트간 절연막, 및 상기 제어 게이트를 포함하는 캐패시터 구조의 절연 파괴 전압은, 상기 캐패시터 소자의 절연 파괴 전압과 같은 것을 특징으로 하는 반도체 기억 장치.
  8. 불휘발성 반도체 기억 장치에 있어서,
    전하 축적층과, 상기 전하 축적층 상에 게이트간 절연막을 개재하여 형성된 제어 게이트를 구비하는 제1 MOS 트랜지스터를 포함하는 복수의 메모리셀,
    상기 메모리셀이 매트릭스 형상으로 배치된 메모리셀 어레이,
    동일 열에 있는 상기 메모리셀의 상기 제1 MOS 트랜지스터의 드레인 영역을 전기적으로 공통 접속하는 비트선,
    동일 행에 있는 상기 메모리셀의 상기 제1 MOS 트랜지스터의 제어 게이트가 공통 접속되어 형성된 워드선,
    복수의 상기 메모리셀의 소스 영역을 전기적으로 공통 접속하는 소스선,
    상기 비트선 중 어느 하나를 선택하는 컬럼 디코더,
    상기 워드선 중 어느 하나를 선택하는 제1 로우 디코더, 및
    상기 제1 로우 디코더에 공급되는 전압을 생성하고, 상기 게이트간 절연막과 동일 재료로 형성된 캐패시터 절연막을 포함하는 캐패시터 소자를 갖는 승압 회로
    를 포함하고,
    상기 캐패시터 절연막의 일부는, 상기 게이트간 절연막에 있어서 가장 전계가 집중하는 개소와 동일한 구조를 갖는 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 캐패시터 소자는, 반도체 기판 상에 형성되고, 상호 이격된 제1, 제2 반도체층,
    상기 제1, 제2 반도체층의 상면 상, 측면 상, 및 제1, 제2 반도체층 사이의 상기 반도체 기판 상에 형성되고, 또한 상기 게이트간 절연막과 동일 재료로 형성된 캐패시터 절연막, 및
    상기 캐패시터 절연막 상에 형성되고, 상기 제1 반도체층과 전기적으로 접속되고, 상기 제2 반도체층과 전기적으로 분리된 제3 반도체층을 포함하며,
    상기 워드선 방향에 따라서 인접하는 제1 MOS 트랜지스터 사이에서, 상기 전하 축적층은 상호 이격되고, 상기 게이트간 절연막은, 상기 전하 축적층의 상면 상, 측면 상, 및 전하 축적층 사이의 제1 소자 분리 영역 상에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 제2 반도체층은, 상기 반도체 기판 내에 형성된 소자 영역 상에, 상기 메모리셀의 게이트 절연막과 동일 재료로 형성된 절연막을 개재하여 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 제2 반도체층과 상기 소자 영역은 동전위인 것을 특징으로 하는 반도체 기억 장치.
  12. 제9항에 있어서,
    상기 제2 반도체층은, 상기 반도체 기판 내에 형성되고, 또한 제2 소자 분리 영역에 의해서 상호 전기적으로 분리된 복수의 소자 영역 상에, 상기 메모리셀의 게이트 절연막과 동일 재료로 형성된 절연막을 개재하여 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 제2 반도체층은, 상호 분리된 복수의 제4 반도체층을 포함하고,
    상기 제4 반도체층은, 복수의 상기 소자 영역 상에 상기 절연막을 개재하여 각각 형성되고,
    상기 캐패시터 절연막은, 상기 제4 반도체층의 상면 상, 측면 상, 및 상기 제4 반도체층 사이에 위치하는 상기 제2 소자 분리 영역 상에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서,
    복수의 상기 제4 반도체층은, 전기적으로 공통 접속되어 있는 것을 특징으로하는 반도체 기억 장치.
  15. 제9항에 있어서,
    상기 제2 반도체층은, 상기 반도체 기판에 형성된 제3 소자 분리 영역 상에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  16. 제8항에 있어서,
    상기 메모리셀은, 드레인 영역이 상기 제1 MOS 트랜지스터의 소스 영역에 접속된 제2 MOS 트랜지스터를 더 포함하고,
    상기 반도체 기억 장치는,
    동일 행에 있는 상기 메모리셀의 상기 제2 MOS 트랜지스터의 게이트가 공통 접속되어 형성된 선택 게이트선,
    상기 제2 MOS 트랜지스터의 소스 영역을 공통 접속하는 소스선, 및
    상기 선택 게이트선 중 어느 하나를 선택하는 제2 로우 디코더
    를 더 포함하고,
    상기 제1 MOS 트랜지스터의 드레인 영역은, 상기 비트선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 제2 반도체층은, 상기 반도체 기판 내에 형성된 소자 영역 상에, 상기메모리셀의 게이트 절연막과 동일 재료로 형성된 절연막을 개재하여 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  18. 제17항에 있어서,
    상기 제2 반도체층과 상기 소자 영역은 동전위인 것을 특징으로 하는 반도체 기억 장치.
  19. 제16항에 있어서,
    상기 제2 반도체층은, 상기 반도체 기판 내에 형성되고, 또한 제2 소자 분리 영역에 의해서 상호 전기적으로 분리된 복수의 소자 영역 상에, 상기 메모리셀의 게이트 절연막과 동일 재료로 형성된 절연막을 개재하여 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  20. 제19항에 있어서,
    상기 제2 반도체층은, 상호 분리된 복수의 제4 반도체층을 포함하고,
    상기 제4 반도체층은, 복수의 상기 소자 영역 상에 상기 절연막을 개재하여 각각 형성되고,
    상기 캐패시터 절연막은, 상기 제4 반도체층의 상면 상, 측면 상, 및 상기 제4 반도체층 사이에 위치하는 상기 제2 소자 분리 영역 상에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  21. 제20항에 있어서,
    복수의 상기 제4 반도체층은, 전기적으로 공통 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  22. 제16항에 있어서,
    상기 제2 반도체층은, 상기 반도체 기판에 형성된 제3 소자 분리 영역 상에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  23. 제8항에 있어서,
    상기 전하 축적층, 상기 게이트간 절연막, 및 상기 제어 게이트를 포함하는 캐패시터 구조의 절연 파괴 전압은, 상기 캐패시터 소자의 절연 파괴 전압과 같은 것을 특징으로 하는 반도체 기억 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726916B1 (ko) * 2005-02-03 2007-06-11 가부시끼가이샤 도시바 반도체 기억 장치
KR100944849B1 (ko) * 2006-12-27 2010-03-04 가부시끼가이샤 도시바 전하 축적층과 제어 게이트를 포함하는 적층 게이트를구비한 반도체 기억 장치

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7202523B2 (en) * 2003-11-17 2007-04-10 Micron Technology, Inc. NROM flash memory devices on ultrathin silicon
KR100554846B1 (ko) * 2003-12-10 2006-03-03 주식회사 하이닉스반도체 네가티브 워드라인 전압 검출 회로
US7476945B2 (en) * 2004-03-17 2009-01-13 Sanyo Electric Co., Ltd. Memory having reduced memory cell size
US7212440B2 (en) * 2004-12-30 2007-05-01 Sandisk Corporation On-chip data grouping and alignment
ITMI20050608A1 (it) * 2005-04-11 2006-10-12 St Microelectronics Srl Dispositivo elettronico di memoria non volatile a struttura cnand integrato monoliticamente su semiconduttore
KR100749736B1 (ko) * 2005-06-13 2007-08-16 삼성전자주식회사 플래시 메모리 장치 및 그것의 소거 방법
KR100655435B1 (ko) * 2005-08-04 2006-12-08 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2007123526A (ja) 2005-10-27 2007-05-17 Toshiba Corp 半導体装置及びその製造方法
JP4664813B2 (ja) * 2005-12-21 2011-04-06 株式会社東芝 半導体記憶装置
JP5013050B2 (ja) * 2006-06-14 2012-08-29 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100850516B1 (ko) 2007-01-25 2008-08-05 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
JPWO2008126177A1 (ja) 2007-03-14 2010-07-15 富士通マイクロエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
KR100874927B1 (ko) 2007-07-09 2008-12-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US7749855B2 (en) * 2007-08-14 2010-07-06 Spansion Llc Capacitor structure used for flash memory
KR100944605B1 (ko) * 2007-12-24 2010-02-25 주식회사 동부하이텍 반도체 소자
JP5545809B2 (ja) * 2009-10-19 2014-07-09 旭化成エレクトロニクス株式会社 半導体装置の製造方法
JP5513927B2 (ja) * 2010-02-25 2014-06-04 株式会社東芝 半導体装置と不揮発性半導体記憶装置
US8415217B2 (en) * 2011-03-31 2013-04-09 Freescale Semiconductor, Inc. Patterning a gate stack of a non-volatile memory (NVM) with formation of a capacitor
JP5686056B2 (ja) * 2011-07-01 2015-03-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US9082654B2 (en) 2013-05-30 2015-07-14 Rohm Co., Ltd. Method of manufacturing non-volatile memory cell with simplified step of forming floating gate
JP2014236014A (ja) * 2013-05-30 2014-12-15 ローム株式会社 半導体装置および半導体装置の製造方法
US9245898B2 (en) * 2014-06-30 2016-01-26 Sandisk Technologies Inc. NAND flash memory integrated circuits and processes with controlled gate height
US9691780B2 (en) * 2015-09-25 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor in split-gate flash technology
JP7216502B2 (ja) * 2018-08-29 2023-02-01 ローム株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170514B1 (ko) * 1995-11-22 1999-03-30 김광호 승압 전원을 갖는 반도체 메모리 장치
JP3592028B2 (ja) * 1997-04-03 2004-11-24 富士通株式会社 昇圧回路および半導体集積回路
JP2003100887A (ja) * 2001-09-26 2003-04-04 Nec Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726916B1 (ko) * 2005-02-03 2007-06-11 가부시끼가이샤 도시바 반도체 기억 장치
KR100944849B1 (ko) * 2006-12-27 2010-03-04 가부시끼가이샤 도시바 전하 축적층과 제어 게이트를 포함하는 적층 게이트를구비한 반도체 기억 장치

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Publication number Publication date
JP2004356580A (ja) 2004-12-16
US20040238880A1 (en) 2004-12-02
US6943402B2 (en) 2005-09-13
JP3947135B2 (ja) 2007-07-18
KR100537973B1 (ko) 2005-12-21

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