KR19980064702A - 트랜지스터, 트랜지스터 어레이, 반도체 메모리 및 트랜지스터어레이의 제조 방법 - Google Patents

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KR19980064702A
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Abstract

수명이 길고, 구조 및 라이트 특성에 변동이 적고, 동작 속도가 빠르고 미세화가 가능하며, 과잉 소거의 문제가 없으며 구조가 간단한 메모리 셀을 제공한다.
메모리 셀(1)은 각 소스·드레인 영역(3), 채널 영역(4), 부유 게이트 전극(5, 6), 제어 게이트 전극(7)으로 이루어진다. 채널 영역(4) 상에 게이트 절연막(8)을 개재하여 각 부유 게이트 전극(5,6)이 정렬되어 있다. 각 부유 게이트 전극(5,6)상에 LOCOS법에 의해 형성된 절연막(9) 및 터널 절연막(10)을 개재하여 제어 게이트 전극(7)이 형성되어 있다. 절연막(9)에 의해 부유 게이트 전극(5,6)의 상부의 양모서리 부분에는 돌기(5a,6a)가 형성되어 있다. 제어 게이트 전극(7)의 중앙부는 각 절연막(8,10)을 개재하여 채널 영역(4) 상에 배치되고, 선택 게이트(11)를 구성하고 있다. 선택 게이트(11)를 사이에 둔 각 소스·드레인 영역(3)과 선택 게이트(11)에 의해 선택 트랜지스터(12)가 구성된다.

Description

트랜지스터, 트랜지스터 어레이, 반도체 메모리 및 트랜지스터 어레이의 제조 방법
본 발명은 트랜지스터, 트랜지스터 어레이, 반도체 메모리 및 트랜지스터 어레이의 제조 방법에 관한 것이다.
근년, 강유전성 메모리(Ferro-electric Random Access Memory), EPROM(Erasable and Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory) 등의 불휘발성 반도체 메모리가 주목되고 있다. EPROM이나 EEPROM에서는 부유 게이트에 전하를 축적하고, 전하의 유무에 의해 임계치 전압의 변화를 제어 게이트에 의해 검출함으로써, 데이터의 기억을 실행시키도록 되어 있다. 또한, EEPROM에는 메모리 칩 전체에서 데이터의 소거를 실행하든가 또는 메모리 어레이를 임의의 블럭으로 나누어서 각각 블럭 단위로 데이터의 소거를 실행하는 프래쉬 EEPROM이 있다.
프래쉬 EEPROM에는 (1) 기억된 데이터의 불휘발성, (2) 저소비전력, (3) 전기적 리라이트(온보드 리라이트) 가능, (4) 저코스트라고 하는 장점이 있으므로, 휴대 전화나 휴대 정보 단말 등에 있어서의 프로그램이나 데이터 저장용 메모리로서 그의 이용 범위가 점점 확대하고 있다.
프래쉬 EEPROM을 구성하는 메모리 셀에는 스플릿 게이트형이나 스택트 게이트형 등이 있다.
스택트 게이트형 메모리 셀을 사용한 프래쉬 EEPROM은 각각의 메모리 셀에 그 자신을 선택하는 기능이 없다. 그 때문에, 데이터 소거시에 부유 게이트 전극에서 전하를 인출할 때, 전하를 과잉으로 지나치게 빼면, 메모리 셀을 오프 상태로 하기 위한 소정의 전압(예를 들면, 0V)을 제어 게이트 전극에 인가하였을 때에도, 채널 영역이 온 상태로 된다. 그 결과, 그 메모리 셀이 항상 온 상태로 되어, 기억된 데이터의 리드가 불능으로 된다고 하는 문제, 소위 과잉 소거의 문제가 발생한다. 과잉 소거를 방지하는 데는 소거 순서가 공부가 필요하고, 메모리 디바이스의 주변 회로에서 소거 순서를 제어하든가 또는 메모리 디바이스의 외부 회로에서 소거 순서를 제어할 필요가 있다.
이와 같은 스택트 게이트형 메모리 셀에 있어서의 과잉 소거의 문제를 회피하기 위해 개발된 것이 스플릿 게이트형 메모리 셀이다.
스플릿 게이트형 메모리 셀을 사용하는 프래쉬 EEPROM은 WO92/18980(G11C13/00)에 개시되어 있다.
도 19는 종래 스플릿 게이트형 메모리 셀(201)의 단면도이다.
스플릿 게이트형 메모리 셀(스플릿 게이트형 트랜지스터)(201)는 소스 영역(203), 드레인 영역(204), 채널 영역(205), 부유 게이트 전극(206), 제어 게이트 전극(207)으로 구성되어 있다.
P형 단결정 실리콘 기판(202) 상에 N형 소스 영역(203) 및 드레인 영역(204)이 형성되어 있다. 소스 영역(203)과 드레인 영역(204)에 끼워진 채널 영역(205)상에 게이트 절연막(208)을 개재하여 부유 게이트 전극(206)이 형성되어 있다. 부유 게이트 전극(206)상에 LOCOS(Local Oxidation of Silicon)법에 의해 형성된 절연막(209) 및 터널 절연막(210)을 개재하여 제어 게이트 전극(207)이 형성되어 있다. 절연막(209)에 의해 부유 게이트 전극(206)의 상부에는 돌기부(206a)가 형성되어 있다.
여기서, 제어 게이트 전극(207)의 일부는 각 절연막(208, 210)을 개재하여 채널 영역(205)상에 배치되고, 선택 게이트(211)을 구성하고 있다. 그 선택 게이트(211)와 소스 영역(203) 및 드레인 영역(204)에 의해 선택 트랜지스터(212)가 구성된다. 즉, 스플릿 게이트형 메모리 셀(201)은 각 게이트 전극(206, 207)과 각 영역(203, 204)로 구성되는 트랜지스터와 선택 트랜지스터(212)가 직렬로 접속된 구성을 취한다.
도 20의 (a)는 스플릿 게이트형 메모리 셀(201)을 사용한 프래쉬 EEPROM(301)의 메모리 셀 어레이(302)의 일부 단면도이다.
메모리 셀 어레이(302)는 P형 단결정 실리콘 기판(202)상에 형성된 복수의 메모리 셀(201)에 의해 구성되어 있다.
기판(202) 상의 점유 면적을 작게 억제하는 것을 목적으로, 2개의 메모리 셀(201)(이하, 2개의 구별하기 위해, 「201a」「201b」로 표기함)은 소스 영역(203)을 공통으로 하여, 그 공통 소스 영역(203)에 대하여 부유 게이트 전극(206) 및 제어 게이트 전극(207)이 반전한 형태로 배치되어 있다.
도 20의 (b)는 메모리 셀 어레이(302)의 일부 평면도이다. 또한, 도 20의 (a)는 도 20의 (b)에 있어서의 X-X선 단면도이다.
기판(202) 상에는 필드 절연막(213)이 형성되고, 그 필드 절연막(213)에 의해 각 메모리 셀(201) 사이의 소자 분리가 실행되고 있다. 도 20의 (b)의 세로 방향으로 배치된 각 메모리 셀(201)의 소스 영역(203)은 공통으로 되어 있다. 또한, 도 20의 (b)의 세로 방향으로 배치된 각 메모리 셀(201)의 제어 게이트 전극(207)은 공통으로 되어 있고, 그의 제어 게이트 전극(207)에 의해 워드선이 형성되어 있다. 또한, 도 20의 (b)의 가로 방향으로 배치되어 있는 각 드레인 영역(204)은 비트선 콘택트(214)를 개재하여 비트선(도시하지 않음)에 접속되어 있다.
도 21에 스플릿 게이트형 메모리 셀(201)을 사용한 프래쉬 EEPROM(301)의 전체 구성을 도시한다.
메모리 셀 어레이(302)는 복수의 메모리 셀(201)이 매트릭스 형상으로 배치되어 구성되어 있다. 행(로우) 방향으로 배열된 각 메모리 셀(201)의 제어 게이트 전극(207)에 의해 공통의 워드선 WL1∼WLn이 형성되어 있다. 열(컬럼) 방향으로 배열된 각 메모리 셀(201)의 드레인 영역(204)은 공통의 비트선 BL1∼BLn에 접속되어 있다.
기수번째 워드선(WL1, WL3...WLm...WLn-1)에 접속된 각 메모리 셀(201b)와 우수번째 워드선(WL2, WL4...WLm+1...WLn)에 접속된 각 메모리 셀(201a)는 소스 영역(203)을 공통으로 하고, 그 공통 소스 영역(203)에 의해 각 소스선 RSL1∼RSLm∼RSLn이 형성되어 있다. 예를 들면, 워드선 WLm에 접속된 각 메모리 셀(201b)과 워드선 WLm+1에 접속된 각 메모리 셀(201a)은 소스 영역(203)을 공통으로 하고, 그 공통 소스 영역(203)에 의해 소스선 RSLm이 형성되어 있다. 각 소스선 RSL1∼RSLn은 공통 소스선 SL에 접속되어 있다.
각 워드선 WL1∼WLn은 로우 디코더(303)에 접속되고, 각 비트선 BL1∼BLn은 칼럼 디코더(304)에 접속되어 있다.
외부에서 지정된 로우 어드레스 및 칼럼 어드레스는 어드레스 핀(305)에 입력된다. 그 로우 어드레스 및 칼럼 어드레스는 어드레스 핀(305)에서 어드레스 버퍼(306)를 개재하여 어드레스 래치(307)로 전송된다. 어드레스 래치(307)에 래치된 각 어드레스중, 로우 어드레스는 로우 디코더(303)로 전송되고, 칼럼 어드레스는 칼럼 디코더(304)로 전송된다.
로우 디코더(303)는 어드레스 래치(307)에서 래치된 로우 어드레스에 대응한 1줄의 워드선 WL1∼WLn(예를 들면, WLm)을 선택하고, 각 워드선 WL1∼WLn의 전위를 다음에 설명하는 각 동작 모드에 대응하여 제어한다. 즉, 각 워드선 WL1∼WLn의 전위를 제어하는 것에 의해, 각 메모리 셀(201)의 제어 게이트 전극(207)의 전위가 제어된다.
칼럼 디코더(304)는 어드레스 래치(307)에서 래치된 칼럼 어드레스에 대응한 1줄의 비트선 BL1∼BLn(예를 들면, BLm)을 선택하고, 각 비트선 BL1∼BLn의 전위를 다음에 설명하는 각 동작 모드에 대응하여 제어한다. 즉, 각 비트선 BL1∼BLn의 전위를 제어하는 것에 의해, 각 메모리 셀(201)의 드레인 영역(204)의 전위가 제어된다.
공통 소스선 SL은 소스선 바이어스 회로(312)에 접속되어 있다. 소스선 바이어스 회로(312)는 공통 소스선 SL을 개재하여 각 소스선 RLS1∼RSLn의 전위를 다음에 기술하는 각 동작 모드에 대응하여 제어한다. 즉, 각 소스선 RLS1∼RSLn의 전위를 제어하는 것에 의해 각 메모리 셀(201)의 소스 영역(203)의 전위가 제어된다.
외부에서 지정된 데이터는 데이터 핀(308)에 입력된다. 그 데이터는 데이터 핀(308)에서 입력 버퍼(309)를 개재하여 칼럼 디코더(304)로 전송된다. 칼럼 디코더(304)는 각 비트선 BL1∼BLn의 전위를 그 데이터에 대응하여 다음에 기술하는 바와 같이 제어한다.
임의의 메모리 셀(201)에서 리드된 데이터는 비트선 BL1∼BLn에서 칼럼 디코더(304)를 개재하여 센스 앰프(310)로 전송된다. 센스 앰프(310)는 전류 센스 앰프이다. 칼럼 디코더(304)는 선택한 1줄의 비트선 BL1∼BLn과 센스 앰프(310)를 접속한다. 센스 앰프(310)에서 판별된 데이터는 출력 버퍼(311)에서 데이터 핀(308)을 개재하여 외부로 출력된다.
또한, 상술한 각 회로(303∼312)의 동작은 제어 코어 회로(313)에 의해 제어된다.
다음에, 프래쉬 EEPROM(301)의 각 동작 모드(라이트 동작, 리드 동작, 소거 동작)에 대하여 도 22를 참조하여 설명한다.
(a) 라이트 동작(도 22의 (a) 참조)
선택된 메모리 셀(201)의 드레인 영역(204)은 센스 앰프(310)내에 마련된 정전류원(310a)를 개재하여 접지되고, 그의 전위는 약 1.2V로 된다. 또한, 선택된 메모리 셀(201)이외의 각 메모리 셀(201)의 드레인 영역(204)의 전위는 0V로 된다.
모든 메모리 셀(201)의 소스 영역(203)의 전위는 12V로 된다.
메모리 셀(201)에 있어서, 선택 트랜지스터(212)의 스레쉬홀드 전압 Vth는 약 0.5V이다. 따라서, 선택된 메모리 셀(201)에서는 드레인 영역(204)중의 전자가 반전 상태의 채널 영역(205)중으로 이동한다. 그 때문에, 소스 영역(203)에서 드레인 영역(204)으로 향하여 셀 전류가 흐른다. 한편, 소스 영역(203)의 전위는 12V이므로, 소스 영역(203)과 부유 게이트 전극(206) 사이의 정전 용량을 개재한 커플링에 의해, 부유 게이트 전극(206)의 전위가 상승하여 12V에 가깝게 된다. 그 때문에, 채널 영역(205)과 부유 게이트 전극(206) 사이에는 고전계가 생긴다. 따라서, 채널 영역(205)중의 전자는 가속되어 열 전자로 되고, 도 22의 (a)의 화살표A로 나타낸 바와 같이, 부유 게이트 전극(206)으로 주입된다. 그 결과, 선택된 메모리 셀(201)의 부유 게이트 전극(206)에 전하가 축적되고, 1비트의 데이터가 라이트되어 기억된다.
이 라이트 동작은 선택된 메모리 셀(201)마다 실행할 수 있다.
(b) 리드 동작(도 22의 (b) 참조)
선택된 메모리 셀(201)의 드레인 영역(204)의 전위는 2V로 된다. 또한, 선택된 메모리 셀(201)이외의 각 메모리 셀(201)의 드레인 영역(204)의 전위는 0V로 된다.
선택된 메모리 셀(201)의 제어 게이트 전극(207)의 전위는 4V로 된다. 또한, 선택된 메모리 셀(201)이외의 각 메모리 셀(201)의 제어 게이트 전극(207)의 전위는 0V로 된다.
모든 메모리 셀(201)의 소스 영역(203)의 전위는 0V로 된다.
다음에 기술하는 바와 같이, 소거 상태에 있는 메모리 셀(201)의 부유 게이트 전극(206)에는 전하가 축적되어 있지 않다. 그것에 대하여, 상술한 바와 같이, 라이트 상태에 있는 메모리 셀(201)의 부유 게이트 전극(206)에는 전하가 축적되어 있다. 따라서, 소거 상태에 있는 메모리 셀(201)의 부유 게이트 전극(206) 바로 아래의 채널 영역(205)은 온 상태로 되어 있고, 라이트 상태에 있는 메모리 셀(201)의 부유 게이트 전극(206) 바로 아래의 채널 영역(205)응 오프 상태로 되어 있다. 그 때문에, 제어 게이트 전극(207)에 4V가 인가되었을 때, 드레인 영역(204)에서 소스 영역(203)을 향하여 흐르는 셀 전류는 소거 상태의 메모리 셀(201) 쪽이 라이트 상태의 메모리 셀(201) 보다도 크게 된다.
이 각 메모리 셀(201) 사이의 전류의 대소를 센스 앰프(310)에 의해 판별하는 것에 의해, 메모리 셀(201)에 기억된 데이터의 값을 리드할 수 있다. 예를 들면, 소거 상태의 메모리 셀(201)의 데이터의 값을 「1」, 라이트 상태의 메모리 셀(201)의 데이터의 값을 「0」로 하여 리드를 실행한다. 즉, 각 메모리 셀(201)에 소거 상태의 데이터값 「1」과 라이트 상태의 데이터값「0」의 2값을 기억시켜, 그 데이터값을 리드할 수 있다.
(c) 소거 동작(도 22의 (c) 참조)
모든 메모리 셀(201)의 드레인 영역(204)의 전위는 0V로 된다.
선택된 메모리 셀(201)의 제어 게이트 전극(207)의 전위는 15V로 된다. 또한, 선택된 메모리 셀(201)이외의 각 메모리 셀(201)의 제어 게이트 전극(207)의 전위는 0V로 된다.
모든 메모리 셀(201)의 소스 영역(203)의 전위는 0V로 된다.
소스 영역(203) 및 기판(202)과 부유 게이트 전극(206) 사이의 정전 용량과 제어 게이트 전극(207)과 부유 게이트 전극(206) 사이의 정전 용량을 비교하면, 전자 쪽이 압도적으로 크다. 즉, 부유 게이트 전극(206)은 소스 영역(203) 및 기판(202)과 강하게 커플링하고 있다. 그 때문에, 제어 게이트 전극(207)이 15V, 드레인 영역(204)이 0V로 되어도, 부유 게이트 전극(206)의 전위는 0V에서 그다지 변화하지 않고, 제어 게이트 전극(207)과 부유 게이트 전극(206)의 전위차가 크게 되어 각 전극(207, 206) 사이에 고전계가 생긴다.
그 결과, 파울라-노드하임 터널 전류(Fowler-Nordheim Tunnel Current, 이하, FN 터널 전류라 함)이 흐르고, 도 22의 (c)의 화살표 B로 나타낸 바와 같이, 부유 게이트 전극(206) 중의 전자가 제어 게이트 전극(207)측으로 인출되어, 메모리 셀(201)에 기억된 데이터의 소거가 실행된다.
이 때, 부유 게이트 전극(206)에는 돌기부(206a)가 형성되어 있으므로, 부유 게이트 전극(206) 중의 전자는 돌기부(206a)에서 나와서 제어 게이트 전극(207)측으로 이동한다. 따라서, 전자의 이동이 용이하게 되고, 부유 게이트 전극(206)중의 전자를 효율적으로 인출할 수 있다.
여기서, 행 방향으로 배열된 각 메모리 셀(201)의 제어 게이트 전극(207)에 의해, 공통 워드선 WL1∼WLn이 형성되어 있다. 이 때문에, 소거 동작은 선택된 워드선 WLn에 접속되어 있는 모든 메모리 셀(201)에 대하여 실행된다.
또한, 복수의 워드선 WL1∼WLn을 동시에 선택하는 것에 의해, 그 각 워드선에 접속되어 있는 모든 메모리 셀(201)에 대하여 소거 동작을 실행할 수 있다. 이와 같이, 메모리 셀 어레이(302)를 복수조의 워드선 WL1∼WLn마다 임의의 블럭으로 나누고 각 블럭 단위로 데이터의 소거를 실행하는 소거 동작은 블럭 소거라고 한다.
이와 같이 구성된 스플릿 게이트형 메모리 셀(201)을 사용한 프래쉬 EEPROM(301)은 선택 트랜지스터(212)가 마련되어 있으므로, 각각의 메모리 셀(201)에 그 자신을 선택하는 기능이 있다. 즉, 데이터 소거시에 부유 게이트 전극(206)에서 전하를 인출할 때에 전하를 과잉으로 지나치게 빼도, 선택 게이트(211)에 의해 채널 영역(205)을 오프 상태로 할 수 있다. 따라서, 과잉 소거가 발생하였다고 하여도, 선택 트랜지스터(212)에 의해 메모리 셀(201)의 온·오프 상태를 제어할 수 있고, 과잉 소거가 문제로 되지 않는다. 즉, 메모리 셀(201) 내부에 마련된 선택 트랜지스터(212)에 의해 그 메모리 셀 자신의 온·오프 상태를 선택할 수 있다.
다음에, 메모리 셀 어레이(302)의 제조 방법에 대하여 순서에 따라 설명한다.
공정1(도 23의 (a) 참조) : LOCOS법을 사용하여, 기판(202)상에 필드 절연막(213)(도시하지 않음)을 형성한다. 다음에, 기판(202)상에 있어서의 필드 절연막(213)이 형성되지 않은 부분(소자 영역)에 열산화법을 사용하여 실리콘 산화막으로 이루어진 게이트 절연막(208)을 형성한다. 이어서, 게이트 절연막(208) 상에 부유 게이트 전극(206)으로 되는 도프드 폴리실리콘막(215)을 형성한다. 그리고, LPCVD(Low Pressure Chemical Vapour Deposition)법을 사용하여, 도프드 폴리실리콘막(215)의 전면에 실리콘 질화막(216)을 형성한다. 다음에, 실리콘 질화막(216)의 전면에 포토레지스트를 도포한 후, 통상의 포토리소그래피 기술을 사용하여, 부유 게이트 전극(206)을 형성하기 위한 에칭용 마스크(217)를 형성한다.
공정2 (도 23의 (b) 참조) : 에칭용 마스크(217)를 사용한 이방성 에칭에 의해, 실리콘 질화막(216)을 에칭한다. 그리고, 에칭용 마스크(217)를 박리한다. 다음에, LOCOS법을 사용하여, 에칭된 실리콘 질화막(216)을 산화용 마스크로 하여 도프드 폴리실리콘막(215)을 산화함으로써, 절연막(209)을 형성한다. 이 때, 실리콘 질화막(216)의 단부에 절연막(209)의 단부가 침입하여, 버즈빅(209a)이 형성된다.
공정 3 (도 23의 (c) 참조) ; 실리콘 질화막(216)을 제거한다. 다음에, 절연막(209)을 에칭용 마스크로서 사용한 이방성 에칭에 의해, 도프드 폴리실리콘막(215)을 에칭하여 부유 게이트 전극(206)을 형성한다. 이 때, 절연막(209)의 단부에는 버즈빅(209a)가 형성되어 있으므로, 부유 게이트 전극(206)의 위테두리부는 버즈빅(209a)의 형상을 따라 첨예하게 되어, 돌기부(206a)가 형성된다.
공정 4 (도 23의 (d) 참조) ; 열산화법 또는 LPCVD법 또는 이들을 병용하여, 상기 공정에서 형성된 디바이스의 전면에 실리콘 산화막으로 이루어진 터널 절연막(210)을 형성한다. 그러면, 퇴적된 각 절연막(208, 210) 및 각 절연막(209, 210)은 각각 일체화된다.
공정 5 (도 24의 (e) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 제어 게이트 전극(207)으로 되는 도프드 폴리실리콘막(218)을 형성한다.
공정 6 (도 24의 (f) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 포토레지스트를 도포한 후, 통상의 포토리소그래피 기술을 사용하여 제어 게이트 전극(207)을 형성하기 위한 에칭용 마스크(219)를 형성한다.
공정 7 (도 24의 (g) 참조) ; 에칭용 마스크(219)를 사용한 이방성 에칭에 의해, 도프드 폴리실리콘막(218)을 에칭하여 제어 게이트 전극(207)을 형성한다. 그후, 에칭용 마스크(219)를 박리한다.
공정 8 (도 25의 (h) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 포토레지스트를 도포한 후, 통상의 포토리소그래피 기술을 하용하여, 소스 영역(203)을 형성하기 위한 이온 주입용 마스크(220)를 형성한다. 다음에, 통상의 이온 주입법을 사용하여, 기판(202)의 표면에 인 이온(P+)를 주입하여 소스 영역(203)을 형성한다. 그후, 이온 주입용 마스크(220)를 박리한다.
이 때, 이온 주입용 마스크(220)는 적어도 기판(202)상의 드레인 영역(204)을 되는 부분을 덮도록 형성함과 동시에 부유 게이트 전극(206)상을 초과하지 않도록 형성한다. 그 결과, 소스 영역(203)의 위치는 부유 게이트 전극(206)의 단부에 의해 규정된다.
공정 9 (도 25의 (i) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 포토레지스트를 도포한 후, 통상의 포토리소그래피 기술을 사용하여 드레인 영역(204)을 형성하기 위한 이온 주입용 마스크(221)를 형성한다. 다음에, 통상의 이온 주입법을 사용하여, 기판(202)의 표면에 비소 이온(As+)를 주입하여 드레인 영역(204)을 형성한다.
이 때, 이온 주입용 마스크(221)는 적어도 소스 영역(203)을 덮도록 형성함과 동시에 제어 게이트 전극(207)상을 초과하지 않도록 형성된다. 그 결과, 드레인 영역(204)의 위치는 제어 게이트 전극(207)의 선택 게이트(211)측의 단부에 의해 규정된다.
그리고, 이온 주입용 마스크(221)를 박리하면, 메모리 셀 어레이(302)가 완성된다.
스플릿 게이트형 메모리 셀(201)을 사용하는 프래쉬 EEPROM(301)에는 다음의 문제점이 있다.
(1) 제어 게이트 전극(207)을 형성하기 위한 에칭용 마스크(219)의 위치 어긋남에 기인하여, 각 메모리 셀(201)의 라이트 특성에 변동이 생기는 문제.
도 26의 (a)에 도시한 바와 같이, 상기 공정 6에 있어서, 제어 게이트 전극(207)을 형성하기 위한 에칭용 마스크(219)의 위치가 각 메모리 셀(201a, 201b)에 대하여어긋난 경우, 상기 공정 7에 있어서 형성되는 제어 게이트 전극(207)의 형상은 각 메모리 셀(201a, 201b)에서 다른 것으로 된다.
또한, 상기 공정 9의 이온 주입법에 의한 드레인 영역(204)의 형성시에 있어서, 드레인 영역(204)의 위치는 제어 게이트 전극(207)의 선택 게이트(211)측의 단부에 의해 규정된다.
그 때문에, 도 26의 (a)에 도시한 바와 같이, 에칭용 마스크(219)의 위치가 어긋나 경우, 도 26의 (b)에 도시한 바와 같이, 각 메모리 셀(201a, 201b)의 채널 영역(205)의 길이(채널 길이) L1, L2가 다른 것으로 되어 버린다. 단, 에칭용 마스크(219)의 위치가 어긋나도 그폭은 변하지 않으므로, 제어 게이트 전극(207)의 형상이 다르더라도 그폭은 변하지 않는다. 예를 들면, 에칭용 마스크(219)의 위치가 메모리 셀(201b)측으로 어긋나 있는 경우, 메모리 셀(201b)의 채널 길이 L2쪽이 메모리 셀(201a)의 채널 길이 L1보다도 짧게 된다.
채널 길이 L1, L2가 다른 경우에는 채널 영역(205)의 저항도 다른 것으로 되므로, 라이트 동작시에 흐르는 셀 전류값에 차이가 생긴다. 즉, 채널 길이가 긴쪽 채널 영역(205)의 저항이 크게 되어, 라이트 동작시에 흐르는 셀 전류는 작게 된다. 라이트 동작시에 흐르는 셀 전류값에 차가 생기면, 열 전자의 발생율에도 차가 생긴다. 그 결과, 각 메모리 셀(201a, 201b)의 라이트 특성이 다른 것으로 된다.
(2) 상기 (1)의 문제점을 회피하기 이해, 메모리 셀(201)의 미세화가 저해되는 문제.
스플릿 게이트형 메모리 셀(201)의 설계에 있어서는 각 게이트 전극(206, 207)의 가공 선폭 치수 정밀도뿐만아니라 각 게이트 전극(206, 207)의 겹침 치수 정밀도도 고려하여, 각 게이트 전극(206, 207)과 각 영역(203, 204)의 위치 관계에 미리 여유를 둘 필요가 있다. 그러나, 근년 반도체 미세 가공 기술에 있어서는 0. 5μm 전후의 선폭의 세선을 가공하는 경우, 가공 선폭 치수 정밀도는 0. 05μm 정도까지 얻을 수 있는 것에 대하여, 겹침 치수 정밀도는 0.1∼0. 2μm정도까지밖에 얻을 수 없다. 즉, 스플릿 게이트형 메모리 셀(201)에서는 각 게이트 전극(206, 207)의 겹침 치수 정밀도의 낮음이 네크로 되어 미세화가 방해를 받는다.
(3) 스플릿 게이트형 메모리 셀(201)은 스택트 게이트형 메모리 셀에 비하여 미세화가 어렵다고 하는 문제.
스택트 게이트형 메모리 셀에 있어서의 부유 게이트 전극과 제어 게이트 전극의 폭은 동일하고, 양 게이트 전극은 서로 어긋나는 일없이 중첩된 구조로 되어 있다. 그것에 대하여, 스플릿 게이트형 메모리 셀(201)에서는 제어 게이트 전극(207)의 일부가 채널 영역(205)상에 배치되고, 선택 게이트(211)를 구성하고 있다. 그 때문에, 스택트 게이트형 메모리 셀에 비하여, 스플릿 게이트형 메모리 셀(201)에서는 선택 게이트(211)분만큼 기판(202)상에 있어서의 소자의 전유 면적이 크게 된다. 즉, 스플릿 게이트형 메모리 셀은 과잉 소거의 문제는 없지만, 상기 (2), (3)에 의해 고집적화가 곤란하다.
(4) 스플릿 게이트형 메모리 셀(201)을 사용한 메모리 셀 어레이(302)는 제조가 복잡하고, 제조에 시간이 걸린다고 하는 문제.
본 발명은 트랜지스터, 트랜지스터 어레이, 반도체 메모리 및 트랜지스터 어레이의 제조 방법에 관하여, 상기 문제점을 해결하는 것을 목적으로 한다.
청구항 제1항의 트랜지스터는 하나의 제어 게이트 전극을 공유하고, 반도체 기판에 형성된 2개의 소스·드레인 영역 사이의 채널 영역상에 함께 배치된 2개의 부유 게이트 전극을 구비하고, 상기 부유 게이트 전극과 반도체 기판 사이의 정전 용량이 상기 부유 게이트 전극과 제어 게이트 전극 사이의 정전 용량보다도 크게 설정된 것을 그의 요지로 한다.
청구항 제2항의 트랜지스터는 반도체 기판에 형성된 제1 및 제2 소스·드레인 영역, 상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 제1 및 제2 부유 게이트 전극, 상기 제1 및 제2 부유 게이트 전극상에 절연막을 개재하여 형성되고 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 구비하고, 상기 제1 부유 게이트 전극은 제1 소스·드레인 영역 근방에 배치되고, 상기 제2 부유 게이트 전극은 상기 제2 소스·드레인 영역 근방에 배치되고, 상기 제1 또는 제2 부유 게이트 전극과 반도체 기판 사이의 정전 용량이 상기 제1 또는 제2 부유 게이트 전극과 제어 게이트 전극 사이의 정전 용량보다도 크게 설정된 것을 그의 요지로 한다.
청구항 제3항의 트랜지스터는 반도체 기판에 형성된 대칭 구조의 제1 및 제2 소스·드레인 영역, 상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 동일 치수 형상의 제1 및 제2 부유 게이트 전극, 상기 제1 및 제2 부유 게이트 전극 상에 절연막을 개재하여 형성되고, 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 구비하고, 상기 제1 부유 게이트 전극은 제1 소스·드레인 영역 근방에 배치되고, 상기 제2 부유 게이트 전극은 제2 소스·드레인 영역 근방에 배치되고, 상기 제1 또는 제2 부유 게이트 전극과 반도체 기판 사이의 정전용량이 상기 제1 또는 제2 부유 게이트 전극과 제어 게이트 전극 사이의 정전 용량보다도 크게 설정된 것을 그의 요지로 한다.
청구항 제4항의 트랜지스터는 청구항 제1항 내지 제3항중 어느 하나의 항에 기재된 트랜지스터에 있어서 상기 부유 게이트 전극의 상부에 형성된 돌기부를 구비한 것을 그의 요지로 한다.
청구항 제5항의 트랜지스터는 청구항 제1항 내지 제4항중 어느 한 항에 기재된 트랜지스터에 있어서, 상기 제어 게이트의 일부는 채널 영역상에 배치되고, 선택 게이트를 구성하는 것을 그의 요지로 한다.
청구항 제6항의 트랜지스터는 청구항 제2항 내지 제5항중 어느 하나의 항에 기재된 트랜지스터에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 제2 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되어, 상기 제2 부유 게이트 전극으로 주입되는 것에의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되는 것을 그의 요지로 한다.
청구항 제7항의 트랜지스터는 청구항 제2항 내지 제5항중 어느 하나의 항에 기재된 트랜지스터에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제1 소스·드레인 영역은 정전류원을 개재하여 접지되고, 상기 제2 소스·드레인 영역에는 제1 전압이 인가되고, 상기 제어 게이트 전극에는 제1 전압보다 낮은 제2 전압이 인가되고, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 제2 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제2 부유 게이트 전극의 전위가 상승하고, 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되고, 상기 제2 부유 게이트 전극으로 주입되는 것에 의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되고, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극의 전위가 상승되지만, 그 전위가 낮은 것에서 제1 부유 게이트 전극으로 실질적으로 열 전자가 주입되는 일이 없는 것을 요지로 한다.
청구항 제8항의 트랜지스터는 청구항 제2항 내지 제7항중 어느 하나의 항에 기재의 트랜지스터에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할때에 제2 부유 게이트 전극에 데이터를 라이트할 때에 필요한 값의 셀 전류가 흐르도록, 상기 제1 부유 게이트 전극에 축적되는 전하량을 설정하여 두는 것을 특징으로 한다.
청구항 제9항의 트랜지스터는 청구항 제6항 내지 제8항중 어느 하나의 항에 기재된 트랜지스터에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축적되는 전하량을 적게 설정하여 과잉 라이트 상태로 되지 않도록 하는 것을 그의 요지로 한다.
청구항 제10항의 트랜지스터는 청구항 제6항 내지 제8항중 어느 하나의 항에 기재된 트랜지스터에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축적되는 전하량을 많게 설정하여 과잉 라이트 상태로 하고, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역에 상기 셀 전류의 값에 대응한 리크 전류가 흐르도록, 상기 제1 부유 게이트 전극의 게이트 길이 또는 기판의 불순물 농도가 적어도 어느 한쪽을 설정하여 두는 것을 그의 요지로 한다.
청구항 제11항의 트랜지스터는 청구항 제2항 내지 제5항중 어느 하나의 항에 기재된 트랜지스터에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 제1 부유 게이트 전극 바로 아래의 채널 영역을 온 상태로 하고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류의 값에 따라 상기 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 그의 요지로 한다.
청구항 제12항의 트랜지스터는 청구항 제2항 내지 제5항중 어느 하나의 항에 기재된 트랜지스터에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되어 있으므로 그 셀 전류의 값에 따라 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 그의 요지로 한다.
청구항 제13항의 트랜지스터는 청구항 제2항 내지 제5항중 어느 하나의 항에 기재된 트랜지스터에 있어서, 상기 제1 소스·드레인 영역에는 제3 전압이 인가되고, 상기 제2 소스·드레인 영역에는 제3 전압보다 낮은 제4 전압이 인가되고, 상기 게이트 전극에는 제5 전압이 인가되고, 상기 제1 소스·드레인 영역과 상기 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극의 전위가 상승하고, 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트에는 실질적으로 전하가 축적되지 않고, 라이트 상태에 있는 상기 제2 부유 게이트 전극에는 전하가 축적되어 있고, 소거 상티에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되어 있으므로 그 셀 전류의 값에 따라 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 그의 요지로 한다.
청구항 제14항의 트랜지스터는 청구항 제2항 내지 제5항중 어느 하나의 항에 기재된 트랜지스터에 있어서, 상기 제1 및 제2 소스·드레인 영역에는 제6 전압이 인가되고, 상기 제어 게이트 전극에는 제6 전압보다도 높은 제7 전압이 인가되고, 상기 제1 및 제2 소스·드레인 영역과 강하게 커플링하고 있는 제1 및 제2 부유 게이트 전극에 의해, 상기 제1 및 제2 부유 게이트 전극의 전위는 제6 전압에서 그다지 변화하지 않고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극의 전위차가 크게 되고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극 사이에 전계가 생기고, 파울라 노드하임 터널 전류가 흐름으로써, 상기 제1 및 제2 부유 게이트 중의 전자가 제어 게이트 전극측으로 인출되어, 상기 제1 및 제2 부유 게이트 전극에 기억된 데이터의 소거가 실행되는 것을 그의 요지로 한다.
청구항 제15항의 트랜지스터는 청구항 제14항에 기재된 트랜지스터에 있어서, 상기 제1 및 제2 부유 게이트 전극중의 전자가 제어 게이트 전극측으로 인출될 때에, 상기 각 부유 게이트 전극의 상부에 형성된 돌기부에서 전자가 튀어 나와서 제어 게이트 전극측으로 이동하는 것을 그의 요지로 한다.
청구항 제16항의 트랜지스터 어레이는 반도체 기판 표면에 형성된 2개의 소스·드레인 영역, 이 반도체 기판상의 절연층, 이 절연층상에 함께 배치되어 상기 소스·드레인 영역 사이에 위치하는 2개의 부유 게이트 전극 및 이 2개의 부유 게이트 전극의 상층에 위치하는 공통의 제어 게이트 전극을 갖는 트랜지스터와 상기 트랜지스터를 매트릭스 형상으로 배치하고 이 매트릭스내에서 행방향으로 배열된 복수의 트랜지스터의 각 제어 게이트 전극을 공통 접속하는 워드선과 상기 매트릭스내에서 열방향으로 배열된 복수의 트랜지스터의 각 소스·드레인 영역을 각각 공통 접속하느 비트선을 포함하는 것을 그의 요지로 한다.
청구항 제17항의 트랜지스터 어레이는 반도체 기판에 형성된 제1 및 제2 소스·드레인 영역, 상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 제1 및 제2 부유 게이트 전극 및 상기 제1 및 제2 부유 게이트 전극 상에 절연막을 개재하여 형성되고, 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 구비하고, 또한 상기 제1 부유 게이트 전극이 제1 소스·드레인 영역 근방에 배치되고, 상기 제2 부유 게이트 전극이 제2 소스·드레인 영역 근방에 배치된 트랜지스터와 상기 트랜지스터를 매트릭스 형상으로 배치하고 이 매트릭스내에서 행방향으로 배열된 복수의 트랜지스터의 각 제어 게이트 전극을 공통 접속하는 워드선과 상기 매트릭스내에서 열방향으로 배열된 복수의 트랜지스터의 각 소스·드레인 영역을 각각 공통 접속하는 비트선을 포함하는 것을 그의 요지로 한다.
청구항 제18항의 트랜지스터 어레이는 반도체 기판에 형성된 대칭 구조의 제1 및 제2 소스·드레인 영역, 상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 동일 치수 형상의 제1 및 제2 부유 게이트 전극 및 상기 제1 및 제2 부유 게이트 전극 상에 절연막을 개재하여 형성되고, 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 구비하고, 또한 상기 제1 부유 게이트 전극이 제1 소스·드레인 영역 근방에 배치되고, 상기 제2 부유 게이트 전극이 제2 소스·드레인 영역 근방에 배치된 트랜지스터, 상기 트랜지스터를 매트릭스 형상으로 배치하고 이 매트릭스내에서 행방향으로 배열된 복수의 트랜지스터의 각 제어 게이트 전극을 공통 접속하는 워드선, 및 상기 매트릭스내에서 열방향으로 배열된 복수의 트랜지스터의 각 소스·드레인 영역을 각각 공통 접속하는 비트선을 포함하는 것을 그의 요지로 한다.
청구항 제19항의 트랜지스터 어레이는 청구항 제16항 내지 제18항중 어느 하나의 항에 기재된 트랜지스터어레이에 있어서, 상기 행방향으로 배열된 각 트랜지스터의 소스·드레인 영역이 분리되고, 열발향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 행 방향으로 배열된 각 트랜지스터마다 독립된 비트선이 형성된 것을 그의 요지로 한다.
청구항 제20항의 트랜지스터 어레이는 청구항 제16항 내지 제18항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 트랜지스터 어레이는 행방향으로 복수의 셀 블럭으로 분할되고, 각 셀 블럭에 있어서이 열방향으로 배열된 각 트랜지스터이 소스·드레인 영역에 의해 공토으이 비트선이 형성되고, 각각의 셀 블럭에서의 행방향으로 배열된 각 트랜지스터의 소스·드레인 영역이 분리되고, 이웃하는 셀 블럭에 있어서는 열방향으로 배열된 각 트랜지스터의 소스·드레인 영역이 분리되어 각각의 비트선이 형성된 것을 그의 요지로 한다.
청구항 제21항의 트랜지스터 어레이는 청구항 제16항 내지 제18항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 트랜지스터 어레이는 행방향으로 복수의 셀 블럭으로 분할되고, 각 셀 블럭에서의 열방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 로컬쇼트 비트선이 형성되고,각 로컬 쇼트 비트선에 대응하여 글로벌 비트선이 마련되고, 각 셀 블럭에서의 각 로컬 쇼트 비트선과 각 글로벌 비트선이 스위칭 소자를 개재하여 접속된 것을 그의 요지로 한다.
청구항 제22항의 트랜지스터 어레이는 청구항 제16항 내지 제21항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 부유 게이트 전극의 상부에 형성된 돌기부를 구비한 것을 그의 요지로 한다.
청구항 제23항의 트랜지스터 어레이는 청구항 제16항 내지 제21항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 제어 게이트의 일부는 채널 영역상에 배치되고, 선택 게이트를 구성하는 것을 그의 요지로 한다.
청구항 제24항의 트랜지스터 어레이는 청구항 제17항 내지 제23항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 상기 제2 부유 게이트 전극 사이의 정전 용량을 거치 커플링에 의해 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되고, 상기 제2 부유 게이트 전극으로 주입되는 것에 의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되는 것을 요지로 한다.
청구항 제25항의 트랜지스터 어레이는 청구항 제17항 내지 제23항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제1 소스·드레인 영역은 정전류원을 개재하여 접지되고, 상기 제2 소스·드레인 영역에는 제1 전압이 인가되고, 상기 제어 게이트 전극에는 제1 전압보다 낮은 제2 전압이 인가되고, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 제2 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제2 부유 게이트 전극의 전위가 상승하고, 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되고, 상기 제2 부유 게이트 전극으로 주입되는 것에 의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되고, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극의 전위가 상승되지만, 그 전위가 낮은 것에서 제1 부유 게이트 전극으로 실질적으로 열 전자가 주입되는 일이 없는 것을 요지로 한다.
청구항 제26항의 트랜지스터 어레이는 청구항 제17항 내지 제25항중 어느 하나의 항에 기재의 트랜지스터 어레이에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할때에, 제2 부유 게이트 전극에 데이터를 라이트할 때에 필요한 값의 셀 전류가 흐르도록, 상기 제1 부유 게이트 전극에 축적되는 전하량을 설정하여 두는 것을 특징으로 한다.
청구항 제27항의 트랜지스터 어레이는 청구항 제24항 내지 제26항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축적되는 전하량을 적게 설녕하여 과잉 라이트 상태로 되지 않도록 하는 것을 그의 요지로 한다.
청구항 제28항의 트랜지스터 어레이는 청구항 제24항 내지 제26항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축적되는 전하량을 많게 설정하여 과잉 라이트 상태로 하고, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역에 상기 셀 전류의 값에 대응한 리크 전류가 흐르도록, 상기 제1 부유 게이트 전극의 게이트 길이 또는 기판의 불순물 농도가 적어도 어느 한쪽을 설정하여 두는 것을 그의 요지로 한다.
청구항 제29항의 트랜지스터 어레이는 청구항 제17항 내지 제23항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 제1 부유 게이트 전극 바로 아래의 채널 영역을 온 상태로 하고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류의 값에 따라 상기 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 그의 요지로 한다.
청구항 제30항의 트랜지스터 어레이는 청구항 제17항 내지 제23항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되어 있으므로 그 셀 전류의 값에 따라 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 그의 요지로 한다.
청구항 제31항의 트랜지스터 어레이는 청구항 제17항 내지 제23항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 제1 소스·드레인 영역에는 제3 전압이 인가되고, 상기 제2 소스·드레인 영역에는 제3 전압보다 낮은 제4 전압이 인가되고, 상기 게이트 전극에는 제5 전압이 인가되고, 상기 제1 소스·드레인 영역과 상기 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극의 전위가 상승하고, 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트에는 실질적으로 전하가 축적되지 않고, 라이트 상태에 있는 상기 제2 부유 게이트 전극에는 전하가 축적되어 있고, 소거 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되어 있으므로 그 셀 전류의 값에 따라 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 그의 요지로 한다.
청구항 제32항의 트랜지스터 어레이는 청구항 제17항 내지 제23항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 제1 및 제2 소스·드레인 영역에는 제6 전압이 인가되고, 상기 제어 게이트 전극에는 제6 전압보다도 높은 제7 전압이 인가되고, 상기 제1 및 제2 소스·드레인 영역과 강하게 커플링하고 있는 제1 및 제2 부유 게이트 전극에 의해, 상기 제1 및 제2 부유 게이트 전극의 전위는 제6 전압에서 그다지 변화하지 않고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극의 전위차가 크게 되고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극 사이에 전계가 생기고, 파울라 노드하임 터널 전류가 흐름으로써, 상기 제1 및 제2 부유 게이트 중의 전자가 제어 게이트 전극측으로 인출되어, 상기 제1 및 제2 부유 게이트 전극에 기억된 데이터의 소거가 실행되는 것을 그의 요지로 한다.
청구항 제33항의 트랜지스터 어레이는 청구항 제32항에 기재된 트랜지스터 어레이에 있어서, 상기 제1 및 제2 부유 게이트 전극중의 전자가 제어 게이트 전극측으로 인출될 때에, 상기 각 부유 게이트 전극의 상부에 형성된 돌기부에서 전자가 튀어 나와서 제어 게이트 전극측으로 이동하는 것을 그의 요지로 한다.
청구항 제34항의 트랜지스터 어레이는 청구항 제16항 내지 제33항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 상기 공통 워드선에 접속된 각 트랜지스터의 각 부유 게이트 전극이 직렬로 배치디고, 그 회로가 공통의 비트선에 병렬로 접속되어 되는 AND-NOR형 구성을 취하는 것을 그의 요지로 한다.
청구항 제35항의 반도체 메모리는 부유 게이트 전극에 전하를 주입하는 것에 의해 데이터의 라이트 동작을 실행하는 것으로서, 반도체 기판 표면에 형성된 2개의 소스·드레인 영역, 이 반도체 기판상의 절연층, 이 절연층상에 함께 배치되어 상기 소스·드레인 영역 사이에 위치하는 2개의 부유 게이트 전극 및 이 2개의 부유 게이트 전극의 상층에 위치하는 공통의 제어 게이트 전극을 포함하며, 상기 부유 게이트 전극에 주입된 전하를 상기 제어 게이트 전극으로 인출하는 것에 의해 데이터의 소거 동작을 실행하는 것을 그의 요지로 한다.
청구항 제36항의 반도체 메모리는 부유 게이트 전극에 전하를 주입하는 것에 의해 데이터의 라이트 동작을 실행하는 것으로서, 반도체 기판에 형성된 제1 및 제2 소스·드레인 영역, 상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 제1 및 제2 부유 게이트 전극, 및 상기 제1 및 제2 부유 게이트 전극상에 절연막을 개재하여 형성되고 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 포함하며, 상기 제1 부유 게이트 전극에 주입된 전하를 상기 제어 게이트 전극으로 인출하는 것에 의해 데이터의 소거 동작을 실행하는 것을 그의 요지로 한다.
청구항 제37항의 반도체 메모리는 부유 게이트 전극에 전하를 주입하는 것에 의해 데이터의 라이트 동작을 실행하는 것으로서, 반도체 기판에 형성된 대칭 구조의 제1 및 제2 소스·드레인 영역, 상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 동일 치수 형상의 제1 및 제2 부유 게이트 전극, 및 상기 제1 및 제2 부유 게이트 전극 상에 절연막을 개재하여 형성되고 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 포함하며, 상기 제1 부유 게이트 전극에 주입된 전하를 상기 제어 게이트 전극으로 인출하는 것에 의해 데이터의 소거 동작을 실행하는 것을 그의 요지로 한다.
청구항 제38항의 반도체 메모리는 청구항 제35항 내지 제37항중 어느 하나의 항에 기재된 반도체 메모리에 있어서 상기 각 부유 게이트 전극의 상부에 형성된 돌기부를 구비한 것을 그의 요지로 한다.
청구항 제39항의 반도체 메모리는 청구항 제35항 내지 제38항중 어느 하나의 항에 기재된 반도체 메모리에 있어서, 상기 제어 게이트의 일부는 채널 영역상에 배치되고, 선택 게이트를 구성하는 것을 그의 요지로 한다.
청구항 제40항의 반도체 메모리는 청구항 제36항 내지 제39항중 어느 하나의 항에 기재된 반도체 메모리에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 제2 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되어, 상기 제2 부유 게이트 전극으로 주입되는 것에의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되는 것을 그의 요지로 한다.
청구항 제41항의 반도체 메모리는 청구항 제36항 내지 제39항중 어느 하나의 항에 기재된 반도체 메모리에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제1 소스·드레인 영역은 정전류원을 개재하여 접지되고, 상기 제2 소스·드레인 영역에는 제1 전압이 인가되고, 상기 제어 게이트 전극에는 제1 전압보다 낮은 제2 전압이 인가되고, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 제2 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제2 부유 게이트 전극의 전위가 상승하고, 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되고, 상기 제2 부유 게이트 전극으로 주입되는 것에 의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되고, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극의 전위가 상승되지만, 그 전위가 낮은 곳에서 제1 부유 게이트 전극으로 실질적으로 열 전자가 주입되는 일이 없는 것을 그의 요지로 한다.
청구항 제42항의 반도체 메모리는 청구항 제36항 내지 제41항중 어느 하나의 항에 기재된 반도체 메모리에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할때에 제2 부유 게이트 전극에 데이터를 라이트할 때에 필요한 값의 셀 전류가 흐르도록, 상기 제1 부유 게이트 전극에 축적되는 전하량을 설정하여 두는 것을 그의 요지로 한다.
청구항 제43항의 반도체 메모리는 청구항 제40항 내지 제42항중 어느 하나의 항에 기재된 반도체 메모리에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축적되는 전하량을 적게 설정하여 과잉 라이트 상태로 되지 않도록 하는 것을 그의 요지로 한다.
청구항 제44항의 반도체 메모리는 청구항 제40항 내지 제42항중 어느 하나의 항에 기재된 반도체 메모리에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축적되는 전하량을 많게 설정하여 과잉 라이트 상태로 하고, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역에 상기 셀 전류의 값에 대응한 리크 전류가 흐르도록, 상기 제1 부유 게이트 전극의 게이트 길이 또는 기판의 불순물 농도중 적어도 어느 한쪽을 설정하여 두는 것을 그의 요지로 한다.
청구항 제45항의 반도체 메모리는 청구항 제36항 내지 제39항중 어느 하나의 항에 기재된 반도체 메모리에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 제1 부유 게이트 전극 바로 아래의 채널 영역을 온 상태로 하고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류의 값에 따라 상기 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 그의 요지로 한다.
청구항 제46항의 반도체 메모리는 청구항 제36항 내지 제39항중 어느 하나의 항에 기재된 반도체 메모리에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되어 있으므로 그 셀 전류의 값에 따라 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 그의 요지로 한다.
청구항 제47항의 반도체 메모리는 청구항 제36항 내지 제39항중 어느 하나의 항에 기재된 반도체 메모리에 있어서, 상기 제1 소스·드레인 영역에는 제3 전압이 인가되고, 상기 제2 소스·드레인 영역에는 제3 전압보다 낮은 제4 전압이 인가되고, 상기 게이트 전극에는 제5 전압이 인가되고, 상기 제1 소스·드레인 영역과 상기 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극의 전위가 상승하고, 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트에는 실질적으로 전하가 축적되지 않고, 라이트 상태에 있는 상기 제2 부유 게이트 전극에는 전하가 축적되어 있고, 소거 상티에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되어 있으므로 그 셀 전류의 값에 따라 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 그의 요지로 한다.
청구항 제48항의 반도체 메모리는 청구항 제36항 내지 제39항중 어느 하나의 항에 기재된 반도체 메모리에 있어서, 상기 제1 및 제2 소스·드레인 영역에는 제6 전압이 인가되고, 상기 제어 게이트 전극에는 제6 전압보다도 높은 제7 전압이 인가되고, 상기 제1 및 제2 소스·드레인 영역과 강하게 커플링하고 있는 제1 및 제2 부유 게이트 전극에 의해, 상기 제1 및 제2 부유 게이트 전극의 전위는 제6 전압에서 그다지 변화하지 않고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극의 전위차가 크게 되고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극 사이에 전계가 생기고, 파울라 노드하임 터널 전류가 흐름으로써, 상기 제1 및 제2 부유 게이트 중의 전자가 제어 게이트 전극측으로 인출되어, 상기 제1 및 제2 부유 게이트 전극에 기억된 데이터의 소거가 실행되는 것을 그의 요지로 한다.
청구항 제49항의 반도체 메모리는 청구항 제48항에 기재된 반도체 메모리에 있어서, 상기 제1 및 제2 부유 게이트 전극중의 전자가 제어 게이트 전극측으로 인출될 때에, 상기 각 부유 게이트 전극의 상부에 혀엉된 돌기부에서 전자가 튀어 나와서 제어 게이트 전극측으로 이동하는 것을 그의 요지로 한다.
청구항 제50항의 트랜지스터 어레이의 제조 방법은 반도체 기판상에 게이트 절연막을 개재하여 형성된 제1 및 제2 소스·드레인 영역, 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 채널 영역상에 함께 배치된 제1 및 제2 부유 게이트 전극 및 제1 및 제2 부유 게이트 전극상에 터널 절연막을 개재하여 형성되고 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 구비한 트랜지스터가 복수개 매트릭스 형상으로 배치되어 구성되고, 행방향으로 배열된 각 트랜지스터의 제어 게이트 전극에 의해 공통의 워드선이 형성되고, 열방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 비트선이 형성된 트랜지스터 어레이를 제조할 때, 반도체 기판상에 게이트 절연막을 형성하는 공정, 게이트 절연막상에 제1 도전막을 형성하는 공정, 제1 도전성막을 에칭하여 부유 게이트 전극으로 되는 제1 막을 형성하는 공정 ― 제1 막을 소스·드레인 영역과 평행으로 배치된 제1 및 제2 부유 게이트 전극 사이를 연속시킨 형상을 갖고, 제1 막의 양측벽이 제1 및 제2 부유 게이트 전극의 양측벽으로 됨, 반도체 기판의 표면에 불순물 이온을 주입하여 소스 영역·드레인 영역을 형성하는 공정, 상기 공정에서 형성된 디바이스의 전면에 터널 절연막을 형성하는 공정, 상기 공정에서 형성된 디바이스으 전면에 제2 도전막을 형성하는 공정, 제2 도전막과 터널 절연막과 제1 막을 동시에 에칭하는 것에 의해 제2 도전막에서 제어 게이트 전극을 형성하고, 제1 막에서 제1 및 제2 부유 게이트 전극을 형성하는 공정을 구비한 것을 그의 요지로 한다.
청구항 제51항의 반도체 메모리는 청구항 50에 기재된 트랜지스터 어레이의 제조 방법에 의해 제조된 트랜지스터 어레이를 메모리 어레이로서 사용하는 것을 그의 요지로 한다.
청구항 제52항의 트랜지스터 어레이는 청구항 제16항 내지 제18항중 어느 하나의 항에 기재된 트랜지스터 어레이에 있어서, 제어 게이트 전극과 워드선이 동일층으로 이루어진 것을 그 요지로 한다.
도 1의 (a)는 도 1의 (b)의 Y-Y선 단면도.
도 1의 (b)는 제1 실시 형태의 일부 평면도.
도 2는 제1 실시 형태의 블럭회로도.
도 3은 제1 실시형태의 작용을 설명하기 위한 주요부 단면도.
도 4는 제1 실시형태의 작용을 설명하기 위한 주요부 단면도.
도 5는 제1 실시형태의 작용을 설명하기 위한 주요부 단면도.
도 6은 제1 실시형태의 작용을 설명하기 위한 주요부 단면도.
도 7은 제1 실시형태의 작용을 설명하기 위한 주요부 단면도.
도 8은 제1 실시형태의 작용을 설명하기 위한 주요부 단면도.
도 9의 (a) 및 (b)는 도 9의 (a`) 및 (b`)의 Y-Y선 단면도.
도 9의 (a`) 및 도 9의 (b`)는 제1 실시 형태의 제조 방법을 설명하기 위한 주요부 평면도.
도 10의 (c) 및 (d)는 도 10의 (c`) 및 (d`)의 Y-Y선 단면도.
도 10의 (c`) 및 도 10의 (d`)은 제1 실시 형태의 제조 방법을 설명하기 위한 주요부 평면도.
도 11의 (e) 및 (f)는 도 11의 (e`) 및 (f`)의 Y-Y선 단면도.
도 11의 (e`) 및 (f`)는 제1 실시 형태의 제조 방법을 설명하기 위한 주요부 평면도.
도 12의 (g) 및 (h)는 도 12의 (g`) 및 (h`)의 Y-Y선 단면도.
도 12의 (g`) 및 (h`)는 제1 실시 형태의 제조 방법을 설명하기 위한 주요부 평면도.
도 13은 제2 실시 형태의 주요부 회로도.
도 14는 제3 실시 형태의 주요부 회로도.
도 15는 제4 실시 형태의 주요부 회로도.
도 16은 제5 실시 형태의 주요부 회로도.
도 17은 제6 실시 형태의 주요부 회로도.
도 18은 제7 실시 형태의 주요부 회로도.
도 19는 종래 형태의 개략단면도.
도 20의 (a)는 도 20의 (b)의 Y-Y선 단면도.
도 20의 (b)는 종래 형태의 일부 평면도.
도 21은 종래 형태의 블럭 회로도.
도 22는 종래 형태의 작용을 설명하기 위한 주요부 단면도.
도 23은 종래 형태의 제조 방법을 설명하기 위한 주요부 단면도.
도 24는 종래 형태의 제조 방법을 설명하기 위한 주요부 단면도.
도 25는 종래 형태의 제조 방법을 설명하기 위한 주요부 단면도.
도 26은 종래 형태의 작용을 설명하기 위한 주요부 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 메모리 셀(트랜지스터)
2 : 반도체 기판으로서의 단결정 실리콘 기판
3 : 소스·드레인 영역
4 : 채널 영역
5, 6 : 부유 게이트 영역
5a, 6a : 돌기부
7 : 제어 게이트 전극
8 : 게이트 절연막
10 : 터널 절연막
21 : 제1 도전막으로서의 도프드 폴리실리콘막
24 : 제1 막
26 : 제2 도전막으로서의 도프드 플리실리콘막
101, 120, 130, 140, 150, 160 : 불휘발성 반도체 메모리로서의 프래쉬 EEPROM
102 : 메모리 셀 어레이(트랜지스터 어레이)
102a∼102z, 102α∼102ω : 셀 블럭
141 : 스위칭 소자로서의 MOS 트랜지스터
WL1∼WLm∼WLn : 워드선
BL1∼BLm∼BLn : 비트선
BLs1∼BLsm∼BLsn : 로컬 쇼트 비트선
BLg1∼BLgm∼BLgn : 글로벌 비트선
(제1 실시 형태)
이하, 본 발명을 구체화한 제1 실시 형태를 도면에 따라 설명한다.
도 1의 (a)는 본 실시 형태의 메모리 셀(1)을 사용한 프래쉬 EEPROM(101)의 메모리 셀 어레이(102)의 일부단면도이다.
메모리 셀(트랜지스터)(1)은 2개의 소스·드레인 영역(3), 채널 영역(4), 2개의 부유 게이트 전극(5, 6), 제어 게이트 전극(7)으로 구성되어 있다.
P형 단결정 실리콘 기판(2)상에 N형의 소스·드레인 영역이 형성되어 있다. 대칭 구조의 2개의 소스·드레인 영역(3)에 삽입된 채널 영역(4)상에 게이트 절연막(8)을 개재하여 동일 치수 형상의 2개의 부유 게이트 전극(5, 6)이 정렬되어 형성되어 있다. 각 부유 게이트 전극(5, 6)상에 LOCOS법에 의해 형성된 절연막(9) 및 터널 절연막(10)을 개재하여 제어 게이트 전극(7)이 형성되어 있다. 절연막(9)에 의해 각 부유 게이트 전극(5, 6)의 상부에는 돌기부(5a, 6a)가 형성되어 있다.
여기서, 제어 게이트 전극(7)이 일부는 각 절연막(8, 10)을 개재하여 채널 영역(4) 상에 배치되고, 선택 게이트(11)를 구성하고 있다. 그 선택 게이트(11)를 사이에 둔 각 소스·드레인 영역(3)과 선택 게이트(11)에 의해 선택 트랜지스터(12)가 구성된다. 즉 메모리 셀(1)은 부유 게이트 전극(5, 6) 및 제어 게이트 전극(7)과 각 소스·드레인 영역(3)으로 구성되는 2개의 트랜지스터와 당해 각 트랜지스터 사이에 형성된 선택 트랜지스터(12)가 직렬로 접속된 구성을 취한다.
메모리 셀 어레이(트랜지스터 어레이)(102)는 기판(2) 상에 형성된 복수의 메모리 셀(1)에 의해 구성되어 있다. 기판(2)상의 점유 면적을 작게 억제하는 것을 목적으로, 이웃하는 각 메모리 셀(1)은 소스·드레인 영역(3)을 공통으로 하여 배치되어 있다.
도 1의 (b)는 메모리 셀 어레이(101)의 일부 평면도이다. 또한, 도 1의 (a)는 도 1의 (b)의 Y-Y선단면도이다.
기판(2)상에 필드 절연막(13)이 형성되고, 그 필드 절연막(13)에 의해 각 메모리 셀(1) 사이의 소자 분리가 실행된다.
도 1의 (b)의 세로 방향으로 배치된 각 메모리 셀(1)의 소스·드레인 영역(3)은 공통으로 되어 있고, 그 소스·드레인 영역(3)에 의해 비트선이 형성되어 있다. 또한, 도 1의 (b)의 가로 방향으로 배치된 각 메모리 셀(1)의 제어 게이트 전극(7)은 공통으로 되어 있고, 그 제어 게이트 전극(7)에 의해 워드선이 형성되어 있다.
도 2에 메모리 셀(1)을 사용한 프래쉬 EEPROM(101)의 전체 구성을 도시한다.
메모리 셀 어레이(102)는 복수의 메모리 셀(1)이 매트릭스 형상으로 배치되어 구성되어 있다. 행 방향으로 배열된 각 메모리 셀(1)의 제어 게이트 전극(7)에 의해 공통의 워드선 WL1∼WLn이 형성되어 있다. 열 방향으로 배열된 각 메모리 셀(1)의 소스·드레인 영역(3)에 의해 공통으 비트선 BL1∼BLn이 형성되어 있다.
즉, 메모리 셀 어레이(102)는 공통의 워드선 WL1∼WLn에 접속된 각 메모리 셀(1)의 부유 게이트 전극(5, 6)이 직렬로 배치되고, 그 회로가 공통의 비트선 BL1∼BLn에 접속되어 되는 AND-NOR형 구성을 취한다.
각 워드선 WL1∼WLn은 로우 디코더(103)에 접속되고, 각 비트선 BL1∼BLn은 칼럼 디코더(104)에 접속되어 있다.
외부에서 지정된 로우 어드레스 및 칼럼 어드레스는 어드레스 핀(105)에 입력된다. 그 로우 어드레스 및 칼럼 어드레스는 어드레스 핀(105)에서 어드레스 버퍼(106)를 개재하여 어드레스 래치(107)로 전송된다. 어드레스 래치(107)에서 래치된 각 어드레스중, 로우 어드레스는 로우 디코더(103)로 전송되고, 칼럼 어드레스는 칼럼 디코더(104)로 전송된다.
또한, 어드레스 래치(107)는 적의 생략하여도 좋다.
로우 디코더(103)는 어드레스 래치(107)에서 래치된 로우 어드레스에 대응한 1줄의 워드선 WL1∼WLn(예를 들면, WLm(도시하지않음))을 선택하고, 각 워드선 WL1∼WLn의 전위를 다음에 설명하는 각 동작 모드에 대응하여 제어한다. 즉, 각 워드선 WL1∼WLn의 전위를 제어하는 것에 의해, 각 메모리 셀(1)의 제어 게이트 전극(7)의 전위가 제어된다.
칼럼 디코더(104)는 어드레스 래치(107)에서 래치된 칼럼 어드레스에 대응한 1줄의 비트선 BL1∼BLn(예를 들면, BLm(도시하지 않음))을 선택하기 위해, 각 비트선 BL1∼BLn의 전위 또는 오픈 상태를 다음에 설명하는 각 동작 모드에 대응하여 제어한다. 즉, 각 비트선 BL1∼BLn의 전위 또는 오픈 상태를 제어하는 것에 의해, 각 메모리 셀(1)의 소스·드레인 영역(3)이 전위 또는 오픈 상태가 제어된다.
외부에서 지정된 데이터는 데이터 핀(108)에 입력된다. 그 데이터는 데이터 핀(108)에서 입력 버퍼(109)를 개재하여 칼럼 디코더(104)로 전송된다. 칼럼 디코더(104)는 각 비트선 BL1∼BLn의 전위 또는 오픈 상태를 그 데이터에 대응하여 다음에 기술하는 바와 같이 제어한다.
임의의 메모리 셀(1)에서 리드된 데이터는 비트선 BL1∼BLn에서 칼럼 디코더(104)를 개재하여 센스 앰프(110)로 전송된다. 센스 앰프(110)는 전류 센스 앰프이다. 칼럼 디코더(104)는 선택한 1줄의 비트선 BL1∼BLn과 센스 앰프(110)를 접속한다. 센스 앰프(110)에서 판별된 데이터는 출력 버퍼(111)에서 데이터 핀(108)을 개재하여 외부로 출력된다.
또한, 상술한 각 회로(103∼112)의 동작은 제어 코어 회로(112)에 의해 제어된다.
다음에, 프래쉬 EEPROM(101)의 각 동작 모드(라이트 동작, 리드 동작, 소거 동작)에 대하여 도 3 내지 도 8을 참조하여 설명한다.
(a) 라이트 동작(도 3 및 도 4 참조)
워드선 WLm과 각 비트선 BLm, BLm+1의 교점에 접속된 메모리 셀(1)(이하, 「1m(m)」으로 표기함)이 선택되고, 그 메모리 셀(1m(m))의 각 부유 게이트 전극(5, 6) 중, 부유 게이트 전극(6)에 데이터를 라이트하는 경우에 대하여 설명한다.
메모리 셀(1m(m))의 각 소스·드레인 영역(3) 중, 부유 게이트 전극(5)에 가까운 측의 소스·드레인 영역(3)(이하, 「3a」로 표기함)에 대응하는 비트선 BLm은 센스 앰프(110)내에 마련된 정전류웜(110a)을 개재하여 접지되고, 그의 전위는 약 1.2V로 된다.
메모리 셀(1m(m))의 각 소스·드레인 영역(3) 중, 부유 게이트 전극(6)에 가까운 측의 소스·드레인 영역(3)(이하, 「3b」로 표기함)에 대응하는 비트선 BLm+1m의 전위는 약 10V로 된다.
또한, 선택된 메모리 셀(1m(m))이외의 각 메모리 셀(1)의 소스·드레인 영역(3)에 대응하는 각 비트선(BL1...BLm-1, BLm+2...BLn)의 전위는 3V로 된다.
메모리 셀(1m(m))의 제어 게이트 전극(7)에 대응하는 워드선 WLm의 전위는 2V로 된다. 또한, 선택된 메모리 셀(1m(m))이외의 각 메모리 셀(1)의 제어 게이트 전극(7)에 대응하는 워드선(WL1...WLm, WLm+2...WLn)의 전위는 0V로 된다.
메모리 셀(1m(m))에 있어서, 선택 트랜지스터(12)의 스레쉬홀드 전압 Vth는 약 0.5V이다. 따라서, 메모리 셀(1m(m))에서는 소스·드레인 영역(3a)중의 전자가 반전 상태의 채널 영역(4)중으로 이동한다. 그 때문에, 소스·드레인 영역(3b)에서 소스·드레인 영역(3a)을 향하여 셀 전류 Iw가 흐른다. 한편, 소스·드레인 영역(3b)의 전위는 10V이므로, 소스·드레인 영역(3b)과 부유 게이트 전극(6) 사이의 정전용량을 개재한 커플링에 의해, 부유 게이트 전극(6)이 전위가 올라가서 10V에 가깝게 된다. 그 때문에, 채널 영역(4)과 부유 게이트 전극(6) 사이에 고전계가 생긴다. 따라서, 채널 영역(4)중의 전자가 가속되어 열 전자로 되고, 도 3의 화살표 c로 나타낸 바와 같이, 부유 게이트 전극(6)으로 주입된다. 그 결과, 메모리 셀(1m(m))의 부유 게이트 전극(6)에 전하가 축적되고, 1비트의 데이터가 라이트되어 기억된다.
이 때, 소스·드레인 영역(3a)과 부유 게이트 전극(5) 사이의 정전용량을 개재한 커플링에 의해 부유 게이트 전극(5)의 전위가 올라가서 약 1.2V에 가깝게 된다. 그러나, 이정도의 낮은 전위에서는 부유 게이트 전극(5)으로 실질적으로 열 전자가 주입되는 일이 없다. 즉, 메모리 셀(1m(m))에 있어서는 부유 게이트 전극(6)에만 열 전자가 주입된다.
또한, 워드선 WLm과 각 비트선 BLm-1, BLm의 교점에 접속된 메모리 셀(1)(이하, 「1m(m-1)」으로 표기함)의 소스·드레인 영역(3) 사이에도 전류 Iw가 흐른다. 그러나, 메모리 셀(1m(m-1))에 있어서, 비트선 BLm-1에 대응하는 소스·드레인 영역(3)의 전위는 3V이므로, 각 부유 게이트 전극(5, 6)의 전위가 올라가는 일은 없다. 그 때문에, 메모리 셀(1m(m-1)) 의 각 부유 게이트 전극(5, 6)으로 열 전자가 주입되는 일이 없고, 메모리 셀(1m(m-1))에 데이터가 라이트되는 일은 없다.
그리고, 워드선 WLm과 각 비트선 BLm+1, BLm+2의 교점에 접속된 메모리 셀(1)(이하, 「1m(m+1)」으로 표기함)에 대해서는, 비트선 BLm+1에 대응하는 소스·드레인 영역(3)의 전위는 3V이고, 제어 게이트(7)(워드선 WLm)의 전위(=2V)보다 높으므로, 각 소스·드레인 영역(3) 사이에 셀 전류가 흐르지 않는다. 그 때문에 메모리 셀(1m(m+1)) 의 각 부유 게이트 전극(5, 6)으로 열 전자가 주입되는 일이 없고, 메모리 셀(1m(m+1))에 데이터가 라이트되는 일은 없다.
또한, 워드선 WLm에 접속된 메모리 셀(1m(m)), (1m(m-1)), (11m(m+1))이외의 각 메모리 셀(1)에 대해서도 메모리 셀(1m(m+1))과 마찬가지 이유에 의해, 데이터가 라이트되는 일은 없다.
따라서, 상술한 라이트 동작은 선댁된 메모리 셀(1m(m))이 부유 게이트 전극(6)에만 실행된다.
여기서, 소스·드레인 영역(3b, 3a) 사이에 흐르는 셀 전류 Iw의 값과 라이트 동작 시간(부유 게이트 전극(6)으로의 열 전자의 주입 시간)을 최적화하는 것에 의해, 메모리 셀(1m(m))이 부유 게이트 전극(6)에 축적되는 전하량을 최적화한다.
구체적으로는 메모리 셀(1m(m))의 부유 게이트 전극(6)에 축적되는 전하량을 종래 메모리 셀(201)의 부유 게이트 전극(206)에 축적되는 전하량에 비하여 작게 설정하고, 과잉 라이트 상태로 되지 않도록 한다. 라이트 동작에 있어서, 종래 메모리 셀(201)의 소스 영역(203)의 전위가 12V로 설정되어 있는 것에 대하여, 본 실시 형태으 메모리 셀(1m(m))의 소스·드레인 영역(3b)(비트선 BLm+1)의 전위가 10V로 낮게 설정되어 있는 것은 과잉 라이트 상태로 되지 않도록 하기 때문이다.
그러나, 메모리 셀(1m(m))의 부유 게이트 전극(6)에 데이터를 라이트하는 경우에, 이미 부유 게이트 전극(5)에 데이터가 라이트되어 있는 경우가 있다. 이 경우에, 부유 게이트 전극(5)에 다량의 전하가 축적되어 과잉 라이트 상태로 되어 있으면, 부유 게이트 전극(5) 바로 아래의 채널 영역(4)이 완전한 오프 상태로 되고, 소스·드레인 영역(3b, 3a)사이에 셀 전류가 Iw가 흐르지 않게 된다. 그래서, 부유 게이트 전극(5)에 데이터를 라이트할 때에도, 상술한 부유 게이트 전극(6)의 경우와 마찬가지로, 부유 게이트 전극(5)에 축적되는 전하량을 작게 하고, 과잉 라이트 상태로 되지 않도록 한다. 그렇게 하면, 부유 게이트 전극95)에 데이터가 라이트되어 있는 경우에도, 부유 게이트 전극() 바로 애래의 채널 영역(4)이 완전한 오프 상태로 되는 일은 없고, 소스·드레인 영역(3b, 3a) 사이에 셀 전류 Iw가 흐른다.
즉, 부유 게이트 전극(6)에 데이터를 라이트할 때, 필요한 값의 셀 전류 Iw가 흐르도록, 부유 게이트 전극(5)에 축적되는 전하량을 설정하여 두기 때문이다. 즉, 상술한 부유 게이트 전극(6)에 축적되는 전하량을 부유 게이트 전극(5)에 데이터를 라이트할 때에 필요한 값의 셀 전류 Iw가 흐르는 정도로 작게 설정하여 두기 때문이다.
또한, 메모리 셀(1m(m))의 부유 게이트 전극(5)에 데이터를 라이트하는 경우는 소스·드레인 영역(3b)에 대응하는 비트선 BLm+1이 센스 앰프(110)내에 마련된 정전류원(110a)을 개재하여 접지되고, 소스·드레인 영역(3a)에 대응하는 비트선 BLm의 전위가 10V로 된다. 그밖의 전위 조건에 대해서는 메모리 셀(1m(m))의 부유 게이트 전극(6)에 데이터를 라이트하는 경우와 마찬가지이다.
따라서, 이 라이트 동작은 선택된 하나의 메모리 셀(1)에 대하여, 그의 각 부유 게이트 전극(5, 6)마다 실행할 수 있다.
(b) 리드 동작 (도 5 및 도 6 참조)
메모리 셀(1m(m))이 선택되고, 그 메모리 셀(1m(m))의 각 부유 게이트 전극(5, 6)중, 부유 게이트 전극(6)에서 데이터가 리드되는 경우에 대하여 설명한다.
메모리 셀(1m(m))의 소스·드레인 영역(3a)에 대응하는 비트선 BLm의 전위는 3V로 된다.
메모리 셀(1m(m))의 소스·드레인 영역(3b)에 대응하는 BLm+1의 전위는 0V로 된다.
또한, 선택된 메모리 셀(1m(m))이외의 각 메모리 셀(1)의 소스·드레인 영역(3)에 대응하는 각 비트선 (BL1...BLm-1, BLm+2...BLn)은 오픈 상태로 된다.
메모리 셀(1m(m))의 제어 게이트 전극(7)에 대응하는 워드선 WLm의 전위는 4V로 된다. 또한, 선택된 메모리 셀(1m(m))이외의 각 메모리 셀(1)의 제어 게이트 전극(7)에 대응하는 각 워드선 (WL1...WLm+1, WLm+2...WLn)의 전위는 0V로 된다.
메모리 셀(1m(m))에 있어서, 소스·드레인 영역(3a)가 3V로 되면, 소스·드레인 영역(3a)과 부유 게이트 전극(5) 사이의 정전 용량을 개재한 커플링에 의해, 부유 게이트 전극(5)의 전위가 올라가서 3V에 가깝게 된다. 그 결과, 부유 게이트 전극(5)에 축적된 전하의 유무에 관계없이, 부유 게이트 전극(5) 바로 아래의 채널 영역(4)은 온 상태로 된다.
다음에 설명하는 바와 같이, 소거 상태에 있는 부유 게이트 전극(6)에는 전하가 축적되어 있지 않다. 그것에 대하여, 상술한 바와 같이, 라이트 상태에 있는 부유 게이트 전극(6)에는 전하가 축적되어 있다. 따라서, 소거 상태에 있는 부유 게이트 전극(6) 바로 아래의 채널 영역(4)은 오프 상태에 가깝게 되어 있다.
그 때문에, 제어 게이트 전극(7)에 4V가 인가되었을 때, 소스·드레인 영역(3a)에서 소스·드레인 영역(3b)를 향하여 흐르는 셀 전류 Ir은 부유 게이트 전극(6)이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 된다.
이 셀 전류 Ir을 센스 앰프(110)로 검출하는 것에 의해, 메모리 셀(1m(m))의 부유 게이트 전극(6)에 기억된 데이터의 값을 리드할 수 있다. 예를 들면, 소거 상태의 부유 게이트 전극(6)의 데이터의 값을 「1」, 라이트 상태의 부유 게이트 전극(6)의 데이터의 값을 「0」로 하여 리드를 실행한다. 또한, 이 경우, 센스 앰프(110)를 소스·드레인 영역(3b)에 접속하여, 셀 전류 Ir을 검출하여도 좋다.
또한, 메모리 셀(1m(m))의 부유 게이트 전극(5)에서 데이터를 리드하는 경우는 소스·드레인 영역(3b)에 대응하는 비트선 BLm+1의 전위가 3V로 되고, 소스·드레인 영역(3a)에 대응하는 비트선 BLm의 전위가 0V로 된다. 그밖의 전위 조건 또는 오픈 상태에 대해서는 메모리 셀(1m(m))의 부유 게이트 전극(6)에서 데이터르 리드하는 경우와 마찬가지이다.
즉, 선택된 메모리 셀(1m(m))에 대하여, 그의 부유 게이트 전극(5, 6)중 어느 한쪽에 소거 상태의 데이터값 「1」과 라이트 상태의 데이터값 「0」의 2값(=1비트)를 기억시키고, 그 데이터값을 리드할 수 있다.
(c) 소거 동작 (도 7 또는 도 8 참조)
워드선 WLm에 접속된 모든 메모리 셀(1)의 각 부유 게이트 전극(5, 6)에 기억된 데이터가 소거되는 경우에 대하여 설명한다.
모든 비트선 BL1∼BLn의 전위는 0V로 된다.
워드선 WLm의 전위는 15V로 된다. 또한, 워드선 WLm이외의 각 워드선 (WL1...WLm+1,WLm+2...WLn)의 전위는 0V로 된다.
각 소스·드레인 영역(3a, 3b) 및 기판(2)와 각 부유 게이트 전극(5, 6) 사이의 정전 용량과 제어 게이트 전극(7)과 각 부유 게이트 전극(5, 6) 사이의 정전 용량을 비교하면, 전자쪽이 압도적으로 크다. 즉, 각 부유 게이트 전극(5, 6)은 각 소스·드레인 영역(3a, 3b) 및 기판(2)과 강하게 커플링하고 있다. 그 때문에, 제어 게이트 전극(7)이 15V, 각 소스·드레인 영역 영역(3a, 3b)가 0V로 되어도, 각 부유 게이트 전극(5, 6)의 전위는 0V에서 그다지 변화하지 않고, 제어 게이트 전극(7)과 각 부유 게이트 전극(5, 6)의 전위차가 크게 되어, 제어 게이트 전극(7)과 각 부유 게이트 전극(5, 6) 사이에 고전계가 생긴다.
그 결과, FN 터널 전류가 흐르고, 도 7의 화살표 D로 나타낸 바와 같이, 각 부유 게이트 전극(5, 6)중의 전자가 제어 게이트 전극(7)측으로 인출되어, 각 메모리 셀(1)에 기억된 데이터의 소거가 실행된다.
이 때, 각 부유 게이트 전극(5, 6)에는 돌기부(5a, 6a)가 형성되어 있으므로, 각 부유 게이트 전극(5, 6)중의 전자는 돌기부(5a, 6a)에서 튀어 나와 제어 게이트 전극(7)측으로 이동한다. 따라서, 전자의 이동이 용하게 되고, 각 부유 게이트 전극(5, 6)중의 전자를 효율적으로 인출할 수 있다.
또한, 각 워드선 WL1∼WLn을 동시에 선택하는 것에 의해, 그의 각 워드선에 접속되어 있는 모든 메모리 셀(1)에 대하여 소거 동작을 실행할 수 있다. 이와 같이, 메모리 셀 어레이(102)를 복수조의 워드선 WL1∼WLn 마다 임의의 블럭으로 나누어 그 각 블럭 단위로 데이터의 소거를 실행하는 소거 동작은 블럭 소거라고 한다.
다음에, 메모리 셀 어레이(102)의 제조 방법을 도 9 내지 도 12에 따라 순서를 쫓아 설명한다. 또한, 도 9 내지 도 12에 있어서, (a) ∼ (h)는 각각 (a`) ∼ (h`)의 Y-Y선에 따른 단면도이다.
공정 1 (도 9의 (a)(a`) 참조) : LOCOS법을 사용하여, 기판(2)상에 필드 절연막(13)을 형성한다. 다음에, 기판(2)상에 있어서의 필드 절연막(13)이 형성되지 않은 부분(소자 영역)에 열산화법을 사용하여 실리콘 산화막으로 이루어진 게이트 절연막(8)을 형성한다. 이어서, 게이트 절연막(8) 상에 부유 게이트 전극(5, 6)으로 되는 도프드 폴리실리콘막(21)을 형성한다. 그리고, LPCVD법을 사용하여, 도프드 폴리실리콘막(21)의 전면에 실리콘 질화막(22)을 형성한다. 다음에, 실리콘 질화막(22)의 전면에 포토레지스트를 도포한 후, 통상의 포토리소그래피 기술을 사용하여, 소스·드레인 영역(3)과 평행한 부유 게이트 전극(5, 6)의 양측면을 형성하기 위한 에칭용 마스크(23)를 형성한다.
공정2 (도 9의 (b)(b`) 참조) : 에칭용 마스크(23)를 사용한 이방성 에칭에 의해, 실리콘 질화막(22)을 에칭한다. 그리고, 에칭용 마스크(23)를 박리한다. 다음에, LOCOS법을 사용하여, 에칭된 실리콘 질화막(22)을 산화용 마스크로 하여 도프드 폴리실리콘막(21)을 산화함으로써, 절연막(9)을 형성한다. 이 때, 실리콘 질화막(22)의 단부에 절연막(9)의 단부가 침입하여, 버즈빅(9a)이 형성된다.
공정 3 (도 10의 (c)(c`) 참조) ; 실리콘 질화막(22)을 제거한다. 다음에, 절연막(9)을 에칭용 마스크로서 사용한 이방성 에칭에 의해, 도프드 폴리실리콘막(21)을 에칭하여 부유 게이트 전극(5, 6)으로 되는 막(24)을 형성한다. 이 막(24)은 소스·드레인 영역(3)과 평행으로 배치된 부유 게이트 전극(6)을 연속시킨 형상을 갖는다. 즉, 막(24)의 양측벽이 부유 게이트 전극(5, 6)의 양측벽으로 된다. 이 때, 절연막(9)의 단부에는 버즈빅(9a)가 형성되어 있으므로, 막(24)의 위테두리부는 버즈빅(9a)의 형상을 따라 첨예하게 되어, 돌기부(5a, 6a)가 형성된다.
공정 4 (도 10의 (d)(d`) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 포토레지스트를 도포한 후, 통상의 포토리소그래피 기술을 사용하여, 소스·드레인 영역(3)을 형성하기 위한 이온 주입용 마스크(25)를 형성한다. 다음에, 통상의 이온 주입법을 사용하여, 기판(2)의 표면에 N형 불순물 이온(인 이온, 비소 이온 등)을 주입하여 소스 영역·드레인 영역(3)을 형성한다. 그후, 이온 주입용 마스크(25)를 박리한다.
이 때, 이온 주입용 마스크(25)는 적어도 기판(2)상의 소스·드레인 영역(3)이 형성되지 않는 부분을 덮도록 형성함과 동시에 막(24)상을 초과하지 않도록 형성한다. 그 결과, 소스·드레인 영역(3)의 위치는 막(24)의 측벽(즉, 부유 게이트 전극(5, 6)의 단부)에 의해 규정된다.
공정 5 (도 11의 (e)(e`) 참조) ; 열산화법 또는 LPCVD 법 또는 이들을 병용하여, 상기 공정에서 형성된 디바이스의 전면에 실리콘 산화막으로 이루어지는 터널 절연막(10)을 형성한다. 그러면, 적층된 각 절연막(8, 10) 및 각 절연막(9, 10)은 각각 일체화된다.
공정 6 (도 11의 (f)(f`) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 제어 게이트 전극(7)으로 되는 도프드 폴리실리콘막(26)을 형성한다.
또한, 각 도프드 폴리실리콘막(21, 26)의 형성 방법에는 다음과 것이 있다.
방법 1 ; LPCVD법을 사용하여 폴리실리콘막을 형성할 때에, 원료 가스에 불순물을 포함한 가스를 혼입한다.
방법 2 ; LPCVD법을 사용하여 논도프드의 폴리실리콘막을 형성한 후에, 폴리실리콘막상에 불순물 확산원층(POCI3등)을 형성하고, 그 불순물 확산원층에서 폴리실리콘막으로 불순물을 확산시킨다.
방법 3 ; LPCVD법을 사용하여 논도프의 폴리실리콘막을 형성한 후에, 불순물 이온을 주입한다.
공정 7 (도 12의 (g)(g`) 참조) ; 상기 공정에서 형성된 디바이스의 전면에 포토레지스트를 도포한 후, 통상의 포토리소그래피 기술을 사용하여, 각 부유 게이트 전극(5, 6) 및 제어 게이트 전극(7)을 형성하기 위한 에칭용 마스크(27)를 형성한다.
공정 8 (도 12의 (h)(h`) 참조) ; 에칭용 마스크(27)를 사용한 이방성 에칭에 의해, 도프드 폴리실리콘막(26), 터널 절연막(10), 절연막(9), 막(24)을 에칭 가스를 제어하면서 동시에 에칭한다. 이것에 의해, 도프드 폴리실리콘막(26)에서 제어 게이트 전극(7)가 형성되고, 막(24)에서 각 부유 게이트 전극(5, 6)이 형성된다.
그리고, 에칭용 마스크(27)를 박리하면, 메모리 셀 어레이(102)가 완성한다.
이상 상세히 설명한 바와 같이, 본 실시 형태에 의하면, 이하의 작용 및 효과를 얻을 수 있다.
[1] 메모리 셀(1)은 2개의 부유 게이트 전극(5, 6)을 갖고, 각 부유 게이트 전극(5, 6)은 2개의 소스·드레인 영역(3)에 삽입된 채널 영역(4) 상에 함께 배치되어 있다. 또한, 각 부유 게이트 전극(5, 6)은 하나의 제어 게이트 전극(7)을 공유하고 있다. 그리고, 하나의 메모리 셀(1)은 각 부유 게이트 전극(5, 6) 마다 각각 1비트의 데이터를 기억하는 것이 가능하여, 합계 2비트의 데이터를 기억할 수 있다.
따라서, 동일 디자인 룰에 있어서, 메모리 셀(1)에 의하면, 종래 메모리 셀(201)에 비하여, 1비트당 기판상의 점유 면적을 약 66%로 축소할 수 있다. 즉, 메모리 셀(1)에 의하면, 스택트 게이트형 메모리 셀에 필적하는 고집적화가 가능하게 된다.
[2] 행방향으로 배열된 각 메모리 셀(1)의 제어 게이트 전극(7)에 의해, 공통의 워드선 WL1∼WLn이 형성되어 있다. 즉, 행방향으로 배열된 각 메모리 셀(1)의 제어 게이트 전극(7)은 분리되는 일없이 연속하고 있다.
따라서, 종래 기술에 있어서의 상기 (1)의 문제를 완전히 회피할 수 있다.
[3] 상기 [2]에 의해, 각 부유 게이트 전극(5, 6)과 제어 게이트 전극(7)의 겹침 치수 정밀도에 대하여 고려할 필요가 없게 되므로, 종래 기술에 있어서의 상기 (2)의 문제를 완전히 회피할 수 있다.
[4] 본 실시 형태의 상기 공정 8에서는 도프드 폴리실리콘막(26), 터널 절연막(10), 절연막(9), 막(24)을 에칭 가스를 제어하면서 동시에 에칭하는 것에의해, 도프드 폴리실리콘막(26)에서 제어 게이트 전극(7)을 형성하고, 막(24)에서 각 부유 게이트 전극(5, 6)을 형성하고 있다.
[5] 메모리 셀 어레이(102)에 있어서, 열방향으로 배열된 각 메모리 셀(1)의 소스·드레인 영역(3)에 의해 공통의 비트선 BL1∼BLn이 형성되어 있다. 그 때문에, 메모리 셀 어레이(102)에 있어서는 종래 메모리 셀 어레이(302)와 같은 비트선 콘택트(214)를 형성할 필요가 없다.
[6] 상기 [4] [5]에 의해, 본 실시 형태의 메모리 셀 어레이(102)는 종래 형태의 메모리 셀 어레이(302)에 비하여 구조가 간단하고 또한 제조가 용이하다.
[7] 메모리 셀(1)을 사용한 플래쉬 EEPROM(101)은 선택 트랜지스터(12)가 마련되어 있으므로, 각각의 메모리 셀(1)에 그 자신을 선택하는 기능이 있다. 즉, 소거 동작시에 부유 게이트 전극(5, 6)에서 전하를 인출할 때에 전하를 과잉으로 인출하여도, 선택 게이트(12)에 의해 채널 영역(4)을 오프 상태로 할 수 있다. 따라서, 고잉 소거가 발생하였다고 하여도, 선택 트랜지스터(12)에 의해 메모리 셀(1)의 온·오프 상태를 제어할 수 있고, 과잉 소거가 문제로 되지 않는다. 즉, 메모리 셀(1)의 내부에 마련된 선택 트랜지스터(12)에 의해 그 메모리 셀 자신의 온·오프 상태를 선택할 수 있다.
[8] 라이트 동작에 있어서, 메모리 셀(1)의 부유 게이트 전극(5, 6)에 축적되는 전하량을 최적화하는 데는 메모리 셀(1)에 소거 상태와 라이트 상태의 2값(=1비트)를 기억시킬 뿐만아니라, 3값이상을 기억시키는 기술(다치 기억 기술)을 응용하면 좋다. 즉, 다치 기억 기술에서는 라이트 동작시에 메모리 셀의 부유 게이트 전극의 전위를 정밀하게 제어하는 것에 의해 라이트 상태를 정확히 제어하는 것이 필요불가결하다. 그 부유 게이트 전극의 전위의 제어 기술을 이용하면, 라이트 동작시에 메모리 셀(1)의 부유 게이트 전극(5, 6)에 축적되는 전하량을 최적화흔 넋은 용이하다.
[9] 라이트 동작에 있어서, 과잉 라이트 상태를 방지하기 위해, 메모리 셀(1m(m))의 소스·드레인 영역(3b)(비트선 BLm+1)의 전위가 10V로 낮게 설정되어 있다. 그 때문에, 프래쉬 EEPROM(101)의 전원 전압이 3.3v로 저전압화된 경우에도, 챠지펌프의 전하가 가볍게 되어, 저전압화에 용이하게 대응할 수 있다.
그것에 대하여, 종래 메모리 셀(201)에서는 라이트 동작에 있어서의 소스 영역(203)의 전위가 12V로 설정되어 있다. 그 때문에, 프래쉬 EEPROM(301)의 전원 전압이 3.3V인 경우에는 챠지 펌프를 사용하여 소스 영역(203)으로 공급하는 전압(=12V)를 생성하는 것이 어렵고, 당해 전압의 생성에 특별한 회로가 요구되므로, 회로 구성이 복잡하게 된다.
[10] 메모리 셀(1)의 채널 영역(4)의 길이는 종래 메모리 셀(201)의 채널 영역(205)에 비하여 길게 되어 있다. 그 때문에, 채널 영역(4)의 내압은 채널 영역(205)의 내압에 비하여 높게 된다. 그 결과, 라이트 동작에 있어서, 선택된 메모리 셀(1) 이외의 메모리 셀(1)의 각 부유 게이트 전극(5, 6)에는 데이터가 라이트되기 어렵게 되어, 상술한 라이트 동작의 작용 및 효과를 보다 확실히 얻을 수 있다.
[11] 리드 동작에 있어서, 메모리 셀(1)의 셀 전류 Ir의 값을 센스 앰프(110)에 의해 검출할 때에는 다치 기억 기술을 응용하면 좋다. 즉, 다치 기억 기술에서는 리드 동작시에 셀 전류를 정밀하게 검출하는 필요불가결하다. 그 셀 전류의 검출 기술을 이용하면, 리드 동작시에 메모리 셀(1)의 셀 전류 Ir의 값을 정밀하게 검출할 수 있다.
[12] 라이트 동작에 있어서, 메모리 셀(1)의 부유 게이트 전극(5, 6)에 축적되는 전하량을 작게 설정하고, 과잉 라이트 상태로 되지 않도록 하고 있다. 그 때문에, 소거 동작에 있어서, 각 부유 게이트 전극(5, 6)에서 제어 게이트 전극(7)측으로 인출되는 전자의 양이 적게 된다.
[13] 메모리 셀(1)의 각 부유 게이트 전극(5, 6)의 상부에 돌기부(5a, 6a)가 형성되어 있다. 소거 동작에 있어서, 각 부유 게이트 전극(5, 6)중의 전자는 돌기부(5a, 6a)에서 튀어나와서 제어 게이트 전극(7)측으로 이동한다.
그것에 대하여, 종래 메모리 셀(201)에서는 소거 동작에 있어서, 부유 게이트 전극(206) 중의 전자는 하나의 돌기부(206a)에서남 튀어나와서 제어 게이트 전극(207)측으로 이동한다.
따라서, 각 부유 게이트 전극(5, 6, 206)에 축적된 전하량이 같으면, 하나의 돌기부에 튀어나오는 전자의 양은 메모리 셀(1)쪽이 메모리 셀(201)보다도 작게된다.
[14] 상기 [12] [13]에 의해, 터널 절연막(10)을 통과하는 전자의 양을 작게 할 수 있다.
종래 기술에서는 소거 동작시에 터널 절연막(210)을 통과하는 전자에 기인하여 메모리 셀(201)의 동작 수명이 짧게 된다고 하는 문제가 있었다.
즉, 종래 기술의 상기 공정(4)에 있어서의 터널 절연막(210)의 형성 초기에는 자연 산화막이나 구조 천이층 등에 기인하는 불완전한 실리콘 산화막이 형성된다. 이 불완전한 실리콘 산화막에는 완전한 실리콘 산화막인 O-Si-O 결합뿐만아니라, O-Si-O의 형을 취하지 않는 덩그링 본드가 포함되어 있다.
즉, 종래 기술의 상기 공정 3에서 공정 4로 이행하는 동안에, 부유 게이트 전극(206)의 측벽부가 산소를 포함한 외기에 노출되므로, 부유 게이트 전극(206)의 측벽부의 표면에 자연 산화막이 형성된다. 그 자연 산화막에는 O-Si-O의 형을 취하지 않는 덩그링 본드가 포함되어 있다.
또한, 폴리실리콘막으로 이루어지는 부유 게이트 전극(206)과 실리콘 산화막으로 이루어지는 터널 절연막(210)의 경계 부분에만 구조 천이층이 존재한다. 그 구조 천이층에는 O-Si-O의 형을 취하지 않는 덩그링 본드가 발생하지 않는다.
상술한 바와 같이, 소거 동작시에는 도 22의 (c)의 화살표 B로 나타낸 바와 같이, 부유 게이트 전극(206) 중의 전자가 제어 게이트 전극(207)측으로 인출되어, 메모리 셀(201)에 기억된 데이터의 소거가 실행된다. 이 때, 전자가 불완전한 실리콘 산화막을 포함하는 터널 절연막(210)을 통과하므로, 터널 절연막(210)에는 큰 스루레스가 걸리게 된다.
그 때문에, 라이트 동작과 소거 동작을 반복하면, 소거 동작시에 터널 절연막(210)에 가해지는 스루레스에 의해, 불완전한 실리콘 산화막중에 전자 트랩이 형성된다. 그 전자 트랩은 부유 게이트 전극(206)에서 제어 게이트 전극(207)으로의 전자의 이동을 저해한다. 따라서, 라이트 횟수 및 소거 횟수(즉, 데이터의 리라이트 횟수)가 증가함에 따라 불완전한 실리콘 산화막중의 전자 트랩도 증가하고, 부유 게이트 전극(206)중의 전자를 충분히 인출할 수 없게 된다.
그 결과 메모리 셀(201)에 있어서의 데이터의 리라이트 횟수를 증가시키는 것이 곤란하게 되어, 메모리 셀(201)의 동작 수명이 짧게 된다고 하는 문제가 있다. 그리고, 메모리 셀(201)의 동작 수명이 짧게 되면, 프래쉬 EEPROM(301)의 동작 수명도 짧게 된다.
그것에 대하여, 본 실시 형태에 있어서는 터널 절연막(10)을 통과하는 전자의 양을 적게 하는 것이 가능하게 되므로, 메모리 셀(1)에 있어서의 데이터의 리라이트 횟수를 증가시킬 수 있다. 그 결과, 메모리 셀(1)의 동작 수명을 길게 하여, 프래쉬 EEPROM(101)의 동작 수명도 늘릴 수 있다.
(제2 실시 형태)
이하, 본 발명을 구체화한 제2 실시 형태를 도면에 따라 설명한다. 또한, 본 실시 형태에 있어서, 제1 실시 형태와 같은 구성 부재에 대해서는 부호를 같게 하여 그의 상세한 설명을 생략한다.
도 13에 본 실시 형태의 프래쉬 EEPROM(120)의 주요부 구성을 도시한다.
본 실시 형태에 있어서, 도 6에 도시한 제1 실시 형태의 프래쉬 EEPROM(101)과 다른 것은 다음의 점뿐이다.
{1} 메모리 셀 어레이(102)에 있어서, 행방향으로 배열된 각 메모리 셀(1)의 소스·드레인 영역(3)이 분리되어 있다.
{2} 메모리 셀 어레이(102)에 있어서, 열방향으로 배열된 각 메모리 셀(1)의 소스·드레인 영역(3)에 의해, 행방향으로 배열된 각 메모리 셀(1) 마다 독립된 비트선 BL1∼BLn이 형성되어 있다.
즉, 메모리 셀(1m(m))의 접속된 비트선 BLm과 메모리 셀(1m(m-1))의 접속된 비트선 BLm-1이 분리되어 있다. 또한, 메모리 셀(1m(m))의 접속된 비트선 BLm+1과 메모리 셀(1m(m+1))의 접속된 비트선 BLm+2가 분리되어 있다.
이와 같이 구성된 본 실시 형태에 의하면, 제1 실시형태의 작용 및 효과에 부가하여 다음의 작용 및 효과를 얻을 수 있다.
제1 실시 형태에서는 리드 동작에 있어서, 선택된 메모리 셀(1m(m))이외의 각 메모리 셀(1)의 소스·드레인 영역(3)에 대응하는 각 비트선 (BL1...BLm-1, BLm+2...BLn)이 오픈 상태로 되어도, 당해 각 비트선에 충방전 전류가 흐른다. 그 때문에, 당해 각 비트선이 완전히 충방전된 후가 아니면, 메모리 셀(1m(m))의 셀 전류 Ir의 값을 센스 앰프(110)로 정확히 검출할 수 없다. 즉, 오픈 상태로 되는 각 비트선의 충방전에 요하는 시간만큼, 약간 리드 동작의 속도가 저하하여버릴 우려가 있다.
그것에 대하여, 본 실시 형태에서는 행방향으로 배열된 각 메모리 셀(1)마다 독립된 비트선 BL1∼BLn이 마련되어 있다. 그 때문에, 리드 동작에 있어서, 선택된 메모리 셀(1m(m))이외의 각 메모리 셀(1)의 소스·드레인 영역(3)에 대응하는 각 비트선(BL1...BLm-1, BLm+2...BLn)이 오픈 상태로 되어도, 당해 각 비트선에 충방전 전류가 흐르는 일은 없다. 따라서, 본 실시 형태에 의하면, 제1 실시 형태와 같은 비트선 BL1∼BLn의 충반전 전류에 기인하는 리드 동작의 속도 저하를 방지하는 것이 가능하게 되어, 고속 리드 동작을 실현할 수 있다.
또한, 본 실시 형태에서는 행방향으로 배열된 각 메묄 셀(1)마다 독립된 비트선 BL1∼BLn이 마련되어 있으므로, 선택된 메모리 셀(1) 마다 소거 동작을 실행할 수 있다.
(제3 실시 형태)
이하, 본 발명을 구체화한 제3 실시 형태를 도면에 따라 설명한다. 또한, 본 실시 형태에 있어서, 제2 실시 형태와 같은 구성 부재에 대해서는 부호를 같게 하여 그의 상세한 설명을 생략한다.
도 14에 본 실시 형태이 프래쉬 EEPROM(130)의 주요부 구성을 도시한다.
본 실시 형태에 있어서, 제2 실시 형태이 프래쉬 EEPROM(120)과 다른 것은 이하의 점뿐이다.
{1} 메모리 셀 어레이(102)는 각 비트선 BL1∼BLn에 대응하고, 행방향으로 복수의 셀 블럭(102a)∼(102z)로 분할되어 있다. 즉, 셀 블럭(102m)은 각 비트선 BLm-3∼BLm-1에 접속된 각 메모리 셀(1)에 의해 구성되어 있다. 또한, 셀 블럭(102n)은 각 비트선 BLm∼BLm+2에 접속된 메모리 셀(1)에 의해 구성되어 있다. 즉, 각 셀 블럭(102a)∼(102z)은 각각 3줄씩의 비트선 BL1∼BLn을 구비하고 있다.
{2} 각 셀 블럭(102a)∼(102z)에 있어서, 열방향으로 배열된 각 메모리 셀(1)의 소스·드레인 영역(3)에 의해, 공통의 비트선이 형성되어 있다.
{3} 각각의 셀 블럭(102a)∼(102z)에 있어서는 행방향으로 배열된 각 메모리 셀(1)의 소스·드레인 영역(3)이 분리되어 있다. 또한, 이웃하는 셀 블럭(102a)∼(102z)에 있어서는 열방향으로 배열된 각 메모리 셀(1)의 소스·드레인 영역(3)이 분리되고, 각각의 비트선이 형성되어 있다. 즉, 각 셀 블럭(102m, 102n)에 있어서, 독립된 각 비트선 BLm-1, BLm에 대응하는 소스·드레인 영역(3)이 분리되어 있다.
즉, 각 메모리 셀(1m(m)), (1m(m+1))은 공통의 비트선 BLm=1에 접속되고, 각 메모리 셀(1m(m-2)), (1m(m-1))은 공통의 비트선 BLm-2에 접속되어 있다. 그리고, 메모리 셀(1m(m))의 접속된 비트선 BLm과 메모리 셀(1m(m-1))의 접속된 비트선 BLm-1은 분리되어 있다.
이와 같이 구성된 실시 형태에 의하면, 제1 실시 형태의 작용 및 효과에 부가하여 이하의 작용 및 효과를 얻을 수 있다.
제2 실시 형태에서는 리드 동작의 속도가 빠르게 되지만, 메모리 셀 어레이(102) 전체에 있어서, 행방향으로 배열된 각 메모리 셀(1)마다 독립된 비트선에 대응하는 소스·드레인 영역(3)이 형성되어 있으므로, 메모리 셀 어레이(102)의 면적이 크게 된다.
그것에 대하여, 본 실시 형태에서는 이웃하는 셀 블럭(102a)∼(102z)에 있어서, 열방향으로 배열된 각 메모리 셀(1)의 소스·드레인 영역(3)이 분리되고, 각각의 비트선이 형성되어 있다. 즉, 같은 셀 블럭(102a)∼(102z)에 있어서는 제1 실시 형태와 마찬가지로, 열방향으로 배열된 각 메모리 셀(1)의 소스·드레인 영역(3)에 의해 공통의 비트선에 대응하는 소스·드레인 영역(3)이 형성되어 있다. 그 때문에, 본 실시 형태에 의하면, 제2 실시 형태에 비하여, 메모리 셀 어레이(102)의 면적을 작게 할 수 있다.
단, 본 실시 형태에서는 선택된 메모리 셀(1m(m))과 인접하는 메모리 셀(1m(m+1))에 접속된 비트선 BLm+2에 충반전 전류가 흐른다. 그러나, 그 밖의 비트선(BL1...BLm-1, BLm+3...BLn)에는 충방전 전류가 흐르지 않으므로, 제1 실시 형태에 비하며, 고속 리드 동작이가능하게 된다.
또한, 본 실시 형태에서는 선택된 1줄의 워드선 WL1∼WLn에 접속된 각 메모리 셀(1)중, 선택된 임의의 셀 블럭(102a)∼(102z)내의 모든 메모리 셀(1)에 대해서만 소거 동작을 실행할 수 있다. 예를 들면, 셀 블럭(102m)내이 각 메모리 셀(1m(m-2)), (1m(m-1))에 대해서만 소거 동작을 실행하고, 같은 워드선 WLm에 접속되어 있는 다른 메모리 셀(1)에 대해서는 소거 동작을 실행하지 않도록 할 수 있다. 또한, 각 셀 블럭(102m, 102n)내의 각 메모리 셀(1m(m-2), 1m(m-1), 1m(m), 1m(m+1))에 대해서만 소거 동작을 실행하고, 같은 워드선 Wm에 접속되어 있는 다른 메모리 셀(1)에 대해서는 소거 동작을 실행하지 않도록 할 수 있다.
(제4 실시 형태)
이하, 본 발명을 구체화한 제4 실시 형태를 도면에 따라 설명한다. 또한, 본 실시 형태에 있어서, 제1 실시 형태와 같은 구성 부재에 대해서는 부호를 같게 하여 그의 상세한 설명을 생략한다.
도 15에 본 실시 형태의 프래쉬 EEPROM(140)의 주요부 구성을 도시한다.
본 실시 형태에 있어서, 도 6에 도시한 제1 실시 형태의 프래쉬 EEPROM(101)과 다른 점은 다음의 것뿐이다.
{1} 메모리 셀 어레이(102)는 각 워드선 WL1∼WLn에 대응하고, 열방향으로 복수의 셀 블럭(102α)∼(102ω)으로 분할되어 있다. 즉, 셀 블럭(102λ)은 각 워드선 WLm-1, WLm에 접속된 각 메모리 셀(1)에 의해 구성되어 있다. 또한, 셀 블럭(102μ)은 각 워드선 WLm+1, WLm+2에 접속된 각 메모리 셀(1)에 의해 구성되어 있다.
{2} 각 셀 블럭(102α)∼(102ω)에 있어서, 열방향으로 배열된 각 메모리 셀(1)의 소스·드레인 영역(3)에 의해 공통의 로컬 쇼트 비트선BLs1∼BLsn이 형성되어 있다.
{3} 각 로컬 쇼트 비트선 BLs1∼BLsn과 평행으로, 각 글로벌 비트선 BLg1∼BLgn이 배치되어 있다. 글로벌 비트선 BLg1∼BLgn은 고융점 금속을 포함하는 각종 금속으로 이루어진 배선층에 의해 형성되어 있다.
{4} 각 셀 블럭(102α)∼(102ω)에 있어서, 각 로컬 쇼트 비트선 BLs1∼BLsn과 각 글로벌 비트선 BLg1∼BLgn은 MOS 트랜지스터(141)를 개재하여 접속되어 있다. 또한, 각 셀 블럭(102α)∼(102ω)에 있어서, 각 로컬 쇼트 비트선 BLs1∼BLsn 마다 마련된 각 MOS 트랜지스터(141)의 게이트는 공통의 게이트 선G1∼Gn에 접속되어 있다.
즉, 셀 블럭(102λ)에 잇어서, 각 로컬 쇼트 비트선 BLs1∼BLsn마다 마련된 각 MOS 트랜지스터(141)의 게이트는 공통의 게이트선 Gm에 접속되어 있다. 또한, 셀 블럭(102μ)dp 있어서, 각 로컬 쇼트 비트선 BLs1∼BLsn 마다 마련된 각 MOS 트랜지스터(141)의 게이트는 공통의 게이트선 Gm+1에 접속되어 있다.
{5} 각 게이트 선 G1∼Gn은 로우 디코더(103)에 접속되어 있다. 로우 디코더(103)는 임의의 셀 블럭(102α)∼(102ω)내의 워드선 WL1∼WLn이 선택된 경우에, 당해 셀 블럭(102α)∼(102ω)에 대응하는 게이트선G1∼Gn을 선택한다. 그 결과, 선택된 게이트선G1∼Gn에 접속된 각 MOS 트랜지스터(141)가 온 상태로 되고, 각 로컬 쇼트 비트선 BLs1∼BLsn과 각 글로벌 비트선 BLg1∼BLgn이 접속된다.
즉, 셀 블럭(102λ)내의 각 워드선중 어느 것인가가 선택된 경우에는 게이트선 Gm이 선택된다. 또한, 셀 블럭(102μ)내의 각 워드선중 어느것인가가 선택된 경우에는 게이트 선 Gm+1이 선택된다.
이와 같이 구성된 본 실시 형태에 의하면, 각 메모리 셀(1)의 소스·드레인 영역(3)에 의해 형성된 각 로컬 쇼트 비트선 BLs1∼BLsn이 각 셀 블럭(102α)∼(102ω)마다 독립하여 마련되어 있다. 그 때문에, 각 로컬 쇼트 비트선 BLs1∼BLsn의 길이는 제1 실시 형태의 비트선 BL1∼BLn의 길이에 비하여 짧게 된다. 또한, 각 로컬 쇼트 비트선 BLs1∼BLsn은 금속 배선층에 의해 형성된 글로벌 비트선 BLg1∼BLgn에 의해 덧붙여진 구조로 되어 있다.
따라서, 각 로컬 쇼트 비트선 BLs1∼BLsn의 정전 용량이 감소하고, 각 로컬 쇼트 비트선 BLs1∼BLsn의 충방전에 요하는 시간이 단축되므로, 리드 동작의 속도를 빠르게 할 수 있다.
또한, 상기 각 실시 형태는 다음과 같이 변경하여도 좋고, 그 경우에도 마찬가지 작용 및 효과를 얻을 수 있다.
(1) 제1 실시 형태의 라이트 동작에 있어서, 메모리 셀(1)의 부유 게이트 전극(5, 6)에 축적되는 전하량을 많게 설정하고, 과잉 라이트 상태로 한다.
단, 메모리 셀(1m(m))의 부유 게이트 전극(6)에 데이터를 라이트할 때, 이미 부유 게이트 전극(5)이 과잉 라이트 상태로 되어 있어, 부유 게이트 전극(5) 바로 아래의 채널 영역(4)이 완전한 오프 상태로 되어 있으면, 소스·드레인 영역(3b, 3a) 사이에 셀 전류 Iw가 흐르지 않게 된다.
그래서, 이 경우에는 부유 게이트 전극(5, 6) 바로 아래의 채널 영역(4)에 일정한 리크 전류가 흐르도록 각 부유 게이트 전극(5, 6)의 게이트 길이 또는 기판(2)의 불순물 농도중 적어도 어느 한쪽을 설정하여 둔다. 이와 같이 하면, 부유 게이트 전극(5, 6)이 과잉 라이트 상태로 되어 있어도, 리크 전류에 의해 필요한 셀 전류 Iw를 얻을 수 있다.
그런데, 메모리 셀(1)이 미세화하면, 그것에 따라 각 부유 게이트 전극(5, 6)의 게이트 길이도 작게 되고, 채널 영역(4)에 리크 전류가 흐르기 쉽게 된다. 즉, 부유 게이트 전극(5, 6)을 과잉 라이트 상태로 하는 대신에, 채널 영역(4)에 일정한 리크 전류를 흘리는 방법은 메모리 셀(1)이 미세화하는 경우에 의해 유효하다고 말할 수 있다.
(2) 제3 실시 형태에 있어서, 각 셀 블럭(102a)∼(102z)가 구비하는 비트선 BL1∼BLn의 수를 4줄 이상으로 한다.
(3) 제5 실시 형태로서, 제2 실시 형태와 제4 실시예를 조합하여 실시한다. 도 16에 그 경우의 프래쉬 EEPROM(150)의 주요부 구성을 도시한다. 이 경우에는 각 실시 형태의 상승 작용에 의해, 리드 동작의 더욱 고속화를 도모할 수 있다.
(4) 제6 실시형태로서, 제3 실시 형태와 제4 실시 형태를 조합하여 실시한다. 도 17에 이 경우의 프래쉬 EEPROM(160)의 주요부 구성을 도시한다. 이 경우에는 각 실시 형태의 상승 작용에 의해 리드 동작의 더욱 고속화를 도모할 수 있다. 또한, 이 경우에 있어서, 2개의 메모리 셀(1)에 의해 공유된 로컬 쇼트 비트선(BLsm-2, BLsm+1 등)도, MOS 트랜지스터를 개재하여 글러벌 비트선(도 17중 점선)에 접속되어 있다.
(5) 도 18은 제7 실시 형태의 작용을 설명하기 위한 메모리 셀 어레이(102)의 일부 단면도이다. 이 제7 실시 형태가 제1 실시 형태와 다른 것은 돌기부(5a, 6a)를 마련하지 않는 점뿐이다.
본 제7 실시형태에 있어서는 라이트 및 리드 동작은 제1 실시 형태와 마찬가지이다. 소거 동작에 있어서, 각 부유 게이트 전극(5, 6)의 전자는 터널 절연막(10)의 얇은 부분을 통과하도록, 부유 게이트 전극(5, 6)의 측면 또는 위 모서리부에서 튀어나와 제어 게이트 전극(7)측으로 이동한다.
본 제7 실시 형태의 메모리 셀 어레이를 제조하는 데는 도 9의 (a)에 있어서, 실리콘 질화막(22) 대신에 실리콘 산화막을 형성하고, 통상의 포토리소그래피 기술 및 에칭 기술을 사용하여, 이 실리콘 산화막과 함께 부유 게이트 전극(5, 6)으로 되는 막(24)을 가공한다(이 경우의 에칭용 마스크는 도 9의 (a)에 도시한 에칭용 마스크의 패턴을 반대로 한 것을 사용함). 그후는 도 10의 (d)이후와 마찬가지의 공정을 실행한다.
본 제7 실시 형태에 있어서는 상술한 바와 같이, 제1 실시 형태에 비하여 도 9의 (b)에 도시한 공정이 필요없게 되어, 공정수의 간략화를 도모할 수 있다.
(5) 각 절연막(8,10)을 산화 실리콘, 질산화 실리콘, 질화 실리콘중 적어도 하나를 주성분으로 하는 다른 절연막으로 치환한다. 그 절연막의 형성에는 열산화법, 열질화법, 열산질화법, CVD법 중 적어도 하나의 방법을 사용하면 좋다. 또한, 이들의 다른 절연막을 복수 적층한 구조로 치환한다.
(6) 각 게이트 전극(5)∼(7)의 재질을 각각 도프드 실리콘 이외의 도전성 재료(아몰퍼스 실리콘, 단결정 실리콘, 고융점 금속을 포함하는 각종 금속, 금속 실리사이드 등)으로 치환한다.
(7) P형 단결정 실리콘 기판(2)을 P형 웰로 치환한다.
(8) P형 단결정 실리콘 기판(2)을 N형 단결정 실리콘 기판 또는 N형 웰으로 치환하고, 소스·드레인 영역(3)을 형성하기 위해 주입하는 불순물 이온으로서 P형 불순물 이온(붕소, 인듐 등)을 사용한다.
(9) 글로벌 비트선 BLg1∼BLgn의 재질을 금속 이외의 도전 재료(도프드 폴리실리콘, 금속 실리사이드 등)로 치환한다.
(10) 다치 기억 기술을 이용하고, 각 메모리 셀(1)의 각 부유 게이트 전극(5, 6) 마다 가각 3치 이상의 데이터를 기억시키도록 한다.
(11) 각 실시 형태에 있어서, 라이트 동작시에 베리파이 라이트 방식을 사용한다.
이상, 각 실시 형태에 대하여 설명하였지만, 각 실시 형태에서 파악할 수 있는 청구항이외의 기술적 사상에 대하여 이하에 이들의 효과와 함께 기재한다.
(가) 청구항 1 내지 5중 어느 하나의 항에 기재된 트랜지스터에 있어서, 부유 게이트 전극 상에 LOCOS법에 의해 형성된 절연막이 형성된 트랜지스터.
(나) 청구항 21에 기재된 트랜지스터 어레이의 제조 방법에 있어서, LOCOS법을 사용하여 상기 제1 도전막 상에 절연막을 형성하는 공정을 구비한 트랜지스터 어레이의 제조 방법.
상기 (가)(나)와 같이 하면, 부유 게이트 전극의 상부에 돌기부를 형성할 수 있다.
그런데, 본 명세서에 있어서, 발명의 구성에 관한 부재는 이하와 같이 정의되는 것이다.
(a) 반도체 기판으로는 단결정 실리콘 반도체 기판뿐만아니라 웰, 단결정 실리콘막, 다결정 실리콘막, 비정질 실리콘막, 화합물 반도체 기판, 화합물 반도체막을 포함하는 것으로 한다.
(b) 도전막으로는 도프드 폴리실리콘막뿐만아니라 아멀포스 실리콘막, 단결정 실리콘막, 고융점 금속을 포함하는 각종 금속막, 금속 실리사이드막 등의 어느 도전 재료막도 포함하는 것으로 한다.
(c) 부유 게이트 전극과 기판 사이의 정전 용량으로는 부유 게이트 전극과 기판에 형성되어 있는 소스·드레인 영역 및 채널 영역 중 한쪽 또는 양쪽 사이의 정전 용량을 포함하는 것으로 한다.
(d) 라이트 동작에 있어서, 한쪽 부유 게이트 전극에 데이터를 라이트할 때에 필요한 값의 셀 전류가 흐르도록, 다른쪽 부유 게이트 전극에 축적되는 전하량을 설정하여 두는 것이라 함은 이 경우, 전하량이 제로인 것고 포함하는 것으로 한다.
본 발명에 의하면, 라이트 특성에 변동이 없고, 미세화가 가능하고, 과잉 소거의 문제가 적고, 구조가 간단한 트랜지스터를 제공할 수 있다.
본 발명에 의하면, 라이트 특성에 변동이 없고, 미세화가 가능하고, 과잉 소거의 문제가 적고, 구조가 간단한 트랜지스터로 이루어진 트랜지스터 어레이를 제공할 수 있다.
본 발명에 의하면, 라이트 특성에 변동이 없고, 미세화가 가능하고, 과잉 소거의 문제가 적고, 구조가 간단한 트랜지스터로 이루어진 트랜지스터 어레이를 사용한 반도체 메모리를 제공할 수 있다.
본 발명에 의하면, 라이트 특성에 변동이 없고, 미세화가 가능하고, 과잉 소거의 문제가 적고, 구조가 간단한 트랜지스터로 이루어진 트랜지스터 어레이의 제조 방법을 제공할 수 있다.

Claims (52)

  1. 하나의 제어 게이트 전극을 공유하고, 반도체 기판에 형성된 2개의 소스·드레인 영역 사이의 채널 영역상에 함께 배치된 2개의 부유 게이트 전극을 구비하고, 상기 부유 게이트 전극과 반도체 기판 사이의 정전 용량이 상기 부유 게이트 전극과 제어 게이트 전극 사이의 정전 용량보다도 크게 설정된 것을 특징으로 하는 트랜지스터.
  2. 반도체 기판에 형성된 제1 및 제2 소스·드레인 영역;
    상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역;
    상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 제1 및 제2 부유 게이트 전극; 및
    상기 제1 및 제2 부유 게이트 전극상에 절연막을 개재하여 형성되고 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극
    을 구비하고,
    상기 제1 부유 게이트 전극은 제1 소스·드레인 영역 근방에 배치되고, 상기 제2 부유 게이트 전극은 제2 소스·드레인 영역 근방에 배치되며,
    상기 제1 또는 제2 부유 게이트 전극과 반도체 기판 사이의 정전 용량이 상기 제1 또는 제2 부유 게이트 전극과 제어 게이트 전극 사이의 정전 용량보다도 크게 설정된 것을 특징으로 하는 트랜지스터.
  3. 반도체 기판에 형성된 대칭 구조의 제1 및 제2 소스·드레인 영역;
    상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역;
    상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 동일 치수 형상의 제1 및 제2 부유 게이트 전극; 및
    상기 제1 및 제2 부유 게이트 전극 상에 절연막을 개재하여 형성되고, 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극
    을 구비하며,
    상기 제1 부유 게이트 전극은 제1 소스·드레인 영역 근방에 배치되고, 상기 제2 부유 게이트 전극은 제2 소스·드레인 영역 근방에 배치되며,
    상기 제1 또는 제2 부유 게이트 전극과 반도체 기판 사이의 정전용량이 상기 제1 또는 제2 부유 게이트 전극과 제어 게이트 전극 사이의 정전 용량보다도 크게 설정된 것을 특징으로 하는 트랜지스터.
  4. 제1항 내지 제3항중 어느 하나의 항에 있어서, 상기 부유 게이트 전극의 상부에 형성된 돌기부를 구비한 것을 특징으로 하는 트랜지스터.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 제어 게이트의 일부는 채널 영역상에 배치되고, 선택 게이트를 구성하는 것을 특징으로 하는 트랜지스터.
  6. 제2항 내지 제5항중 어느 하나의 항에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 제2 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되어, 상기 제2 부유 게이트 전극으로 주입되는 것에 의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되는 것을 특징으로 하는 트랜지스터.
  7. 제2항 내지 제5항중 어느 하나의 항에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제1 소스·드레인 영역은 정전류원을 개재하여 접지되고, 상기 제2 소스·드레인 영역에는 제1 전압이 인가되고, 상기 제어 게이트 전극에는 제1 전압보다 낮은 제2 전압이 인가되고, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 제2 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제2 부유 게이트 전극의 전위가 올라가고, 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되고, 상기 제2 부유 게이트 전극으로 주입되는 것에 의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되고, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극의 전위가 상승되지만, 그 전위가 낮으므로 제1 부유 게이트 전극으로 실질적으로 열 전자가 주입되는 일이 없는 것을 특징으로 하는 트랜지스터.
  8. 제2항 내지 제7항중 어느 하나의 항에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할때에 제2 부유 게이트 전극에 데이터를 라이트할 때에 필요한 값의 셀 전류가 흐르도록, 상기 제1 부유 게이트 전극에 축적되는 전하량을 설정하여 두는 것을 특징으로 하는 트랜지스터.
  9. 제6항 내지 제8항중 어느 하나의 항에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축적되는 전하량을 적게 설정하여 과잉 라이트 상태로 되지 않도록 하는 것을 특징으로 하는 트랜지스터.
  10. 제6항 내지 제8항중 어느 하나의 항에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축적되는 전하량을 많게 설정하여 과잉 라이트 상태로 하고, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역에 상기 셀 전류의 값에 대응한 리크 전류가 흐르도록, 상기 제1 부유 게이트 전극의 게이트 길이 또는 기판의 불순물 농도 중 적어도 어느 한쪽을 설정하여 두는 것을 특징으로 하는 트랜지스터.
  11. 제2항 내지 제5항중 어느 하나의 항에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 제1 부유 게이트 전극 바로 아래의 채널 영역을 온 상태로 하고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류의 값에 따라 상기 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 특징으로 하는 트랜지스터.
  12. 제2항 내지 제5항중 어느 하나의 항에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되므로, 그 셀 전류의 값에 따라 상기 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 특징으로 하는 트랜지스터.
  13. 제 2 항 내지 제 5 항중 어느 하나의 항에 있어서, 상기 제1 소스·드레인 영역에는 제3 전압이 인가되고, 상기 제2 소스·드레인 영역에는 제3 전압보다 낮은 제4 전압이 인가되고, 상기 제어 게이트 전극에는 제5 전압이 인가되고, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극의 전위가 상승하고, 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트 전극에는 실질적으로 전하가 축적되지 않고, 라이트 상태에 있는 상기 제2 부유 게이트 전극에는 전하가 축적되어 있고, 소거 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되어 있으므로 그 셀 전류의 값에 따라 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 특징으로 하는 트랜지스터.
  14. 제2항 내지 제5항중 어느 하나의 항에 있어서, 상기 제1 및 제2 소스·드레인 영역에는 제6 전압이 인가되고, 상기 제어 게이트 전극에는 제6 전압보다도 높은 제7 전압이 인가되고, 상기 제1 및 제2 소스·드레인 영역과 강하게 커플링하고 있는 제1 및 제2 부유 게이트 전극에 의해, 상기 제1 및 제2 부유 게이트 전극의 전위는 제6 전압에서 그다지 변화하지 않고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극의 전위차가 크게 되고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극 사이에 고전계가 생기고, 파울라 노드하임 터널 전류가 흐름으로써, 상기 제1 및 제2 부유 게이트 중의 전자가 제어 게이트 전극측으로 인출되어, 상기 제1 및 제2 부유 게이트 전극에 기억된 데이터의 소거가 실행되는 것을 특징으로 하는 트랜지스터.
  15. 제14항에 있어서, 상기 제1 및 제2 부유 게이트 전극중의 전자가 제어 게이트 전극측으로 인출될 때에, 상기 각 부유 게이트 전극의 상부에 형성된 돌기부에서 전자가 튀어 나와 제어 게이트 전극측으로 이동하는 것을 특징으로 하는 트랜지스터.
  16. 반도체 기판 표면에 형성된 2개의 소스·드레인 영역, 이 반도체 기판상의 절연층, 이 절연층상에 함께 배치되어 상기 소스·드레인 영역 사이에 위치하는 2개의 부유 게이트 전극 및 이 2개의 부유 게이트 전극의 상층에 위치하는 공통의 제어 게이트 전극을 갖는 트랜지스터;
    상기 트랜지스터를 매트릭스 형상으로 배치하고 이 매트릭스내에서 행방향으로 배열된 복수의 트랜지스터의 각 제어 게이트 전극을 공통 접속하는 워드선; 및
    상기 매트릭스내에서 열방향으로 배열된 복수의 트랜지스터의 각 소스·드레인 영역을 각각 공통 접속하느 비트선
    을 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  17. 반도체 기판에 형성된 제1 및 제2 소스·드레인 영역, 상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 제1 및 제2 부유 게이트 전극 및 상기 제1 및 제2 부유 게이트 전극 상에 절연막을 개재하여 형성되고, 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 구비하고, 또한 상기 제1 부유 게이트 전극이 제1 소스·드레인 영역 근방에 배치되고, 상기 제2 부유 게이트 전극이 제2 소스·드레인 영역 근방에 배치된 트랜지스터;
    상기 트랜지스터를 매트릭스 형상으로 배치하고 이 매트릭스내에서 행방향으로 배열된 복수의 트랜지스터의 각 제어 게이트 전극을 공통 접속하는 워드선; 및
    상기 매트릭스내에서 열방향으로 배열된 복수의 트랜지스터의 각 소스·드레인 영역을 각각 공통 접속하는 비트선
    을 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  18. 반도체 기판에 형성된 대칭 구조의 제1 및 제2 소스·드레인 영역, 상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 동일 치수 형상의 제1 및 제2 부유 게이트 전극, 및 상기 제1 및 제2 부유 게이트 전극 상에 절연막을 개재하여 형성되고, 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 구비하고, 또한 상기 제1 부유 게이트 전극이 제1 소스·드레인 영역 근방에 배치되고, 상기 제2 부유 게이트 전극이 제2 소스·드레인 영역 근방에 배치된 트랜지스터;
    상기 트랜지스터를 매트릭스 형상으로 배치하고 이 매트릭스내에서 행방향으로 배열된 복수의 트랜지스터의 각 제어 게이트 전극을 공통 접속하는 워드선; 및
    상기 매트릭스내에서 열방향으로 배열된 복수의 트랜지스터의 각 소스·드레인 영역을 각각 공통 접속하는 비트선
    을 포함하는 것을 특징으로 하는 트랜지스터 어레이.
  19. 제16항 내지 제18항중 어느 하나의 항에 있어서, 상기 행방향으로 배열된 각 트랜지스터의 소스·드레인 영역이 분리되고, 열발향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 행 방향으로 배열된 각 트랜지스터마다 독립된 비트선이 형성된 것을 특징으로 하는 트랜지스터 어레이.
  20. 제16항 내지 제18항중 어느 하나의 항에 있어서, 상기 트랜지스터 어레이는 행방향으로 복수의 셀 블럭으로 분할되고, 각 셀 블럭에서의 열방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 비트선이 형성되고, 각각의 셀 블럭에서의 행방향으로 배열된 각 트랜지스터의 소스·드레인 영역이 분리되고, 이웃하는 셀 블럭에 있어서는 열방향으로 배열된 각 트랜지스터의 소스·드레인 영역이 분리되어 각각의 비트선이 형성된 것을 특징으로 하는 트랜지스터 어레이.
  21. 제16항 내지 제18항중 어느 하나의 항에 있어서, 상기 트랜지스터 어레이는 열방향으로 복수의 셀 블럭으로 분할되고, 각 셀 블럭에서의 열방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 로컬쇼트 비트선이 형성되고, 각 로컬 쇼트 비트선에 대응하여 글로벌 비트선이 마련되고, 각 셀 블럭에서의 각 로컬 쇼트 비트선과 각 글로벌 비트선이 스위칭 소자를 개재하여 접속된 것을 특징으로 하는 트랜지스터 어레이.
  22. 제16항 내지 제21항중 어느 하나의 항에 있어서, 상기 부유 게이트 전극의 상부에 형성된 돌기부를 구비한 것을 특징으로 하는 트랜지스터 어레이.
  23. 제16항 내지 제21항중 어느 하나의 항에 있어서, 상기 제어 게이트의 일부는 채널 영역상에 배치되고, 선택 게이트를 구성하는 것을 특징으로 하는 트랜지스터 어레이.
  24. 제17항 내지 제23항중 어느 하나의 항에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 상기 제2 부유 게이트 전극 사이의 정전 용량을 거치 커플링에 의해 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되고, 상기 제2 부유 게이트 전극으로 주입되는 것에 의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되는 것을 특징으로 하는 트랜지스터 어레이.
  25. 제17항 내지 제23항중 어느 하나의 항에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제1 소스·드레인 영역은 정전류원을 개재하여 접지되고, 상기 제2 소스·드레인 영역에는 제1 전압이 인가되고, 상기 제어 게이트 전극에는 제1 전압보다 낮은 제2 전압이 인가되고, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 제2 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제2 부유 게이트 전극의 전위가 상승하고, 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되고, 상기 제2 부유 게이트 전극으로 주입되는 것에 의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되고, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극의 전위가 상승되지만, 그 전위가 낮으므로 제1 부유 게이트 전극으로 실질적으로 열 전자가 주입되는 일은 없는 것을 특징으로 하는 트랜지스터 어레이.
  26. 제17항 내지 제25항중 어느 하나의 항에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할때에, 제2 부유 게이트 전극에 데이터를 라이트할 때에 필요한 값의 셀 전류가 흐르도록, 상기 제1 부유 게이트 전극에 축적되는 전하량을 설정하여 두는 것을 특징으로 하는 트랜지스터 어레이.
  27. 제24항 내지 제26항중 어느 하나의 항에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축적되는 전하량을 적게 설정하여 과잉 라이트 상태로 되지 않도록 하는 것을 특징으로 하는 트랜지스터 어레이.
  28. 제24항 내지 제26항중 어느 하나의 항에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축적되는 전하량을 많게 설정하여 과잉 라이트 상태로 하고, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역에 상기 셀 전류의 값에 대응한 리크 전류가 흐르도록, 상기 제1 부유 게이트 전극의 게이트 길이 또는 기판의 불순물 농도중 적어도 어느 한쪽을 설정하여 두는 것을 특징으로 하는 트랜지스터 어레이.
  29. 제17항 내지 제23항중 어느 하나의 항에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 제1 부유 게이트 전극 바로 아래의 채널 영역을 온 상태로 하고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류의 값에 따라 상기 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 특징으로 하는 트랜지스터 어레이.
  30. 제17항 내지 제23항중 어느 하나의 항에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되어 있으므로 그 셀 전류의 값에 따라 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 특징으로 하는 트랜지스터 어레이.
  31. 제17항 내지 제23항중 어느 하나의 항에 있어서, 상기 제1 소스·드레인 영역에는 제3 전압이 인가되고, 상기 제2 소스·드레인 영역에는 제3 전압보다 낮은 제4 전압이 인가되고, 상기 게이트 전극에는 제5 전압이 인가되고, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극의 전위가 상승하고, 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트에는 실질적으로 전하가 축적되지 않고, 라이트 상태에 있는 상기 제2 부유 게이트 전극에는 전하가 축적되어 있고, 소거 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되어 있으므로 그 셀 전류의 값에 따라 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 특징으로 하는 트랜지스터 어레이.
  32. 제17항 내지 제23항중 어느 하나의 항에 있어서, 상기 제1 및 제2 소스·드레인 영역에는 제6 전압이 인가되고, 상기 제어 게이트 전극에는 제6 전압보다도 높은 제7 전압이 인가되고, 상기 제1 및 제2 소스·드레인 영역과 강하게 커플링하고 있는 제1 및 제2 부유 게이트 전극에 의해, 상기 제1 및 제2 부유 게이트 전극의 전위는 제6 전압에서 그다지 변화하지 않고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극의 전위차가 크게 되고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극 사이에 고전계가 생기고, 파울라 노드하임 터널 전류가 흐름으로써, 상기 제1 및 제2 부유 게이트 중의 전자가 제어 게이트 전극측으로 인출되어, 상기 제1 및 제2 부유 게이트 전극에 기억된 데이터의 소거가 실행되는 것을 특징으로 하는 트랜지스터 어레이.
  33. 제32항에 있어서, 상기 제1 및 제2 부유 게이트 전극중의 전자가 제어 게이트 전극측으로 인출될 때에, 상기 각 부유 게이트 전극의 상부에 형성된 돌기부에서 전자가 튀어 나와 제어 게이트 전극측으로 이동하는 것을 특징으로 하는 트랜지스터 어레이.
  34. 제16항 내지 제33 항중 어느 하나의 항에 있어서, 상기 공통 워드선에 접속된 각 트랜지스터의 각 부유 게이트 전극이 직렬로 배치되고, 그 회로가 공통의 비트선에 병렬로 접속되어 되는 AND-NOR형 구성을 취하는 것을 특징으로 하는 트랜지스터 어레이.
  35. 부유 게이트 전극에 전하를 주입하는 것에 의해 데이터의 라이트 동작을 실행하는 반도체 메모리에 있어서,
    반도체 기판 표면에 형성된 2개의 소스·드레인 영역, 이 반도체 기판상의 절연층, 이 절연층상에 함께 배치되어 상기 소스·드레인 영역 사이에 위치하는 2개의 부유 게이트 전극 및 이 2개의 부유 게이트 전극의 상층에 위치하는 공통의 제어 게이트 전극을 포함하며,
    상기 부유 게이트 전극에 주입된 전하를 상기 제어 게이트 전극으로 인출하는 것에 의해 데이터의 소거 동작을 행하는 것을 특징으로 하는 반도체 메모리.
  36. 부유 게이트 전극에 전하를 주입하는 것에 의해 데이터의 라이트 동작을 실행하는 반도체 메모리에 있어서,
    반도체 기판에 형성된 제1 및 제2 소스·드레인 영역, 상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 제1 및 제2 부유 게이트 전극, 및 상기 제1 및 제2 부유 게이트 전극상에 절연막을 개재하여 형성되고 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 포함하며,
    상기 부유 게이트 전극에 주입된 전하를 상기 제어 게이트 전극으로 인출하는 것에 의해 데이터의 소거 동작을 행하는 것을 특징으로 하는 반도체 메모리.
  37. 부유 게이트 전극에 전하를 주입하는 것에 의해 데이터의 라이트 동작을 실행하는 반도체 메모리에 있어서,
    반도체 기판에 형성된 대칭 구조의 제1 및 제2 소스·드레인 영역, 상기 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 상기 채널 영역상에 게이트 절연막을 개재하여 함께 배치된 동일 치수 형상의 제1 및 제2 부유 게이트 전극, 및 상기 제1 및 제2 부유 게이트 전극 상에 절연막을 개재하여 형성되고 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 포함하며,
    상기 부유 게이트 전극에 주입된 전하를 상기 제어 게이트 전극으로 인출하는 것에 의해 데이터의 소거 동작을 행하는 것을 특징으로 하는 반도체 메모리.
  38. 제35항 내지 제37항중 어느 하나의 항에 있어서, 상기 각 부유 게이트 전극의 상부에 형성된 돌기부를 구비한 것을 특징으로 하는 반도체 메모리.
  39. 제35항 내지 제38항중 어느 한 항에 있어서, 상기 제어 게이트의 일부는 채널 영역상에 배치되고, 선택 게이트를 구성하는 것을 특징으로 하는 반도체 메모리.
  40. 제36항 내지 제39항중 어느 하나의 항에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 제2 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되어, 상기 제2 부유 게이트 전극으로 주입되는 것에의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되는 것을 특징으로 하는 반도체 메모리.
  41. 제36항 내지 제39항중 어느 하나의 항에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할 때, 상기 제1 소스·드레인 영역은 정전류원을 개재하여 접지되고, 상기 제2 소스·드레인 영역에는 제1 전압이 인가되고, 상기 제어 게이트 전극에는 제1 전압보다 낮은 제2 전압이 인가되고, 상기 제2 소스·드레인 영역에서 제1 소스·드레인 영역을 향하여 셀 전류가 흐르고, 상기 제2 소스·드레인 영역과 제2 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제2 부유 게이트 전극의 전위가 상승하고, 상기 채널 영역과 제2 부유 게이트 전극 사이에 고전계가 생기고, 전자가 가속되어 열 전자로 되고, 상기 제2 부유 게이트 전극으로 주입되는 것에 의해 제2 부유 게이트 전극에 전하가 축적되고, 그 전하에 대응한 데이터가 라이트되어 기억되고, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극의 전위가 상승되지만, 그 전위가 낮은 것에서 제1 부유 게이트 전극으로 실질적으로 열 전자가 주입되는 일은 없는 것을 특징으로 하는 반도체 메모리.
  42. 제36항 내지 제41항중 어느 하나의 항에 있어서, 상기 제2 부유 게이트 전극에 전하를 주입하여 데이터를 라이트할때에 제2 부유 게이트 전극에 데이터를 라이트할 때에 필요한 값의 셀 전류가 흐르도록, 상기 제1 부유 게이트 전극에 축적되는 전하량을 설정하여 두는 것을 특징으로 하는 반도체 메모리.
  43. 제40항 내지 제42항중 어느 하나의 항에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축되는 전하량을 적게 설정하여 과잉 라이트 상태로 되지 않도록 하는 것을 특징으로 하는 반도체 메모리.
  44. 제40항 내지 제42항중 어느 하나의 항에 있어서, 상기 셀 전류의 값과 제2 부유 게이트 전극으로의 열 전자의 주입 시간을 조정하는 것에 의해, 상기 제2 부유 게이트 전극에 축적되는 전하량을 조정하고, 상기 제2 부유 게이트 전극에 축적되는 전하량을 많게 설정하여 과잉 라이트 상태로 하고, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역에 상기 셀 전류의 값에 대응한 리크 전류가 흐르도록, 상기 제1 부유 게이트 전극의 게이트 길이 또는 기판의 불순물 농도중 적어도 어느 한쪽을 설정하여 두는 것을 특징으로 하는 반도체 메모리.
  45. 제36항 내지 제39항중 어느 하나의 항에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 제1 부유 게이트 전극 바로 아래의 채널 영역을 온 상태로 하고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류의 값에 따라 상기 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 특징으로 하는 반도체 메모리.
  46. 제36항 내지 제39항중 어느 하나의 항에 있어서, 상기 제1 소스·드레인 영역과 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되어 있으므로 그 셀 전류의 값에 따라 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 특징으로 하는 반도체 메모리.
  47. 제36항 내지 제39항중 어느 하나의 항에 있어서, 상기 제1 소스·드레인 영역에는 제3 전압이 인가되고, 상기 제2 소스·드레인 영역에는 제3 전압보다 낮은 제4 전압이 인가되고, 상기 게이트 전극에는 제5 전압이 인가되고, 상기 제1 소스·드레인 영역과 상기 제1 부유 게이트 전극 사이의 정전 용량을 개재한 커플링에 의해, 상기 제1 부유 게이트 전극의 전위가 상승하고, 제1 부유 게이트 전극에 축적된 전하의 유무에 관계없이, 상기 제1 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되고, 소거 상태에 있는 상기 제2 부유 게이트에는 실질적으로 전하가 축적되지 않고, 라이트 상태에 있는 상기 제2 부유 게이트 전극에는 전하가 축적되어 있고, 소거 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 온 상태로 되어 있고, 라이트 상태에 있는 상기 제2 부유 게이트 전극 바로 아래의 채널 영역은 오프 상태에 가깝게 되어 있고, 상기 제1 소스·드레인 영역에서 제2 소스·드레인 영역 영역을 향하여 흐르는 셀 전류는 상기 제2 부유 게이트 전극이 소거 상태에 있는 경우의 쪽이 라이트 상태에 있는 경우보다도 크게 되어 있으므로 그 셀 전류의 값에 따라 제2 부유 게이트 전극에 기억된 데이터의 값을 리드하는 것을 특징으로 하는 반도체 메모리.
  48. 제36항 내지 제39항중 어느 하나의 항에 있어서, 상기 제1 및 제2 소스·드레인 영역에는 제6 전압이 인가되고, 상기 제어 게이트 전극에는 제6 전압보다도 높은 제7 전압이 인가되고, 상기 제1 및 제2 소스·드레인 영역과 강하게 커플링하고 있는 제1 및 제2 부유 게이트 전극에 의해, 상기 제1 및 제2 부유 게이트 전극의 전위는 제6 전압에서 그다지 변화하지 않고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극의 전위차가 크게 되고, 상기 제어 게이트 전극과 제1 및 제2 부유 게이트 전극 사이에 전계가 생기고, 파울라 노드하임 터널 전류가 흐름으로써, 상기 제1 및 제2 부유 게이트 중의 전자가 제어 게이트 전극측으로 인출되어, 상기 제1 및 제2 부유 게이트 전극에 기억된 데이터의 소거가 실행되는 것을 특징으로 하는 반도체 메모리.
  49. 제48항에 있어서, 상기 제1 및 제2 부유 게이트 전극중의 전자가 제어 게이트 전극측으로 인출될 때에, 상기 각 부유 게이트 전극의 상부에 형성된 돌기부에서 전자가 튀어 나와 제어 게이트 전극측으로 이동하는 것을 특징으로 하는 반도체 메모리.
  50. 반도체 기판상에 게이트 절연막을 개재하여 형성된 제1 및 제2 소스·드레인 영역, 제1 및 제2 소스·드레인 영역 사이에 삽입된 채널 영역, 채널 영역상에 함께 배치된 제1 및 제2 부유 게이트 전극 및 제1 및 제2 부유 게이트 전극상에 터널 절연막을 개재하여 형성되고 제1 및 제2 부유 게이트 전극에 의해 공유된 제어 게이트 전극을 구비한 트랜지스터가 복수개 매트릭스 형상으로 배치되어 구성되고, 행방향으로 배열된 각 트랜지스터의 제어 게이트 전극에 의해 공통의 워드선이 형성되고, 열방향으로 배열된 각 트랜지스터의 소스·드레인 영역에 의해 공통의 비트선이 형성된 트랜지스터 어레이의 제조 방법에 있어서,
    반도체 기판상에 게이트 절연막을 형성하는 공정;
    게이트 절연막상에 제1 도전막을 형성하는 공정;
    제1 도전성막을 에칭하여 부유 게이트 전극으로 되는 제1 막을 형성하는 공정 ― 제1 막은 소스·드레인 영역과 평행으로 배치된 제1 및 제2 부유 게이트 전극 사이를 연속시킨 형상을 갖고, 제1 막의 양측벽이 제1 및 제2 부유 게이트 전극의 양측벽으로 됨;
    반도체 기판의 표면에 불순물 이온을 주입하여 소스 영역·드레인 영역을 형성하는 공정;
    상기 공정에서 형성된 디바이스의 전면에 터널 절연막을 형성하는 공정;
    상기 공정에서 형성된 디바이스의 전면에 제2 도전막을 형성하는 공정; 및
    제2 도전막과 터널 절연막과 제1 막을 동시에 에칭하는 것에 의해 제2 도전막에서 제어 게이트 전극을 형성하고, 제1 막에서 제1 및 제2 부유 게이트 전극을 형성하는 공정
    을 구비한 것을 특징으로 하는 트랜지스터 어레이의 제조 방법.
  51. 제 50 항에 기재된 트랜지스터 어레이의 제조 방법에 의해 제조된 트랜지스터 어레이를 메모리 어레이로서 사용하는 것을 특징으로 하는 반도체 메모리.
  52. 제16항 내지 제18항 중 어느 하나의 항에 있어서, 상기 제어 게이트 전극과 워드선이 동일층으로 이루어진 것을 특징으로 하는 트랜지스터 어레이.
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