KR100944849B1 - 전하 축적층과 제어 게이트를 포함하는 적층 게이트를구비한 반도체 기억 장치 - Google Patents

전하 축적층과 제어 게이트를 포함하는 적층 게이트를구비한 반도체 기억 장치 Download PDF

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Abstract

반도체 기억 장치는 메모리 셀, 메모리 셀 어레이, 컨택트 영역, 및 컨택트 플러그를 포함한다. 메모리 셀의 각각은, 전하 축적층과 제어 게이트 전극을 포함하는 적층 게이트를 구비한다. 메모리 셀 어레이 내에서 복수의 메모리 셀은, 전류 경로가 제1 방향을 따르도록 배치된다. 컨택트 영역은, 메모리 셀 어레이에 제1 방향에 직교하는 제2 방향으로 인접하여 형성되며, 반도체 기판 상에 형성된 소자 분리 영역을 구비한다. 상기 제어 게이트 전극의 일단측의 종단부는, 컨택트 영역의 소자 분리 영역 상까지 인출된다. 컨택트 플러그는, 컨택트 영역의 소자 분리 영역 상에 위치하는 제어 게이트 전극 상에 형성된다. 각각의 제어 게이트 전극 상에 형성된 컨택트 플러그는, 컨택트 영역 내에서, 제1 방향을 따른 제1 축을 교대로 사이에 두도록 위치한다.
Figure R1020070137548
컨택트 영역, 메모리 셀 어레이, 로우 디코더, 반도체 기판, 컨택트 플러그, 제어 게이트 전극, 메모리 셀 유닛, 소자 분리 영역

Description

전하 축적층과 제어 게이트를 포함하는 적층 게이트를 구비한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING STACK GATE INCLUDING CHARGE ACCUMULATED LAYER AND CONTROL GATE}
본 출원은 일본국 특허 출원 2006-353420(2006년 12월 27일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 기억 장치에 관한 것이다. 예를 들면, 전하 축적층과 제어 게이트를 포함하는 적층 게이트를 구비한 반도체 기억 장치의 구성에 관한 것이다.
종래, 불휘발성 반도체 메모리로서 NAND형 EEPROM(Electrically Erasable and Programmable Read Only Memory)이 알려져 있다. NAND형 EEPROM에서는, 전류 경로가 직렬 접속된 복수의 메모리 셀 트랜지스터가 메모리 셀 유닛(이하, 이것을 NAND 스트링이라고 함)을 형성하고 있다. 그리고 근년에는, 미세화에 대한 요구의 고조로부터, 1개의 NAND 스트링에 포함되는 워드선의 개수는 증가 경향에 있다.
상기 워드선은, 메모리 셀 어레이의 밖으로 인출되어, 컨택트 플러그를 통해서 로우 디코더에 접속된다. 이 때 워드선은, 그 폭이 최소 가공 치수 F로 되도록 가공된다. 따라서, 워드선이나 컨택트 플러그의 단선 및 단락을 방지하기 위해서, 포토리소그래피 시의 오정렬을 고려한 레이아웃이, 예를 들면 일본 특개 2002-151601호 공보에 제안되어 있다.
그러나, 상기에 개시된 구성이면, 오정렬을 고려한 결과, 워드선과 로우 디코더를 접속하는 컨택트 플러그 형성 영역의 면적이 커진다. 그 때문에, 칩 면적이 증대하는 경향이 있었다.
본 발명의 양태에 따른 반도체 기억 장치는, 각각이 적층 게이트와 전류 경로를 구비한 복수의 메모리 셀 - 상기 적층 게이트는, 반도체 기판 상에 제1 절연막을 개재하여 형성된 전하 축적층과, 상기 전하 축적층 상에 제2 절연막을 개재하여 형성된 제어 게이트를 포함함 - 과,
각각의 상기 전류 경로가 제1 방향을 따르도록 하여, 복수의 상기 메모리 셀이 배치된 메모리 셀 어레이와,
상기 제1 방향에 직교하는 제2 방향으로 상기 메모리 셀 어레이에 인접하는 컨택트 영역 - 상기 컨택트 영역은, 상기 반도체 기판 상에 형성된 소자 분리 영역을 구비하고, 상기 제어 게이트의 일단측의 종단부는, 상기 메모리 셀 어레이 내로부터 상기 소자 분리 영역 상까지 인출됨 - 과,
상기 컨택트 영역 내의 상기 소자 분리 영역 상에 위치하는 상기 제어 게이트 상에 형성된 제1 컨택트 플러그 - 각각의 상기 제어 게이트 상에 형성된 상기 제1 컨택트 플러그는, 상기 컨택트 영역 내에서, 상기 제1 방향을 따른 제1 축을 교대로 사이에 두도록 위치함 -
를 포함한다.
[제1 실시 양태]
본 발명의 제1 실시 양태에 따른 반도체 기억 장치에 대해서, 도 1을 이용하여 설명한다. 도 1은, 본 실시 양태에 따른 NAND형 플래시 메모리의 구성의 일부를 도시하는 블록도이다.
도시한 바와 같이 NAND형 플래시 메모리(1)는, 메모리 셀 어레이(2), 로우 디코더(3), 및 컨택트 영역(4)을 구비하고 있다. 우선 메모리 셀 어레이(2)의 구성에 대해서 설명한다.
도시한 바와 같이 메모리 셀 어레이(2)는, 복수의 NAND 스트링을 갖고 있다. 도 1에서는 1행의 NAND 스트링만을 도시하고 있다. NAND 스트링의 각각은, 32개의 메모리 셀 트랜지스터 MT0∼MT31과, 선택 트랜지스터 ST1, ST2를 포함하고 있다. 이하에서는, 설명의 간결화를 위해서, 메모리 셀 트랜지스터 MT0∼MT31을 서로 구별하지 않는 경우에는, 모두 간단히 메모리 셀 트랜지스터 MT라고 부르는 경우가 있다. 메모리 셀 트랜지스터 MT는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 전하 축적층(예를 들면 부유 게이트)과, 부유 게이트 상에 게이트간 절연막을 개재하여 형성된 제어 게이트 전극을 갖는 적층 게이트 구조를 구비하고 있다. 또한, 메모리 셀 트랜지스터 MT의 개수는 32개에 한정되지 않고, 8개나 16개, 64 개, 128개, 256개 등이어도 되고, 그 수는 한정되는 것은 아니다. 메모리 셀 트랜지스터 MT는, 인접하는 것끼리에서 소스, 드레인을 공유하고 있다. 그리고, 선택 트랜지스터 ST1, ST2 사이에, 그 전류 경로가 직렬 접속되도록 하여 배치되어 있다. 직렬 접속된 메모리 셀 트랜지스터 MT의 일단측의 드레인 영역은 선택 트랜지스터 ST1의 소스 영역에 접속되고, 타단측의 소스 영역은 선택 트랜지스터 ST2의 드레인 영역에 접속되어 있다.
동일 행에 있는 메모리 셀 트랜지스터 MT의 제어 게이트 전극은 워드선 WL0∼WL31 중 어느 하나에 공통 접속되고, 동일 행에 있는 메모리 셀의 선택 트랜지스터 ST1, ST2의 게이트는, 각각 셀렉트 게이트선 SGD, SGS에 공통 접속되어 있다. 또한, 메모리 셀 어레이에서 동일 열에 있는 선택 트랜지스터 ST1의 드레인은 비트선 BL0∼BLm(m은 자연수) 중 어느 하나에 공통 접속된다. 비트선은, 메모리 셀 트랜지스터 MT로부터 판독된 데이터, 및 메모리 셀 트랜지스터 MT에 기입할 데이터의 전송선으로서 기능한다. 또한 설명의 간략화를 위해서, 이하에서는 워드선 WL0∼WL31 및 비트선 BL0∼BLm을 서로 구별하지 않는 경우에는, 모두 각각 간단히 워드선 WL 및 비트선 BL이라고 부르는 경우가 있다. 선택 트랜지스터 ST2의 소스는 소스선 SL에 공통 접속된다. 또한, 선택 트랜지스터 ST1, ST2는 반드시 양방 필요한 것은 아니며, NAND 스트링을 선택할 수 있는 것이면 어느 한쪽만이 형성되어 있어도 된다.
도 1에서는，1행의 NAND 스트링만 도시하고 있지만, 메모리 셀 어레이(2) 내에는 복수 행의 NAND 스트링이 배치되고, 동일 열에 있는 NAND 스트링은 동일한 비 트선 BL에 접속된다. 또한, 동일한 워드선 WL에 접속된 복수의 메모리 셀 트랜지스터 MT에는 일괄하여 데이터가 기입되고, 이 단위는 1페이지라고 불린다. 또한 복수의 NAND 스트링은 일괄하여 데이터가 소거되고, 이 단위는 블록이라고 불린다.
로우 디코더(3)는, 워드선 WL 및 셀렉트 게이트선 SGD, SGS마다 형성된 디코드 회로(5)를 구비하고 있다. 디코드 회로(5)의 각각은, 외부로부터 입력된 로우 어드레스 신호의 NAND 연산을 행하는 NAND 게이트(6)와, NAND 게이트(6)에서의 연산 결과를 반전하는 인버터(7)를 구비하고 있다. 그리고 인버터(7)의 출력이, 워드선 WL 및 셀렉트 게이트선 SGD, SGS의 선택 신호로 되고, 각각 금속 배선층(8)에 출력된다. 즉, 로우 디코더(3)는 워드선 WL 및 셀렉트 게이트선 SGD, SGS의 선택 동작을 행하고, 이들에 대하여 전압을 인가한다.
컨택트 영역(4)은, 메모리 셀 어레이(2)와 로우 디코더(3) 사이의 영역에 형성된다. 컨택트 영역(4)에서, 금속 배선층(8)의 각각은, 대응하는 워드선 WL, 또는 셀렉트 게이트선 SGD, SGS와 접속된다. 즉, 금속 배선층(8)의 각각은, 로우 디코더(3)로부터 출력된 전압을, 워드선 WL 및 셀렉트 게이트선 SGD, SGS에 전송한다.
다음으로 상기 구성의 메모리 셀 어레이(2) 및 컨택트 영역(4)의 평면 구성에 대해서, 도 2를 이용하여 설명한다. 도 2는, 메모리 셀 어레이(2) 및 컨택트 영역(4)의 평면도이다. 우선 메모리 셀 어레이(2)에 대해서 설명한다.
도시하는 바와 같이, 반도체 기판(10) 내에는 제1 방향을 따른 스트라이프 형상의 소자 영역 AA가, 제1 방향에 직교하는 제2 방향을 따라 복수 형성되어 있 다. 인접하는 소자 영역 AA 사이에는 소자 분리 영역 STI가 형성되고, 이 소자 분리 영역 STI에 의해 소자 영역 AA는 전기적으로 분리되어 있다. 반도체 기판(10) 상에는, 복수의 소자 영역 AA를 걸치도록 하여, 제2 방향을 따른 스트라이프 형상의 워드선 WL 및 셀렉트 게이트선 SGD, SGS가 형성되어 있다. 워드선 WL과 소자 영역 AA가 교차하는 영역에는, 부유 게이트 FG가 형성되어 있다. 그리고, 워드선 WL과 소자 영역 AA가 교차하는 영역에는 메모리 셀 트랜지스터 MT가 형성되고, 셀렉트 게이트선 SGD, SGS와 소자 영역 AA가 교차하는 영역에는, 각각 선택 트랜지스터 ST1, ST2가 형성되어 있다. 제1 방향에서 인접하는 워드선 WL 사이, 셀렉트 게이트선 사이, 및 워드선과 셀렉트 게이트선 사이의 소자 영역 AA 내에는, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 소스 영역 또는 드레인 영역으로 되는 불순물 확산층이 형성되어 있다.
제1 방향에서 인접하는 셀렉트 게이트선 SGD 사이의 소자 영역 AA에 형성되는 불순물 확산층은, 선택 트랜지스터 ST1의 드레인 영역으로서 기능한다. 그리고 이 드레인 영역 상에는 컨택트 플러그 CP1이 형성된다. 컨택트 플러그 CP1은, 제1 방향을 따라 형성된 스트라이프 형상의 비트선 BL(도시 생략)에 접속된다. 또한, 제1 방향에서 인접하는 셀렉트 게이트선 SGS 사이의 소자 영역 AA에 형성되는 불순물 확산층은, 선택 트랜지스터 ST2의 소스 영역으로서 기능한다. 그리고 이 소스 영역 상에는 컨택트 플러그 CP2가 형성된다. 컨택트 플러그 CP2는, 도시하지 않은 소스선에 접속된다.
또한, 메모리 셀 어레이(2)에서, 컨택트 영역(4)에 가장 근접한 소자 영역 AA의 폭은, 그 밖의 소자 영역 AA의 폭보다도 크게 되어 있다. 이 소자 영역 AA에 형성된 NAND 스트링은, 더미로서 이용하여도 된다.
다음으로 컨택트 영역(4)의 평면 구성에 대해서 설명한다. 도시하는 바와 같이 컨택트 영역(4)은, 메모리 셀 어레이(2)와 제2 방향으로 인접하고 있다. 그리고, 반도체 기판(10) 내에 제1 방향을 따른 스트라이프 형상의 소자 영역 AA가 형성되어 있다. 이 소자 영역 AA는, 더미의 소자 영역으로서 기능하고, 반도체 소자가 형성되기 위한 것은 아니다. 그리고 그 밖의 영역에는 소자 분리 영역 STI가 형성되어 있다. 워드선 WL 및 셀렉트 게이트선 SGD, SGS의 일단측의 종단부는, 컨택트 영역(4) 내까지 인출되어 있다. 그리고, 컨택트 영역(4) 내의 소자 분리 영역 STI 상에서，워드선 WL 및 셀렉트 게이트선 SGD, SGS 상에, 컨택트 플러그 CP3이 형성되어 있다. 또한 컨택트 영역(4) 내에는, 로우 디코더(3)에 의한 선택 신호를 전달하는 금속 배선층(8)이 인출되어 있다. 그리고 금속 배선층(8)은, 컨택트 영역(4) 내에서, 워드선 WL 및 셀렉트 게이트선 SGD, SGS와 컨택트 플러그 CP3을 통해서 접속되어 있다.
컨택트 영역(4)에서의 워드선 WL의 형상의 상세에 대해서, 도 3을 이용하여 설명한다. 도 3은, 메모리 셀 어레이(2) 및 컨택트 영역(4)의 평면도이며, 특히 워드선 WL0∼WL31의 평면 구성에 대해서 도시하고 있다. 도면에서, 사선을 부가한 영역이 워드선 WL이다.
도시하는 바와 같이, 컨택트 영역(4)에서 워드선 WL은, 그 일단측의 종단부가, 제1 방향을 따라 물새떼 형상(지그재그 형상)으로 위치하도록 형성된다. 바꿔 말하면, 컨택트 영역(4) 내에서 제1 방향을 따른 제1 축(청구항 1 내지 3에서의 제2 축)을 가정하면, 워드선 WL0∼WL31의 일단측의 종단부는, 제1 축을 교대로 사이에 두도록 위치하고 있다. 즉 도 3의 예이면, 워드선 WL0, WL2, WL4, WL6, …, WL30(즉 짝수 워드선)의 일단측의 종단부는, 제1 축에 대하여 로우 디코더(3)측에 위치한다. 이에 대하여 워드선 WL1, WL3, WL5, WL7, …, WL31(즉 홀수 워드선)의 일단측의 종단부는, 제1 축에 대하여 메모리 셀 어레이(2)측에 위치한다. 물론, 이 관계는, 짝수 워드선과 홀수 워드선에서 반대이어도 된다. 즉, 짝수 워드선의 일단측의 종단부가 제1 축에 대하여 메모리 셀 어레이(2)측에 위치하고, 홀수 워드선의 일단측의 종단부가 제1 축에 대하여 로우 디코더(3)측에 위치하여도 된다.
다시 바꿔 말하면, 메모리 셀 어레이(2)에서 가장 컨택트 영역(4)에 근접하는 소자 영역 AA로부터, 워드선 WL0∼WL31의 일단측의 종단부까지의 거리가, 교대로 서로 다르다. 도 3의 예이면, 메모리 셀 어레이(2)에서 가장 컨택트 영역(4)에 근접하는 소자 영역 AA로부터, 워드선 WL0, WL2, WL4, WL6, …, WL30(즉 짝수 워드선)의 일단측의 종단부까지의 거리는 D1이다. 이에 대하여 워드선 WL1, WL3, WL5, WL7, …, WL31(즉 홀수 워드선)의 일단측의 종단부까지의 거리는, D1보다 작은 D2가다. 물론, 이 관계는, 짝수 워드선과 홀수 워드선에서 반대이어도 된다.
그리고, 컨택트 영역(4) 내에서, 워드선 WL1∼WL31의 종단부 상에, 컨택트 플러그 CP3이 형성되어 있다. 따라서 컨택트 플러그 CP3도, 제1 방향을 따른 축을 가정하면, 이 축을 교대로 사이에 두도록 위치한다. 즉, 메모리 셀 어레이(2)에서 가장 컨택트 영역(4)에 근접하는 소자 영역 AA로부터의 거리는, 교대로 서로 다르 다. 바꿔 말하면, 제1 방향을 따라 물새떼 형상으로 컨택트 플러그 CP3이 배치되어 있다.
또한 워드선 WL의 폭은, 포토리소그래피의 최소 가공 치수 F를 갖도록 가공되고, 인접하는 워드선 WL의 간격도 최소 가공 치수 F이다. 또한 도면에서는 편의상, 컨택트 플러그 CP3이 워드선 WL의 폭보다도 작게 기재되어 있지만, 컨택트 플러그 CP3의 직경도, 특별히 언급하지 않는 한, 전체 도면에서 최소 가공 치수 F로 형성된다. 이에 대하여 셀렉트 게이트선 SGD, SGS의 폭은, 워드선 WL보다도 크게 형성된다. 또한 워드선 WL과 셀렉트 게이트선 SGD, SGS와의 거리도, 인접하는 워드선 SL간 거리 이상으로 된다.
다음으로 상기 구성의 NAND 스트링의 단면 구성에 대해서 도 4 및 도 5를 이용하여 설명한다. 도 4는, NAND 스트링의 비트선 방향을 따른 단면도로서, 도 2에서의 4-4선을 따라 취한 단면도이다. 또한 도 5는, NAND 스트링 및 컨택트 영역(4)의 워드선 방향을 따른 단면도로서, 도 2에서의 5-5선을 따라 취한 단면도이다.
도시하는 바와 같이, p형 반도체 기판(10) 상에는 게이트 절연막(11)이 형성되고, 게이트 절연막(11) 상에, 메모리 셀 트랜지스터 MT(MT0∼MT31, 이하에서도 구별하지 않는 경우에는 간단히 MT라고 칭함) 및 선택 트랜지스터 ST1, ST2의 게이트 전극이 형성되어 있다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극은, 게이트 절연막(11) 상에 형성된 다결정 실리콘층(12), 다결정 실리콘층(12) 상에 형성된 게이트간 절연막(13), 및 게이트간 절연막(13) 상에 형 성된 다결정 실리콘층(14)을 갖고 있다. 게이트간 절연막(13)은, 예를 들면 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막의 적층 구조인 ON막, NO막, 또는 ONO막, 또는 그들을 포함하는 적층 구조, 또는 TiO2, HfO2, Al2O3, HfAlOx, HfAlSi막과 실리콘 산화막 또는 실리콘 질화막의 적층 구조로 형성된다.
메모리 셀 트랜지스터 MT에서는，도 5에 도시하는 바와 같이 다결정 실리콘층(12)은 메모리 셀 트랜지스터 MT마다 분리되며, 부유 게이트(FG)로서 기능한다. 한편, 다결정 실리콘층(14)은, 비트선에 직교하는 방향에서 인접하는 것끼리에서 공통 접속되어 있고, 제어 게이트 전극(워드선 WL0∼WL31, 이하에서도 구별하지 않는 경우에는 간단히 워드선 WL이라고 함)으로서 기능한다. 선택 트랜지스터 ST1, ST2에서는, 다결정 실리콘층(12, 14)은, 적어도 게이트간 절연막(13)의 일부가 제거되어 있고(도시 생략), 또한 워드선 방향에서 인접하는 것끼리에서 공통 접속되어 있다. 그리고, 다결정 실리콘층(12, 14)이, 셀렉트 게이트선 SGS, SGD로서 기능한다. 또한, 다결정 실리콘층(12)만이 셀렉트 게이트선으로서 기능하여도 된다. 이 경우, 선택 트랜지스터 ST1, ST2의 다결정 실리콘층(14)의 전위는, 일정한 전위, 또는 플로팅의 상태로 된다.
게이트 전극 사이에 위치하는 반도체 기판(10) 표면 내에는, n+형 불순물 확산층(15)이 형성되어 있다. 불순물 확산층(15)은 인접하는 트랜지스터끼리에서 공용되고 있고, 소스(S) 또는 드레인(D)으로서 기능한다. 또한, 인접하는 소스와 드레인 사이의 영역은, 전자의 이동 영역으로 되는 채널 영역으로서 기능한다. 이들 게이트 전극, 불순물 확산층(15), 및 채널 영역에 의해, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2로 되는 MOS 트랜지스터가 형성되어 있다.
상기 게이트 전극의 측벽에는, 측벽 절연막(16)이 형성되어 있다. 측벽 절연막(16)은, 인접하는 메모리 셀 트랜지스터 MT의 게이트 전극 사이, 및 인접하는 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST1, ST2의 게이트 전극 사이를 매립하고 있다. 그리고 반도체 기판(10) 상에는, 상기 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2를 피복하도록 하여, 층간 절연막(17)이 형성되어 있다. 층간 절연막(17) 내에는, 소스측의 선택 트랜지스터 ST2의 불순물 확산층(소스)(15)에 도달하는 컨택트 플러그 CP2가 형성되어 있다. 그리고 층간 절연막(17) 상에는, 컨택트 플러그 CP2에 접속되는 금속 배선층(18)이 형성되어 있다. 금속 배선층(18)은 소스선 SL로서 기능한다. 또한 층간 절연막(17) 내에는, 드레인측의 선택 트랜지스터 ST1의 불순물 확산층(드레인)(15)에 도달하는 컨택트 플러그 CP4가 형성되어 있다. 그리고 층간 절연막(17) 상에, 컨택트 플러그 CP4에 접속되는 금속 배선층(19)이 형성되어 있다.
층간 절연막(17) 상에는, 금속 배선층(18, 19)을 피복하도록 하여, 층간 절연막(20)이 형성되어 있다. 그리고 층간 절연막(20) 내에, 금속 배선층(19)에 도달하는 컨택트 플러그 CP5가 형성되어 있다. 그리고, 층간 절연막(20) 상에는, 복수의 컨택트 플러그 CP5에 공통으로 접속된 금속 배선층(21)이 형성되어 있다. 금속 배선층(21)은 비트선 BL로서 기능하는 것이며, 컨택트 플러그 CP4, CP5는, 도 2에서의 컨택트 플러그 CP1에 상당한다.
다음으로, 컨택트 영역(4)의 단면 구성에 대해서 도 5를 이용하여 설명한다. 도시하는 바와 같이, 반도체 기판(10) 내에는 소자 분리 영역 STI가 형성되어 있다. 그리고, 워드선 WL(도 5에서는, 일례로서 워드선 WL2 방향의 단면을 도시함) 및 셀렉트 게이트선 SGD, SGS로 되는 다결정 실리콘층(14)이, 컨택트 영역(4) 내까지 인출되어 있다. 또한 반도체 기판(10) 내에는, 더미로 되는 전술한 소자 영역 AA가 형성되어 있다. 이 소자 영역 AA는, 다결정 실리콘층(14)의 일단측의 종단부보다도 로우 디코더(3)측에 위치하도록 형성되어 있다. 그리고 반도체 기판(10) 상에 층간 절연막(17)이 형성되어 있다. 층간 절연막(17) 내에는, 다결정 실리콘층(14)의 표면에 도달하는 컨택트 플러그 CP3이 형성되어 있다. 당연히, 컨택트 플러그 CP3 바로 아래의 반도체 기판(10) 내에는 소자 분리 영역 STI가 형성되어 있고, 소자 영역 AA는 형성되어 있지 않다. 그리고 층간 절연막(17) 상에, 컨택트 플러그 CP3과 접속된 금속 배선층(8)이 형성된다. 금속 배선층(8)은, 로우 디코더(3)에서의 디코드 회로(5)의 각각에 접속되어 있다.
다음으로, 상기 구성의 NAND형 플래시 메모리에서의, 특히 컨택트 영역(4)의 제조 방법에 대해서, 도 6 내지 도 8을 이용하여 설명한다. 도 6 내지 도 8은 메모리 셀 어레이(2) 및 컨택트 영역(4)의 제조 공정을 순차적으로 도시하는 평면도이며, 도 3에 도시한 영역에 대응한다.
우선, 종래의 NAND형 플래시 메모리의 제조 방법에 따라서, 반도체 기판(10) 상에 게이트 절연막(11), 다결정 실리콘층(12)을 순차적으로 형성한다. 다음으로 다결정 실리콘층(12)을 퇴적한 후, 포토리소그래피 기술과 RIE(Reactive Ion Etching)등의 이방성 에칭을 이용하여, 다결정 실리콘층(12), 게이트 절연막(11), 및 반도체 기판(10)을 에칭하여, 홈을 형성한다. 홈은 소자 분리 영역을 형성하기 위한 것이다. 이 때, 컨택트 영역(4) 내에서도, 더미의 소자 분리 영역 STI용의 홈을 형성한다. 그 후, 홈 내에 절연막을 매립함으로써, 소자 분리 영역 STI가 완성된다. 다음으로, 다결정 실리콘층(12) 및 소자 분리 영역 STI 상에, 게이트간 절연막(13) 및 다결정 실리콘층(14)을 순차적으로 형성한다.
다음으로, 포토리소그래피 기술과 RIE를 이용하여, 다결정 실리콘층(14, 12), 및 게이트간 절연막(13)을 에칭한다. 그 결과, 도 6에 도시하는 바와 같이, 워드선 WL 및 셀렉트 게이트선 SGD, SGS가 형성된다. 이 때, 워드선 WL의 폭, 및 인접하는 워드선 WL의 간격은, 포토리소그래피의 최소 가공 치수 F로 가공된다. 또한 워드선 WL의 일단측의 종단부가, 컨택트 영역(4) 내의 소자 분리 영역 STI 상에 위치하고, 또한, 제1 축(청구항 1 내지 3에서의 제2 축)을 사이에 두고 교대로 로우 디코더(3) 근처와 메모리 셀 어레이(2) 근처에 위치하도록 가공된다. 바꾸어 말하면, 워드선 WL은, 메모리 셀 어레이(2)에서 가장 컨택트 영역(4)에 근접하여 위치하는 소자 영역 AA 단부로부터, 그 일단측의 종단부까지의 거리가, 교대로 거리 D1, D2로 되도록, 가공된다. 따라서, 메모리 셀 어레이(2)와 컨택트 영역(4)의 경계 위치로부터, 워드선 WL의 일단측의 종단부까지의 거리도, 1개 걸러 변화된다.
다음으로, 반도체 기판(10)의 표면 내에, 예를 들면 인, 비소, 또는 안티몬을 이온 주입한다. 이 때, 다결정 실리콘층(12, 14)이 이온 주입의 마스크로서 기능한다. 그 결과, 도시하는 바와 같이 반도체 기판(10)의 표면 내에, 소스 영역 및 드레인 영역으로서 기능하는 n+형 불순물 확산층(15)이 형성된다.
다음으로, 반도체 기판(10) 상에 절연막을 형성하고，RIE 등을 이용하여 절연막의 일부를 에칭함으로써, 절연막을 게이트 전극의 측벽 부분에만 잔존시킨다. 이에 의해, 측벽 절연막(16)이 완성된다.
다음으로, 반도체 기판(10) 상에 층간 절연막(17)을, LPCVD법 등에 의해 형성한다. 층간 절연막(17)은, 예를 들면 TEOS(Tetraethylorthosilicate), HTO(High Temperature Oxidation), BSG(Boron Silicate Glass), PSG(Phosphorous Silicate Glass), BPSG(Boron Phosphorous Silicate Glass), 및 HDP(High Density Plasma)에 의해 형성된 실리콘 산화막, 혹은 실리콘 질화막 등에 의해 형성된다.
다음으로 도 7에 도시하는 바와 같이, 컨택트 영역(4) 내에서, 워드선 WL 및 셀렉트 게이트선 SGD, SGS에 도달하는 컨택트 플러그 CP3을, 층간 절연막(17) 내에 형성한다. 컨택트 플러그 CP3은, 그 직경이 포토리소그래피의 최소 가공 치수 F로 되도록 형성된다. 또한 제1 방향을 따라 배열된 컨택트 플러그 CP3 중 워드선 WL에 접속되는 것은, 컨택트 영역(4) 내에서 제1 방향을 따른 제2 축(청구항 1 내지 3에서의 제1 축)을 사이에 두고, 교대로 로우 디코더 근처와 메모리 셀 어레이 근처에 위치하도록 형성된다. 바꾸어 말하면, 컨택트 플러그 CP3은, 메모리 셀 어레이(2)에서 가장 컨택트 영역(4)에 근접하여 위치하는 소자 영역 AA 단부로부터, 각 컨택트 플러그 CP3까지의 거리가, 교대로 거리 D11, D12(<D11)로 되도록, 형성된다. 따라서, 메모리 셀 어레이(2)와 컨택트 영역(4)의 경계 위치로부터, 워드선 WL의 일단측의 종단부까지의 거리도, 1개 걸러 변화된다. 본 공정에서, 컨택트 플러그 CP2, CP4가 동일한 마스터를 이용하여 동시에 형성되어도 된다. 또한, 제1 축과 제2 축은 동일한 축이어도 된다.
다음으로 도 8에 도시하는 바와 같이, 컨택트 플러그 CP3에 접속되는 금속 배선층(8)이, 층간 절연막(17) 상에 형성된다. 금속 배선층(8)은, 로우 디코더(3)의 디코드 회로(5)의 각각에 접속된다. 이 때, 금속 배선층(8)은, 그 선폭이 포토리소그래피의 최소 가공 치수 F로 되도록 형성된다(도 8에서는 알기 쉽도록, 금속 배선층(8)의 선폭은 워드선 WL의 선폭보다도 크게 기재되어 있지만, 그 선폭은 F임). 따라서, 워드선 WL에 접속되고, 또한 인접하는 금속 배선층(8)의 간격도 최소 가공 치수 F로 된다. 이 때, 동시에 소스선 SL로 되는 금속 배선층(18), 및 컨택트 플러그 CP4에 접속되는 금속 배선층(19)이 형성된다.
그 후는, 층간 절연막(17) 상에 층간 절연막(20)이 형성되고, 또한 컨택트 플러그 CP5 및 금속 배선층(21)이 형성됨으로써, NAND형 플래시 메모리가 완성된다.
상기한 바와 같이, 본 실시 양태에 따른 반도체 기억 장치이면, 하기 (1) 내지 (3)의 효과가 얻어진다.
(1) NAND형 플래시 메모리의 칩 면적을 축소할 수 있다.
배경 기술에서 설명한 바와 같이, 근년의 NAND형 플래시 메모리의 미세화에는 눈부신 것이 있다. 그리고 인접하는 워드선 WL은, 그 선폭 및 인접 간격이, 포토리소그래피의 최소 가공 치수 F로 되도록 형성된다. 그 때문에, 워드선 WL 상에 형성할 컨택트 플러그 CP3은, 인접하는 것끼리에서의 쇼트나, 또는 워드선과의 오정렬을 고려한 결과, 제1 방향을 따라 일직선 상에 나란히 배치하는 것이 곤란하다.
따라서 종래의 NAND형 플래시 메모리이면, 예를 들면 배경 기술에서 기재한 일본 특개 2002-151601호 공보에 있는 바와 같이, 워드선의 길이를 제1 방향을 따라 순차적으로 길게 해 가고, 컨택트 플러그의 위치를 제2 방향을 따라 어긋나게 해 가는 배치 등이 제안되어 있다. 그러나 본 구성이면, 1개의 NAND 스트링에 포함되는 워드선의 개수가 증가할수록, 컨택트 영역의 면적이 증대된다. 그 결과, 칩 면적이 증대된다고 하는 문제가 있었다.
그러나 본 실시 양태에 따른 구성이면, 예를 들면 도 3 및 도 6 내지 도 8에 도시하는 바와 같이, 컨택트 영역(4) 내에서의 워드선 WL의 길이를, 워드선 WL0∼WL31의 순으로 교대로 변화시키고 있다. 즉, 워드선 WL의 일단측의 종단 위치는, 제1 방향을 따라 물새떼 형상으로 변화되고 있다. 따라서, 컨택트 영역(4)의 제2 방향을 따른 폭을, 종래에 비하여 대폭 축소할 수 있다. 예를 들면 1개의 NAND 스트링 내의 워드선의 개수가 64개이었던 것으로 하면, 컨택트 영역(4)의 제2 방향의 폭은, 상기 일본 특개 2002-151601호 공보의 구성에 비하여, 약 1/30로 할 수 있다. 왜냐하면, 일본 특개 2002-151601호 공보의 경우에는, 64개 모든 워드선의 길이가 서로 다르게 된다. 이에 대하여 본 실시 양태에 따른 구성이면, 워드선의 길이는 2종류만으로 충분하기 때문이다.
그 결과, NAND형 플래시 메모리의 칩 면적을 축소할 수 있다. 또한, 컨택트 플러그 CP3을 물새떼 형상으로 배치함으로써, 워드선 WL과의 오정렬을 고려하면서, 컨택트 플러그 CP3은 최초 가공 치수 F로 형성하는 것이 가능하다. 또한, 컨택트 플러그 CP3의 형성은, 컨택트 플러그 CP2 또는/및 CP4와 동일한 마스크를 이용한 동일한 공정에서 행할 수 있어, 제조 공정을 삭감하는 것이 가능하다.
또한, 셀렉트 게이트선 SGD, SGS에 접속되는 컨택트 플러그 CP3과, 셀렉트 게이트선 SGD, SGS에 인접하는 워드선 WL에 접속되는 컨택트 플러그 CP3의 제2 방향에서의 위치를 어긋나게 함으로써, 이들 컨택트 플러그 CP3끼리의 쇼트를 방지할 수 있다.
(2) 워드선의 가공 정밀도를 향상시킬 수 있다.
컨택트 플러그 CP3 바로 아래의 영역에는, 소자 영역 AA가 아니라 소자 분리 영역 STI를 형성하는 것이 바람직하다. 왜냐하면, 컨택트 플러그 CP3 바로 아래의 영역이 소자 영역 AA이었던 경우에는, 워드선 WL과 그 소자 영역 AA 사이의 절연을 고려해야만 하기 때문이다. 즉, 컨택트 플러그 CP3을 형성하는 공정에서 워드선 및 게이트 절연막에 스트레스가 걸리고, 그 결과, 게이트 절연막의 내압이 열화될 우려가 있기 때문이다. 따라서, 컨택트 플러그 CP3 바로 아래에는 소자 분리 영역 STI가 존재하는 것이 바람직하다.
이 점, 종래 구성이면, 컨택트 영역(4)의 면적이 크다. 따라서, 컨택트 영역 내의 소자 분리 영역 STI의 면적도 크다. 그러면, 컨택트 영역 내의 소자 분리 영역 STI의 표면의 평탄화가 곤란하게 된다. 보다 구체적으로는, 소자 분리 영역 STI의 중앙 부분이 보다 움푹 패인 유발 형상의 표면으로 된다. 이것은, 소자 분 리 영역 STI의 표면은, 예를 들면 CMP(Chemical Mechanical Polishing) 공정 등의 평탄화 공정을 거치기 때문이다. 그러면, 소자 분리 영역 STI는 워드선 WL의 기초로 되는 영역이기도 하기 때문에, 이 형상 이상은, 워드선 WL의 포토리소그래피 공정의 정밀도를 저하시키는 원인으로도 되고 있었다.
그러나 본 실시 양태에 따른 구성이면, 상기 (1)에서 설명한 바와 같이, 컨택트 영역(4)의 면적을 축소하고, 그 결과, 컨택트 영역(4) 내의 소자 분리 영역 STI의 면적도 축소할 수 있다. 따라서, 소자 분리 영역 STI 표면의 평탄성이 향상된다. 따라서, 이 소자 분리 영역 STI 상에 인출되는 워드선 및 셀렉트 게이트선, 및 이들에 접하도록 형성되는 컨택트 플러그 CP3의 가공 정밀도를 향상시킬 수 있다.
또한, 상기 실시 양태에서는 모든 금속 배선층(8)이 동일한 레벨로 형성되는 경우에 대해서 설명했다. 그러나, 워드선 WL에 접속되는 금속 배선층(8)은, 예를 들면 1개 걸러 서로 다른 레벨로 형성되어 있어도 된다. 이 경우의 구성에 대해서, 도 9 내지 도 11을 이용하여 설명한다. 도 9 및 도 10은, 상기 제1 실시 양태의 변형예에 따른 NAND형 플래시 메모리의, 메모리 셀 어레이 및 컨택트 영역의 평면도이며, 도 9는 특히 제1층째의 금속 배선층을 나타내고, 도 10은 특히 제2층째의 금속 배선층에 대해서 도시한것이다. 또한 도 11은, 도 9에서 11-11선 방향을 따라 취한 단면도이다.
도시하는 바와 같이, 짝수 워드선(워드선 WL0, WL2, WL4, WL6, …, WL30)에 접속되는 금속 배선층(8)은, 층간 절연막(17) 상에 형성된 제1층째의 금속 배선층 에 의해 형성되어 있다. 한편, 홀수 워드선(워드선 WL1, WL3, WL5, WL7, …, WL31) 상에는 컨택트 플러그 CP6이 형성되고, 이 컨택트 플러그 CP6에 접속되도록, 층간 절연막(17) 상에는 금속 배선층(30)이 형성되어 있다.
금속 배선층(30) 상에는 또한 컨택트 플러그 CP7이 형성되고, 이 컨택트 플러그 CP7에 접속되도록 하여, 층간 절연막(20) 상에 금속 배선층(8)이 형성되어 있다. 즉, 각 워드선에 접속되는 금속 배선층(8)은, 1개 걸러 서로 다른 레벨로 형성되어 있다. 따라서, 각 레벨에서 인접하는 금속 배선층(8)의 간격을 크게 할 수 있기 때문에, 금속 배선층(8)의 선폭을, 최소 가공 치수 F보다도 크게 할 수 있다. 그리고 이 경우에는, 금속 배선층(8)의 선폭은, 워드선 WL의 선폭보다도 크다.
[제2 실시 양태]
다음으로, 본 발명의 제2 실시 양태에 따른 반도체 기억 장치에 대해서 설명한다. 본 실시 양태는, 상기 제1 실시 양태에서, 워드선 WL0∼WL31의 길이를 동일하게 한 것이다. 도 12는, 본 실시 양태에 따른 NAND형 플래시 메모리에서의 메모리 셀 어레이(2)와 컨택트 영역(4)의 평면도이며, 특히 워드선 WL(워드선 WL0∼WL31, 이하에서는 구별하지 않는 경우에는 간단히 워드선 WL이라고 함)의 평면 구성에 대해서 도시하고 있다.
도시하는 바와 같이, 동일한 NAND 스트링에 속하는 전체 워드선의 컨택트 영역(4)에서의 길이는, 모두 동일하게 되어 있다. 바꿔 말하면, 컨택트 영역(4) 내에서 제1 방향을 따른 제3 축을 가정했을 때에, 워드선 WL0∼WL31의 일단측의 종단부가, 모두 제3 축 상에 위치하고 있다. 다시 바꿔 말하면, 상기 종단부로부터, 메모리 셀 어레이(2) 내에서 가장 컨택트 영역(4)에 근접하는 소자 영역 AA의 단부까지의 거리가, 전체 워드선에 대해서 동일하게 되어 있다. 그리고 컨택트 플러그 CP3은, 제1 실시 양태와 마찬가지로, 제1 방향을 따라 물새떼 형상(지그재그 형상)으로 위치하도록 형성된다. 즉, 컨택트 플러그 CP3은, 제1 방향을 따른 제2 축을 교대로 사이에 두도록 위치한다. 그리고 도 12의 예이면, 메모리 셀 어레이(2) 내에서 가장 컨택트 영역(4)에 근접하는 소자 영역 AA의 단부로부터, 짝수 워드선 상에 형성된 컨택트 플러그 CP3까지의 거리는 D11이며, 홀수 워드선 상에 형성된 컨택트 플러그 CP3까지의 거리는 D12(<D11)이다.
워드선 WL의 폭, 인접하는 워드선의 간격, 및 컨택트 플러그 CP3의 직경은, 포토리소그래피의 최소 가공 치수 F를 갖도록 가공된다. 그리고, 각 컨택트 플러그 CP3에 접속되도록 하여, 도시하지 않은 금속 배선층(8)이 형성된다. 그 밖의 구성은 제1 실시 양태와 마찬가지이기 때문에 설명은 생략한다.
다음으로, 상기 구성의 NAND형 플래시 메모리에서의, 특히 컨택트 영역(4)의 제조 방법에 대해서, 도 13 내지 도 15를 이용하여 설명한다. 도 13 내지 도 15는 메모리 셀 어레이(2) 및 컨택트 영역(4)의 제조 공정을 순차적으로 도시하는 평면도이며, 도 12에 도시한 영역에 대응한다. 이하에서는, 제1 실시 양태와 다른 점에 대해서만 설명한다.
우선, 제1 실시 양태에서 설명한 제조 방법에 따라서, 소자 분리 영역 STI를 형성하고, 또한 게이트간 절연막(13) 및 다결정 실리콘층(14)을 순차적으로 형성한다. 다음으로, 포토리소그래피 기술과 RIE를 이용하여, 다결정 실리콘층(14, 12), 및 게이트간 절연막(13)을 에칭한다. 그 결과, 도 13에 도시하는 바와 같이, 워드선 WL 및 셀렉트 게이트선 SGD, SGS가 형성된다. 이 때, 워드선 WL의 폭, 및 인접하는 워드선 WL의 간격은, 포토리소그래피의 최소 가공 치수 F로 가공된다. 또한 워드선 WL의 일단측의 종단부가 컨택트 영역(4) 내의 소자 분리 영역 STI 상에 위치하고, 전체 워드선 WL의 종단부가 제3 축 상에 위치하도록 가공된다. 바꾸어 말하면, 워드선은, 메모리 셀 어레이(2)에서 가장 컨택트 영역(4)에 근접하여 위치하는 소자 영역 AA 단부로부터, 그 일단측의 종단부까지의 거리가, 거리 D3으로 동일하게 된다. 따라서, 메모리 셀 어레이(2)와 컨택트 영역(4)의 경계 위치로부터, 워드선 WL의 일단측의 종단부까지의 거리도, 전체 워드선 WL에 대해서 동일하게 된다.
다음으로, 불순물 확산층(15), 측벽 절연막(16), 및 층간 절연막(17)을 형성한다. 그 후, 도 14에 도시하는 바와 같이, 컨택트 영역(4) 내에서, 워드선 WL 및 셀렉트 게이트선 SGD, SGS에 도달하는 컨택트 플러그 CP3을, 층간 절연막(17) 내에 형성한다. 컨택트 플러그 CP3은, 그 직경이 포토리소그래피의 최소 가공 치수 F로 되도록 형성된다. 또한 제1 방향을 따라 배열된 컨택트 플러그 CP3 중 워드선 WL에 접속되는 것은, 컨택트 영역(4) 내에서 제1 방향을 따른 제2 축을 사이에 두고, 교대로 로우 디코더 근처와 메모리 셀 어레이 근처에 위치하도록 형성된다. 바꾸어 말하면, 컨택트 플러그 CP3은, 메모리 셀 어레이(2)에서 가장 컨택트 영역(4)에 근접하여 위치하는 소자 영역 AA 단부로부터, 각 컨택트 플러그 CP3까지의 거리가, 교대로 거리 D11, D12로 되도록, 형성된다. 따라서, 메모리 셀 어레이(2)와 컨택 트 영역(4)과의 경계 위치로부터, 워드선 WL의 일단측의 종단부까지의 거리도, 1개 걸러 변화된다. 본 공정은, 제1 실시 양태에서 설명한 도 7의 공정과 마찬가지이며, 컨택트 플러그 CP2, CP4가 동시에 형성되어도 된다.
다음으로 도 15에 도시하는 바와 같이, 컨택트 플러그 CP3에 접속되는 금속 배선층(8)이, 층간 절연막(17) 상에 형성된다. 본 공정은, 제1 실시 양태에서 설명한 도 8의 공정과 마찬가지이다. 금속 배선층(8)은, 그 선폭이 포토리소그래피의 최소 가공 치수 F로 되도록 형성된다(도 15에서도 금속 배선층(8)의 선폭은 워드선의 선폭보다도 크게 기재되어 있지만, 그 선폭은 F임).
상기한 바와 같이, 본 실시 양태에 따른 반도체 기억 장치이면, 제1 실시 양태와 마찬가지로, 전술한 (1) 및 (2)의 효과가 얻어진다.
즉, 본 실시 양태에 따른 구성에서도, 컨택트 플러그 CP3을 물새떼 형상으로 배치하고 있다. 게다가, 동일한 NAND 스트링에 속하는 워드선의 길이를 동일하게 하고 있다. 즉, 제1 실시 양태에서 설명한 도 3의 구성에서, 각 워드선의 길이를 동일하게 한 구성에 상당한다. 따라서, 제1 실시 양태와 마찬가지로, 컨택트 영역(4)의 제2 방향의 폭을 축소할 수 있다.
또한, 본 실시 양태에서도 제1 실시 양태의 변형예와 마찬가지로, 워드선 WL에 접속되는 금속 배선층(8)은, 예를 들면 1개 걸러 서로 다른 레벨로 형성되어 있어도 된다. 이 경우의 구성에 대해서, 도 16 및 도 17을 이용하여 설명한다. 도 16 및 도 17은, 상기 제2 실시 양태의 변형예에 따른 NAND형 플래시 메모리의, 메모리 셀 어레이 및 컨택트 영역의 평면도로서, 도 16은 특히 제1층째의 금속 배선 층을 도시하고, 도 17은 특히 제2층째의 금속 배선층에 대해서 도시한 것이다.
도시하는 바와 같이, 짝수 워드선(워드선 WL0, WL2, WL4, WL6, …, WL30)에 접속되는 금속 배선층(8)은, 층간 절연막(17) 상에 형성된 제1층째의 금속 배선층에 의해 형성되어 있다. 한편, 홀수 워드선(워드선 WL1, WL3, WL5, WL7, …, WL31)에 접속되는 금속 배선층(8)은, 층간 절연막(20) 상에 형성된 제2층째의 금속 배선층에 의해 형성된다. 홀수 워드선과 제2층째의 금속 배선층(8)은, 컨택트 플러그 CP6, CP7 및 금속 배선층(30)을 개재하여 접속된다. 본 구성에 의해, 금속 배선층(8)의 선폭을, 최소 가공 치수 F보다도 크게 할 수 있다.
[제3 실시 양태]
다음으로, 본 발명의 제3 실시 양태에 따른 반도체 기억 장치에 대해서 설명한다. 본 실시 양태는, 상기 제1 실시 양태에서, 동일한 NAND 스트링에 속하는 워드선의, 컨택트 영역(4) 내에서의 길이를 변화시킨 것이다. 도 18은, 본 실시 양태에 따른 NAND형 플래시 메모리에서의 메모리 셀 어레이(2)와 컨택트 영역(4)의 평면도이며, 특히 워드선 WL0∼WL31(이하에서는, 구별하지 않는 경우에는 간단히 워드선 WL이라고 함)의 평면 구성에 대해서 도시하고 있다.
이하, 메모리 셀 어레이(2) 내에서 가장 컨택트 영역(4)에 근접하는 소자 영역 AA의 단부로부터, 각 워드선 WL0∼WL31의 일단측의 종단부까지의 거리를, 각각 거리 D(WL0)∼D(WL31)이라고 부른다. 또한, 메모리 셀 어레이(2)와 컨택트 영역(4)의 경계로부터, 각 워드선 WL0∼WL31의 일단측의 종단부까지의 거리를, 각각 거리 D(WL0)'∼D(WL31)'라고 부르기로 한다. 단, 각 워드선 WL0∼WL31에 대한 거 리 D(WL0)∼D(WL31), 및 거리 D(WL0)'∼D(WL31)'를, 각각 구별하지 않는 경우, 또는 통합하여 부르는 경우에는 간단히 거리 D(WL) 및 거리 D(WL)'라고 부르는 경우가 있다. 또한 도 18에서는, 지면의 형편상, 일례로서 D(WL)로서 D(WL28)∼D(WL31)만을 도시하고, D(WL)'로서, D(WL0)'∼D(WL7)'만 도시하고 있다.
워드선 WL은 근접하는 4개마다 1개의 그룹을 형성하고 있다. 즉, 워드선 WL0∼WL3, WL4∼WL7, WL8∼WL11, …, WL28∼WL31이, 각각 1개의 그룹을 갖고 있다. 그리고 도시하는 바와 같이, 각 그룹 내에 포함되는 워드선 WL에 대한 거리 D(WL), D(WL)'는, 셀렉트 게이트선 SGS에 근접하는 것으로부터 셀렉트 게이트선 SGD에 근접하는 것의 순으로 길어져 간다.
따라서, 예를 들면 거리 D(WL0)<D(WL1)<D(WL2)<D(WL3)이며, 거리 D(WL4)<D(WL5)<D(WL6)<D(WL7)이다. 또한 마찬가지로 하여, 예를 들면 거리 D(WL0)'<D(WL1)'<D(WL2)'<D(WL3)'이며, 거리 D(WL4)'<D(WL5)'<D(WL6)'<D(WL7)'이다.
즉, 임의의 그룹(예를 들면 워드선 WL0∼WL3의 그룹) 내에서 가장 거리 D(WL), D(WL)'가 큰 워드선 WL(예를 들면 워드선 WL3:D(WL3))에 인접하고, 또한 다른 그룹에 속하는 워드선 WL(예를 들면 워드선 WL4:D(WL4))은, 그 그룹(워드선 WL4∼WL7의 그룹)에서 가장 거리 D(WL), D(WL)'이 작은 워드선으로 된다. 바꿔 말하면, 거리 D(WL4)∼D(WL7) 중의 최소값이 거리 D(WL4)로 된다. 또한, 거리 D(WL4)'∼D(WL7)' 중의 최소값이 거리 D(WL4)'로 된다. 그리고, 각 워드선 WL 상에는, 그 종단부에서, 도시하지 않은 금속 배선층(8)과 접속되는 컨택트 플러그 CP3이 형성 된다. 따라서, 메모리 셀 어레이(2) 내에서 가장 컨택트 영역(4)에 근접하는 소자 영역 AA의 단부, 및 메모리 셀 어레이(2)와 컨택트 영역(4)과의 경계와, 컨택트 플러그 CP3과의 거리도, 워드선 WL과 마찬가지의 관계를 갖고 있다. 또한, 컨택트 영역(4) 내에서의 더미의 소자 영역 AA와, 워드선 WL 사이의 영역에도, 다른 더미의 소자 영역 AA'가 형성되어 있다.
다음으로, 상기 구성의 NAND형 플래시 메모리에서의, 특히 컨택트 영역(4)의 제조 방법에 대해서, 도 19 내지 도 21을 이용하여 설명한다. 도 19 내지 도 21은 메모리 셀 어레이(2) 및 컨택트 영역(4)의 제조 공정을 순차적으로 도시하는 평면도이며, 도 18에 도시한 영역에 대응한다. 이하에서는, 워드선의 가공 및 컨택트 플러그 CP3의 형성 방법에 대해서만 설명한다. 그 밖은 제1 실시 양태와 마찬가지이다.
우선 도 19에 도시하는 바와 같이, 포토리소그래피 기술과 RIE를 이용하여, 다결정 실리콘층(14, 12), 및 게이트간 절연막(13)을 에칭한다. 그 결과, 워드선 WL 및 셀렉트 게이트선 SGD, SGS가 형성된다. 이 때, 워드선 WL의 폭, 및 인접하는 워드선 WL의 간격은, 포토리소그래피의 최소 가공 치수 F로 가공된다. 또한, 전술한 각 그룹 내에 포함되는 워드선 WL에 대한 거리 D(WL), D(WL)'는, 셀렉트 게이트선 SGS에 근접하는 것으로부터 셀렉트 게이트선 SGD에 근접하는 것의 순으로 길어져 가도록, 가공된다. 즉, 전술한 바와 같이, 거리 D(WL0)<D(WL1)<D(WL2)<D(WL3)이며, 거리 D(WL4)<D(WL5)<D(WL6)<D(WL7)이며, 또한 거리 D(WL28)<D(WL29)<D(WL30)<D(WL31)로 되도록, 각 워드선 WL0∼WL31이 가공된 다. 또한 환언하면, 전술한 바와 같이, 거리 D(WL0)'<D(WL1)'<D(WL2)'<D(WL3)'이며, 거리 D(WL4)'<D(WL5)'<D(WL6)'<D(WL7)'이며, 또한 거리 D(WL28)'<D(WL29)'<D(WL30)'<D(WL31)'로 되도록, 각 워드선 WL0∼WL31이 가공된다. 여기서, 워드선 WL의 단부가 일정한 주기성을 갖고 가공되기 때문에, 워드선 WL의 가공 정밀도를 향상시킬 수 있다.
다음으로 도 20에 도시하는 바와 같이, 컨택트 영역(4) 내에서 워드선 WL 및 셀렉트 게이트선 SGD, SGS에 도달하는 컨택트 플러그 CP3을, 층간 절연막(17) 내에 형성한다. 컨택트 플러그 CP3은, 각 워드선 WL 및 셀렉트 게이트선 SGD, SGS의 종단부 상에 형성된다.
이하, 메모리 셀 어레이(2) 내에서 가장 컨택트 영역(4)에 근접하는 소자 영역 AA의 단부로부터, 각 워드선 WL0∼WL31 상의 컨택트 플러그 CP3까지의 거리를, 각각 거리 D(CP100)∼D(CP131)이라고 부르고, 또한 메모리 셀 어레이(2)와 컨택트 영역(4)의 경계로부터, 각 워드선 WL0∼WL31 상의 컨택트 플러그 CP3까지의 거리를 거리 D(CP100)'∼D(CP131)'라고 부르기로 한다. 단, 각 워드선 WL0∼WL31 상에 형성된 컨택트 플러그 CP3에 대한 거리 D(CP100)∼D(CP131), 및 거리 D(CP100)'∼D(CP131)'를, 각각 구별하지 않는 경우, 또는 통합하여 부르는 경우에는 간단히 거리 D(CP) 및 거리 D(CP)'라고 부른다. 그러면 다음과 같은 관계가 있다. 즉, 각 그룹 내에 포함되는 워드선 WL에 대한 거리 D(CP), D(CP)'는, 셀렉트 게이트선 SGS에 근접하는 것으로부터 셀렉트 게이트선 SGD에 근접하는 것의 순으로 길어져 간다.
즉, 거리 D(CP100)<D(CP101)<D(CP102)<D(CP103)이며, 거리 D(CP104)<D(CP105)<D(CP106)<D(CP107)이며, 또한 거리 D(CP128)<D(CP129)<D(CP130)<D(CP131)로 되도록, 각 워드선 WL0∼WL31 상에 컨택트 플러그가 형성된다. 또한 환언하면, 거리 D(CP100)'<D(CP101)'<D(CP102)'<D(CP103)'이며, 거리 D(CP104)'<D(CP105)'<D(CP106)'<D(CP107)'이며, 또한 거리 D(CP128)'<D(CP129)'<D(CP130)'<D(CP131)'로 된다.
따라서, 임의의 그룹(예를 들면 워드선 WL0∼WL3의 그룹) 내에서 가장 거리 D(CP), D(CP)'가 큰 워드선 WL(예를 들면 워드선 WL3)에 인접하고, 또한 다른 그룹에 속하는 워드선 WL(예를 들면 워드선 WL4)에 대한 거리 D(CP), D(CP)'(예를 들면 D(CP104), D(CP104)')은, 그 그룹(워드선 WL4∼WL7의 그룹)에서 가장 작아진다. 바꿔 말하면, 거리 D(CP104)∼D(CP107) 중의 최소값이 거리 D(CP104)로 된다. 또한, 거리 D(CP104)'∼D(CP107)' 중의 최소값이 거리 D(CP104)'로 된다.
다음으로 도 21에 도시하는 바와 같이, 컨택트 플러그 CP3에 접속되는 금속 배선층(8)이, 층간 절연막(17) 상에 형성된다. 본 공정은, 제1 실시 양태에서 설명한 도 8의 공정과 마찬가지이다. 금속 배선층(8)은, 그 선폭이 포토리소그래피의 최소 가공 치수 F로 되도록 형성된다(도 15에서도 금속 배선층(8)의 선폭은 워드선의 선폭보다도 크게 기재되어 있지만, 그 선폭은 F임).
상기한 바와 같이, 본 실시 양태에 따른 반도체 기억 장치이면, 제1 실시 양태와 마찬가지로, 전술한 (1) 및 (2)의 효과가 얻어진다.
즉, 본 실시 양태에 따른 구성이면, 동일 NAND 스트링 내에 포함되는 워드선의 일단측의 길이가 주기적으로 변화되고 있다. 동일 주기 내에서는, 워드선은 제1 방향을 따른 순으로 길어져 간다. 그리고 다음 주기에서는, 워드선의 길이는, 전의 주기에서의 가장 짧은 길이로부터, 다시 제1 방향을 따른 순으로 길어져 간다. 그 결과, 동일 주기 내에서의 각 워드선의 종단부를 직선으로 연결하면, 제1 방향 및 제2 방향에 대하여 비스듬한 직선으로 된다. 그리고 이 직선을 각 주기에서 연결하면, 제1 방향을 따라 톱날 형상으로 된다. 따라서, 제1, 제2 실시 양태와 마찬가지로, 컨택트 영역(4)에서의 제2 방향의 폭을 축소할 수 있어, 상기 실시 양태에서 설명한 (1) 및 (2)의 효과가 얻어진다.
또한, 상기 실시 양태에서는 4개의 워드선이 1주기로 되고, 이것이 8주기 반복되어 있는 경우를 예로 설명했지만, 이 경우에 한정되지 않는다. 이에 대해서 도 22를 이용하여 설명한다. 도 22는, 본 실시 양태에 따른 NAND 스트링의 회로도이며, 특히 워드선의 종단부의 위치에 주목하여 도시한 것이다.
도시하는 바와 같이, 동일한 NAND 스트링에 접속되는 복수의 워드선 WL은, 제1 워드선군 내지 제n 워드선군 중 어느 하나에 속한다. 단 n은 2 이상, 바람직하게는 3 이상의 자연수이다. 제1 워드선군 내지 제n 워드선군의 각각에 속하는 워드선은, NAND 스트링 내에서 제1 방향을 따라 순번대로 배열된 복수의 메모리 셀 트랜지스터에 각각 접속되는 워드선이다. 그리고, 제1 워드선군 내지 제n 워드선군의 각각에 속하는 워드선의 개수는 k인 것으로 한다(k는 3 이상의 자연수). 따라서, 워드선 WL0∼WL(k-1)은 제1 워드선군에 속한다. 또한 워드선 WLk∼WL(2k-1) 은 제2 워드선군에 속한다. 그리고 워드선 WL(n-1)·k∼WL(n·k-1)은 제n 워드선군에 속한다.
이상의 구성에서, 제1 워드선군 내지 제n 워드선군의 각각에 속하는 워드선은, 제1 방향을 따른 순번으로, 메모리 셀 어레이와 컨택트 영역의 경계와 종단부와의 사이의 거리 D(WL)'가 크게 된다. 바꿔 말하면, 메모리 셀 어레이 내에서 가장 컨택트 영역(4)에 근접하는 소자 영역 AA 단부로부터의 거리 D(WL)이 크게 된다. 다시 바꿔 말하면, 컨택트 영역(4) 내에서의 제2 방향을 따른 길이가 크게 된다.
그리고, 제(i+1) 워드선군(i는 1∼(n-1) 중 어느 하나의 자연수)에 속하는 워드선 중, 제i 워드선군에서 상기 거리 D(WL)', D(WL)이 가장 큰 워드선에 인접하는 것은, 그 제(i+1) 워드선군에서 상기 거리 D(WL)', D(WL)이 가장 작게 된다. 예를 들면, 제2 워드선군에 포함되는 워드선 WLk∼WL(2k-1) 중에서, 제1 워드선군에서 상기 거리 D(WL)', D(WL)이 가장 큰 워드선 WL(k-1)에 인접하는 워드선 WLk가, 그 제2 워드선군에서 상기 거리 D(WL)', D(WL)이 가장 작게 된다. 이와 같이, 각 워드선군의 수나, 워드선군에 속하는 워드선 개수는, 상기 실시 양태의 경우에 한정되는 것은 아니다.
상기의 관계는, 각 워드선 WL 상에 형성된 컨택트 플러그 CP3과의 거리에 대해서도 마찬가지이다. 즉, 제1 워드선군 내지 제n 워드선군의 각각에 속하는 워드선에 형성된 컨택트 플러그 CP3은, 제1 방향을 따른 순번으로, 메모리 셀 어레이(2)와 컨택트 영역(4)의 경계까지 사이의 거리 D(CP)'가 크게 된다. 바꿔 말하면, 메모리 셀 어레이 내에서 가장 컨택트 영역(4)에 근접하는 소자 영역 AA 단부까지의 거리 D(CP)가 커진다. 그리고, 제(i+1) 워드선군에 속하는 워드선 중에서, 제i 워드선군에서 상기 거리 D(CP)', D(CP)가 가장 큰 워드선에 인접하는 워드선에 형성된 컨택트 플러그 CP3이, 그 제(i+1) 워드선군에서 상기 거리 D(WL)', D(WL)이 가장 작게 된다.
또한, 본 실시 양태는 컨택트 플러그 CP3의 위치가 상기 톱날 형상으로 변화되고 있으면 충분하다. 따라서, 상기 제2 실시 양태와 마찬가지로, 예를 들면 컨택트 영역(4) 내에서의 워드선의 제2 방향을 따른 길이가 동일하여도 된다. 이 경우에 대해서 도 23에 도시한다. 도 23은, 본 실시 양태의 변형예에 따른 NAND형 플래시 메모리의, 메모리 셀 어레이 및 컨택트 영역의 평면도이다. 또한 도 23에서는 D(CP), D(CP)'로서, D(CP28), D(CP0)'만 도시하고, D(WL), D(WL)'의 도시를 생략하지만, 그 정의는 상기한 바와 같다.
도시하는 바와 같이, 제2 실시 양태와 마찬가지로, 동일한 NAND 스트링에 속하는 전체 워드선 WL의 컨택트 영역(4)에서의 길이는, 모두 동일하게 되어 있다. 즉, D(WL0)'∼D(WL31)'는 동일하게 되고, 또한 D(WL0)∼D(WL31)도 동일하게 된다. 바꿔 말하면, 컨택트 영역(4) 내에서 제1 방향을 따른 제3 축을 가정했을 때에, 워드선 WL0∼WL31의 일단측의 종단부가, 모두 제3 축 상에 위치하고 있다. 게다가, 거리 D(CP100)∼D(CP131) 및 D(CP100)∼D(CP131)에 대해서는, 상기 실시 양태에서 설명한 조건을 충족시킨다. 이와 같이, 컨택트 플러그 CP3의 직경, 및 금속 배선층(8)의 선폭을 최소 가공 치수로 형성할 수 있는 경우에는, 도 23의 구성으로 하 는 것도 가능하다.
[제4 실시 양태]
다음으로, 본 발명의 제4 실시 양태에 따른 반도체 기억 장치에 대해서 설명한다. 본 실시 양태는, 상기 제3 실시 양태에서, 더미 워드선을 형성함으로써, 포토리소그래피 시의 가공 마진을 크게 한 것이다. 도 24는, 본 실시 양태에 따른 NAND형 플래시 메모리에서의 메모리 셀 어레이(2)와 컨택트 영역(4)의 평면도이며, 특히 워드선 WL의 평면 구성에 대해서 도시하고 있다.
도시하는 바와 같이, 본 실시 양태에 따른 구성은 상기 제3 실시 양태에서 설명한 도 18에 도시하는 구성에서, 워드선 WL3과 WL4 사이, 워드선 WL7과 WL8 사이, 워드선 WL11과 WL12 사이, 워드선 WL15와 WL16 사이, 워드선 WL19와 WL20 사이, 워드선 WL23과 WL24 사이, 워드선 WL27과 WL28 사이에, 워드선 WL과 마찬가지로 제2 방향을 따른 스트라이프 형상의 더미 워드선 DWL을 형성한 것이다. 즉, 제3 실시 양태에서 설명한 1주기를 형성하는 그룹 사이의 영역에, 더미 워드선 DWL이 형성되어 있다. 메모리 셀 어레이(2) 내에서는, 더미 워드선 DWL과 소자 영역 AA가 교차하는 영역에, 예를 들면 더미 메모리 셀이 형성된다. 이 경우, 더미 메모리 셀은 항시 온 상태로 되도록, 도시하지 않은 영역에서, 더미 워드선 DWL에 전압이 인가된다. 더미 메모리 셀이 형성되지 않고, 제1 방향에서 더미 메모리 셀을 사이에 두고 인접하는 메모리 셀 트랜지스터 MT가 전기적으로 접속되어 있는 경우에는, 더미 워드선 DWL은 전기적으로 플로팅의 상태이어도 된다.
또한 본 실시 양태에 따른 구성이면, 컨택트 플러그 CP3은, 그 직경이 최소 가공 치수 F보다도 커지도록 형성된다. 즉, 이 경우에는, 컨택트 플러그 CP3의 직경은, 워드선 WL의 선폭보다도 크다. 그리고 컨택트 플러그 CP3은, 그 중심이 각 워드선 WL의 제1 방향을 따른 중심과 어긋나서 위치하도록 형성된다. 이 때, 각 컨택트 플러그 CP3은, 제1 방향에서 인접하는 워드선 WL 중, 컨택트 영역(4)에서의 길이가 짧은 워드선 WL측, 또는 더미 워드선 DWL측에 근접하여 배치된다. 즉, 워드선 WL7∼WL5 상의 컨택트 플러그 CP3은, 각각 워드선 WL7∼WL5의 중앙보다도 워드선 WL6∼WL4 근처에 배치된다. 또한, 워드선 WL4 상의 컨택트 플러그 CP3은, 워드선 WL4의 중앙보다도 더미 워드선 DWL 근처에 배치된다.
또한, 더미 워드선 DWL은, 컨택트 영역(4) 내에서의 제2 방향을 따른 길이는, 어느 워드선 WL 보다도 짧게 되어도 된다. 이는, 인접하는 워든선 WL 상의 컨택트 플러그 CP3과 쇼트시키지 않기 위해서이다.
다음으로，상기 구성의 NAND형 플래시 메모리에서의, 특히 컨택트 영역(4)의 제조 방법에 대해서, 도 25 내지 도 27을 이용하여 설명한다. 도 25 내지 도 27은 메모리 셀 어레이(2) 및 컨택트 영역(4)의 제조 공정을 순차적으로 도시하는 평면도이며, 도 24에 도시한 영역에 대응한다. 이하에서는, 워드선의 가공 및 컨택트 플러그 CP3의 형성 방법에 대해서만 설명한다. 그 밖은 제1 실시 양태와 마찬가지이다.
우선 도 25에 도시하는 바와 같이, 포토리소그래피 기술과 RIE를 이용하여, 다결정 실리콘층(14, 12), 및 게이트간 절연막(13)을 에칭한다. 그 결과, 워드선 WL 및 셀렉트 게이트선 SGD, SGS, 및 더미 워드선 DWL이 형성된다. 이 때, 워드선 WL 및 더미 워드선 DWL의 폭, 인접하는 워드선 WVL의 간격, 및 인접하는 워드선 WL과 더미 워드선 DWL의 간격은, 포토리소그래피의 최소 가공 치수 F로 가공된다. 또한, 더미 워드선 DWL은, 제1 방향에서 인접하는 2개의 워드선 WL의 양방보다도 짧아지도록 형성된다. 본 공정은, 더미 워드선 DWL을 형성하는 점을 제외하고는, 도 19의 공정과 마찬가지이다.
다음으로 도 26에 도시하는 바와 같이, 컨택트 영역(4) 내에서 워드선 WL 및 셀렉트 게이트선 SGD, SGS에 도달하는 컨택트 플러그 CP3을, 층간 절연막(17) 내에 형성한다. 컨택트 플러그 CP3은, 상기 제3 실시 양태와 마찬가지로, 각 워드선 WL 및 셀렉트 게이트선 SGD, SGS의 종단부 상에 형성된다. 이 때, 컨택트 플러그 CP3은, 그 직경이 최소 가공 치수 F보다도 크게 형성되고, 또한 그 중심이, 워드선 WL의 제1 방향을 따른 중심보다도 Δt만큼 어긋나서 형성된다. 또한 컨택트 플러그 CP3은, 더미 워드선 DWL 상에는 형성되지 않는다. 본 공정은, 컨택트 플러그 CP3의 치수와, 중심 위치를 어긋나게 하는 것 이외에는, 도 20의 공정과 마찬가지이다.
다음으로 도 27에 도시하는 바와 같이, 컨택트 플러그 CP3에 접속되는 금속 배선층(8)이, 층간 절연막(17) 상에 형성된다. 본 공정은, 제1 실시 양태에서 설명한 도 8의 공정과 마찬가지이다. 금속 배선층(8)은, 컨택트 플러그 CP3과 접속할 수 있으면 되고, 그 선폭은 최소 가공 치수 F이어도, 그 이상이어도 된다. 또한，도 27에서는 금속 배선층(8)도 컨택트 플러그 CP3의 중심으로부터 어긋나서 배치되어 있도록 기재되어 있지만, 컨택트 플러그 CP3과 접하고 있으면 어떻게 배치 하여도 상관없다.
상기한 바와 같이, 본 실시 양태에 따른 반도체 기억 장치이면, 전술한 (1) 및 (2)의 효과 외에, 하기 (3)의 효과가 얻어진다.
(3) 워드선 WL과 컨택트 플러그 CP3의 접속에 대한 마진을 크게 할 수 있다.
본 실시 양태에 따른 구성이면, 컨택트 플러그 CP3을 최소 가공 치수 F보다도 크게 형성하고 있다. 이에 의해, 컨택트 플러그 CP3과 워드선 WL의 접속이, 보다 용이해진다.
이 때, 인접하는 컨택트 플러그 CP3끼리가 쇼트하지 않도록, 컨택트 플러그 CP3의 중심을, 워드선 WL 중심으로부터 어긋나게 하여 배치하고 있다. 또한, 인접하는 금속 배선층(8)이 쇼트하지 않도록, 워드선의 길이가 변화되는 1주기마다 더미 워드선 DWL을 형성하고 있다. 이에 의해, 금속 배선층(8)을 형성하기 위한 스페이스를 충분히 취하는 것이 가능하게 된다.
또한, 상기 실시 양태에서는 제3 실시 양태와 마찬가지로，4개의 워드선이 1주기로 되고, 이것이 8주기 반복되어 있는 경우를 예로 설명했지만, 이 경우에 한정되지 않는다. 이에 대해서 도 28을 이용하여 설명한다. 도 28은, 본 실시 양태에 따른 NAND 스트링의 회로도이며, 특히 워드선의 종단부의 위치에 주목하여 도시한 것이다.
도시하는 바와 같이, 제3 실시 양태에서 도 22를 이용하여 설명한 바와 같이, 동일한 NAND 스트링에 접속되는 복수의 워드선 WL은, 제1 워드선군 내지 제n 워드선군 중 어느 하나에 속한다. 그리고, 제1 워드선군 내지 제n 워드선군의 각 각에 속하는 워드선의 개수는 k이다(k는 3 이상의 자연수). 본 실시 양태에서는 또한, 제i 워드선군(i는 1∼(n-1) 중 어느 하나의 자연수)과 제(i+1) 워드선군 사이의 영역에, 더미 워드선 DWL이 형성된다. 예를 들면 제1 워드선군(i=1)과 제2 워드선군(i+1=2) 사이에 더미 워드선 DWL이 형성된다.
그리고 더미 워드선 DWL의 길이는, 제1 방향에서 인접하는 2개의 워드선 WL 보다도 짧게 된다. 예를 들면 제1 워드선군과 제2 워드선군 사이의 더미 워드선 DWL은, 워드선 WL(k-1) 및 워드선 WLk보다도 짧게 된다.
또한, 본 실시 양태에서도, 컨택트 플러그 CP3의 직경을 최소 가공 치수 F로 형성하여도 된다. 도 29는, 본 실시 양태의 변형예에 따른 NAND형 플래시 메모리의 메모리 셀 어레이(2) 및 컨택트 영역(4)의 평면도이다. 도시하는 바와 같이, 더미 워드선 DWL을 형성하면서, 컨택트 플러그 CP3을 최소 가공 치수 F의 직경을 갖도록 형성하여도 된다.
이상과 같이, 본 발명의 제1 내지 제4 실시 양태에 따른 NAND형 플래시 메모리이면, 로우 디코더(3)에 접속되는 금속 배선층(8)과 워드선 WL를 접속하는 컨택트 플러그 CP3을, 비트선을 따른 방향에서 지그재그 형상으로 배치, 또는 톱날 형상으로 배치하고 있다. 따라서, 컨택트 영역(4) 내에서의 워드선의 길이를 짧게 할 수 있다. 그 결과, 컨택트 영역(4)의 면적을 축소하여, 칩 사이즈를 축소화할 수 있다.
또한, 상기 제3, 제4 실시 양태에서는, 예를 들면 도 22 및 도 28에 도시하는 바와 같이, 각각의 워드선군에서, 셀렉트 게이트선 SGD에 가까운 워드선이, 셀 렉트 게이트선 SGS에 가까운 워드선보다도 긴 경우에 대해서 설명했다. 그러나 도 30의 NAND 스트링의 회로도에 도시하는 바와 같이, 선택 트랜지스터 ST1, ST2의 위치를 교체하여도 된다. 즉, 각각의 워드선군에서, 셀렉트 게이트선 SGS에 가까운 워드선이, 셀렉트 게이트선 SGD에 가까운 워드선보다도 길게 되어도 된다.
또한 도 30에 도시하는 바와 같이, NAND 스트링의 드레인측의 단부에 위치하는 워드선(도 30에서는 워드선 WL0)과 셀렉트 게이트선 SGD 사이, 또는/및 NAND 스트링의 소스측의 단부에 위치하는 워드선(도 30에서는 워드선 WL(n·k-1))과 셀렉트 게이트선 SGS와의 사이에도, 더미 워드선 DWL을 형성하여도 된다. 또한，도 28 및 도 30에서는, 각 워드선군 사이에 형성되는 더미 워드선 DWL은 1개이지만, 2개 이상 형성하여도 된다. 또한, 복수의 더미 워드선 DWL은, 도시하지 않은 영역에서 공통 접속되어, 공통 더미 워드선으로 되어도 된다.
또한, 상기 실시 양태에서는 NAND형 플래시 메모리를 예로 설명했지만, 상기 실시 양태는 NAND형 플래시 메모리에 한정되는 것은 아니다. 예를 들면, 셀 트랜지스터(T)의 소스·드레인 사이에 캐패시터(C)의 양단을 각각 접속하고, 이것을 유닛 셀로 하며, 이 유닛 셀을 복수 직렬로 접속한 「TC 병렬 유닛 직렬 접속형 강유전체 메모리」에 적용하는 것도 가능하다.
TC 병렬 접속형 강유전체 메모리의 메모리 셀 유닛은 다음과 같은 구성을 구비하고 있다. 즉 메모리 셀 유닛은, 직렬 접속된 복수개의 메모리 셀, 및 블록 셀렉트 트랜지스터를 포함하고 있다. 메모리 셀은, 셀 트랜지스터 및 강유전체 캐패시터를 포함하고 있다. 강유전체 캐패시터의 한쪽 전극은 셀 트랜지스터의 소스에 접속되고, 다른 쪽 전극은 셀 트랜지스터의 드레인에 접속되어 있다. 그리고, 셀 트랜지스터의 소스는, 한쪽에서 인접하는 메모리 셀의 셀 트랜지스터의 드레인에 접속되고, 드레인은, 다른 쪽에서 인접하는 메모리 셀의 셀 트랜지스터의 소스에 접속되어 있다. 그리고, 메모리 셀 유닛에 포함되는 복수의 셀 트랜지스터의 게이트는, 각각 워드선 WL에 접속되어 있다. 또한, 메모리 셀 유닛 중, 가장 드레인 근처에 위치하는 메모리 셀의 셀 트랜지스터의 드레인은, 블록 선택 트랜지스터의 전류 경로를 통해서, 비트선에 접속되어 있다. 또한 메모리 셀 유닛 중, 가장 소스 근처에 위치하는 메모리 셀의 셀 트랜지스터의 소스는, 플레이트선에 접속되어 있다.
상기 구성에서, 동일한 메모리 셀 유닛에 접속되는 복수의 워드선과, 해당 워드선 상에 형성되는 컨택트 플러그에 대해서, 상기 제1 내지 제4 실시 양태에 따른 구성을 적용할 수 있다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
도 1은, 본 발명의 제1 실시 양태에 따른 플래시 메모리가 구비하는 메모리 셀 어레이, 로우 디코더, 및 컨택트 영역의 회로도.
도 2는, 본 발명의 제1 실시 양태에 따른 플래시 메모리가 구비하는 메모리 셀 어레이, 로우 디코더, 및 컨택트 영역의 평면도.
도 3은, 본 발명의 제1 실시 양태에 따른 플래시 메모리가 구비하는 메모리 셀 어레이 및 컨택트 영역의 평면도.
도 4는, 도 2에서의 4-4선을 따라 취한 단면도.
도 5는, 도 2에서의 5-5선을 따라 취한 단면도.
도 6∼도 8은, 본 발명의 제1 실시 양태에 따른 플래시 메모리의 각각 제1∼ 제3 제조 공정의 단면도.
도 9 및 도 10은, 본 발명의 제1 실시 양태의 변형예에 따른 플래시 메모리가 구비하는 메모리 셀 어레이 및 컨택트 영역의 평면도로서, 각각 제1층째 및 제2층째의 금속 배선층을 도시하는 도면.
도 11은, 도 9에서의 11-11선을 따라 취한 단면도.
도 12는, 본 발명의 제2 실시 양태에 따른 플래시 메모리가 구비하는 메모리 셀 어레이 및 컨택트 영역의 평면도.
도 13∼도 15는, 본 발명의 제2 실시 양태에 따른 플래시 메모리의 각각 제1∼제3 제조 공정의 단면도.
도 16 및 도 17은, 본 발명의 제2 실시 양태의 변형예에 따른 플래시 메모리 가 구비하는 메모리 셀 어레이 및 컨택트 영역의 평면도로서, 각각 제1층째 및 제2층째의 금속 배선층을 도시하는 도면.
도 18은, 본 발명의 제3 실시 양태에 따른 플래시 메모리가 구비하는 메모리 셀 어레이 및 컨택트 영역의 평면도.
도 19∼도 21은, 본 발명의 제3 실시 양태에 따른 플래시 메모리의 각각 제1∼제3 제조 공정의 단면도.
도 22는, 본 발명의 제3 실시 양태에 따른 플래시 메모리가 구비하는 NAND 스트링의 등가 회로도.
도 23은, 본 발명의 제3 실시 양태의 변형예에 따른 플래시 메모리가 구비하는 메모리 셀 어레이 및 컨택트 영역의 평면도.
도 24는, 본 발명의 제4 실시 양태에 따른 플래시 메모리가 구비하는 메모리 셀 어레이 및 컨택트 영역의 평면도.
도 25∼도 27은, 본 발명의 제4 실시 양태에 따른 플래시 메모리의 각각 제1∼제3 제조 공정의 단면도.
도 28은, 본 발명의 제4 실시 양태에 따른 플래시 메모리가 구비하는 NAND 스트링의 등가 회로도.
도 29는, 본 발명의 제4 실시 양태의 변형예에 따른 플래시 메모리가 구비하는 메모리 셀 어레이 및 컨택트 영역의 평면도.
도 30은, 본 발명의 제3, 제4 실시 양태의 변형예에 따른 플래시 메모리가 구비하는 NAND 스트링의 등가 회로도.

Claims (18)

  1. 각각이 적층 게이트와 전류 경로를 구비한 복수의 메모리 셀 - 상기 적층 게이트는, 반도체 기판 상에 제1 절연막을 개재하여 형성된 전하 축적층과, 상기 전하 축적층 상에 제2 절연막을 개재하여 형성된 제어 게이트를 포함함 - 과,
    각각의 상기 전류 경로가 제1 방향을 따르도록 하여, 복수의 상기 메모리 셀이 배치된 메모리 셀 어레이와,
    상기 제1 방향에 직교하는 제2 방향으로 상기 메모리 셀 어레이에 인접하는 컨택트 영역 - 상기 컨택트 영역은, 상기 반도체 기판 상에 형성된 소자 분리 영역을 구비하고, 상기 제어 게이트의 일단측의 종단부는, 상기 메모리 셀 어레이 내로부터 상기 소자 분리 영역 상까지 인출됨 - 과,
    상기 컨택트 영역 내의 상기 소자 분리 영역 상에 위치하는 상기 제어 게이트 상에 형성된 제1 컨택트 플러그 - 각각의 상기 제어 게이트 상에 형성된 상기 제1 컨택트 플러그는, 상기 컨택트 영역 내에서, 상기 제1 방향을 따른 제1 축을 교대로 사이에 두도록 위치함 -
    를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    각각의 상기 제어 게이트의 상기 일단측의 종단부는, 상기 컨택트 영역 내에서, 상기 제1 방향을 따른 제2 축을 교대로 사이에 두도록 위치하는 반도체 기억 장치.
  3. 제1항에 있어서,
    각각의 상기 제어 게이트의 상기 일단측의 종단부는, 상기 컨택트 영역 내에서, 상기 제1 방향을 따른 제3 축 상에 위치하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 컨택트 영역을 사이에 두고 상기 메모리 셀 어레이와 인접하는 디코더와,
    각각이, 각각의 상기 제1 컨택트 플러그를 상기 디코더에 접속하는 복수의 배선층
    을 더 포함하며,
    상기 디코더는, 상기 배선층 및 상기 제1 컨택트 플러그를 통하여, 상기 제어 게이트에 전압을 인가하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 배선층의 선폭은 상기 제어 게이트의 선폭보다도 큰 반도체 기억 장치.
  6. 제4항에 있어서,
    상기 배선층은, 상기 제1 축에 대하여 상기 메모리 셀 어레이측에 위치하는 상기 제1 컨택트 플러그에 접속된 제1 배선층과, 상기 제1 축에 대하여 상기 디코더측에 위치하는 상기 제1 컨택트 플러그에 접속된 제2 배선층을 포함하고,
    상기 제1 배선층은 상기 제2 배선층보다도 높은 레벨로 형성되는 반도체 기억 장치.
  7. 제4항에 있어서,
    상기 배선층은, 상기 제1 축에 대하여 상기 메모리 셀 어레이측에 위치하는 상기 제1 컨택트 플러그에 접속된 제1 배선층과, 상기 제1 축에 대하여 상기 디코더측에 위치하는 상기 제1 컨택트 플러그에 접속된 제2 배선층을 포함하고,
    상기 제1 배선층과 상기 제2 배선층은 모두 동일한 레벨로 형성되는 반도체 기억 장치.
  8. 제1항에 있어서,
    소스 및 드레인을 구비한 제1 선택 트랜지스터와,
    소스 및 드레인을 구비한 제2 선택 트랜지스터와,
    상기 전류 경로가 제1 방향을 따라 배치된 복수의 상기 메모리 셀이, 상기 제1 선택 트랜지스터의 소스와 상기 제2 선택 트랜지스터의 드레인 사이에 직렬 접속된 메모리 셀 유닛과,
    데이터 전송선으로서 기능하고, 상기 제1 선택 트랜지스터의 드레인에 접속된 비트선
    을 더 포함하는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 제1 선택 트랜지스터에 접속되고, 일단측의 종단부가 상기 메모리 셀 어레이 내로부터 상기 소자 분리 영역 상까지 인출되며, 상기 제2 방향을 따르는 선택 게이트선과,
    상기 컨택트 영역 내의 상기 소자 분리 영역 상에 위치하는 상기 선택 게이트선 상에 형성된 제2 컨택트 플러그
    를 더 포함하며,
    상기 제2 컨택트 플러그와 상기 선택 게이트선에 인접한 상기 제어 게이트에 접속되는 상기 제1 컨택트 플러그는 상기 제2 방향에서 어긋나 있는 반도체 기억 장치.
  10. 각각이 적층 게이트와 전류 경로를 구비한 복수의 메모리 셀 트랜지스터 - 상기 적층 게이트는, 반도체 기판 상에 제1 절연막을 개재하여 형성된 전하 축적층과, 상기 전하 축적층 상에 제2 절연막을 개재하여 형성된 제어 게이트를 포함함 - 와,
    제1 방향을 따라 배열된 복수의 상기 메모리 셀 트랜지스터의 상기 전류 경로가 직렬 접속된 메모리 셀 유닛과,
    복수의 상기 메모리 셀 유닛을 포함하는 메모리 셀 어레이와,
    상기 메모리 셀 유닛에서의 각각의 상기 메모리 셀 트랜지스터의 상기 제어 게이트에 접속되고, 또한 상기 제1 방향에 직교하는 제2 방향을 따라 형성된 워드선과,
    상기 메모리 셀 어레이에 상기 제2 방향으로 인접하는 컨택트 영역 - 상기 컨택트 영역은, 상기 반도체 기판 상에 형성된 소자 분리 영역을 구비하고, 상기 워드선의 일단측의 종단부는, 상기 메모리 셀 어레이 내로부터 상기 소자 분리 영역 상까지 인출됨 - 과,
    상기 컨택트 영역 내의 상기 소자 분리 영역 상에 위치하는 상기 워드선 상에 형성된 컨택트 플러그
    를 포함하며,
    동일한 상기 메모리 셀 유닛에 접속되는 각각의 상기 워드선은, 제1 워드선군 내지 제n 워드선군(n은 2 이상의 자연수) 중 어느 하나에 속하고,
    상기 제1 워드선군 내지 제n 워드선군의 각각에 속하는 상기 워드선은, 상기 메모리 셀 유닛 내에서 상기 제1 방향을 따라 순번대로 배열된 복수의 상기 메모리 셀 트랜지스터에 각각 접속되는 복수의 상기 워드선이며,
    상기 제1 워드선군 내지 제n 워드선군의 각각에서, 상기 메모리 셀 어레이와 상기 컨택트 영역의 경계와 상기 컨택트 플러그와의 간격은, 상기 제1 방향을 따른 순번으로 커지게 되고,
    제(i+1) 워드선군(i는 1∼(n-1) 중 어느 하나의 자연수)에 속하는 상기 워드선 중, 제i 워드선군에서 상기 간격이 가장 큰 상기 컨택트 플러그가 형성된 상기 워드선에 인접하는 상기 워드선에는, 상기 제(i+1) 워드선군에서 상기 간격이 가장 작은 상기 컨택트 플러그가 형성되는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 제1 워드선군 내지 제n 워드선군의 각각에서, 상기 워드선의 종단부와, 상기 메모리 셀 어레이와 상기 컨택트 영역의 경계와의 사이의 거리는, 상기 제1 방향을 따른 순번으로 커지게 되고,
    제(i+1) 워드선군(i는 1∼(n-1) 중 어느 하나의 자연수)에 속하는 상기 워드선 중, 제i 워드선군에서 상기 거리가 가장 큰 상기 워드선에 인접하는 상기 워드선에 관한 상기 거리는, 상기 제(i+1) 워드선군에서 가장 작은 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 제2 방향을 따라 형성되고, 상기 제i 워드선군과 제(i+1) 워드선군 사이의 영역에 배치된 더미 워드선
    을 더 포함하는 반도체 기억 장치.
  13. 제10항에 있어서,
    n은 3 이상인 반도체 기억 장치.
  14. 제10항에 있어서,
    상기 컨택트 영역을 사이에 두고 상기 메모리 셀 어레이와 인접하는 디코더와,
    각각이, 각각의 상기 컨택트 플러그를 상기 디코더에 접속하는 복수의 배선층
    을 더 포함하며,
    상기 디코더는, 상기 배선층 및 상기 컨택트 플러그를 통해서, 상기 제어 게이트에 전압을 인가하는 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 배선층은 모두 동일한 레벨로 형성되는 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 컨택트 영역 내에서, 상기 제어 게이트와 상기 디코더 사이의 영역에 형성된 더미 소자 영역
    을 더 포함하는 반도체 기억 장치.
  17. 제12항에 있어서,
    상기 컨택트 플러그의 직경은 상기 워드선의 선폭보다도 큰 반도체 기억 장치.
  18. 제17항에 있어서,
    상기 컨택트 플러그의 중심 위치는, 각각의 상기 워드선에서의 상기 제1 방향을 따른 중심 위치와 상이한 반도체 기억 장치.
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